KR102658193B1 - 채널 구조체를 포함하는 반도체 소자 - Google Patents

채널 구조체를 포함하는 반도체 소자 Download PDF

Info

Publication number
KR102658193B1
KR102658193B1 KR1020160147361A KR20160147361A KR102658193B1 KR 102658193 B1 KR102658193 B1 KR 102658193B1 KR 1020160147361 A KR1020160147361 A KR 1020160147361A KR 20160147361 A KR20160147361 A KR 20160147361A KR 102658193 B1 KR102658193 B1 KR 102658193B1
Authority
KR
South Korea
Prior art keywords
horizontal portion
semiconductor device
semiconductor substrate
disposed
patterns
Prior art date
Application number
KR1020160147361A
Other languages
English (en)
Other versions
KR20180050840A (ko
Inventor
손용훈
김윤재
남석우
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160147361A priority Critical patent/KR102658193B1/ko
Priority to US15/585,211 priority patent/US9997538B2/en
Priority to CN201711076689.6A priority patent/CN108074935B/zh
Publication of KR20180050840A publication Critical patent/KR20180050840A/ko
Application granted granted Critical
Publication of KR102658193B1 publication Critical patent/KR102658193B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/73—Bipolar junction transistors
    • H01L29/732—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66742—Thin film unipolar transistors
    • H01L29/6675—Amorphous silicon or polysilicon transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

채널 구조체를 포함하는 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상의 적층 구조체를 포함한다. 상기 적층 구조체는 교대로 적층되는 층간 절연 층들 및 게이트 전극들을 포함한다. 상기 반도체 기판 상에 분리 패턴들이 배치된다. 상기 분리 패턴들은 상기 적층 구조체를 관통한다. 상기 분리 패턴들 사이에 채널 구조체가 배치된다. 상기 채널 구조체는 상기 적층 구조체와 상기 반도체 기판 사이에 배치되며 상기 반도체 기판과 접촉하는 수평 부분 및 상기 수평 부분으로부터 상부로 연장되며 상기 적층 구조체를 관통하는 복수의 수직 부분들을 포함한다. 상기 수평 부분과 상기 분리 패턴들 사이에 하부 구조체가 배치된다. 상기 복수의 수직 부분들과 상기 적층 구조체 사이에 개재되며 상기 수평 부분과 상기 적층 구조체 사이로 연장되는 유전 구조체가 배치된다.

Description

채널 구조체를 포함하는 반도체 소자{Semiconductor device including a channel structure}
본 발명의 기술적 사상은 채널 구조체를 포함하는 반도체 소자 및 그 형성 방법에 관한 것이다.
반도체 소자의 집적도를 향상시키기 위하여, 2차원적인 평면 트랜지스터 대신에 3차원적인 수직 트랜지스터를 갖는 반도체 소자가 제안되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 집적도를 향상시킬 수 있는 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상의 적층 구조체를 포함한다. 상기 적층 구조체는 교대로 적층되는 층간 절연 층들 및 게이트 전극들을 포함한다. 상기 반도체 기판 상에 분리 패턴들이 배치된다. 상기 분리 패턴들은 상기 적층 구조체를 관통한다. 상기 분리 패턴들 사이에 채널 구조체가 배치된다. 상기 채널 구조체는 상기 적층 구조체와 상기 반도체 기판 사이에 배치되며 상기 반도체 기판과 접촉하는 수평 부분 및 상기 수평 부분으로부터 상부로 연장되며 상기 적층 구조체를 관통하는 복수의 수직 부분들을 포함한다. 상기 수평 부분과 상기 분리 패턴들 사이에 하부 구조체가 배치된다. 상기 복수의 수직 부분들과 상기 적층 구조체 사이에 개재되며 상기 수평 부분과 상기 적층 구조체 사이로 연장되는 유전 구조체가 배치된다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판 상에 배치되는 복수의 게이트 전극들을 포함한다. 상기 반도체 기판과 접촉하며 상기 복수의 게이트 전극들 하부에 배치되는 수평 부분 및 상기 수평 부분으로부터 상부로 연장되며 상기 복수의 게이트 전극들을 관통하는 복수의 수직 부분들을 포함하는 채널 구조체가 배치된다. 상기 수평 부분의 상면을 덮으며 상기 복수의 수직 부분들의 측면들 상으로 연장되고 상기 복수의 수직 부분들과 상기 복수의 게이트 전극들 사이에 개재되는 유전 구조체가 배치된다. 상기 복수의 게이트 전극들과 상기 반도체 기판 사이에 하부 구조체가 배치된다. 상기 하부 구조체의 하부면은 상기 수평 부분의 하부면과 공면을 이룬다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 제공한다. 이 반도체 소자는 반도체 기판과 이격된 적층 구조체를 포함한다. 상기 적층 구조체는 교대로 적층되는 층간 절연 층들 및 게이트 전극들을 포함한다. 상기 반도체 기판 상에 상기 적층 구조체를 관통하는 분리 패턴들이 배치된다. 상기 분리 패턴들에 인접하는 상기 반도체 기판 내에 불순물 영역들이 배치된다. 상기 분리 패턴들 사이에 채널 구조체가 배치된다. 상기 채널 구조체는 상기 반도체 기판과 접촉하는 수평 부분 및 상기 수평 부분으로터 상부로 연장되며 상기 적층 구조체를 관통하는 복수의 수직 부분들을 포함한다. 상기 수평 부분과 상기 분리 패턴들 사이에 하부 구조체가 배치된다.
본 발명의 기술적 사상의 실시 예들에 따르면, 수평 부분 및 상기 수평 부분으로부터 상부로 연장되는 복수의 수직 부분들을 갖는 채널 구조체를 포함하는 반도체 소자를 제공할 수 있다. 상기 채널 구조체의 상기 복수의 수직 부분들은 반도체 기판 상에 배치되는 복수의 게이트 전극들을 관통하는 채널 홀들 내에 배치될 수 있고, 상기 채널 구조체의 상기 수평 부분은 상기 복수의 게이트 전극들과 상기 반도체 기판 사이에 배치되며 상기 반도체 기판과 접촉할 수 있다. 따라서, 상기 채널 홀들 내에 형성되는 상기 채널 구조체의 상기 복수의 수직 부분들은 상기 수평 부분을 통하여 반도체 기판과 접촉할 수 있다. 이와 같은 상기 채널 구조체의 구조는 상기 채널 홀들의 크기를 증가시키지 않으면서도 상기 채널 구조체와 상기 반도체 기판 사이의 접촉 면적을 증가시킬 수 있으므로, 반도체 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다. 또한, 상기 채널 홀들의 크기를 감소시키더라도 채널 구조체를 반도체 기판에 안정적으로 연결할 수 있으므로, 반도체 소자의 집적도를 개선할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자의 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 평면도이다.
도 4는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 단면도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자의 일 예를 나타낸 부분 확대도이다.
도 6은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 7은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 단면도이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 9는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예를 나타낸 부분 확대도이다.
도 10a 내지 도 10l은 본 발명의 일 실시예에 따른 반도체 소자의 일 예의 형성 방법을 나타낸 단면도들이다.
도 11a 내지 도 11e는 본 발명의 일 실시예에 따른 반도체 소자의 변형 예의 형성 방법을 나타낸 단면도들이다.
도 1 및 도 2를 참조하여 본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자를 개략적으로 설명하기로 한다. 도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개략적인 블록 다이어그램이고, 도 2는 본 발명의 일 실시예에 따른 반도체 소자의 메모리 셀 어레이를 나타내는 등가 회로도이다.
우선, 도 1을 참조하면, 본 발명의 일 실시 예에 따른 반도체 소자(1)는 메모리 셀 어레이(2), 로우 디코더(3) 및 코어 로직 회로(6)를 포함할 수 있다. 상기 코어 로직 회로(6)는 읽기/쓰기(read/write) 회로(4) 및 제어 회로(5)를 포함할 수 있다.
상기 메모리 셀 어레이(2)는 복수의 행과 열을 따라 배열된 복수의 메모리 셀들을 포함할 수 있다. 상기 메모리 셀 어레이(2)에 포함되는 복수의 메모리 셀들은 복수의 메모리 블록들로 구분될 수 있다. 각 메모리 블록들은 복수의 워드 라인들(WL), 복수의 스트링 선택 라인들(SSL), 복수의 접지 선택 라인(GSL), 복수의 비트 라인들(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.
상기 메모리 셀 어레이(2)에 포함되는 복수의 메모리 셀들은, 상기 워드 라인들(WL), 상기 공통 소스 라인(CSL), 상기 스트링 선택 라인(SSL), 상기 접지 선택 라인(GSL) 등을 통해 상기 로우 디코더(3)와 연결될 수 있으며, 상기 비트 라인들(BL)을 통해 상기 읽기/쓰기 회로(4)와 연결될 수 있다.
일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀들은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.
상기 로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 상기 메모리 셀 어레이(2)에 연결된 상기 워드 라인들(WL), 상기 공통 소스 라인(CSL), 상기 스트링 선택 라인들(SSL) 및 상기 접지 선택 라인들(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다.
상기 읽기/쓰기 회로(4)는 상기 제어 회로(5)로부터 수신하는 명령에 따라 상기 메모리 셀 어레이(2)에 연결되는 상기 비트 라인들(BL) 중 적어도 일부를 선택할 수 있다. 상기 읽기/쓰기 회로(4)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 상기 읽기/쓰기 회로(4)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.
상기 제어 회로(5)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 상기 로우 디코더(3) 및 상기 읽기/쓰기 회로(4)의 동작을 제어할 수 있다. 상기 메모리 셀 어레이(2)에 저장된 데이터를 읽어오는 경우, 상기 제어 회로(5)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 상기 로우 디코더(3)의 동작을 제어할 수 있다. 상기 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 상기 제어 회로(5)는 상기 읽기/쓰기 회로(4)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.
한편, 상기 메모리 셀 어레이(2)에 데이터를 쓰는 경우, 상기 제어 회로(5)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 상기 로우 디코더(3)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 상기 제어 회로(5)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 상기 읽기/쓰기 회로(4)를 제어할 수 있다.
다음으로, 도 1에서의 상기 메모리 셀 어레이(2)의 일 예에 대하여, 도 2를 참조하여 설명하기로 한다. 도 2는 도 1에서 설명한 상기 메모리 셀 어레이(2)의 일 예를 나타내는 등가 회로도이다.
도 1과 함께, 도 2를 참조하면, 상기 메모리 셀 어레이(2)는, 서로 직렬로 연결되는 n 개의 메모리 셀들(MC1~MCn), 상기 메모리 셀들(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링들(S)을 포함할 수 있다. 서로 직렬로 연결되는 n 개의 메모리 셀들(MC1~MCn)은 상기 메모리 셀들(MC1~MCn)을 선택하기 위한 n 개의 워드 라인들(WL1~WLn)에 각각 연결될 수 있다.
한편, 상기 접지 선택 트랜지스터(GST)와 제1 메모리 셀(MC1) 사이 및 상기 스트링 선택 트랜지스터(SST)와 제n 메모리 셀(MCn) 사이에는 더미 셀이 더 배치될 수도 있다.
상기 접지 선택 트랜지스터(GST)의 게이트 단자는 상기 접지 선택 라인(GSL)과 연결되고, 소스 단자는 상기 공통 소스 라인(CSL)에 연결될 수 있다.
한편, 상기 스트링 선택 트랜지스터(SST)의 게이트 단자는 상기 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 상기 메모리 셀들(MCn)의 드레인 단자에 연결될 수 있다.
도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀들(MC1~MCn)에 상기 접지 선택 트랜지스터(GST)와 상기 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터들(GST) 또는 복수의 스트링 선택 트랜지스터들(SST)이 연결될 수도 있다.
상기 스트링 선택 트랜지스터(SST)의 드레인 단자는 복수의 비트 라인들(BL1~BLm)에 연결될 수 있다. 상기 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인들(SSL)을 통해 신호가 인가되면, 상기 비트 라인들(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀들(MC1~MCn)에 전달됨으로써 데이터 읽기, 쓰기 동작이 실행될 수 있다. 또한, 기판에 형성된 웰 영역을 통해 소정의 소거 전압을 인가함으로써, 상기 메모리 셀들(MC1~MCn)에 기록된 데이터를 지우는 소거 동작이 실행될 수 있다.
한편, 본 발명의 실시예에 따른 반도체 소자는 적어도 하나의 더미 스트링(DS)을 포함할 수 있다. 상기 더미 스트링(DS)은 상기 비트 라인들(BL1-BLm)과 전기적으로 분리되는 더미 채널을 포함하는 스트링일 수 있다.
다음으로, 도 3, 도 4 및 도 5를 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 일 예에 대하여 설명하기로 한다. 도 3은 본 발명의 기술적 사상에 따른 반도체 소자의 일부 구성요소들을 설명하기 위한 평면도이고, 도 4는 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 5는 도 4의 "A1"으로 표시된 부분을 확대한 부분 확대도이다.
도 3, 도 4 및 도 5를 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 일 예는 반도체 기판(103) 및 상기 반도체 기판(103) 상의 적층 구조체(174)를 포함할 수 있다.
상기 반도체 기판(103)은 단결정 기판, 예를 들어 단결정 실리콘 기판으로 형성될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 반도체 기판(103)은 단결정 실리콘 기판 상에 형성되는 폴리 실리콘 기판을 포함할 수 있다.
상기 적층 구조체(174)는 교대로 적층되는 층간 절연 층들(115) 및 게이트 전극들(172L, 172W, 172U)을 포함할 수 있다. 상기 적층 구조체(174)는 상기 반도체 기판(103)과 이격될 수 있다.
상기 게이트 전극들(172L, 172W, 172U)은 최하위 게이트 전극(172L), 최상위 게이트 전극(172U), 및 상기 최하위 게이트 전극(172L)과 상기 최상위 게이트 전극(172U) 사이의 셀 게이트 전극들(172W)을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 일 예는 상기 게이트 전극들(172L, 172W, 172U) 중 적어도 일부를 분할할 수 있는 컷 패턴(cut pattern, 121)을 포함할 수 있다. 예를 들어, 상기 컷 패턴(121)은 상기 게이트 전극들(172L, 172W, 172U) 중 상기 최상위 게이트 전극(172U)을 분할할 수 있고, 이와 같이 분할된 최상위 게이트 전극(172U)은 상기 스트링 선택 라인들(도 1 및 도 2의 SSL)일 수 있다. 상기 최하위 게이트 전극(172L)은 상기 접지 선택 라인(도 1 및 도 2의 GSL)일 수 있고, 상기 셀 게이트 전극들(172W)은 상기 워드라인들(도 1의 WL 및 도 2의 WL1 ~ WLn)일 수 있다. 상기 컷 패턴(121)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다.
상기 적층 구조체(174)는 상기 최상위 게이트 전극(172U) 상의 상부 층간 절연 층(115U)을 더 포함할 수 있다. 상기 게이트 전극들(172L, 172W, 172U)은 도전성 물질로 형성될 수 있고, 상기 층간 절연 층들(115) 및 상기 상부 층간 절연 층(115U)은 실리콘 산화물로 형성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 일 예는 상기 적층 구조체(174) 상의 캐핑 절연 층(163)을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 일 예는 상기 반도체 기판(103) 상에 배치되며 상기 적층 구조체(174)를 관통하는 분리 패턴들(184)을 포함할 수 있다. 상기 분리 패턴들(184)은 상기 캐핑 절연 층(163)을 관통할 수 있다. 평면으로 보았을 때, 상기 분리 패턴들(184)은 상기 적층 구조체(174)를 가로지르는 라인 모양일 수 있다. 상기 분리 패턴들(184)은 상기 반도체 기판(3)과 접촉할 수 있다. 상기 분리 패턴들(184)은 상기 반도체 기판(3) 내로 연장될 수 있다.
일 실시예에서, 상기 분리 패턴들(184)은 도전성 물질(e.g., poly-Si, Ti, TiN, Ta, TaN, 및/또는 W 등)로 형성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)는 상기 분리 패턴들(184)의 측벽들 상의 절연성 스페이서들(181)을 포함할 수 있다. 상기 절연성 스페이서들(181)은 실리콘 산화물 및/또는 실리콘 질화물로 형성될 수 있다. 상기 절연성 스페이서들(181)은 상기 분리 패턴들(184)과 상기 게이트 전극들(172L, 172W, 172U) 사이에 개재되어 상기 분리 패턴들(184)과 상기 게이트 전극들(172L, 172W, 172U)을 전기적으로 절연시킬 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 일 예는 채널 구조체(151)를 포함할 수 있다. 상기 채널 구조체(151)는 수평 부분(horizontal portion, 151H) 및 상기 수평 부분(151H)으로부터 상부로 연장되는 복수의 수직 부분들(vertical portions, 151V)을 포함할 수 있다. 상기 채널 구조체(151)의 상기 수평 부분(151H)은 상기 적층 구조체(174)와 상기 반도체 기판(103) 사이에 배치되며 상기 반도체 기판(103)과 접촉할 수 있고, 상기 채널 구조체(151)의 상기 복수의 수직 부분들(151V)은 상기 수평 부분(151H)으로부터 상부로 연장되면서 상기 적층 구조체(174)를 관통할 수 있다. 상기 채널 구조체(151)는 폴리 실리콘으로 형성될 수 있다. 각각의 상기 복수의 수직 부분들(151V)은 내부가 비어 있는 환형(annular) 모양 또는 내부가 비어 있는 실린더 모양일 수 있다. 한 쌍의 분리 패턴들(184) 사이에는 하나의 채널 구조체(151)가 배치될 수 있다. 상기 채널 구조체(151)의 상기 복수의 수직 부분들(151V) 중 일부는 상기 컷 패턴(121)을 관통할 수 있다. 상기 채널 구조체(151)의 상기 복수의 수직 부분들(151V) 중 상기 컷 패턴(121)을 관통하는 수직 부분들(도 3의 150)은 도 2에서 설명한 것과 같은 상기 더미 스트링(도 2의 DS)을 구성하는 더미 채널들일 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 일 예는 코어 패턴들(154) 및 패드 패턴들(157)을 포함할 수 있다. 상기 패드 패턴들(157)은 상기 채널 구조체(151)의 상기 복수의 수직 부분들(151V)의 상부 영역들과 접촉할 수 있다. 상기 패드 패턴들(157)은 폴리 실리콘으로 형성될 수 있다. 상기 패드 패턴들(157)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 코어 패턴들(154)은 상기 패드 패턴들(157)과 상기 수평 부분(151H) 사이에 배치되며 상기 복수의 수직 부분들(151V)에 의해 둘러싸일 수 있다. 상기 코어 패턴들(154)은 실리콘 산화물 등과 같은 절연성 물질로 형성될 수 있다. 상기 채널 구조체(151)의 상기 복수의 수직 부분들(151V), 상기 코어 패턴들(154) 및 상기 패드 패턴들(157)은 상기 적층 구조체(174)를 관통하는 채널 홀들(124) 내에 배치될 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 일 예는 하부 구조체(110)를 포함할 수 있다. 상기 하부 구조체(110)는 상기 채널 구조체(151)의 상기 수평 부분(151H)과 상기 분리 패턴들(184) 사이에 배치될 수 있다. 상기 하부 구조체(110)와 상기 분리 패턴들(184)은 상기 절연성 스페이서들(181)에 의해 서로 이격될 수 있다. 상기 하부 구조체(110)는 상기 적층 구조체(174)와 상기 반도체 기판(103) 사이에 배치되면서 상기 반도체 기판(103)과 접촉할 수 있다. 상기 하부 구조체(110)의 하부면은 상기 수평 부분(151H)의 하부면과 공면(co-planar)을 이룰 수 있다. 상기 하부 구조체(110)는 상기 수평 부분(151H)과 마주보는 측면을 가질 수 있고, 상기 하부 구조체(110)의 측면의 적어도 일부는 상기 수평 부분(151H)과 접촉할 수 있다.
평면으로 보았을 때, 상기 분리 패턴들(184)에 인접하는 상기 하부 구조체(110)의 일측은 곧은 직선모양일 수 있고, 상기 수평 부분(151H)에 인접하는 상기 하부 구조체(110)의 타측은 굴곡진 모양일 수 있다.
상기 하부 구조체(110)는 제1 하부 패턴(106a) 및 상기 제1 하부 패턴(106a) 상의 제2 하부 패턴(109a)을 포함할 수 있다. 상기 제2 하부 패턴(109a)은 상기 제1 하부 패턴(106a) 보다 두꺼울 수 있다. 상기 분리 패턴들(184)에 인접하는 상기 제1 및 제2 하부 패턴들(106a, 109a)의 측면들은 수직하게 정렬될 수 있고, 상기 수평 부분(151H)에 인접하는 상기 제1 및 제2 하부 패턴들(106a, 109a)의 측면들은 수직하게 정렬되지 않을 수 있다. 상기 제1 하부 패턴(106a)과 상기 수평 부분(151H)은 서로 접촉할 수 있다.
일 실시예에서, 상기 제1 하부 패턴(106a)은 실리콘 산화물로 형성될 수 있고, 상기 제2 하부 패턴(109a)은 폴리 실리콘으로 형성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 일 예는 유전 구조체(130)를 더 포함할 수 있다. 상기 유전 구조체(130)는 상기 채널 구조체(151)의 상기 복수의 수직 부분들(151V)과 상기 적층 구조체(174) 사이에 개재되면서 상기 수평 부분(151H)과 상기 적층 구조체(174) 사이로 연장될 수 있다. 상기 유전 구조체(130)는 상기 수평 부분(151H)과 상기 적층 구조체(174) 사이에 개재되면서 상기 수평 부분(151H)과 상기 하부 구조체(110) 사이로 연장될 수 있다. 상기 유전 구조체(130)는 상기 수평 부분(151H)과 상기 하부 구조체(110)의 상기 제2 하부 패턴(109a) 사이로 연장될 수 있다.
상기 유전 구조체(130)는 제1, 제2, 및 제3 유전체 층들(132, 134, 136)을 포함할 수 있다. 상기 제2 유전체 층(134)은 상기 제1 유전체 층(132)과 상기 제3 유전체 층(136) 사이에 개재될 수 있다. 상기 제3 유전체 층(136)은 상기 제2 유전체 층(134)과 상기 채널 구조체(151) 사이에 배치될 수 있다.
상기 제3 유전체 층(136)은 터널 유전체일 수 있다. 상기 제3 유전체 층(136)은 실리콘 산화물 및/또는 질소 도핑된 실리콘 산화물을 포함할 수 있다. 상기 제2 유전체 층(134)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자에서 정보를 저장하기 위한 층일 수 있다. 예를 들어, 상기 제2 유전체 층(134)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자의 동작 조건에 따라, 상기 채널 구조체(151)로부터 상기 제3 유전체 층(136)을 통하여 주입된 전자를 트랩하여 보유(retention) 하거나, 또는 상기 제2 유전체 층(134) 내의 트랩된 전자를 소거할 수 있는 물질, 예를 들어 실리콘 질화물로 형성될 수 있다. 상기 제1 유전체 층(132)은 실리콘 산화물 또는 불순물(e.g., C, N, B 또는 Ph 등)을 포함하는 실리콘 산화물로 형성될 수 있다. 상기 적층 구조체(174)는 제4 유전체 층들(169)을 더 포함할 수 있다. 상기 제4 유전체 층들(169)은 상기 게이트 전극들(172L, 172W, 172U)과 상기 유전 구조체(130) 사이에 배치되면서 상기 게이트 전극들(172L, 172W, 172U)과 상기 층간 절연 층들(115) 사이로 연장될 수 있다. 상기 제4 유전체 층들(169)은 고유전체, 예를 들어 알루미늄 산화물로 형성될 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 일 예는 상기 분리 패턴들(184)에 인접하는 상기 반도체 기판(103) 내에 형성된 불순물 영역들(178)을 포함할 수 있다. 상기 불순물 영역들(178)은 공통 소스 영역 또는 상기 공통 소스 라인(도 1의 CSL)일 수 있다. 상기 불순물 영역들(178)은 N형의 도전형을 가질 수 있다.
일 실시 예서, 상기 수평 부분(151H)과 상기 제1 하부 패턴(106a)은 서로 접촉할 수 있고, 상기 수평 부분(151H)과 상기 제2 하부 패턴(109a)은 상기 유전 구조체(130)에 의해 서로 이격될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 유전 구조체(130) 및 상기 수평 부분(151H)의 일부 모양이 변형되어, 상기 제2 하부 패턴(109a)은 상기 변형된 수평 부분(151H')과 접촉할 수 있다. 이와 같은 변형 예에 대하여 도 6을 참조하여 설명하기로 한다.
도 6을 참조하면, 상기 채널 구조체(151)의 변형된 수평 부분(151H')은 상기 제2 하부 패턴(109a) 측면의 일부와 접촉하면서 상기 제2 하부 패턴(109a)의 하부면의 일부와 접촉할 수 있다. 변형된 유전 구조체(130')는 상기 채널 구조체(151)와 상기 적층 구조체(174) 사이에 개재되면서 상기 채널 구조체(151)의 변형된 수평 부분(151H') 측면의 일부와 상기 하부 구조체(110)의 상기 제2 하부 패턴(109a) 측면의 일부 사이에 개재될 수 있다. 상기 유전 구조체(130') 하부에서 상기 수평 부분(151H')과 상기 제2 하부 패턴(109a)은 접촉할 수 있다.
다음으로, 도 3과 함께 도 7 및 도 8을 참조하여, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 변형 예에 대하여 설명하기로 한다. 도 7은 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도이고, 도 8은 도 7의 "A2"로 표시된 부분을 확대한 부분 확대도이다.
도 3, 도 7 및 도 8을 참조하면, 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 변형 예는 도 3 및 도 4를 참조하여 설명한 것과 같은 상기 반도체 기판(103), 상기 적층 구조체(174), 상기 채널 구조체(151), 상기 코어 패턴들(154), 상기 패드들(157), 상기 유전 구조체(130), 상기 제4 유전체 층들(169), 상기 캐핑 절연층(163) 및 상기 컷 패턴(121)을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 변형 예는 상기 캐핑 절연 층(163) 및 상기 적층 구조체(174)를 관통하는 분리 패턴들(284), 및 상기 분리 패턴들(284)의 측벽들 상의 절연성 스페이서들(281)을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 변형 예는 상기 분리 패턴들(284)에 인접하는 상기 반도체 기판(103) 내의 불순물 영역들(278)을 포함할 수 있다. 상기 불순물 영역들(278)은 N형의 도전형을 가질 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자(1)의 변형 예는 상기 적층 구조체(174)와 상기 반도체 기판(103) 사이, 상기 분리 패턴들(284)과 상기 채널 구조체(151)의 수평 부분(151H) 사이에 개재되는 하부 구조체(210)를 포함할 수 있다. 상기 하부 구조체(210)의 하부면은 상기 채널 구조체(151)의 수평 부분(151H)의 하부면과 공면을 이룰 수 있다. 상기 하부 구조체(210)는 제1 하부 패턴(272) 및 상기 제1 하부 패턴(272) 상의 제2 하부 패턴(109a')을 포함할 수 있다. 상기 분리 패턴들(284)에 인접하는 상기 제2 하부 패턴(272)의 상부 영역의 측면은 수평 방향으로 리세스될 수 있다. 따라서, 상기 제2 하부 패턴(272)의 상부 영역의 폭은 상기 제2 하부 패턴(272)의 하부 영역의 폭 보다 작을 수 있다. 상기 제2 하부 패턴(109a')은 상기 제1 하부 패턴(272) 보다 두꺼울 수 있다.
상기 제1 및 제2 하부 패턴들(272, 109a')은 폴리 실리콘으로 형성될 수 있다. 상기 제1 하부 패턴(272)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다. 상기 제1 하부 패턴(272)은 상기 반도체 기판(103)과 접촉할 수 있다. 상기 제1 하부 패턴(272)은 상기 반도체 기판(103) 내의 상기 불순물 영역들(278)과 접촉할 수 있다. 상기 제1 하부 패턴(272)은 상기 불순물 영역들(278)과 함께 공통 소스 영역을 구성할 수 있다.
일 실시예에서, 상기 수평 부분(151H)과 상기 제1 하부 패턴(272)은 서로 접촉할 수 있고, 상기 수평 부분(151H)과 상기 제2 하부 패턴(109a')은 상기 유전 구조체(130)에 의해 서로 이격될 수 있다. 그렇지만, 본 발명의 기술적 사상은 이에 한정되지 않는다. 예를 들어, 상기 유전 구조체(130) 및 수평 부분(151H)가 변형되어 상기 수평 부분(151H)의 일부와 상기 제2 하부 패턴(109a')의 일부가 서로 접촉할 수 있다. 이와 같은 변형 예에 대하여 도 9를 참조하여 설명하기로 한다.
도 9를 참조하면, 상기 채널 구조체(151)의 변형된 수평 부분(151H')은 상기 제2 하부 패턴(109a') 측면의 일부와 접촉하면서 상기 제2 하부 패턴(109a')의 하부면의 일부와 접촉할 수 있다. 변형된 유전 구조체(130')는 상기 채널 구조체(151)와 상기 적층 구조체(174) 사이에 개재되면서 상기 채널 구조체(151)의 변형된 수평 부분(151H') 측면의 일부와 상기 하부 구조체(210)의 상기 제2 하부 패턴(109a') 측면의 일부 사이에 개재될 수 있다. 상기 유전 구조체(130') 하부에서 상기 수평 부분(151H')과 상기 제2 하부 패턴(109a')은 접촉할 수 있다.
이하에서, 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법의 예들에 대하여 설명하기로 한다.
우선, 도 10a 내지 도 10l을 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 일 예를 설명하기로 한다. 도 10a 내지 도 10l은 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 10a를 참조하면, 반도체 기판(103)을 준비할 수 있다. 상기 반도체 기판(3)은 단결정 실리콘 기판 또는 폴리 실리콘 기판일 수 있다. 상기 반도체 기판(103) 상에 제1 하부 층(106) 및 제2 하부 층(109)을 차례로 형성할 수 있다. 상기 제2 하부 층(109)은 상기 제1 하부 층(106) 보다 두껍게 형성할 수 있다. 상기 제1 하부 층(106)은 실리콘 산화물로 형성할 수 있다. 상기 제2 하부 층(109)은 폴리 실리콘으로 형성할 수 있다.
상기 제2 하부 층(109) 상에 몰드 구조체(112)를 형성할 수 있다. 상기 몰드 구조체(112)는 교대로 반복적으로 적층되는 층간 절연 층들(115) 및 희생 게이트 층들(118)을 포함할 수 있다. 또한, 상기 몰드 구조체(112)는 상기 희생 게이트 층들(118) 중 최상위 희생 게이트 층(118U)을 덮는 상부 층간 절연 층(115U)을 더 포함할 수 있다. 상기 층간 절연 층들(115) 및 상기 상부 층간 절연 층(115U)은 실리콘 산화물로 형성될 수 있고, 상기 희생 게이트 층들(118)은 실리콘 질화물로 형성될 수 있다.
상기 희생 게이트 층들(118) 중 적어도 일부를 분할할 수 있는 컷 패턴(121)을 형성할 수 있다. 예를 들어, 상기 컷 패턴(121)은 상기 희생 게이트 층들(118) 중 최상위 희생 게이트 층(118U)을 분할하도록 형성될 수 있다. 상기 컷 패턴(121)은 실리콘 산화물로 형성될 수 있다.
상기 몰드 구조체(112)를 관통하며 상기 제2 하부 층(109)을 노출시키는 채널 홀들(124)을 형성할 수 있다. 상기 채널 홀들(124)은 서로 이격된 복수의 홀들일 수 있다.
도 10b를 참조하면, 상기 채널 홀들(124)에 의해 노출된 상기 제2 하부 층(109)을 선택적으로 등방성 식각하여 수평 개구부(127)를 형성할 수 있다. 상기 제2 하부 층(109)을 등방성 식각하는 것은 상기 채널 홀들(124) 사이의 상기 몰드 구조체(112) 하부에 위치하는 제2 하부 층을 식각하여 제거하는 것을 포함할 수 있다. 상기 몰드 구조체(112) 하부에 잔존하는 제2 하부 층은 제2 하부 패턴(109a)으로 명명할 수 있다. 이와 같이 잔존하는 상기 제2 하부 패턴(109a)은 상기 몰드 구조체(112)가 상기 수평 개구부(127)에 의해 변형되는 것을 방지하는 역할을 할 수도 있다.
상기 제2 하부 층(109)은 폴리 실리콘으로 형성될 수 있고, 상기 희생 게이트 층들(118)은 실리콘 질화물로 형성될 수 있고, 상기 층간 절연 층들(115) 및 상기 제1 하부 층(106)은 실리콘 산화물로 형성될 수 있다. 따라서, 상기 제2 하부 층(109)은 상기 희생 게이트 층들(118), 상기 층간 절연 층들(115) 및 상기 제1 하부 층(106)과 다른 물질로 형성될 수 있기 때문에, 상기 제2 하부 층(109)을 선택적으로 등방성 식각할 수 있다. 따라서, 상기 제2 하부 층(109)을 등방성 식각하면서 상기 채널 홀들(124)의 폭이 확장되는 것을 방지할 수 있다. 상기 등방성 식각은 습식 식각 또는 건식 식각으로 진행될 수 있다.
도 10c를 참조하면, 상기 채널 홀들(124) 및 상기 수평 개구부(127)를 갖는 반도체 기판(103) 상에 유전 구조체(130) 및 보호 층(139)을 차례로 형성할 수 있다. 상기 유전 구조체(130)를 형성하는 것은 제1 유전체 층(132), 제2 유전체 층(134) 및 제3 유전체 층(136)을 차례로 형성하는 것을 포함할 수 있다.
상기 제3 유전체 층(136)은 터널 유전체일 수 있다. 상기 제2 유전체 층(134)은 플래시 메모리 소자 등과 같은 비휘발성 메모리 소자에서 정보를 저장하기 위한 층일 수 있다. 상기 제2 유전체 층(134)은 차지 트랩 층(charge trap layer)일 수 있다. 상기 제1 유전체 층(132)은 실리콘 산화물로 형성될 수 있다. 상기 보호 층(139)은 폴리 실리콘으로 형성할 수 있다.
상기 보호 층(139) 및 상기 유전 구조체(130)는 상기 수평 개구부(127)를 채울 수 있다. 상기 보호 층(139)은 상기 채널 홀들(124)을 채우지 않고 상기 채널 홀들(124) 내에서 내부가 빈 실린더 모양으로 형성될 수 있다.
도 10d를 참조하면, 상기 보호 층(139)을 이방성 식각하여 상기 수평 개구부(127) 내의 상기 유전 구조체(130)를 노출시킬 수 있다. 상기 유전 구조체(130)의 상기 제3 유전체 층(136)이 노출될 수 있다. 그렇지만, 상기 보호 층(139)을 이방성 식각하는 공정에 의해서 상기 수평 개구부(127) 내의 상기 유전 구조체(130)의 상기 제3 유전체 층(136)도 같이 식각되어 상기 제2 유전체 층(134)도 노출될 수 있다.
이어서, 상기 노출된 유전 구조체(130) 및 상기 제1 하부 층(106)을 식각하는 방법의 일 예에 대하여, 도 10e 내지 도 10g를 참조하여 설명하기로 한다.
도 10e를 참조하면, 상기 노출된 상기 유전 구조체(130)의 상기 제3 유전체 층(136)을 선택적으로 등방성 식각하는 제1 식각 공정(142)을 진행하여 상기 제3 유전체 층(136)을 수평 방향으로 리세스할 수 있다. 따라서, 상기 유전 구조체(130)의 상기 제2 유전체 층(134)이 노출될 수 있다.
도 10f를 참조하면, 상기 노출된 상기 제2 유전체 층(134)을 선택적으로 등방성 식각하는 제2 식각 공정(144)을 진행하여 상기 노출된 상기 제2 유전체 층(134)을 수평 방향으로 리세스할 수 있다. 따라서, 상기 제1 유전체 층(132)이 노출될 수 있다.
도 10g를 참조하면, 상기 채널 홀들(124) 사이의 상기 몰드 구조체(112) 하부에 잔존하는 상기 제1, 제2 및 제3 유전체 층들(132, 134, 136), 및 상기 제1 하부 층(106)을 등방성 식각하여 제거할 수 있는 제3 식각 공정(146)을 진행할 수 있다. 따라서, 상기 채널 홀들(124) 사이의 상기 몰드 구조체(112) 하부의 상기 반도체 기판(103)이 노출될 수 있다. 상기 제3 식각 공정(146)을 진행하여 등방성 식각된 상기 제1 하부 층(106)은 제1 하부 패턴(106a)으로 명명될 수 있다. 상기 제1 하부 패턴(106a)은 상기 제2 하부 패턴(109a) 하부에 잔존할 수 있다. 상기 제1 및 제2 하부 패턴들(106a, 109a)은 하부 구조체(110)를 구성할 수 있다. 상기 제1 및 제2 하부 패턴들(106a, 109a)은 상기 몰드 구조체(112)가 상기 수평 개구부(127)로 인하여 변형 또는 손상되는 것을 방지할 수 있다. 상기 제1 내지 제3 식각 공정들(142, 144, 146) 동안에, 상기 보호 층(139)은 상기 보호 층(139)과 상기 몰드 구조체(112) 사이에 개재된 유전 구조체(130)를 상기 제1 내지 제3 식각 공정들(142, 144, 146)로부터 보호할 수 있다.
상기 유전 구조체(130) 및 상기 제1 하부 층(106)을 식각하는 방법은 도 10e 내지 도 10g를 참조하여 설명한 방법에 한정되지 않는다. 예를 들어, 도 10d에서 설명한 것과 같이, 상기 보호 층(139)을 이방성 식각하는 공정에 의해서 상기 수평 개구부(127) 내의 상기 제2 유전체 층(134)이 노출되는 경우에, 상기 제2 유전체 층(134)을 등방성 식각하는 상기 제2 식각 공정(도 10f의 144)을 진행한 후에, 상기 제3 식각 공정(도 10g의 146)을 진행하여 상기 채널 홀들(124) 사이의 상기 몰드 구조체(112) 하부의 상기 반도체 기판(103)을 노출시킬 수 있다.
도 10h를 참조하면, 제4 식각 공정(148)을 진행하여 상기 보호 층(139)을 선택적으로 제거하여 상기 유전 구조체(130)를 노출시킬 수 있다. 상기 제4 식각 공정(148)은 등방성 식각 공정일 수 있다.
도 10i를 참조하면, 상기 보호 층(139)이 제거된 반도체 기판(103) 상에 채널 구조체(151)를 형성할 수 있다. 상기 채널 구조체(151)는 상기 수평 개구부(127)를 채우는 수평 부분(151H) 및 상기 채널 홀들(124) 내에 형성되는 수직 부분들(151V)을 포함할 수 있다. 상기 채널 홀들(124) 내에의 상기 수직 부분들(151V)은 가운데가 비어 있는 모양으로 형성될 수 있다. 상기 채널 구조체(151)는 상기 수평 개구부(127)에 의해 노출되는 상기 반도체 기판(103)과 접촉할 수 있다.
도 10j를 참조하면, 상기 채널 구조체(151)를 갖는 반도체 기판(103) 상에 상기 채널 홀들(124)을 부분적으로 채우는 코어 패턴들(154)을 형성하고, 상기 코어 패턴들(154) 및 상기 채널 구조체(151)를 덮는 패드 층을 형성하고, 상기 상부 층간 절연 층(115U)이 노출될 때까지 상기 패드 층을 평탄화하여 패드 패턴들(157)을 형성할 수 있다. 상기 패드 패턴들(157)은 상기 코어 패턴들(154) 상에 형성되며 상기 채널 구조체(151)의 상기 수직 부분들(151V)의 상부 영역들과 연결될 수 있다. 상기 패드 패턴들(157)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
도 10k를 참조하면, 상기 패드 패턴들(157)을 갖는 반도체 기판 상에 상부 층간 절연 층(163)을 형성할 수 있다. 상기 상부 층간 절연층(163), 상기 몰드 구조체(112) 및 상기 하부 구조체(110)를 관통하며 상기 반도체 기판(103)을 노출시키는 분리 개구부들(166)을 형성할 수 있다. 상기 분리 개구부들(166)을 형성하면서 상기 반도체 기판(103)의 표면 일부가 리세스될 수 있다. 상기 분리 개구부들(166)에 의하여 상기 몰드 구조체(112)의 상기 희생 게이트 층들(118)의 측면들이 노출될 수 있다.
도 10l을 참조하면, 상기 분리 개구부들(166)에 의하여 노출된 상기 희생 게이트 층들(도 10k의 118)을 선택적으로 제거하여 빈 공간들을 형성하고, 이러한 빈 공간들 내에 제4 유전체 층들(169) 및 게이트 전극들(172L, 172W, 172U)을 형성할 수 있다. 상기 제4 유전체 층들(169)은 상기 게이트 전극들(172L, 172W, 172U)과 상기 유전 구조체(130) 사이에 개재되면서 상기 게이트 전극들(172L, 172W, 172U)과 상기 층간 절연 층들(115) 사이로 연장될 수 있다.
다시, 도 3, 도 4 및 도 5를 참조하면, 상기 분리 개구부들(166)에 의해 노출된 상기 반도체 기판(103) 내에 불순물 영역들(178)을 형성할 수 있다. 상기 불순물 영역들(178)은 N형의 도전형을 가질 수 있다. 상기 분리 개구부들(166)의 측면들 상에 절연성 스페이서들(181)을 형성할 수 있다. 상기 절연성 스페이서들(181)은 상기 불순물 영역들(178)을 형성하기 전, 또는 후에 형성할 수 있다. 상기 분리 개구부들(166)을 채우는 분리 패턴들(184)을 형성할 수 있다. 상기 분리 패턴들(184)은 도전성 물질로 형성할 수 있다.
다음으로, 도 11a 내지 도 11e를 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법의 다른 예를 설명하기로 한다. 도 11a 내지 도 11e은 도 3의 I-I'선을 따라 취해진 영역을 나타낸 단면도들이다.
도 11a를 참조하면, 도 10a 내지 도 10j를 참조하여 설명한 것과 동일한 기판을 준비할 수 있다. 예를 들어, 도 10a 내지 도 10j를 참조하여 설명한 같은 상기 하부 구조체(110), 상기 몰드 구조체(112), 상기 유전 구조체(130), 상기 채널 구조체(151), 상기 코어 패턴들(154) 및 상기 패드 패턴들(157)이 형성된 기판을 준비할 수 있다. 상기 패드 패턴들(157)을 갖는 반도체 기판 상에 상부 층간 절연 층(163)을 형성할 수 있다. 상기 상부 층간 절연 층(163) 및 상기 몰드 구조체(112)를 관통하면서 상기 제2 하부 패턴(109a)을 노출시키는 예비 분리 개구부들(266)을 형성할 수 있다. 상기 예비 분리 개구부들(266)을 형성하면서 상기 제2 하부 패턴(109a)의 일부가 식각될 수 있다.
도 11b를 참조하면, 상기 예비 분리 개구부들(266)의 측면들 상에 보호 스페이서들(268)을 형성할 수 있다. 상기 보호 스페이서들(268)은 상기 제1 하부 패턴들(106a)과 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 상기 제1 하부 패턴들(106a)은 실리콘 산화물로 형성될 수 있고, 상기 보호 스페이서들(268)은 실리콘 질화물로 형성될 수 있다.
도 11c를 참조하면, 상기 예비 분리 개구부들(266)에 의해 노출된 상기 제2 하부 패턴들(109a) 및 상기 제1 하부 패턴들(106a)을 차례로 식각하여 분리 개구부들(266a)을 형성할 수 있다. 상기 제2 하부 패턴들(109a) 및 상기 제1 하부 패턴들(106a)을 차례로 식각하면서 상기 반도체 기판(103)의 일부도 같이 식각될 수 있다. 이어서, 상기 제1 하부 패턴들(106a)을 제거하여 빈 공간들(270)을 형성할 수 있다. 실리콘 산화물로 형성되는 상기 제1 하부 패턴들(106a)을 제거하는 식각 공정 동안에, 상기 보호 스페이서들(268)은 실리콘 산화물로 형성되는 상기 층간 절연 층들(115)을 식가 공정으로부터 보호할 수 있다.
도 11d를 참조하면, 상기 빈 공간들(도 11c의 270)을 채우는 폴리 실리콘을 형성할 수 있다. 상기 빈 공간들(도 11c의 270)을 채우는 상기 폴리 실리콘은 제1 하부 패턴들(272)로 명명될 수 있다. 상기 빈 공간들(도 11c의 270)을 채우는 상기 폴리 실리콘은 인-시튜 공정으로 도핑될 수 있다. 상기 폴리 실리콘은 N형의 도전형을 갖도록 도핑될 수 있다. 따라서, 상기 제1 하부 패턴들(272)은 N형의 도전형을 갖는 폴리 실리콘으로 형성될 수 있다.
도 11e를 참조하면, 상기 보호 스페이서들(268)을 제거하여 상기 희생 게이트 층들(118)의 측면들을 노출시킬 수 있다. 이어서, 도 10l에서 설명한 것과 같은 동일한 공정을 진행할 수 있다. 예를 들어, 상기 분리 개구부들(266a)에 의하여 노출된 상기 희생 게이트 층들(118)을 선택적으로 제거하여 빈 공간들을 형성하고, 이러한 빈 공간들 내에 제4 유전체 층들(169) 및 게이트 전극들(172L, 172W, 172U)을 차례로 형성할 수 있다.
다시, 도 3, 도 7 및 도 8을 참조하면, 상기 분리 개구부들(266a)에 의해 노출된 상기 반도체 기판(103) 내에 불순물 영역들(278)을 형성할 수 있다. 상기 불순물 영역들(278)은 N형의 도전형을 가질 수 있다. 상기 제1 하부 패턴들(272) 및 상기 불순물 영역들(278)은 동일한 도전형을 가지면서 공통 소스 영역 또는 공통 소스 라인을 구성할 수 있다. 상기 분리 개구부들(266a)의 측면들 상에 절연성 스페이서들(281)을 형성할 수 있다. 상기 절연성 스페이서들(281)은 상기 불순물 영역들(278)을 형성하기 전, 또는 후에 형성할 수 있다. 상기 분리 개구부들(266a)을 채우는 분리 패턴들(284)을 형성할 수 있다. 상기 분리 패턴들(284)은 도전성 물질로 형성할 수 있다.
실시 예들에 따르면, 상기 채널 구조체(151)의 상기 복수의 수직 부분들(151V)은 상기 반도체 기판(103) 상에 배치되는 복수의 게이트 전극들(172L, 172W, 172U)을 관통하는 상기 채널 홀들(124) 내에 배치될 수 있고, 상기 채널 구조체(151)의 상기 수평 부분(151H)은 상기 복수의 게이트 전극들(172L, 172W, 172U)과 상기 반도체 기판(103) 사이에 배치되며 상기 반도체 기판(103)과 접촉할 수 있다. 따라서, 상기 채널 홀들(124) 내에 형성되는 상기 채널 구조체(151)의 상기 복수의 수직 부분들(151V)은 상기 수평 부분(151H)을 통하여 상기 반도체 기판(103)과 접촉할 수 있다. 이와 같은 상기 채널 구조체(151)의 구조는 상기 채널 홀들(124)의 크기를 증가시키지 않으면서도 상기 채널 구조체(151)와 상기 반도체 기판(103) 사이의 접촉 면적을 증가시킬 수 있으므로, 반도체 소자(1)의 전기적 특성 및 신뢰성을 향상시킬 수 있다. 또한, 상기 채널 홀들(124)의 크기를 감소시키더라도 상기 채널 구조체(151)를 상기 반도체 기판(103)에 안정적으로 연결할 수 있으므로, 반도체 소자(1)의 집적도를 개선할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1 : 반도체 소자 2 : 메모리 셀 어레이
3 : 로우 디코더 4 : 읽기/쓰기 회로
5 : 제어 회로 6 : 코어 로직 회로
WL : 워드 라인 SSL : 스트링 선택 라인
GSL : 접지 선택 라인 BL : 비트 라인
CSL : 공통 소스 라인 103 : 반도체 기판
106 : 제1 하부 층 109 : 제2 하부 층
106a : 제1 하부 패턴 109a, 272 : 제2 하부 패턴
110, 210 : 하부 구조체 112 : 몰드 구조체
115 : 층간 절연 층들 115U : 상부 층간 절연 층
118 : 희생 게이트 층들 118U : 상부 희생 게이트 층
121 : 컷 패턴 124 : 채널 홀들
127 : 수평 개구부 130 : 유전 구조체
132 : 제1 유전체 층 134 : 제2 유전체 층
136 : 제3 유전체 층 139 : 보호 층
142 : 제1 식각 공정 144 : 제2 식각 공정
146 : 제3 식각 공정 148 : 제4 식각 공정
151 : 채널 구조체 151H : 수평 부분
151V : 수직 부분들 154 : 코어 패턴들
157 : 패드 패턴들 163 : 캐핑 절연 층
166, 266a : 분리 개구부들 169 : 제4 유전체 층
172L, 172W, 172U : 게이트 전극들 174 : 적층 구조체
178, 278 : 불순물 영역들 181, 281 : 절연성 스페이서
184, 284 : 분리 패턴들 268 : 보호 스페이서들
270 : 빈 공간

Claims (20)

  1. 반도체 기판 상의 적층 구조체, 상기 적층 구조체는 교대로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하고,
    상기 적층 구조체를 관통하는 채널홀들을 포함하고;
    상기 반도체 기판 상에 배치되며 상기 적층 구조체를 관통하는 분리 패턴들;
    상기 분리 패턴들 사이에 배치되는 채널 구조체, 상기 채널 구조체는 상기 채널홀들의 하부로부터 상기 채널홀들의 외부인 상기 적층 구조체와 상기 반도체 기판 사이로 확장되며 하부면이 상기 반도체 기판과 직접 접촉하는 수평 부분 및 상기 수평 부분으로부터 상기 채널홀들 내의 상부로 연장되며 상기 적층 구조체를 관통하는 복수의 수직 부분들을 포함하고;
    상기 수평 부분과 상기 분리 패턴들 사이에 배치되는 하부 구조체; 및
    상기 복수의 수직 부분들과 상기 채널홀들의 측벽 사이에 연속적으로 연장되며, 상기 채널홀들 외부인 상기 수평 부분과 상기 적층 구조체 사이로 연장되는 유전 구조체를 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 하부 구조체의 하부면은 상기 수평 부분의 하부면과 공면을 이루는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 하부 구조체는 제1 하부 패턴 및 상기 제1 하부 패턴 상의 제2 하부 패턴을 포함하는 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제2 하부 패턴은 상기 제1 하부 패턴 보다 두꺼운 반도체 소자.
  5. 제 3 항에 있어서,
    상기 제1 하부 패턴은 절연성 물질로 형성되고, 상기 제2 하부 패턴은 폴리 실리콘으로 형성되는 반도체 소자.
  6. 제 3 항에 있어서,
    상기 제1 하부 패턴은 상기 수평 부분과 접촉하고,
    상기 제2 하부 패턴은 상기 수평 부분과 이격되고,
    상기 유전 구조체는 상기 수평 부분과 상기 제2 하부 패턴 사이로 연장되는 반도체 소자.
  7. 제 3 항에 있어서,
    상기 제1 및 제2 하부 패턴들은 상기 수평 부분과 접촉하는 반도체 소자.
  8. 제 1 항에 있어서,
    상기 분리 패턴들의 측면들 상의 절연성 스페이서들을 더 포함하되,
    상기 절연성 스페이서들은 상기 분리 패턴들과 상기 게이트 전극들을 이격시키는 반도체 소자.
  9. 삭제
  10. 삭제
  11. 반도체 기판 상에 배치되며, 동시에 관통하는 채널홀들을 포함하는 복수의 게이트 전극들;
    상기 반도체 기판과 직접 접촉하며 상기 채널홀들의 하부로부터 상기 채널홀들의 외부인 상기 복수의 게이트 전극들 하부로 확장되는 수평 부분 및 상기 수평 부분으로부터 상기 채널홀들 내의 상부로 연장되며 상기 복수의 게이트 전극들을 관통하는 복수의 수직 부분들을 포함하는 채널 구조체;
    상기 수평 부분의 상면을 덮으며 상기 복수의 수직 부분들과 상기 채널홀들의 측벽 사이에 연속적으로 연장되며, 상기 복수의 수직 부분들과 상기 복수의 게이트 전극들 사이에 개재되는 유전 구조체; 및
    상기 복수의 게이트 전극들과 상기 반도체 기판 사이에 배치되는 하부 구조체를 포함하되, 상기 하부 구조체의 하부면은 상기 수평 부분의 하부면과 공면을 이루는 반도체 소자.
  12. 제 11 항에 있어서,
    상기 하부 구조체는 제1 하부 패턴 및 상기 제1 하부 패턴 상에 배치되며 상기 제1 하부 패턴 보다 두꺼운 제2 하부 패턴을 포함하고,
    상기 제2 하부 패턴은 폴리 실리콘으로 형성되는 반도체 소자.
  13. 제 11 항에 있어서,
    상기 복수의 게이트 전극들을 관통하며 상기 반도체 기판 내로 연장되는 분리 패턴들;
    상기 분리 패턴들에 인접하는 상기 반도체 기판 내에 배치되는 불순물 영역들을 더 포함하되,
    상기 하부 구조체는 상기 분리 패턴들과 상기 수평 부분 사이에 배치되는 반도체 소자.
  14. 제 13 항에 있어서,
    상기 하부 구조체는 상기 불순물 영역들과 동일한 도전형을 갖는 폴리 실리콘으로 형성된 하부 패턴을 포함하는 반도체 소자.
  15. 제 11 항에 있어서,
    상기 하부 구조체는 상기 수평 부분과 마주보는 측면을 갖고, 상기 하부 구조체 측면의 적어도 일부는 상기 수평 부분과 접촉하는 반도체 소자.
  16. 반도체 기판과 이격된 적층 구조체, 상기 적층 구조체는 교대로 적층되는 층간 절연 층들 및 게이트 전극들을 포함하고, 상기 적층 구조체를 관통하는 채널홀들을 포함하고;
    상기 반도체 기판 상에 배치되며 상기 적층 구조체를 관통하는 분리 패턴들;
    상기 분리 패턴들에 인접하는 상기 반도체 기판 내에 배치되는 불순물 영역들;
    상기 분리 패턴들 사이에 배치되는 채널 구조체, 상기 채널 구조체는 상기 채널홀들의 하부로부터 상기 채널홀들의 외부인 상기 적층 구조체와 상기 반도체 기판 사이로 확장되며 하부면이 상기 반도체 기판과 직접 접촉하는 수평 부분 및 상기 수평 부분으로부터 상기 채널홀들 내의 상부로 연장되며 상기 적층 구조체를 관통하는 복수의 수직 부분들을 포함하고;
    상기 수평 부분과 상기 분리 패턴들 사이에 배치되는 하부 구조체; 및
    상기 복수의 수직 부분들과 상기 채널홀들의 측벽 사이에 연속적으로 연장되며, 상기 채널홀들 외부인 상기 수평 부분과 상기 적층 구조체 사이로 연장되는 유전 구조체를 포함하는 반도체 소자.
  17. 제 16 항에 있어서,
    상기 유전 구조체는 차지 트랩 층을 포함하는 반도체 소자.
  18. 제 16 항에 있어서,
    상기 하부 구조체는 상기 불순물 영역들과 동일한 도전형을 갖는 폴리 실리콘 층을 포함하는 반도체 소자.
  19. 제 16 항에 있어서,
    상기 하부 구조체의 하부면과 상기 수평 부분의 하부면은 동일 평면에 배치되는 반도체 소자.
  20. 제 16 항에 있어서,
    상기 복수의 수직 부분들의 상부 영역들과 접촉하는 패드 패턴들; 및
    상기 패드 패턴들과 상기 수평 부분 사이에 배치되며 상기 수직 부분들에 의해 둘러싸이는 코어 패턴들을 더 포함하는 반도체 소자.

KR1020160147361A 2016-11-07 2016-11-07 채널 구조체를 포함하는 반도체 소자 KR102658193B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020160147361A KR102658193B1 (ko) 2016-11-07 2016-11-07 채널 구조체를 포함하는 반도체 소자
US15/585,211 US9997538B2 (en) 2016-11-07 2017-05-03 Semiconductor device including channel structure
CN201711076689.6A CN108074935B (zh) 2016-11-07 2017-11-06 包括沟道结构的半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160147361A KR102658193B1 (ko) 2016-11-07 2016-11-07 채널 구조체를 포함하는 반도체 소자

Publications (2)

Publication Number Publication Date
KR20180050840A KR20180050840A (ko) 2018-05-16
KR102658193B1 true KR102658193B1 (ko) 2024-04-17

Family

ID=62064816

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160147361A KR102658193B1 (ko) 2016-11-07 2016-11-07 채널 구조체를 포함하는 반도체 소자

Country Status (3)

Country Link
US (1) US9997538B2 (ko)
KR (1) KR102658193B1 (ko)
CN (1) CN108074935B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102649162B1 (ko) 2017-02-27 2024-03-20 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR20180129457A (ko) * 2017-05-26 2018-12-05 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
US10446573B2 (en) * 2017-11-21 2019-10-15 Macronix International Co., Ltd. Semiconductor structure and method for forming the same
US10784281B2 (en) * 2018-10-26 2020-09-22 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices
KR20200065688A (ko) * 2018-11-30 2020-06-09 삼성전자주식회사 수직형 메모리 장치
KR20210052753A (ko) 2019-10-31 2021-05-11 삼성전자주식회사 반도체 소자
KR20210081051A (ko) 2019-12-23 2021-07-01 삼성전자주식회사 워드 라인 분리층을 갖는 반도체 소자
CN114038793A (zh) * 2020-01-21 2022-02-11 长江存储科技有限责任公司 三维nand存储器件及形成其的方法
KR20210129426A (ko) 2020-04-20 2021-10-28 삼성전자주식회사 수직형 메모리 장치

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080038994A (ko) 2006-10-31 2008-05-07 주식회사 하이닉스반도체 반도체 소자의 제조 방법
KR101585616B1 (ko) * 2009-12-16 2016-01-15 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR20110132865A (ko) * 2010-06-03 2011-12-09 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR101763420B1 (ko) 2010-09-16 2017-08-01 삼성전자주식회사 3차원 반도체 기억 소자 및 그 제조 방법
KR101825539B1 (ko) 2010-10-05 2018-03-22 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
KR20120128438A (ko) 2011-05-17 2012-11-27 삼성전자주식회사 수직 구조의 비휘발성 메모리 소자, 반도체 소자 및 시스템
KR101857025B1 (ko) 2011-10-31 2018-05-14 삼성전자주식회사 반도체 소자의 제조방법
KR20130057670A (ko) 2011-11-24 2013-06-03 삼성전자주식회사 반도체 메모리 소자 및 그 제조방법
JP5808708B2 (ja) 2012-04-10 2015-11-10 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
KR20130116607A (ko) 2012-04-16 2013-10-24 삼성전자주식회사 3차원 반도체 메모리 장치 및 그 제조 방법
KR20140025632A (ko) * 2012-08-21 2014-03-05 에스케이하이닉스 주식회사 비휘발성 메모리 장치 및 그 제조 방법
US9437605B2 (en) 2012-12-24 2016-09-06 Macronix International Co., Ltd. 3D NAND array architecture
KR20150134934A (ko) * 2014-05-23 2015-12-02 에스케이하이닉스 주식회사 3차원 불휘발성 메모리 장치와, 이를 포함하는 반도체 시스템과, 그 제조방법
KR20150138511A (ko) 2014-05-29 2015-12-10 삼성전자주식회사 비휘발성 메모리 소자
KR20160006866A (ko) 2014-07-09 2016-01-20 삼성전자주식회사 반도체 장치 및 그 제조방법
US9524979B2 (en) * 2014-09-08 2016-12-20 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US9711522B2 (en) * 2014-10-03 2017-07-18 Sandisk Technologies Llc Memory hole structure in three dimensional memory
US9530781B2 (en) 2014-12-22 2016-12-27 Sandisk Technologies Llc Three dimensional NAND memory having improved connection between source line and in-hole channel material as well as reduced damage to in-hole layers
US9659866B1 (en) * 2016-07-08 2017-05-23 Sandisk Technologies Llc Three-dimensional memory structures with low source line resistance

Also Published As

Publication number Publication date
KR20180050840A (ko) 2018-05-16
US20180130816A1 (en) 2018-05-10
US9997538B2 (en) 2018-06-12
CN108074935A (zh) 2018-05-25
CN108074935B (zh) 2022-02-01

Similar Documents

Publication Publication Date Title
KR102658193B1 (ko) 채널 구조체를 포함하는 반도체 소자
US11910614B2 (en) Three dimensional semiconductor device and method of forming the same
KR101549858B1 (ko) 수직 채널 구조의 플래쉬 메모리 소자
US10978477B2 (en) Three-dimensional semiconductor device
US11665904B2 (en) Semiconductor device and manufacturing method of the same
KR102401178B1 (ko) 3차원 반도체 소자
US10720447B2 (en) Integrated circuit memory devices having impurity-doped dielectric regions therein and methods of forming same
KR102443029B1 (ko) 절연성 캐핑 구조물을 포함하는 반도체 소자
KR20130141876A (ko) 반도체 장치 및 그 제조 방법
KR102476135B1 (ko) 반도체 소자 및 그 형성 방법
US11812609B2 (en) Three-dimensional semiconductor device having a first main separation structure and a second main separation structure on a lower structure
KR102664266B1 (ko) 3차원 반도체 메모리 소자
US20220130851A1 (en) Vertical memory device
KR102637643B1 (ko) 반도체 소자
US20220285372A1 (en) Semiconductor memory device and method of manufacturing the semiconductor memory device
US10998327B2 (en) Semiconductor device including separation lines
CN109326607B (zh) 三维半导体器件

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right