JP5808708B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

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Description

本発明の実施の形態は、不揮発性半導体記憶装置及びその製造方法に関する。
導電層と層間絶縁膜を交互に積層した積層体を貫通するメモリホール内に、第１の絶縁膜、電荷蓄積層、第２の絶縁膜、及びチャネル層を形成することによって、積層方向に直列に接続された複数のメモリセルを有するＮＡＮＤ型の不揮発性半導体記憶装置が提案されている。この不揮発性半導体記憶装置は、メモリセルを３次元に有するので、ビット密度を高くでき、生産コストを低減できると期待される。この不揮発性半導体記憶装置では、メモリセルは、積層体の導電層、メモリホール内の第１の絶縁膜、電荷蓄積層、第２の絶縁膜、及びチャネル層により構成されるトランジスタである。積層体の導電層がコントロールゲートとして機能する。コントロールゲートの電圧を上げて、チャネル層から電子を電荷蓄積層に注入することができる。電荷蓄積層に電子が存在すると、メモリセルの閾値が上昇する。電荷蓄積層の電子の有無によりメモリセルの閾値が変化することを利用して、メモリセルは半導体記憶装置の１つのメモリとして機能する。電荷蓄積層は、窒化シリコンなどの電子をトラップする材料より構成される。積層体の積層方向に隣り合うメモリセルは、電荷蓄積層で互いに接続されているが、電荷蓄積層の各メモリセルの導電層に向かい合う部分に電子がトラップされるため、電子は各メモリセル単位で保持される。このように、メモリセル単位で電荷蓄積層に電荷が保持されて記憶保持動作を行う不揮発性半導体記憶装置は、電荷蓄積型不揮発性半導体記憶装置である。電荷蓄積型不揮発性半導体記憶装置では、各メモリセルにおいて電荷蓄積層にトラップされた電子が、電荷蓄積層を伝わって隣のメモリセルにリークし、メモリセルの閾値が変動する。すなわち、メモリセルの電荷保持特性が劣る。また、メモリセルの記録を消去する場合、チャネル層から第２の絶縁膜をトンネルさせて電荷蓄積層に正孔を注入するため、第２の絶縁膜の劣化を促進する。これがさらにメモリセルの電荷保持力の劣化を促進する。さらに、電荷蓄積層に蓄積される電子の密度を高くできないので、メモリセルの閾値の幅が狭いため、メモリセルの多値化が困難である。
これに対して、フローティングゲート型不揮発性半導体記憶装置は、導電性シリコンなどの導電層により構成された浮遊電極を、上記電荷蓄積層の代わりに有する。浮遊電極は、隣り合うメモリセルとは層間絶縁膜により絶縁される。フローティングゲート型不揮発性半導体記憶装置のメモリセル（以下、フローティングゲート形メモリセル）は、電荷蓄積型不揮発性半導体記憶装置のメモリセル（以下、電荷蓄積型メモリセル）と同様に、第１の導電層、第１の絶縁膜、第２の導電層、第２の絶縁膜、及びチャネル層により構成される。ここで第１の導電層は、コントロールゲートとして機能する。第２の導電層は、浮遊電極（フローティングゲート）として機能する。浮遊電極は、電荷蓄積型のメモリセルの場合とは違い、隣り合うメモリセルの浮遊電極とは、層間絶縁膜により絶縁されている。フローティングゲート型不揮発性半導体記憶装置では、電荷蓄積型不揮発性半導体記憶装置と同様に、メモリセルの浮遊電極に電子が蓄積されることにより、メモリセルの閾値が変化し、これを記憶保持動作に用いている。さらに、フローティングゲート型不揮発性半導体記憶装置では、浮遊電極は導電体であるために、電子密度を高くすることができる。このため、メモリセルの閾値の幅が広く、メモリセルの多値化に好ましい。また、浮遊電極は層間絶縁膜により隣のメモリセルの浮遊電極とは絶縁されている。このため、浮遊電極からの電子のリークが抑制され、フローティングゲート型メモリセルの電荷保持力は電荷蓄積型メモリセルの電荷保持力と比べて高い。さらにメモリセルの記録の消去は、電子を浮遊電極から第２の絶縁膜をトンネルさせてチャネル層へ放出させるため、正孔をトンネルさせる場合と比べて第２の絶縁膜の劣化を抑制できる。これにより、第２の絶縁膜を介した浮遊電極からの電子のリークがさらに抑制されるため、電荷蓄積型メモリセルと比べて、フローティングゲート型メモリセルの電荷保持力はさらに高い。
上述のように、フローティングゲート型メモリセルの方が、電荷蓄積型メモリセルと比べて、電荷保持力は高く、多値化にも向いている。このため、フローティングゲート型メモリセルが、導電層と層間絶縁膜が交互に積層された積層体中を貫通するメモリホールに沿って形成されることが望まれる。しかしながら、上記積層体を貫通するメモリホール内において、各導電層に向かい合う部分に浮遊電極を有し、積層方向に隣り合う浮遊電極間に層間絶縁膜を有する不揮発性半導体記憶装置を製造する場合は、製造工程が複雑で製造コストが高くなるものであった。さらに、複数にメモリセルが接続された隣り合う柱状体を基板側で接続するためにバックゲートトランジスタを形成する必要があり、構造が複雑になるので、これも製造コストを高くする要因となっていた。導電層と層間絶縁膜が交互に積層された積層体を貫通するメモリホールに沿って形成された複数のフローティングゲート型のメモリセルを備え、製造工程が容易でビット密度が高く電荷保持力の高い不揮発性半導体記憶装置が望まれる。
特開２０１０−１４７１２５号公報
製造が容易で電荷保持力の高い不揮発性半導体記憶装置及びその製造方法を提供する。
本発明の実施形態に係る不揮発性半導体記憶装置は、第１の柱状体と、導電性の接続体と、第２の柱状体と、第１の選択トランジスタと、第２の選択トランジスタと、を有するＵ字型メモリストリングを複数備える。第１の柱状体は、基板上に設けられ、基板に垂直な第１の方向に沿って複数の第１のメモリセルが直列接続される。第２の柱状体は、基板上に第１の方向と垂直な第２の方向に第１の柱状体と隣り合って設けられ、第１の方向に沿って複数の第２のメモリセルが直列接続される。接続体は、第２の方向に沿って延伸し、両端で第１の柱状体の基板側の一端と第２の柱状体の基板側の一端とを接続する。接続体は、基板上に設けられた絶縁層内に設けられる。第１の選択トランジスタは、第１の選択ゲート電極により導通・非導通が制御される第１のチャネル層を有し、第１の柱状体の一端とは反対側の他端に第１のチャネル層の一端が接続される。第２の選択トランジスタは、第２の選択ゲート電極により導通・非導通が制御される第２のチャネル層を有し、第２の柱状体の一端とは反対側の他端に第２のチャネル層の一端が接続される。本発明の実施形態に係る不揮発性半導体記憶装置は、複数のＵ字型メモリストリングを第１及び第２の方向に垂直な第３の方向に沿って備える。第１の柱状体は、第１のトンネル絶縁膜と、第１のメモリチャネル層と、第１の芯材と、第１のゲート間絶縁膜と、複数の第１の浮遊電極と、有する。第１の積層体は、基板上に設けられ、第１の導電層と第１の層間絶縁膜とを交互に積層して複数の第１の導電層と複数の第１の層間絶縁膜とを有して第３の方向に延伸する。第１のトンネル絶縁膜は、管状であり、第１の積層体を貫通し接続体に達する第１のメモリホールの側壁上全体に設けられ接続体に接続される。第１のメモリチャネル層は、管状であり、半導体からなり、第１のトンネル絶縁膜を介して第１のメモリホールの側壁上全体に設けられて接続体と電気的に接続される。第１のメモリチャネル層は、第１の柱状体の一端において接続体と電気的に接続され、第１の柱状体の他端において第１の選択トランジスタの第１のチャネル層の一端と電気的に接続される。第１の芯材は、第１のメモリチャネル層の内側に設けられる。第１のゲート間絶縁膜は、管状であり、第１の積層体を貫通し、管状の第１のトンネル絶縁膜を内側に有する。複数の第１の浮遊電極は、第１のゲート間絶縁膜により複数の第１の導電層から分離され、それぞれ、第１のゲート間絶縁膜、第１のトンネル絶縁膜、及び複数の第１の層間絶縁膜により周囲から絶縁される。複数の第１のメモリセルは、複数の第１の導電層、第１のゲート間絶縁膜、複数の第１の浮遊電極、第１のトンネル絶縁膜、及び第１のメモリチャネル層から構成される。第２の柱状体は、第２のトンネル絶縁膜と、第２のメモリチャネル層と、第２の芯材と、第２のゲート間絶縁膜と、複数の第２の浮遊電極と、を有する。第２の積層体は、基板上に設けられ、第２の導電層と第２の層間絶縁膜とを交互に積層して複数の第２の導電層と複数の第２の層間絶縁膜とを有して第３の方向に延伸する。第２のトンネル絶縁膜は、管状であり、第２の積層体を貫通し接続体に達する第２のメモリホールの側壁上全体に設けられ接続体に接続される。第２のメモリチャネル層は、管状であり、半導体からなり、第２のトンネル絶縁膜を介して第２のメモリホールの側壁上全体に設けられ接続体と電気的に接続される。第２のメモリチャネル層は、第２の柱状体の一端において接続体と電気的に接続され、第２の柱状体の他端において第２の選択トランジスタの第２のチャネル層の一端と電気的に接続される。第２の芯材は、第２のメモリチャネル層の内側に設けられる。第２のゲート間絶縁膜は、管状であり、第２の積層体を貫通し、管状の第２のトンネル絶縁膜を内側に有する。複数の第２の浮遊電極は、第２のゲート間絶縁膜により複数の第２の導電層から分離され、それぞれ、第２のゲート間絶縁膜、第２のトンネル絶縁膜、及び複数の第２の層間絶縁膜により周囲から絶縁される。複数の第２のメモリセルは、複数の第２の導電層、第２のゲート間絶縁膜、複数の第２の浮遊電極、第２のトンネル絶縁膜、及び第２のメモリチャネル層から構成される。第１の選択トランジスタの第１のチャネル層の他端はビット線に接続される。第２の選択トランジスタの第２のチャネル層の他端はソース線に接続される。複数の第１の浮遊電極及び複数の第２の浮遊電極は、複数の第１の導電層及び複数の第２の導電層よりも仕事関数が大きい材料により構成される。複数の第１の導電層及び複数の第２の導電層は、導電性のシリコンにより構成され、複数の第１の浮遊電極及び複数の第２の浮遊電極は金属シリサイドにより構成される。接続体は、第１のメモリチャネル層と接続される部分及び第２のメモリチャネル層と接続される部分に、それぞれ、金属シリサイドを有する。

第１の実施形態に係る不揮発性半導体記憶装置の要部模式斜視図。 図１に示した要部の等価回路。 図１の斜視図のＸ方向から見た要部断面図。 図３のＡ−Ａ線における平面図。 第１の実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図。 第１の実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図。 第１の実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図。 第１の実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図。 第１の実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図。 第１の実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図。 第１の実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図。 第１の実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図。 第１の実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図。 第２の実施形態に係る不揮発性半導体記憶装置の要部模式断面図。 第２の実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図。 第２の実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図。 第２の実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図。 第３の実施形態に係る不揮発性半導体記憶装置の要部模式断面図。 第３の実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図。 第３の実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図。
以下、本発明の実施形態について図を参照しながら説明する。実施形態の説明で使用する図は、説明を容易にするための模式的なものであり、図中の各要素の形状、寸法、大小関係などは、実際の実施においては必ずしも図に示されたとおりとは限らず、本発明の効果が得られる範囲内で適宜変更可能である。
（第１の実施形態）
図１〜図４を用いて、本発明の第１の実施形態に係る不揮発性半導体記憶装置でフローティングゲート型のＮＡＮＤフラッシュメモリを説明する。図１は、第１の実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの要部模式斜視図である。図１中、各ワード線ＷＬ１〜ＷＬ８、ドレイン側選択ゲート線ＳＧＤ、ソース側選択ゲート線ＳＧＳ、ビット線ＢＬ、ソース線ＳＬ、及び絶縁膜１のそれぞれの間に設けられた層間絶縁膜は、説明を容易にするために図示を省略した。図２は、図１に示した要部の等価回路である。図３は、図１の斜視図のＸ方向から見た要部断面図である。図４は、図３のＡ−Ａ線における平面図である。また、図４中のＢ−Ｂ線における断面が図３である。
図１及び図２に示したように、本実施形態に係る不揮発性半導体記憶装置は、図示しない基板上のメモリセルアレイ部に、ユニットセルとしてＵ字型のメモリストリングＭＳを備える。メモリストリングＭＳは、図示しない基板の主面と平行な図中Ｘ方向に沿って複数配列されてメモリブロックＭＢを構成する。メモリブロックＭＢは、図示しない基板の主面と平行な面においてＸ方向に垂直なＹ方向に複数設けられる。
メモリストリングＭＳは、第１の柱状体ＭＳ１、第２の柱状体ＭＳ２、接続体２、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒを有する。第１の柱状体は、Ｘ方向及びＹ方向に垂直なＺ方向（積層方向）に沿って複数のメモリトランジスタＭＴｒ１〜ＭＴｒ４が直列に接続されて構成される。メモリトランジスタＭＴｒ１〜ＭＴｒ４は、ワード線ＷＬ１〜ＷＬ４により、記録の書き込み、読み出し、及び消去が可能なメモリセルである。第２の柱状体ＭＳ２は、第１の柱状体ＭＳ１と同様にＺ方向に沿って複数のメモリトランジスタＭＴｒ５〜ＭＴｒ８が直列に接続されて構成される。メモリトランジスタＭＴｒ５〜ＭＴｒ８は、ワード線ＷＬ５〜ＷＬ８により、記録の書き込み、読み出し、及び消去が可能なメモリセルである。第２の柱状体ＭＳ２は、Ｙ方向において第１の柱状体ＭＳ１と隣り合う。
第１の柱状体ＭＳ１及び第２の柱状体ＭＳ２は、基板側において導電性の接続体２により接続される。すなわち、Ｙ方向に延伸する接続体２の一端は、第１の柱状体ＭＳ１の基板側の一端と接続される。接続体２の他端は、第２の柱状体ＭＳ２の基板側の一端と接続される。
第１の柱状体ＭＳ１の基板とは反対側の他端は、ドレイン側選択トランジスタＳＤＴｒのチャネル層の一端に接続される。ドレイン側選択トランジスタＳＤＴｒでは、ドレイン側選択ゲート線ＳＧＤにより、チャネル層の導通・非導通が制御される。第２の柱状体ＭＳ２の基板とは反対側の他端は、ソース側選択トランジスタＳＳＴｒのチャネル層の一端に接続される。ソース側選択トランジスタＳＳＴｒでは、ソース側選択ゲート線ＳＧＳにより、チャネル層の導通・非導通が制御される。
本実施形態は、第１の柱状体ＭＳ１及び第２の柱状体ＭＳ２は、それぞれ、４つずつ直列に接続されたメモリセルを有する。さらに第１の柱状体ＭＳ１と第２の柱状体ＭＳ２は接続体２により直列に接続される。このため、１つのメモリストリングＭＳは、８ビットの情報を有する。上記は一例であり、第１の柱状体ＭＳ１及び第２の柱状体のＭＳ２の直列接続されるメモリセルの数は、後述のワード線層ＷＬの積層数に応じて任意に選択することができる。
メモリブロックＭＢ内では、Ｘ方向に沿って配列された複数の第１の柱状体ＭＳ１のメモリトランジスタＭＴｒ１は共通のワード線ＷＬ１を有する。他のメモリトランジスタＭＴｒ２〜ＭＴｒ４も同様に、メモリブロックＭＢ内で共通のワード線ＷＬ２〜ＭＴｒ４を有する。ワード線ＷＬ１〜ＷＬ４は、間に層間絶縁膜３を介して積層され、第１の積層体を形成する。第１の積層体は、Ｘ方向に沿って延伸する。
同様にして、Ｘ方向に沿って配列された複数の第２の柱状体ＭＳ２のメモリトランジスタＭＴｒ５〜Ｍｔｒ８は共通のワード線ＷＬ５〜ＷＬ８を有する。ワード線ＷＬ５〜ＷＬ８は、間に層間絶縁膜３を介して積層され、第２の積層体を形成する。第２の積層体は、Ｘ方向に沿って延伸する。
同様にして、Ｘ方向に沿って配列された複数のドレイン側選択トランジスタＳＤＴｒは共通のドレイン側選択ゲートＳＧＤを有する。ドレイン側選択ゲート線ＳＧＤは、第１の積層体の上端のワード線ＷＬ１の上に図示しない層間絶縁膜を介してＸ方向に沿って延伸して設けられる。
同様にして、Ｘ方向に沿って配列された複数のソース側選択トランジスタＳＳＴｒは共通のソース側選択ゲート線ＳＧＳを有する。ソース側選択ゲート線ＳＧＳは、第２の積層体の上端のワード線ＷＬ８の上に図示しない層間絶縁膜を介してＸ方向に沿って延伸して設けられる。
１つのメモリブロックＭＢ内の複数のドレイン側選択トランジスタＳＤＴｒのチャネル層の他端は、それぞれ、１つのビット線ＢＬに電気的に接続される。各ビット線はＹ方向に延伸し、他のメモリブロックＭＢ中のメモリストリングＭＳのドレイン側選択トランジスタＳＤＴｒのチャネル層の他端からも同様に電気的に接続される。すなわち、各ビット線は、Ｙ方向において隣り合う複数のメモリブロックのドレイン側選択トランジスタのチャネル層の他端を電気的に接続する。
１つのメモリブロックＭＢ内の複数のソース側選択トランジスタＳＳＴｒの他端は、全て１つのソース線ＳＬに電気的に接続される。ソース線ＳＬは、第２の積層体に沿ってＸ方向に延伸する。
以上のように、メモリストリングＭＳがユニットセルとなって、メモリセルアレイを構成する。メモリセルアレイ中のメモリセルの選択は、以下のように行われる。選択したドレイン側選択ゲート線ＳＧＤと選択したビット線ＢＬとが交差した部分にあるメモリストリングＭＳが選択される。さらに、ワード線ＷＬ１〜ＷＬ８中の任意のワード線を選択することにより、メモリストリングＭＳ中のメモリセルが選択される。
次に図３及び図４を用いて、メモリストリングＭＳの具体的な断面構造を詳細に説明する。図３は、Ｘ方向から見たメモリストリングＭＳの第１の柱状体ＭＳ１と第２の柱状体ＭＳ２の断面図である。図４は、図３のＡ−Ａ線図における平面図であり、メモリストリングＭＳの第１の柱状体ＭＳ１及び第２の柱状体ＭＳ２の平面図である。
図示しない基板上に、絶縁層１が設けられる。絶縁層１は、絶縁体であればよく、例えば酸化シリコンが用いられる。窒化シリコンを用いることも可能である。導電性の接続体２が絶縁層１内に設けられる。接続体２は、例えばｎ形のシリコンにより構成される。接続体２は、ｎ形のシリコンでもｐ形のシリコンでも可能であるが、メモリトランジスタのチャネルの導電形と同じ導電形であることが望ましい。すなわち、メモリトランジスタがｎチャネルの場合は、接続体２はｎ形シリコンであることが望ましい。シリコンには、ポリシリコン、アモルファスシリコン、または一部が結晶化しているシリコンなどが含まれる（以下、同様）。また、接続体２は、シリコンを含む導電体により構成されてもよい。シリコンを含む導電体以外にも、ＴａＮ、ＴｉＮ、Ｗ、Ｍｏ、Ｔａなどの金属を用いることも可能である。さらに、通常用いられるＮｉ、Ｃｏ、Ｆｅ等によるシリコンの金属シリサイドを用いることも可能である。
接続体２上に、導電性のワード線層ＷＬ（導電層）と層間絶縁膜３とを交互に積層して、複数のワード線層ＷＬと複数の層間絶縁膜３から構成される積層体が設けられる。複数のワード線層ＷＬを全て分断する分離溝（トレンチ）により積層体が分割され、それぞれ第１の積層体と第２の積層体が設けられる。これにより、第１の積層体は、複数のワード線層ＷＬから分割された複数の第のワード線ＷＬ１〜ＷＬ４（第１の導電層）と、複数の層間絶縁膜３から分割された複数の第１の層間絶縁膜３を有する。同様に、第２の積層体は、複数のワード線層ＷＬから分割された複数の第２のワード線ＷＬ５〜ＷＬ８（第２の導電層）と、複数の層間絶縁膜３から分割された複数の第２の層間絶縁膜３を有する。第１の積層体と第２の積層体は、Ｘ方向に沿って延伸する。
複数のワード線層ＷＬは、導電性材料であればよく、例えばｎ形のシリコンにより構成される。ｐ形のシリコンを用いることも可能である。また、複数のワード線層ＷＬは、シリコンを含む導電体により構成されてもよい。シリコンを含む導電体以外にも、金属シリサイドを用いることも可能である。さらにまた、ＴａＮ、ＴｉＮ、Ｗ、Ｍｏ、Ｔａなどの金属を用いることも可能である。複数の層間絶縁膜３は、例えば酸化シリコンであるが、窒化シリコンを用いることも可能である。また、ワード線層ＷＬ及び層間絶縁膜３は、それぞれ、厚さは例えば５０ｎｍである。
第１の積層体を貫通し接続体２のＹ方向における一端に到達する第１のメモリホールＭＨ１が設けられる。第１のメモリホールＭＨ１の直径は、例えば４０ｎｍである。第１のメモリホールＭＨ１は、第１の積層体にＸ方向に沿って複数設けられる。第１のトンネル絶縁膜４ａが、第１のメモリホールＭＨ１の側壁上全体に設けられ、厚さが７ｎｍの管状構造である。第１のトンネル絶縁膜４ａは、例えば酸化シリコンにより形成されるが、窒化シリコンにより形成されることも可能である。
第１のメモリチャネル層５ａが、第１のトンネル絶縁膜４ａを介して第１のメモリホールＭＨ１の側壁上全体に設けられ、半導体からなる厚さが８ｎｍの管状構造である。第１のチャネル層５ａは、例えばシリコンにより構成される。また、第１のメモリチャネル層５ａは、シリコンを含む半導体により構成されてもよい。第１のメモリチャネル層５ａは、接続体２と電気的に接続される。第１の芯材が、第１のメモリチャネル層５ａの内側の空洞部を埋め込むように設けられる。第１の芯材は、例えば直径が１０ｎｍの円柱構造の酸化シリコンである。芯材は、空洞部を埋め込むことができれば何を用いてもよく、酸化シリコン以外にも、窒化シリコンを用いることもできる。または、第１のメモリチャネル層５ａと全く同じ材料とすることも可能である。さらに、何も設けずに空洞部のままでもよい。
管状の第１のトンネル絶縁膜４ａを内側に含むように、第１の積層体中の複数の第１のワード線を全て貫通する管状の第１のゲート間絶縁膜８ａが設けられる。第１のゲート間絶縁膜８ａの厚さは、例えば１０ｎｍであり、酸化シリコンにより構成される。酸化シリコンの代わりに窒化シリコンを用いることも可能である。第１のゲート間絶縁膜８ａは、第１の積層体中の複数の第１のワード線ＷＬ１〜ＷＬ４を分断して、第１のゲート間絶縁膜８ａと第１のトンネル絶縁膜４ａとの間にＺ方向に沿って複数の環状の第１の浮遊電極ＦＧ１〜ＦＧ４が設けられる。各第１の浮遊電極ＦＧ１〜ＦＧ４は、第１のトンネル絶縁膜４ａ、上下の第１の層間絶縁膜３、及び第１のゲート間絶縁膜８ａにより周囲と完全に絶縁される。
第１のワード線ＷＬ１、第１のゲート間絶縁膜８ａ、第１の浮遊電極ＦＧ１、第１のトンネル絶縁膜４ａ、及び第１のメモリチャネル層５ａが、第１のメモリトランジスタＭＴｒ１を構成する。第１のワード線ＷＬ１は、コントロールゲートとして機能する。第１の浮遊電極ＦＧ１は、フローティングゲートとして機能する。第１の浮遊電極ＦＧ１に、第１のメモリチャネル層５ａから電子が注入されて保持されることで、第１のメモリトランジスタＭＴｒ１は、記憶保持動作を有するメモリセルとして機能する。同様に、残りの第１のワード線ＷＬ２〜ＷＬ４、第１のゲート間絶縁膜８ａ、残りの第２の浮遊電極ＦＧ２〜ＦＧ４、第１のトンネル絶縁膜４ａ、及び第１のメモリチャネル層５ａが、他の第１のメモリトランジスタＭＴｒ２〜ＭＴｒ４を構成する。メモリトランジスタＭＴｒ２〜ＭＴｒ４は、メモリセルとして機能する。複数の第１のメモリトランジスタＭＴｒ１〜ＭＴｒ４は、第１の積層体、第１のトンネル絶縁膜４ａ、及び第１のメモリチャネル層５ａにより直列に接続されて、第１の柱状体ＭＳ１を構成する。
第２の積層体を貫通し接続体２のＹ方向における他端に到達する第２のメモリホールＭＨ２が設けられる。第２のメモリホールＭＨ２の直径は、第１のメモリホールＭＨ１同様に４０ｎｍである。第２のメモリホールＭＨ２は、第１のメモリホールＭＨ１と隣り合って、第２の積層体にＸ方向に沿って複数設けられる。第２のトンネル絶縁膜４ｂが、第２のメモリホールＭＨ２の側壁上全体に設けられ、第１のトンネル絶縁膜４ａと同様に厚さが７ｎｍの管状構造である。第２のトンネル絶縁膜４ｂは、第１のトンネル絶縁膜４ａ同様に酸化シリコンにより形成されるが、窒化シリコンにより形成されることも可能である。
第２のメモリチャネル層５ｂが、第１のメモリチャネル層５ａと同様に、第２のトンネル絶縁膜４ｂを介して第２のメモリホールＭＨ２の側壁上全体に設けられ、半導体からなる厚さが８ｎｍの管状構造である。第２のメモリチャネル層５ｂは、第１のメモリチャネル層５ａ同様にシリコンにより構成される。また、第２のメモリチャネル層５ｂは、シリコンを含む半導体により構成されてもよい。第２のメモリチャネル層５ｂは、接続体２と電気的に接続される。第２の芯材６ｂが、第２のメモリチャネル層５ｂの内側の空洞部を埋め込むように設けられる。第２の芯材６ｂは、第１の芯材６ａ同様に直径が１０ｎｍの円柱構造の酸化シリコンである。芯材は、空洞部を埋め込むことができれば何を用いてもよく、酸化シリコン以外にも、窒化シリコンを用いることもできる。または、第２のメモリチャネル層５ｂと全く同じ材料とすることも可能である。さらに、何も設けずに空洞部のままでもよい。
管状の第２のトンネル絶縁膜４ｂを内側に含むように、第２の積層体中の複数の第２のワード線を全て貫通する管状の第２のゲート間絶縁膜８ｂが設けられる。第２のゲート間絶縁膜８ｂの厚さは、第１のゲート間絶縁膜８ａ同様に１０ｎｍであり、酸化シリコンにより構成される。酸化シリコンの代わりに窒化シリコンを用いることも可能である。第２のゲート間絶縁膜８ｂは、第２の積層体中の複数の第２のワード線ＷＬ５〜ＷＬ８を分断して、第２のゲート間絶縁膜８ｂと第２のトンネル絶縁膜４ｂとの間にＺ方向に沿って複数の環状の第２の浮遊電極ＦＧ５〜ＦＧ８が設けられる。各第２の浮遊電極ＦＧ５〜ＦＧ８は、第２のトンネル絶縁膜４ｂ、上下の第２の層間絶縁膜３、及び第２のゲート間絶縁膜８ｂにより周囲と完全に絶縁される。
第２のワード線ＷＬ５、第２のゲート間絶縁膜８ｂ、第２の浮遊電極ＦＧ５、第２のトンネル絶縁膜４ｂ、及び第２のメモリチャネル層５ｂが、第２のメモリトランジスタＭＴｒ５を構成する。第２のワード線ＷＬ５は、コントロールゲートとして機能する。第２の浮遊電極ＦＧ５は、フローティングゲートとして機能する。第２の浮遊電極５に、第２のメモリチャネル層５ｂから電子が注入されて保持されることで、第２のメモリトランジスタは、記憶保持動作を有するメモリセルとして機能する。同様に、残りの第２のワード線ＷＬ６〜ＷＬ８、第２のゲート間絶縁膜８ｂ、残りの第２の浮遊電極ＦＧ６〜ＦＧ８、第２のトンネル絶縁膜４ｂ、及び第２のメモリチャネル層５ｂが、他の第２のメモリトランジスタＭＴｒ６〜ＭＴｒ８を構成する。メモリトランジスタＭＴｒ６〜ＭＴｒ８は、メモリセルとして機能する。４つの第２のメモリトランジスタＭＴｒ５〜ＭＴｒ８は、第２の積層体、第２のトンネル絶縁膜４ｂ、及び第２のメモリチャネル層５ｂにより直列に接続されて、第２の柱状体ＭＳ２を構成する。
第１の柱状体ＭＳ１及び第２の柱状体ＭＳ２は、上述のように、第１のメモリチャネル層５ａ及び第２のメモリチャネル層５ｂが接続体２に電気的に接続されることにより、基板側で接続体２に接続される。
ドレイン側選択ゲート線ＳＧＤが、第１の積層体上に層間絶縁膜３を介して設けられる。層間絶縁膜９がドレイン側選択ゲート線ＳＧＤの上に設けられる。ドレイン側選択ゲート線ＳＧＤは、複数の第１のワード線ＷＬ１〜ＷＬ４と同様にＸ方向に沿って延伸する。層間絶縁膜９及びドレン側選択ゲート線ＳＧＤを貫通するトランジスタホールが、第１のメモリホールＭＨ１に対応する位置に、第１のメモリホールと同数設けられる。トランジスタホールの側壁となるドレイン側選択ゲート線ＳＧＤ及び層間絶縁膜９を覆う管状の第１のゲート絶縁膜１０ａが設けられる。第１のゲート絶縁膜１０ａは、第１のトンネル絶縁膜４ａと接続される。第１のチャネル層１１ａが、第１のゲート絶縁膜１０ａを介してドレイン側選択ゲート線ＳＧＤに対向するように設けられる。第１のチャネル層１１ａは、第１のゲート絶縁膜により、ドレイン側選択ゲート線ＳＧＤから絶縁される。第１のチャネル層１１ａは、基板側で第１のメモリチャネル層４ａに電気的に接続される。また、第１のチャネル層１１ａは、基板とは反対側でビットラインＢＬに電気的に接続される。ドレイン側選択ゲート線ＳＧＤ、第１のゲート絶縁膜１０ａ、及び第１のチャネル層１１ａにより、ドレン側選択トランジスタＳＤＴｒが構成される。ドレイン側選択ゲート線ＳＧＤにより第１のチャネル層１１ａの導通・非導通が制御される。
ソース側選択ゲート線ＳＧＳが、第２の積層体上に層間絶縁膜３を介して設けられる。層間絶縁膜９がソース側選択ゲート線ＳＧＳの上に設けられる。ソース側選択ゲート線ＳＧＳは、複数の第２のワード線ＷＬ５〜ＷＬ８と同様にＸ方向に沿って延伸する。層間絶縁膜９及びソース側選択ゲート線ＳＧＳを貫通するトランジスタホールが、第２のメモリホールＭＨ２に対応する位置に、第２のメモリホールと同数設けられる。トランジスタホールの側壁となるソース側選択ゲート線ＳＧＳ及び層間絶縁膜９を覆う管状の第２のゲート絶縁膜１０ｂが設けられる。第２のゲート絶縁膜１０ｂは、第２のトンネル絶縁膜４ｂと接続される。第２のチャネル層１１ｂが、第２のゲート絶縁膜１０ｂを介してソース側選択ゲート線ＳＧＳに対向するように設けられる。第２のチャネル層１１ｂは、第２のゲート絶縁膜１０ｂにより、ソース側選択ゲート線ＳＧＳから絶縁される。第２のチャネル層１１ｂは、基板側で第２のメモリチャネル層４ｂに電気的に接続される。また、第２のチャネル層１１ｂは、基板とは反対側でソースラインＳＬに電気的に接続される。ソース側選択ゲート線ＳＧＳ、第２のゲート絶縁膜１０ｂ、及び第２のチャネル層１１ｂにより、ソース側選択トランジスタＳＳＴｒが構成される。ソース側選択ゲート線ＳＧＳにより第２のチャネル層１１ｂの導通・非導通が制御される。
ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳは、例えば導電性のシリコンにより構成されるが、シリコンを含む導電体により構成されてもよい。また、シリコンを含む導電体以外にも、金属や金属シリサイドを用いることも可能である。第１のゲート絶縁膜１０ａ及び第２のゲート絶縁膜１０ｂは、例えば酸化シリコンであるが、窒化シリコンを用いることも可能である。第１のチャネル層１１ａ及び第２のチャネル層１１ｂは、例えば、シリコンにより構成されるが、シリコンを含む半導体により構成されてもよい。
以上示したように、メモリストリングＭＳが構成される。メモリストリングＭＳは、積層体２により直列に接続された第１の柱状体ＭＳ１と第２の柱状体ＭＳ２を有するＮＡＮＤ型のフラッシュメモリを構成する。
従来の電荷蓄積型の不揮発性半導体記憶装置は、導電層と層間絶縁膜を交互に積層した積層体を貫通するメモリホール内に、第１の絶縁膜、電荷蓄積層、第２の絶縁膜、及びチャネル層を形成することによって、積層方向に直列に接続された複数のメモリセルを有する。電荷蓄積型不揮発性半導体記憶装置は、電荷蓄積層に電子がトラップされて記憶保持動作をする。隣り合うメモリセルは、電荷蓄積層により互いに接続されているため、各メモリセルにトラップされている電子が隣のメモリセルにリークしやすく、電荷保持力は劣る。また、電荷蓄積型不揮発性半導体記憶装置は、チャネル層から第２の絶縁膜を介して電荷蓄積層へ正孔を注入して記憶の消去を行う。このため、第２の絶縁膜の劣化が早く、記憶保持力をさらに低下させる。また、電荷蓄積層は、電子を高密度に蓄積することができないため、メモリセルの閾値の選択できる幅が狭い。さらに、隣り合うメモリホール内に形成されたメモリセル間をバックゲートトランジスタを用いて接続されている。このため、構造が複雑になる。
これに対して、本実施形態の不揮発性半導体記憶装置では、上述したように、メモリセルは、ワード線、ゲート間絶縁膜、浮遊電極、トンネル絶縁膜、及びメモリチャネル層で構成される。メモリセルの電荷を保持する部分は、周囲から絶縁された導電性の浮遊電極で構成されている。従って、本実施形態に係る不揮発性半導体装置は、フローティングゲート型不揮発性半導体記憶装置である。このため、隣り合うメモリセルの浮遊電極とは絶縁膜により絶縁が確保されているので、メモリセルの電荷を保持する部分が電荷蓄積層で形成されている電荷蓄積型不揮発性半導体記憶装置と比べて、電荷保持力にすぐれている。
また、メモリセルの記憶の消去においては、本実施形態に係る不揮発性半導体記憶装置は、浮遊電極からトンネル絶縁膜を介してメモリチャネル層へ電子を放出する。このため、本実施形態に係る不揮発性半導体記憶装置は、電荷蓄積型不揮発性半導体記憶装置と比べて、トンネル絶縁膜の劣化が抑制されるので、さらに電荷保持力に優れている。さらに、浮遊電極の方が、電荷蓄積層よりも電子を高密度に保持することができるので、本実施形態に係る不揮発性半導体記憶装置は、電荷値蓄積型不揮発性半導体記憶装置と比べて、メモリセルの閾値の幅を広く制御することができる。さらに、本実施形態に係る不揮発性半導体記憶装置では、第１の柱状体ＭＳ１と第２の柱状体ＭＳ２は、導電性の積層体２で連結されることによって、両者は電気的に接続されている。このため、バックゲートトランジスタで隣り合うメモリホールのメモリセル間が連結されている電荷蓄積型不揮発性半導体記憶装置と比べて、構造が簡略化される。
本実施形態では、ワード線層ＷＬをｎ形シリコンの例で説明したが、ｐ形シリコンとすることもできる。ｐ形シリコンは、ｎ形シリコンよりも仕事関数が大きいので、メモリセルの閾値は高くなってしまうが、ゲート間絶縁膜及びトンネル絶縁膜の浮遊電極に対する障壁が高くなる。この結果、浮遊電極からの電子のリークが抑制され、浮遊電極の電荷保持力が向上する。ｐ形シリコンの代わりに、仕事関数が高いＴａＮ、ＴｉＮ、Ｗ、Ｍｏ、Ｔａなどの金属を用いることによっても同様な効果が得られる。
次に本実施形態に係る不揮発性半導体記憶装置の製造方法を図５〜図１３を用いて説明する。図５〜図１３は、第１の実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図である。各図は、図１の斜視図においてＸ方向から見た断面図である。
図５に示したように、図示しない基板上に設けられた絶縁層１の表面から絶縁層１中に図中Ｙ方向に延伸するトレンチが形成される。トレンチは、例えばＲＩＥ（Reactive Ion Etching）により形成される。導電性のシリコンが、ＣＶＤ（Chemical Vapor Deposition）により、トレンチを埋め込み絶縁層１の表面全体に形成される。その後、ＣＭＰ（Chemical Mechanical Polishing）により導電性シリコンの表面を絶縁層１の表面が露出するまで平坦化する。この結果、接続体２が、絶縁層１の表面に絶縁層１中に、Ｙ方向に延伸するように形成される。このような接続体が、Ｙ方向に垂直なＸ方向に沿って絶縁層１の表面に複数個形成される。
次に図６に示したように、接続体２及び絶縁層１の表面上に、ＣＶＤにより酸化シリコンを成膜して層間絶縁膜３を形成する。層間絶縁膜３の上に、ＣＶＤによりｎ形のシリコンを成膜してワード線層ＷＬを形成する。層間絶縁膜３の形成とワード線層ＷＬの形成を交互に実施して、複数のワード線ＷＬ及び複数の層間絶縁膜３からなる積層体を形成する。本実施形態では、積層体は４層のワード線層ＷＬを含む。積層体中のワード線層の総数は、メモリストリングＭＳの第１の柱状体ＭＳ１及び第２の柱状体ＭＳ２が有するメモリセルの数により決定される。本実施形態では、ワード線層ＷＬは、ｎ形のシリコンであるが、ｎ形不純物の代わりにｐ形不純物を用いてシリコンを成膜することにより、ｐ形シリコンを形成することも可能である。また、六弗化タングステン（ＷＦ６）などの金属材料の原料ガスを用いて、タングステン（Ｗ）等の金属の気相成長を行うことで、ワード線層を形成することも可能である。さらにまた、シリコンの表面にＮｉなどの金属を蒸着し、積層体形成後に熱処理を実施することにより、ワード線層ＷＬを金属シリサイドで形成することも可能である。
次に、図７に示したように、積層体中の複数のワード線層ＷＬを全て貫通して、接続体２の一端に達する第１のメモリホールＭＨ１、及び同様に積層対中のワード線層ＷＬを全て貫通して、接続体２の他端に達する第２のメモリホールＭＨ２を、ＲＩＥにより形成する。メモリホールの直径は４０ｎｍである。第１及び第２のメモリホールＭＨ１、ＭＨ２は、Ｘ方向に沿って積層体１中に複数形成され、一対の第１のメモリホールＭＨ１と第２のＭＨ２が、それぞれの接続体２の両端に接続するように形成される。
複数の第１メモリホールＭＨ１及び複数の第２のメモリホールＭＨ２を形成する際に用いられるマスクは、図７では図示を省略した。図８を用いてマスクを簡単に説明する。図８（ａ）に示したように、複数のワード線層ＷＬと複数の層間絶縁膜３から構成される積層体の、最上部の層間絶縁膜３の表面に、絶縁膜Ｍ１が形成される。絶縁膜Ｍ１は、絶縁体であればよく、例えば、窒化シリコンである。窒化シリコンの代わりに酸化シリコンを用いることも可能である。絶縁膜Ｍ１は、例えばＣＶＤにより成膜される。
次に同図（ｂ）に示したように、図示しないマスクを用いて、ＲＩＥにより絶縁膜Ｍ１に略円形の開口部が形成される。開口部の底には積層体の層間絶縁膜３が露出する。開口部の直径はＲ１である。次に、同図（ｃ）に示したように、絶縁膜Ｍ１が、先の絶縁膜Ｍ１上、絶縁膜Ｍ１の開口部の側壁、及び開口部の底部に露出した層間絶縁膜３上に、ＣＶＤにより再度成膜される。絶縁膜Ｍ１が成膜された膜厚だけ、絶縁膜Ｍ１の開口部の側壁が内側へ移動し、開口部の直径が小さくなる。絶縁膜Ｍ１の成膜によって、絶縁膜Ｍ１の開口部は、底部を有する凹みとなる。
その後、マスクを用いずに絶縁膜Ｍ１の表面全体にＲＩＥを実施する。この結果、絶縁膜Ｍ１の凹みの側壁はほとんどエッチングされず、絶縁膜Ｍ１の上面及び絶縁膜Ｍ１の凹みの底部だけがエッチングされ、凹みの底部に積層体の層間絶縁膜３が露出したところで、ＲＩＥを停止する。これにより、絶縁膜Ｍ１の凹みは、直径Ｒ２を有する開口部となる。
前者の開口部の直径Ｒ１は、マスクあわせにより精度が決まる。従来のマスク合わせ技術では、開口部の直径が５０ｎｍ以下では精度があまりでない。そこで、直径が５０ｎｍ以上の開口部を絶縁膜Ｍ１に予め形成し、その後、同じ絶縁膜をさらに成膜して、開口部の底部に成膜された絶縁膜を選択的にＲＩＥでエッチングする。これにより、再度成膜した絶縁膜の膜厚だけ小さい直径Ｒ２を有する後者の開口部が得られる。マスクあわせよりも成膜による膜厚制御の方が精度が高いので、直径が５０ｎｍより小さい開口部を有するマスクを形成する場合は、上記方法によりマスクの開口部を形成することが望ましい。
本実施形態では、上記マスクを用いてＲＩＥを実施し、Ｒ２の直径を有する開口部を介して、上記複数の第１のメモリホールＭＨ１及び複数の第２のメモリホールＭＨ２が形成される。第１及び第２のメモリホールＭＨ１、ＭＨ２形成後は、上記マスクは除去される。
次に、図９に示したように、例えば酸化シリコンが、ＣＶＤにより第１のメモリホールＭＨ１及び第２のメモリホールＭＨ２内の側壁と底部、及び積層体の層間絶縁膜３上に形成される。その後、例えばＲＩＥにより、不要な、第１のメモリホールＭＨ１の底部の酸化シリコン、及び第２のメモリホールＭＨ２の底部の酸化シリコンを除去する。これにより、第１のメモリホールＭＨ１及び第２のメモリノールＭＨ２のそれぞれの側壁上にだけ酸化シリコンが形成される。すなわち、酸化シリコンにより構成される管状の第１のトンネル絶縁膜４ａが、第１のメモリホールＭＨ１の側壁上に形成され、複数のワード線層ＷＬを覆う。同様に、酸化シリコンにより構成される管状の第２のトンネル絶縁膜４ｂが、第２のメモリホールＭＨ２の側壁上に形成され、複数のワード線層ＷＬを覆う。なお、トンネル絶縁膜４は、酸化シリコンの代わりに窒化シリコンにより構成されることも可能である。
次に、例えばシリコンが、ＣＶＤにより第１のトンネル絶縁膜４ａ及び第２のトンネル絶縁膜４ｂを介して第１のメモリホールＭＨ１及び第２のメモリホールＭＨ２内の側壁上に、第１のメモリホールＭＨ１及び第２のメモリホールＭＨ２の底部に露出する接続体２上に、及び積層体の層間絶縁膜３上に、形成される。その後、例えばＲＩＥにより、不要な、積層体の層間絶縁膜３上のシリコン、第１メモリホールＭＨ１の底部のシリコン、及びメモリホールＭＨ２底部のシリコンを、選択的に除去する。これにより、シリコンにより構成される管状の第１のメモリチャネル層５ａが第１のメモリホールＭＨ１の側壁上に、第１のトンネル絶縁膜４ａを介して形成される。複数のワード線層ＷＬが、第１のトンネル絶縁膜４ａを介して第１のメモリチャネル層５ａに対向する。第１のメモリチャネル層５ａは、接続体２と電気的に接続される。同様に、シリコンにより構成される管状の第２のメモリチャネル層５ｂが第２のメモリホールＭＨ２の側壁上に、第２のトンネル絶縁膜４ｂを介して形成される。複数のワード線層ＷＬが、第２のトンネル絶縁膜４ｂを介して第２のメモリチャネル層５ｂに対向する。第２のメモリチャネル層５ｂは、接続体２と電気的に接続される。なお、本実施形態では、第１のメモリホールＭＨ１及び第２のメモリホールＭＨ２の底部に形成された第１のメモリチャネル層５ａ及び第２のメモリチャネル層５ｂをＲＩＥにより除去して接続体２を露出させたが、これは必ずしも必要ない。
次に、第１のメモリチャネル層５ａ及び第２のメモリチャネル層５ｂの内側に形成された空洞部に、例えば酸化シリコン６を埋め込むように、積層体上にＣＶＤにより形成される。その後、積層体の最上層の層間絶縁膜３または第１及び第２のトンネル絶縁膜４の酸化シリコンに達するまで、酸化シリコン６を例えばＣＭＰにより平坦化する。この結果、第１のメモリホールＭＨ１内及び第２のメモリホールＭＨ２内に、酸化シリコンより構成される第１の芯材６ａ及び第２の芯材６ｂが形成される。なお、酸化シリコンの代わりに窒化シリコンを用いることも可能である。または、芯材を形成しないで、第１のメモリチャネル層５ａ及び第２のメモリチャネル層５ｂの内側の空洞部をそのまま残してもよい。
次に図１０に示したように、環状の第１のトレンチ７ａ及び環状の第２のトレンチ７ｂが、図示しないマスクを用いてＲＩＥにより、それぞれ、内側に管状の第１のトンネル絶縁膜４ａ及び管状の第２のトンネル絶縁膜４ｂとを有すように形成される。環状の第１のトレンチ７ａは、積層体中の複数のワード線層ＷＬを分割し、環状の第１のトレンチ７ａと第１のトンネル絶縁膜４ａとの間に複数の環状の第１の浮遊電極ＦＧを形成する。同様に、環状の第２のトレンチ７ｂは、積層体中の複数のワード線層ＷＬを分割し、環状の第２のトレンチ７ｂと第２のトンネル絶縁膜４ｂとの間に複数の環状の第２の浮遊電極ＦＧを形成する。
次に、図１１を用いて、環状の第１のトレンチ７ａ及び環状の第２のトレンチ７ｂを形成する際に用いたマスクを簡単に説明する。図１１（ａ）に示したように、メモリホールより径の大きい略円形の絶縁膜Ｍ２がＣＶＤ及びその後のＲＩＥにより形成され、メモリホールが完全に絶縁膜Ｍ２で覆われる。絶縁膜Ｍ２は、例えば窒化シリコンである。
次に図１１（ｂ）に示したように、絶縁膜Ｍ２とは違う材料の絶縁膜Ｍ３が絶縁膜２の上面と側壁、及び積層体の層間絶縁膜３の上面を覆うようにＣＶＤにより成膜される。絶縁膜３は、例えば酸化シリコンである。絶縁膜Ｍ３は絶縁膜Ｍ２とのエッチングの選択比が高い材料であればよい。
次に図１１（ｃ）に示したように、ＲＩＥにより絶縁膜Ｍ３の表面全体をマスクを用いずにエッチングする。絶縁膜Ｍ２上の絶縁膜Ｍ３及び積層体の層間絶縁膜Ｍ３上の絶縁膜Ｍ３だけがエッチングされて、絶縁膜Ｍ２の側壁の絶縁膜Ｍ３だけが環状に残る。
次に図１１（ｄ）に示したように、絶縁膜Ｍ２、絶縁膜Ｍ３、及び積層体の層間絶縁膜３上を覆うように、絶縁膜Ｍ２と同じ絶縁体の絶縁膜Ｍ２がＣＶＤにより成膜される。
次に図１１（ｅ）に示したように、ＣＭＰにより絶縁膜Ｍ２を絶縁膜Ｍ３が表面に露出するまで平坦化する。
次に図１１（ｆ）に示したように、例えばウエットエッチングにより、選択的に絶縁膜Ｍ３をエッチング除去し、環状の開口部を有するマスクＭ２が形成される。上から見たときに、環状の開口部の内側にメモリホールＭＨ内に形成された管状のトンネル絶縁膜４、メモリチャネル５、及び芯材６が配置される。なお、ウエットエッチングの代わりに、表面全体にＲＩＥで絶縁膜Ｍ３をエッチングして、環状の開口部を形成することも可能である。この場合、絶縁膜Ｍ２もエッチングされるが、絶縁膜Ｍ３よりも絶縁膜Ｍ２の方がエッチング速度が遅いので、実質的に絶縁膜Ｍ３が選択的にエッチングされる。マスクＭ２の開口部を介して積層体がＲＩＥによりエッチングされて、上述の環状の第１のトレンチ７ａ及び環状の第２のトレンチ７ｂが形成される。
次に図１２に示したように、例えば酸化シリコンがＣＶＤにより環状の第１のトレンチ７ａ及び環状の第２のトレンチ７ｂ内に埋め込まれるように成膜される。その後、ＣＭＰにより酸化シリコンが平坦化され、第１のゲート間絶縁膜８ａが環状の第１のトレンチ７ａ内に形成され、第２のゲート間絶縁膜８ｂが環状の第２のトレンチ７ｂ内に形成される。この結果、浮遊電極ＦＧ１〜４は、それぞれ、第１のゲート間絶縁膜、上下の層間絶縁膜３、及び第１のトンネル絶縁膜により周囲から完全に絶縁される。同様に、浮遊電極ＦＧ５〜８は、それぞれ、第２のゲート間絶縁膜、上下の層間絶縁膜３、及び第２のトンネル絶縁膜により周囲から完全に絶縁される。
次に、図１３に示したように、積層体の層間絶縁膜３上の全面に選択ゲート線層ＳＧがＣＶＤにより成膜される。選択ゲート線層ＳＧは、例えばｎ形のシリコンにより構成される。選択ゲート線層ＳＧは、ｐ形のシリコンにより構成されてもよい。また、選択ゲート線層ＳＧは、シリコンを含む導電体により構成されてもよい。シリコンを含む導電体以外にも、金属や金属シリサイドを用いてもよい。層間絶縁膜９が、ＣＶＤにより選択ゲート線層ＳＧの上に成膜される。層間絶縁膜９は、例えば酸化シリコンである。酸化シリコンの代わりに、窒化シリコンまたは、その他の絶縁体を用いることも可能である。
次に、層間絶縁膜９及び選択ゲート線層ＳＧを貫通し、第１のトンネル絶縁膜４ａ及び第１のメモリチャネル層５ａを露出するトランジスタホールがＲＩＥにより形成される。同様に、層間絶縁膜９及び選択ゲート線層ＳＧを貫通し、第２のトンネル絶縁膜４ｂ及び第２のメモリチャネル層５ｂを露出するトランジスタホールが形成される。これらのトランジスタホールは、第１のメモリホールＭＨ１及び第２のメモリホールＭＨ２の位置に対応して形成される。
次に図３に示したように、これらのトランジスタホール内の側壁に露出する選択ゲート線層ＳＧ上と層間絶縁膜９上、トランジスタホール内の底部に露出する第１のトンネル絶縁膜４ａ上、第１のメモリチャネル層５ａ上、第１の芯材６ａ上、第２のトンネル絶縁膜４ｂ上、第２のメモリチャネル層５ｂ上、及び第２の芯材６ｂ上に、例えば酸化シリコンがＣＶＤにより成膜される。その後、マスクを用いずにＲＩＥを実施することにより、少なくとも第１のメモリチャネル層５ａ上、第１の芯材６ａ上、第２のメモリチャネル層５ｂ上、及び第２の芯材６ｂ上の酸化シリコンが除去される。
次に、トランジスタホール内に上記酸化シリコンを介して埋め込まれるように、例えばシリコンがＣＶＤにより成膜される。その後、ＣＭＰにより層間絶縁膜９が露出するまで、上記シリコン及び酸化シリコンを平坦化する。この結果、トランジスタホールの側壁に露出した選択ゲート線層ＳＧ上及び層間絶縁膜９上を覆い第１のトンネル絶縁膜４ａと接続される管状の第１のゲート絶縁膜１０ａ、及び同様にトランジスタホールの側壁に露出した選択ゲート線層ＳＧ上及び層間絶縁膜９上を覆い第２のトンネル絶縁膜４ｂと接続される管状の第２のゲート絶縁膜１０ｂが形成される。同時に、シリコンで構成される第１のチャネル層１１ａ及び第２のチャネル層１１ｂが、第１のゲート絶縁膜１０ａ及び第２のゲート絶縁膜１０ｂを介してトランジスタホール内に形成される。
第１のゲート絶縁膜１０ａは、選択ゲート線層ＳＧを第１のチャネル層１１ａ及び第１のメモリチャネル層５ａから絶縁する。第１のチャネル層１１ａは、第１のゲート絶縁膜１０ａを介してドレイン側選択ゲート線ＳＧＤに対向する。同様にして、第２のゲート絶縁膜１０ｂは、選択ゲート線層ＳＧを第２のチャネル層１１ｂ及び第２のメモリチャネル層５ｂから絶縁する。第２のチャネル層１１ｂは、第２のゲート絶縁膜１０ｂを介してソース側選択ゲート線ＳＧＳに対向する。
次に、第１のゲート間絶縁膜８ａと第２のゲート間絶縁膜８ｂとの間に、選択ゲート線層ＳＧと共に積層体中の複数のワード線層ＷＬを全て分断する分離溝（トレンチ）が、例えばＲＩＥにより形成される。この結果、積層体は、第１の積層体と第２の積層体に分割される。積層対中の複数のワード線は、複数の第１のワード線ＷＬ１〜ＷＬ４と複数の第２のワード線ＷＬ５〜ＷＬ８とに分割される。選択ゲート線層ＳＧは、ドレイン側選択ゲート線ＳＧＤ及びソース側選択ゲート線ＳＧＳに分割される。
以上の結果、第１のワード線ＷＬ１、第１のゲート間絶縁膜７ａ、第１の浮遊電極ＦＧ１、第１のトンネル絶縁膜４ａ、及び第１のメモリチャネル層５ａにより、１つのメモリトランジスタＭＴｒ１が構成される。複数の第１のワード線ＷＬ１〜ＷＬ４、第１のゲート間絶縁膜７ａ、複数の第１の浮遊電極ＦＧ１〜ＦＧ４、第１のトンネル絶縁膜４ａ、及び第１のメモリチャネル層５ａにより、複数のメモリトランジスタＭＴｒ１〜ＭＴｒ４が構成される。複数のメモリトランジスタＭＴｒ１〜ＭＴｒ４は、第１のメモリチャネル層５ａを介して直列に接続され、第１の柱状体ＭＳ１を構成する。
同様にして、第２のワード線ＷＬ５、第２のゲート間絶縁膜７ｂ、第２の浮遊電極ＦＧ５、第２のトンネル絶縁膜４ｂ、及び第２のメモリチャネル層５ｂにより、１つのメモリトランジスタＭＴｒ５が構成される。複数の第２のワード線ＷＬ５〜ＷＬ８、第２のゲート間絶縁膜７ｂ、複数の第２の浮遊電極ＦＧ５〜ＦＧ８、第２のトンネル絶縁膜４ｂ、及び第２のメモリチャネル層５ｂにより、複数のメモリトランジスタＭＴｒ５〜ＭＴｒ８が構成される。複数のメモリトランジスタＭＴｒ５〜ＭＴｒ８は、第２のメモリチャネル層５ｂを介して直列に接続され、第２の柱状体ＭＳ２を構成する。
第１の柱状体と第２の柱状体は、接続体２により接続される。接続体２は、第１のメモリチャネル層５ａと接続体２の一端で電気的に接続され、他端で第２のメモリチャネル層５ｂと電気的に接続される。
ドレイン側選択トランジスタＳＤＴｒは、ドレイン側選択ゲート線ＳＧＤ、第１のゲート絶縁膜１０ａ、及び第１のチャネル層１１ａにより構成される。ソース側選択トランジスタＳＳＴｒは、ソース側選択ゲート線ＳＧＳ、第２のゲート絶縁膜１０ｂ、及び第２のチャネル層１１ｂにより構成される。ドレイン側選択トランジスタＳＤＴｒは、第１の柱状体ＭＳ１と基板側とは反対側で接続される。ドレイン側選択トランジスタＳＤＴｒの第１のチャネル層の一端が、第１のメモリチャネル層５ａと電気的に接続される。ソース側選択トランジスタＳＳＴｒは、第２の柱状体ＭＳ２と基板側とは反対側で接続される。ソース側選択トランジスタＳＳＴｒの第２のチャネル層の一端が、第２のメモリチャネル層５ｂと電気的に接続される。
図示と詳細な説明は省略するが、その後、通常のプロセス技術を用いて、層間絶縁膜９上に、複数のビット線ＢＬ及び複数のソース線ＳＬが層間絶縁膜を介して形成される。ドレイン側選択トランジスタＳＤＴｒの第１のチャネル１１ａ層の他端は、ビット線ＢＬに電気的に接続される。ソース側選択トランジスタＳＳＴｒの第２のチャネル層１１ｂの他端は、ソース線ＳＬに電気的に接続される。以上の結果、接続体２、第１の柱状体ＭＳ１、第２の柱状体ＭＳ２、ドレイン側選択トランジスタＳＤＴｒ、及びソース側選択トランジスタＳＳＴｒにより、メモリストリングＭＳが構成される。メモリストリングＭＳが、不揮発性半導体記憶装置内のメモリセルアレイ内でアレイ状に配列される。
上記実施形態で酸化シリコンは、例えばシラン（ＳｉＨ４）と酸素（Ｏ２）ガスを原料として３００〜９００℃の減圧（１〜１０Ｔｏｒｒ）ＣＶＤにより成膜される。シリコン原料は、シランの代わりに、ジシラン（Ｓｉ２Ｈ６）、またはジクロルシラン（ＳｉＣｌ２Ｈ２）を用いることも可能である。酸素原料は、一酸化二窒素（Ｎ２Ｏ）または一酸化窒素（ＮＯ）を用いることも可能である。シリコンは、シラン（ＳｉＨ４）、ジシラン（Ｓｉ２Ｈ６）、またはジクロルシラン（ＳｉＣｌ２Ｈ２）を原料として３００〜６００℃の減圧（１〜１０Ｔｏｒｒ）ＣＶＤにより成膜される。また、ｐ形シリコンを成膜する場合は、例えば、ｐ形不純物の原料として三塩化ホウ素（ＢＣｌ３）が用いられる。ｎ形シリコンを成膜する場合は、例えば、ｎ形不純物の原料として、フォスフィン（ＰＨ３）が用いられる。また、ワード線層ＷＬ、接続体２、及びメモリチャネル層５を、シリコンではなく、シリコンゲルマニウム（ＳｉＧｅ）で構成することも可能である。
なお、本実施形態では、積層体にメモリホールを形成してメモリホール内にトンネル絶縁膜、メモリチャネル層、及び芯材を形成後に、環状のトレンチを形成して環状のトレンチ内にゲート間絶縁膜を形成した。しかしながら、先に環状のトレンチを形成して環状のトレンチ内にゲート間絶縁膜を形成した後に、メモリホールを形成してメモリホール内に、トンネル絶縁膜、メモリチャネル層、及び芯材を形成することも勿論可能である。
以上説明したように、本実施形態に係る不揮発性半導体記憶装置は、構造が簡略化されたフローティングゲート形不揮発性半導体記憶装置である。これにより、上述のように、複雑な製造工程を実施することなく、比較的簡単な工程によりフローティングゲート形不揮発性半導体記憶装置を提供することが可能である。すなわち、製造が容易で、ビット密度が高く電荷保持力の高いフローティングゲート形不揮発性半導体記憶装置が提供可能である。
（第２の実施形態）
第２の実施形態に係る不揮発性半導体記憶装置を図１４を用いて説明する。図１４は第２の実施形態に係る不揮発性半導体記憶装置の要部模式断面図であり、図１の斜視図のＸ方向から見た断面図である。なお、第１の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第１の実施形態との相異点について主に説明する。
本実施形態に係る不揮発性半導体記憶装置のメモリストリングＭＳでは、複数のワード線ＷＬ１〜ＷＬ８は、ｎ形シリコンにより構成されるが、複数の浮遊電極ＦＧ１Ｐ〜ＦＧ８Ｐは、ｐ形シリコンにより構成される。この点で本実施形態に係る不揮発性半導体記憶装置のメモリストリングＭＳは、第１の実施形態に係る不揮発性半導体記憶装置のメモリストリングＭＳと相異する。
浮遊電極ＦＧが、ワード線ＷＬを構成するｎ形シリコンに比べて仕事関数が高いｐ形シリコンで構成される。仕事関数が高いことにより、トンネル絶縁膜４、ゲート間絶縁膜８、及び層間絶縁膜３の浮遊電極ＦＧに対する障壁が高くなる。このため、浮遊電極に注入された電子のリークが抑制されるため、第１の実施形態に係る不揮発性半導体記憶装置と比べて、本実施形態に係る不揮発性半導体記憶装置は、電荷保持力がさらに向上する。
また、浮遊電極ＦＧだけｐ形シリコンにより構成し、ワード線ＷＬをｎ形シリコンにより構成することにより、メモリトランジスタＭＴｒの閾値が上昇することを防いでいる。ワード線の仕事関数が高くなると、メモリトランジスタＭＴｒの閾値が上昇するためである。ＭＯＳＦＥＴのゲート電極は、仕事関数が高い材料で構成されるほど、電荷保持力は向上するが、閾値が高くなる。逆に、ＭＯＳＦＥＴのゲート電極は、仕事関数が低い材料で構成されるほど閾値は低いが、電荷保持力が劣化する。
本実施形態に係る不揮発性半導体記憶装置のメモリストリングＭＳでは、ワード線ＷＬはｎ形シリコンで構成され、浮遊電極ＦＧだけｐ形シリコンで構成される。これによって、本実施形態に係る不揮発性半導体記憶装置は、第１の実施形態に係る不揮発性半導体記憶装置と比べて、閾値が低く電荷保持力がさらに高い。
また、本実施形態の不揮発性半導体記憶装置は、第１の実施形態に係る不揮発性半導体記憶装置と同様に、メモリセルが、ワード線、ゲート間絶縁膜、浮遊電極、トンネル絶縁膜、及びメモリチャネル層で構成された、フローティングゲート型不揮発性半導体記憶装置である。このため、メモリセルの電荷を保持する部分が電荷蓄積層で形成されている電荷蓄積型不揮発性半導体記憶装置と比べて、電荷保持力に優れている。
また、メモリセルの記憶の消去においては、浮遊電極からトンネル絶縁膜を介してメモリチャネル層へ電子を放出する。このため、トンネル絶縁膜の劣化が抑制されるので、電荷蓄積型不揮発性半導体記憶装置と比べて、さらに記憶保持力に優れている。さらに、浮遊電極の方が、電荷蓄積層よりも電子を高密度に保持することができるので、本実施形態に係る不揮発性半導体記憶装置では、電荷値蓄積型不揮発性半導体記憶装置と比べて、メモリセルの閾値の幅を広く制御することができる。さらに、本実施形態に係る不揮発性半導体記憶装置では、第１の柱状体ＭＳ１と第２の柱状体ＭＳ２は、導電性の積層体２で連結されることによって、両者は電気的に接続されている。このため、バックゲートトランジスタで隣り合うメモリホールのメモリセル間が連結されている電荷蓄積型不揮発性半導体記憶装置と比べて、構造が簡略化される。
次に本実施形態に係る不揮発性半導体記憶装置の製造方法を図１５〜図１７を用いて説明する。図１５〜図１７は、本実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図である。
第１の実施形態同様に図６に示したように、複数のワード線層ＷＬ及び複数の層間絶縁膜３により構成される積層体を接続体２上及び絶縁層１上に形成する。その後、図１５に示したように、ＲＩＥにより図１１（ｆ）に示したマスクを用いて、環状の第１のトレンチ７ａ及び環状の第２のトレンチ７ｂを形成する。環状の第１及び第２のトレンチ７は、第１の実施形態同様に、積層体中の複数のワード線ＷＬを全て貫通する。その後、第１の実施形態同様に、環状の第１のトレンチ７ａ内に管状の第１のゲート間絶縁膜８ａが形成され、環状の第２のトレンチ７ｂ内に管状の第２のゲート間絶縁膜８ｂが形成される。本実施形態では、第１の実施形態と違って、第１のゲート間絶縁膜８ａ及び第２のゲート間絶縁膜８ｂが、第１のトンネル絶縁膜４ａ、第１のメモリチャネル層５ａ、第１の芯材６ａ、第２のトンネル絶縁膜４ｂ、第２のメモリチャネル層５ｂ、及び第２の芯材６ｂより先に形成される。
次に図１６に示したように、第１の実施形態と同様に図８（ｄ）に示したマスクを用いて第１のメモリホールＭＨ１及び第２のメモリホールＭＨ２がＲＩＥにより形成される。第１のメモリホールＭＨ１及び第２のメモリホールＭＨ２は、積層体を貫通し接続体２の両端に達する。この結果、第１のメモリホールＭＨ１と第１のゲート間絶縁膜８ａとの間に、複数のワード線ＷＬから分離された複数の第１の浮遊電極ＦＧ１Ｐ〜ＦＧ４Ｐが形成される。同様に、第２のメモリホールＭＨ２と第２のゲート間絶縁膜８ｂとの間に、複数のワード線ＷＬから分離された複数の第２の浮遊電極ＦＧ５Ｐ〜ＦＧ８Ｐが形成される。
その後、三塩化ホウ素（ＢＣｌ３）を含んだガス雰囲気中で熱処理を実施することにより、第１のメモリホールＭＨ１の側壁に露出した複数の第１の浮遊電極ＦＧ１Ｐ〜ＦＧ４Ｐ及び第２のメモリホールＭＨ２の側壁に露出した複数の第２の浮遊電極ＦＧ５Ｐ〜ＦＧ８Ｐ中にホウ素（Ｂ）を気相拡散させる。この結果、複数の第１の浮遊電極ＦＧ１Ｐ〜ＦＧ４Ｐ及び複数の第２の浮遊電極ＦＧ５Ｐ〜ＦＧ８Ｐは、ｎ形シリコンからｐ形シリコンに導電形が反転する。第１のゲート間絶縁膜８ａ及び第２のゲート間絶縁膜８ｂが浮遊電極ＦＧ１Ｐ〜ＦＧ８Ｐからワード線層ＷＬへのホウ素の拡散をブロックする。これにより、複数の浮遊電極だけを選択的にｐ形シリコンに変換することができる。
このとき、第１のメモリホールＭＨ１及び第２のメモリホールＭＨ２の底部に露出した接続体２の表面がｐ形シリコンとなる。しかしながら、詳細は省略するが、ｐ形シリコンとなった部分をＲＩＥによりエッチング除去するか、またはｐ形シリコンとなった部分にｎ形不純物をイオン注入する等によって、ｐ形シリコンの形成を抑制することができる。
次に図１７に示したように、第１の実施形態同様に、第１のメモリホール内に管状の第１のトンネル絶縁膜４ａ、管状の第１のメモリチャネル層５ａ、及び第１の心材６ａを形成する。第２のメモリホール内に管状の第２のトンネル絶縁膜４ｂ、管状の第２のメモリチャネル層５ｂ、及び第２の心材６ｂを形成する。以後は、第１の実施形態と同様な製造工程を実施することによって、図１４に示したメモリストリングＭＳを有する本実施形態に係る不揮発性半導体記憶装置が形成される。
本実施形態においても、比較的簡単な工程によりフローティングゲート形不揮発性半導体記憶装置を提供することが可能である。すなわち、製造が容易で、ビット密度が高く電荷保持力の高いフローティングゲート形不揮発性半導体記憶装置が提供可能である。
（第３の実施形態）
第３の実施形態に係る不揮発性半導体記憶装置を図１８を用いて説明する。図１８は第３の実施形態に係る不揮発性半導体記憶装置の要部模式断面図であり、図１の斜視図のＸ方向から見た断面図である。なお、第２の実施形態で説明した構成と同じ構成の部分には同じ参照番号または記号を用いその説明は省略する。第２の実施形態との相異点について主に説明する。
本実施形態に係る不揮発性半導体記憶装置のメモリストリングＭＳでは、複数のワード線ＷＬ１〜ＷＬ８は、ｎ形シリコンにより構成されるが、複数の浮遊電極ＦＧ１Ｓ〜ＦＧ８Ｓは金属シリサイドにより構成される。金属シリサイドの一例としてＮｉシリサイドが用いられるが、他の金属シリサイドを用いることも可能である。この点で本実施形態に係る不揮発性半導体記憶装置のメモリストリングＭＳは、第２の実施形態に係る不揮発性半導体記憶装置のメモリストリングＭＳと相異する。
また、本実施形態では、後述するように複数の浮遊電極ＦＧ１Ｓ〜ＦＧ８Ｓのシリサイド化の工程で、第１のメモリホールＭＨ１の底部及び第２のメモリホールＭＨ２の底部に露出する接続体２の一端及び他端が同時に金属シリサイドとなる。このため、第１のメモリチャネル層５ａと接続体２の電気的接続が、第２の実施形態の場合と比べて低抵抗になる。同様に、第２のメモリチャネル層５ｂと接続体２の電気的接続が低抵抗になる。この点においても本実施形態に係る不揮発性半導体記憶装置のメモリストリングＭＳは、第２の実施形態に係る不揮発性半導体記憶装置のメモリストリングＭＳと相異する。なお、本実施形態では、接続体２の一端及び他端がシリサイド化され、他の部分はｎ形シリコンのままである。しかしながら、シリサイド化を促進して、接続体２の全体が金属シリサイドとすることも可能である。その場合、さらに接続体２の抵抗が低減される。
金属シリサイドはｎ形シリコンと比べて仕事関数が大きく、ｐ形シリコンと同程度の仕事関数を有する。この結果、本実施形態に係る不揮発性半導体記憶装置は、第２の実施形態に係る不揮発性半導体記憶装置と同様に、浮遊電極ＦＧに注入された電子のリークを抑制するため、電荷保持力が高い。
また、浮遊電極ＦＧだけ金属シリサイドにより構成し、ワード線ＷＬはｎ形シリコンにより構成することにより、メモリトランジスタＭＴｒの閾値が上昇することを防いでいる。ワード線の仕事関数が高くなると、メモリトランジスタＭＴｒの閾値が上昇するためである。ＭＯＳＦＥＴのゲート電極は、仕事関数が高い材料で構成されるほど、電荷保持力は向上するが、閾値が高くなる。逆に、ＭＯＳＦＥＴのゲート電極は、仕事関数が低い材料で構成されるほど閾値は低いが、電荷保持力が劣化する。
本実施形態に係る不揮発性半導体記憶装置のメモリストリングＭＳでは、ワード線ＷＬはｎ形シリコンで構成され、浮遊電極ＦＧだけ金属シリサイドで構成される。これによって、本実施形態に係る不揮発性半導体記憶装置は、第２の実施形態に係る不揮発性半導体記憶装置と同様に、閾値が低く電荷保持力が高い。
また、本実施形態に係る不揮発性半導体記憶装置は、第２の実施形態に係る不揮発性半導体記憶装置と同様に、メモリセルが、ワード線、ゲート間絶縁膜、浮遊電極、トンネル絶縁膜、及びメモリチャネル層で構成された、フローティングゲート型の不揮発性半導体記憶装置である。このため、メモリセルの電荷を保持する部分が電荷蓄積層で形成されている電荷蓄積型不揮発性半導体記憶装置と比べて、電荷保持力にすぐれている。
また、メモリセルの記憶の消去においては、浮遊電極からトンネル絶縁膜を介してメモリチャネル層へ電子を放出する。このため、トンネル絶縁膜の劣化が抑制されるので、電荷蓄積型不揮発性半導体記憶装置と比べて、さらに電荷保持力に優れている。さらに、浮遊電極の方が、電荷蓄積層よりも電子を高密度に保持することができるので、本実施形態に係る不揮発性半導体記憶装置では、電荷値蓄積型不揮発性半導体記憶装置と比べて、メモリセルの閾値の幅を広く制御することができる。さらに、本実施形態に係る不揮発性半導体記憶装置では、第１の柱状体ＭＳ１と第２の柱状体ＭＳ２は、導電性の積層体２で連結されることによって、両者は電気的に接続されている。このため、バックゲートトランジスタで隣り合うメモリホールのメモリセル間が連結されている電荷蓄積型不揮発性半導体記憶装置と比べて、構造が簡略化される。
次に本実施形態に係る不揮発性半導体記憶装置の製造方法を図１９〜図２０を用いて説明する。図１９〜図２０は、本実施形態に係る不揮発性半導体記憶装置の製造工程の一部を示す要部模式断面図である。
図１９に示したように、第２の実施形態と同様に第１のゲート間絶縁膜８ａ及び第２のゲート間絶縁膜８ｂが形成された後に、第１のメモリホールＭＨ１及び第２のメモリホールＭＨ２がＲＩＥにより形成される。その後、第１のメモリホールＭＨ１の側壁に露出した複数のワード線層ＷＬ上、複数の層間絶縁膜３上、及び第１のメモリホールの底部に露出した接続体２の一端上に、ニッケル（Ｎｉ）層１４が例えば蒸着により成膜される。同時に、第２のメモリホールＭＨ２の側壁に露出した複数のワード線層ＷＬ上、複数の層間絶縁膜３上、及び第１２メモリホールの底部に露出した接続体２の他端上に、ニッケル（Ｎｉ）層１４が成膜される。
その後、熱処理を実施することにより、図２０に示したように、複数の第１の浮遊電極ＦＧ１Ｓ〜ＦＧ４Ｓ及び複数の第２の浮遊電極ＦＧ５Ｓ〜ＦＧ８Ｓは、ニッケルシリサイドとなる。ここで、複数の第１の浮遊電極ＦＧ１Ｓ〜ＦＧ４Ｓと複数のワード線層ＷＬとの間に第１のゲート間絶縁膜８ａが存在し、複数の第２の浮遊電極ＦＧ５Ｓ〜ＦＧ８Ｓと複数のワード線層ＷＬとの間に第２のゲート間絶縁膜８ｂとが存在する。第１のゲート間絶縁膜８ａ及び第２のゲート間絶縁膜８ｂは、ワード線層ＷＬが金属シリサイド化するのをブロックする。この結果、複数のワード線層ＷＬはｎ形シリコンの状態を維持し、複数の第１の浮遊電極ＦＧ１Ｓ〜ＦＧ４Ｓ及び複数の第２の浮遊電極ＦＧ５Ｓ〜ＦＧ８Ｓだけが選択的にニッケルシリサイドとなる。
また、上記熱処理によって、第１のメモリホールＭＨ１の底部において接続体２の一端がニッケルシリサイドとなり、第２のメモリホールＭＨ２の底部において接続体２の他端がニッケルシリサイドとなる。または、熱処理の温度または時間によりシリサイド化をさらに進めて、接続体２全体をニッケルシリサイドとすることも勿論可能である。または、金属シリサイド化させる熱処理の前に、第１のメモリホールＭＨ１及び第２のメモリホールＭＨ２の底部のニッケル層１４を除去することによって、上記接続体２の両端のニッケルシリサイド化をさせないことも勿論可能である。一部でも接続体２がニッケルシリサイド化した方が、接続体２の抵抗が低減される点で有利である。
その後は、第２の実施形態と同様の工程を実施することで、図１８に示したメモリストリングＭＳを有する本実施形態に係る不揮発性半導体記憶装置が提供される。
本実施形態においても、比較的簡単な工程によりフローティングゲート形不揮発性半導体記憶装置を提供することが可能である。すなわち、製造が容易で、ビット密度が高く電荷保持力の高いフローティングゲート形不揮発性半導体記憶装置が提供可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１ 絶縁層
２ 接続体
３ 層間絶縁膜
４、４ａ、４ｂ トンネル絶縁膜
５、５ａ、５ｂ メモリチャネル層
６、６ａ、６ｂ 芯材
７、７ａ、７ｂ 環状のトレンチ
８、８ａ、８ｂ ゲート間絶縁膜
９ 層間絶縁膜
１０ａ、１０ｂ ゲート絶縁膜
１１ａ、１１ｂ チャネル層
１２、１３ プラグ
１４ Ｎｉ蒸着層
１５ 金属シリサイド
ＢＬ ビット線
ＦＧ１〜ＦＧ８、ＦＧ１Ｐ〜ＦＧ８Ｐ、ＦＧ１Ｓ〜ＦＧ８Ｓ 浮遊電極
ＭＢ メモリブロック
ＭＨ、ＭＨ１、ＭＨ２ メモリホール
ＭＳ メモリストリング
ＭＳ１、ＭＳ２ 柱状体
ＭＴｒ１〜８ メモリトランジスタ
ＳＤＴｒ ドレイン側選択トランジスタ
ＳＳＴｒ ソース側選択トランジスタ
ＳＧ 選択ゲート線層
ＳＧＤ ドレイン側選択ゲート線
ＳＧＳ ソース側選択ゲート線
ＳＬ ソース線
ＷＬ ワード線層
ＷＬ１〜８ ワード線

Claims (3)

  1. 基板上に設けられ、前記基板に垂直な第１の方向に沿って複数の第１のメモリセルが直列接続された第１の柱状体と、
    前記基板上に前記第１の方向と垂直な第２の方向に前記第１の柱状体と隣り合って設けられ、前記第１の方向に沿って複数の第２のメモリセルが直列接続された第２の柱状体と、
    前記第２の方向に沿って延伸し、両端で前記第１の柱状体の前記基板側の一端と前記第２の柱状体の前記基板側の一端とを接続する導電性の接続体と、
    第１の選択ゲート電極により導通・非導通が制御される第１のチャネル層を有し、前記第１の柱状体の前記一端とは反対側の他端に前記第１のチャネル層の一端が接続された第１の選択トランジスタと、
    第２の選択ゲート電極により導通・非導通が制御される第２のチャネル層を有し、前記第２の柱状体の前記一端とは反対側の他端に前記第２のチャネル層の一端が接続された第２の選択トランジスタと、
    を有するＵ字型メモリストリングを、前記第１及び第２の方向に垂直な第３の方向に沿って複数備え、
    前記接続体は、前記基板上に設けられた絶縁層内に設けられ、
    前記第１の柱状体は、
    前記基板上に設けられて第１の導電層と第１の層間絶縁膜とを交互に積層して複数の第１の導電層と複数の第１の層間絶縁膜とを有して前記第３の方向に延伸する第１の積層体を貫通し前記接続体に達する第１のメモリホールの側壁上全体に設けられ前記接続体に接続される管状の第１のトンネル絶縁膜と、
    前記第１のトンネル絶縁膜を介して前記第１のメモリホールの側壁上全体に設けられ、前記第１の柱状体の前記一端において前記接続体と電気的に接続され、前記第１の柱状体の前記他端において前記第１の選択トランジスタの前記チャネル層の前記一端と電気的に接続される半導体からなる管状の第１のメモリチャネル層と、
    前記第１のメモリチャネル層の内側に設けられた第１の芯材と、
    前記第１の積層体を貫通し、前記管状の第１のトンネル絶縁膜を内側に有する管状の第１のゲート間絶縁膜と、
    前記第１のゲート間絶縁膜により前記複数の第１の導電層から分離され、前記第１のゲート間絶縁膜、前記第１のトンネル絶縁膜、及び前記複数の第１の層間絶縁膜により周囲からそれぞれ絶縁された複数の第１の浮遊電極と、
    を有し、
    前記複数の第１のメモリセルは、前記複数の第１の導電層、前記第１のゲート間絶縁膜、前記複数の第１の浮遊電極、前記第１のトンネル絶縁膜、及び前記第１のメモリチャネル層から構成され、
    前記第２の柱状体は、
    前記基板上に設けられて第２の導電層と第２の層間絶縁膜とを交互に積層して複数の第２の導電層と複数の第２の層間絶縁膜とを有して前記第３の方向に延伸する第２の積層体を貫通し前記接続体に達する第２のメモリホールの側壁上全体に設けられ前記接続体に接続される管状の第２のトンネル絶縁膜と、
    前記第２のトンネル絶縁膜を介して前記第２のメモリホールの側壁上全体に設けられ、前記第２の柱状体の前記一端において前記接続体と電気的に接続され、前記第２の柱状体の前記他端において前記第２の選択トランジスタの前記チャネル層の前記一端と電気的に接続される半導体からなる管状の第２のメモリチャネル層と、
    前記第２のメモリチャネル層の内側に設けられた第２の芯材と、
    前記第２の積層体を貫通し、前記管状の第２のトンネル絶縁膜を内側に有する管状の第２のゲート間絶縁膜と、
    前記第２のゲート間絶縁膜により前記複数の第２の導電層から分離され、前記第２のゲート間絶縁膜、前記第２のトンネル絶縁膜、及び前記複数の第２の層間絶縁膜により周囲からそれぞれ絶縁された複数の第２の浮遊電極と、
    を有し、
    前記複数の第２のメモリセルは、前記複数の第２の導電層、前記第２のゲート間絶縁膜、前記複数の第２の浮遊電極、前記第２のトンネル絶縁膜、及び前記第２のメモリチャネル層から構成され、
    前記第１の選択トランジスタの前記第１のチャネル層の他端はビット線に接続され、
    前記第２の選択トランジスタの前記第２のチャネル層の他端はソース線に接続され、
    前記複数の第１の浮遊電極及び前記複数の第２の浮遊電極は、前記複数の第１の導電層及び前記複数の第２の導電層よりも仕事関数が大きい材料により構成され、
    前記複数の第１の導電層及び前記複数の第２の導電層は、導電性のシリコンにより構成され、前記複数の第１の浮遊電極及び前記複数の第２の浮遊電極は金属シリサイドにより構成され、
    前記接続体は、前記第１のメモリチャネル層と接続される部分及び前記第２のメモリチャネル層と接続される部分に、それぞれ、金属シリサイドを有する、
    不揮発性半導体記憶装置。
  2. 導電層と層間絶縁膜とを交互に積層して複数の導電層と複数の層間絶縁膜とを有する積層体を形成する工程と、
    前記積層体中を積層方向に貫通する第１のメモリホール及び前記積層体中を積層方向に貫通する第２のメモリホールを形成する工程と、
    前記第１のメモリホールの側壁上全体に管状の第１のトンネル絶縁膜を形成し、前記第２のメモリホールの側壁上全体に管状の第２のトンネル絶縁膜を形成する工程と、
    前記第１のメモリホールの側壁上全体に前記第１のトンネル絶縁膜を介して半導体からなる管状の第１のメモリチャネル層を形成し、前記第２のメモリホールの側壁上全体に前記第２のトンネル絶縁膜を介して半導体からなる管状の第２のメモリチャネル層を形成する工程と、
    前記第１のメモリホールの外側を囲んで前記積層体を貫通する環状の第１のトレンチ、及び前記第２のメモリホールの外側を囲んで前記積層体を貫通する環状の第２のトレンチを形成することによって、前記第１のメモリホールと前記第１のトレンチとの間に前記複数の導電層から分離された複数の第１の環状の浮遊電極を形成し、前記第２のメモリホールと前記第２のトレンチとの間に前記複数の導電層から分離された複数の第２の環状の浮遊電極を形成する工程と、
    前記第１のトレンチ及び前記第２のトレンチ内に絶縁体の膜を埋め込み、管状の第１のゲート間絶縁膜及び管状の第２のゲート間絶縁膜を形成し、前記第１のゲート間絶縁膜、前記複数の層間絶縁膜、及び前記第１のトンネル絶縁膜により前記複数の第１の浮遊電極のそれぞれを周囲から絶縁し、前記第２のゲート間絶縁膜、前記複数の層間絶縁膜、及び前記第２のトンネル絶縁膜により、前記複数の第２の浮遊電極のそれぞれを周囲から絶縁する工程と、
    前記第１のメモリホールと前記第２のメモリホールとの間で前記複数の導電層から複数の第１の導電層と複数の第２の導電層とに分離するトレンチを前記積層体に形成する工程と、
    前記第１のメモリチャネル層とビット線との間の導通・非導通を制御する第１の選択トランジスタ、及び前記第２のメモリチャネル層とソース線との間の導通・非導通を制御する第２の選択トランジスタを形成する工程と、
    を備えた不揮発性半導体記憶装置の製造方法。
  3. 基板上に設けられた絶縁層中に導電性の接続体を形成する工程をさらに備え、
    前記積層体は前記接続体の上に形成され、
    前記第１のメモリホールは前記接続体の一端に達し、
    前記第２のメモリホールは前記接続体の他端に達する、
    請求項２記載の不揮発性半導体記憶装置の製造方法。
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