JP6613177B2 - 不揮発性半導体記憶装置及びその製造方法 - Google Patents

不揮発性半導体記憶装置及びその製造方法 Download PDF

Info

Publication number
JP6613177B2
JP6613177B2 JP2016048816A JP2016048816A JP6613177B2 JP 6613177 B2 JP6613177 B2 JP 6613177B2 JP 2016048816 A JP2016048816 A JP 2016048816A JP 2016048816 A JP2016048816 A JP 2016048816A JP 6613177 B2 JP6613177 B2 JP 6613177B2
Authority
JP
Japan
Prior art keywords
layer
insulating layer
film
charge storage
gate electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016048816A
Other languages
English (en)
Other versions
JP2017163110A (ja
Inventor
敬一 澤
伸二 森
正幸 田中
健一郎 虎谷
貢至 古橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Kioxia Corp
Original Assignee
Kioxia Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Kioxia Corp filed Critical Kioxia Corp
Priority to JP2016048816A priority Critical patent/JP6613177B2/ja
Priority to US15/454,618 priority patent/US10283646B2/en
Publication of JP2017163110A publication Critical patent/JP2017163110A/ja
Application granted granted Critical
Publication of JP6613177B2 publication Critical patent/JP6613177B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/167—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H01L29/4975—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2 being a silicide layer, e.g. TiSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7889—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Description

本発明の実施形態は、不揮発性半導体記憶装置及びその製造方法に関する。
メモリセルを３次元的に集積させた不揮発性半導体記憶装置が提案されている。不揮発性半導体記憶装置において、信頼性の向上が望まれる。
特開２０１３−１９７５４６号公報
本発明の実施形態は、信頼性を向上できる不揮発性半導体記憶装置及びその製造方法を提供する。
実施形態に係る不揮発性半導体記憶装置は、第１ゲート電極層、第２ゲート電極層、層間絶縁層、チャネル層、トンネル絶縁層、第１電荷蓄積部、第２電荷蓄積部及びブロック絶縁層を含む。前記第２ゲート電極層は、第１方向において前記第１ゲート電極層と離れる。前記層間絶縁層は、前記第１ゲート電極層と前記第２ゲート電極層との間に設けられる。前記チャネル層は、前記第１ゲート電極層、前記第２ゲート電極層及び前記層間絶縁層と、前記第１方向と交差する第２方向において離れる。前記トンネル絶縁層は、前記第１ゲート電極層と前記チャネル層との間、及び、前記第２ゲート電極層と前記チャネル層との間に設けられる。前記第１電荷蓄積部は、前記第１ゲート電極層と前記トンネル絶縁層との間に設けられ、第１半導体層を含む。前記第２電荷蓄積部は、前記第２ゲート電極層と前記トンネル絶縁層との間に設けられ、第２半導体層を含む。前記ブロック絶縁層は、前記第１ゲート電極層と前記第１電荷蓄積部との間、前記層間絶縁層と前記第１電荷蓄積部との間、前記層間絶縁層と前記第２電荷蓄積部との間、及び、前記第２ゲート電極層と前記第２電荷蓄積部との間に設けられる。前記第１電荷蓄積部は前記第１半導体層と前記トンネル絶縁層との間に設けられた第１電荷蓄積層をさらに含む。前記第２電荷蓄積部は前記第２半導体層と前記トンネル絶縁層との間に設けられた第２電荷蓄積層をさらに含む。前記第１電荷蓄積層及び前記第２電荷蓄積層は、シリコン窒化物を含む。前記第１半導体層と前記第１電荷蓄積層との間及び前記第２半導体層と前記第２電荷蓄積層との間に窒素濃度が変化する領域がある。
第１の実施形態に係る不揮発性半導体記憶装置を例示する模式的断面図である。 図２（ａ）〜図２（ｆ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 図３（ａ）及び図３（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の別の製造方法を例示する工程順模式的断面図である。 図４（ａ）及び図４（ｂ）は、第１の実施形態に係る別の不揮発性半導体記憶装置を例示する断面図である。 図５（ａ）〜図５（ｆ）は、第２の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。 図６（ａ）及び図６（ｂ）は、実施形態に係る不揮発性半導体記憶装置を例示する模式図である。 実施形態に係る別の不揮発性半導体記憶装置を例示する模式的断面図である。 実施形態に係る別の不揮発性半導体記憶装置を例示する模式的斜視図である。 実施形態に係る別の不揮発性半導体記憶装置を例示する模式的斜視図である。
以下に、本発明の各実施の形態について図面を参照しつつ説明する。
図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
（第１の実施形態）
図１は、第１の実施形態に係る不揮発性半導体記憶装置を例示する模式的断面図である。
図１に示すように、本実施形態に係る不揮発性半導体記憶装置１０１は、積層体ＭＬと、チャネル層５１と、トンネル絶縁層３３と、電荷蓄積部ＣＳと、ブロック絶縁層３１と、を含む。この例では、積層体ＭＬ、チャネル層５１、トンネル絶縁層３３、電荷蓄積部ＣＳ及びブロック絶縁層３１は、基板１０（半導体基板）の主面１０ｓの上に設けられる。主面１０ｓと積層体ＭＬとの間には、中間層１０Ｍが設けられてもよい。
積層体ＭＬにおいて、複数のゲート電極層ＷＬ（導電層）と複数の層間絶縁層４１とが交互に積層される。
複数のゲート電極層ＷＬは、例えば、第１ゲート電極層ＷＬ１及び第２ゲート電極層ＷＬ２を含む。複数の層間絶縁層４１は、例えば、第１層間絶縁層ＩＬ１、第２層間絶縁層ＩＬ２及び第３層間絶縁層ＩＬ３を含む。第１層間絶縁層ＩＬ１と第２層間絶縁層ＩＬ２との間に、第１ゲート電極層ＷＬ１が設けられる。第２層間絶縁層ＩＬ２と第３層間絶縁層ＩＬ３との間に第２ゲート電極層ＷＬ２が設けられる。
第２ゲート電極層ＷＬ２は第１方向において、第１ゲート電極層ＷＬ１と離れる。
第２ゲート電極層ＷＬ２から第１ゲート電極層ＷＬ１に向かう方向（第１方向）をＺ方向とする。Ｚ方向に対して垂直な１つの方向をＸ方向とする。Ｚ方向及びＸ方向に対して垂直な方向をＹ方向とする。例えば、基板１０の主面１０ｓは、第１方向と交差する。この例では、第１方向は、主面１０ｓに対して垂直である。Ｘ−Ｙ平面は、主面１０ｓに沿う（例えば平行）。
複数のゲート電極層ＷＬ及び複数の層間絶縁層４１が並ぶ方向が、Ｚ方向（第１方向）に対応する。
チャネル層５１は、第１層間絶縁層ＩＬ１、第１ゲート電極層ＷＬ１、第２層間絶縁層ＩＬ２、第２ゲート電極層ＷＬ２及び第３層間絶縁層ＩＬ３と、第２方向において離れている。第２方向は、上記のＺ方向と交差する任意の方向である。この例では、第２方向は、Ｘ方向である。実施形態において、チャネル層５１と積層体ＭＬとは、Ｚ方向と交差する任意の複数の方向（第２方向）で重なってもよい。チャネル層５１は、例えば、Ｚ方向に沿って延びる。チャネル層５１は、積層体ＭＬの側面に対向する。
トンネル絶縁層３３は、複数のゲート電極層ＷＬのそれぞれと、チャネル層５１と、の間に設けられる。例えば、トンネル絶縁層３３は、第１ゲート電極層ＷＬ１とチャネル層５１との間、及び、第２ゲート電極層ＷＬ２とチャネル層５１との間に設けられる。この例では、トンネル絶縁層３３は、Ｚ方向に沿って連続的に延びる。すなわち、トンネル絶縁層３３は、第１層間絶縁層ＩＬ１とチャネル層５１との間、第２層間絶縁層ＩＬ２とチャネル層５１との間、及び、第３層間絶縁層ＩＬ３とチャネル層５１との間にも設けられる。
電荷蓄積部ＣＳは、複数のゲート電極層ＷＬのそれぞれと、トンネル絶縁層３３と、の間に設けられる。例えば、電荷蓄積部ＣＳは、第１電荷蓄積部ＣＳ１及び第２電荷蓄積部ＣＳ２を含む。第１電荷蓄積部ＣＳ１は、第１ゲート電極層ＷＬ１とトンネル絶縁層３３との間に設けられる。第２電荷蓄積部ＣＳ２は、第２ゲート電極層ＷＬ２とトンネル絶縁層３３との間に設けられる。
実施形態においては、電荷蓄積部ＣＳは、半導体層２０を含む。第１電荷蓄積部ＣＳ１は、第１半導体層２１を含む。第２電荷蓄積部ＣＳ２は、第２半導体層２２を含む。これらの半導体層２０は、例えば、浮遊電極（フローティングゲート）となる。
この例では、第１電荷蓄積部ＣＳ１は、第１半導体層２１に加えて、第１電荷蓄積層２１Ｎをさらに含む。この第１電荷蓄積層２１Ｎは、第１半導体層２１とトンネル絶縁層３３との間に設けられる。同様に、第２電荷蓄積部ＣＳ２は、第２半導体層２２に加えて、第２電荷蓄積層２２Ｎをさらに含む。第２電荷蓄積層２２Ｎは、第２半導体層２２とトンネル絶縁層３３との間に設けられる。第１電荷蓄積層２１Ｎ及び第２電荷蓄積層２２Ｎは、例えば、窒化物（例えばＳｉＮなど）を含む。
ブロック絶縁層３１は、複数のゲート電極層ＷＬのそれぞれと、複数の電荷蓄積部ＣＳのそれぞれと、の間に設けられる。例えば、ブロック絶縁層３１は、第２方向（Ｘ方向）において、第１ゲート電極層ＷＬ１と第１電荷蓄積部ＣＳ１（第１半導体層２１）との間に設けられる。さらに、ブロック絶縁層３１は、第２方向（Ｘ方向）において、第２ゲート電極層ＷＬ２と第２電荷蓄積部ＣＳ２（第２半導体層２２）との間に設けられる。
実施形態においては、さらに、ブロック絶縁層３１は、電荷蓄積部ＣＳの、図１における上面及び下面にも設けられる。すなわち、ブロック絶縁層３１は、第１方向（Ｚ方向）において、第１層間絶縁層ＩＬ１と第１電荷蓄積部ＣＳ１との間、第２層間絶縁層ＩＬ２と第１電荷蓄積部ＣＳ１との間、第２層間絶縁層ＩＬ２と第２電荷蓄積部ＣＳ２との間、及び、第３層間絶縁層ＩＬ３と第２電荷蓄積部ＣＳ２との間に設けられる。
この例では、ブロック絶縁層３１は、複数の電荷蓄積部ＣＳの間において、連続的である。すなわち、ブロック絶縁層３１は、第２方向（Ｘ方向）において、第２層間絶縁層ＩＬ２とトンネル絶縁層３３との間にも設けられる。この例では、ブロック絶縁層３１は、第２方向（Ｘ方向）において、第１層間絶縁層ＩＬ１とトンネル絶縁層３３との間、及び、第３層間絶縁層ＩＬ３とトンネル絶縁層３３との間にも設けられる。
実施形態に係る不揮発性半導体記憶装置１０１において、複数のゲート電極層ＷＬのそれぞれとチャネル層５１とが交差する部分が、１つのメモリセルとなる。実施形態においては、電荷蓄積部ＣＳは、複数のメモリセルのそれぞれにおいて、独立している。
実施形態に係る不揮発性半導体記憶装置１０１においては、ブロック絶縁層３１の一部が、ゲート電極層ＷＬと電荷蓄積部ＣＳとの間に設けられる。これにより、ゲート電極層ＷＬと電荷蓄積部ＣＳとの間における電荷の移動が抑制される。ゲート電極層ＷＬと電荷蓄積部ＣＳとを結ぶ方向（例えばＸ方向）において、良好な保持特性が得られる。
さらに、実施形態においては、ブロック絶縁層３１の一部は、電荷蓄積部ＣＳの、図１における上面及び下面にも設けられる。これにより、２つの電荷蓄積部ＣＳの間における電荷の移動（Ｚ方向での移動）が抑制される。２つの電荷蓄積部ＣＳを結ぶ方向（Ｚ方向）において、良好な保持特性が得られる。
さらに、ブロック絶縁層３１は、複数の電荷蓄積部ＣＳの間において連続的である。ブロック絶縁層３１が連続していることで、ブロック絶縁層３１において、高い絶縁性が得られる。ブロック絶縁層３１におけるブロック性が高まる。
電荷蓄積部が、複数のメモリセルにおいて連続している第１参考例がある。例えば、シリコン窒化層などの電荷蓄積層が、Ｚ方向に連続的に設けられる。この場合、１つのメモリセル（電荷蓄積層の一部）に保持された電荷が別のメモリセル（電荷蓄積層の別の一部）に移動し易い。
一方、電荷蓄積部ＣＳが、複数のメモリセルにおいて独立しており、ブロック絶縁層３１が、ゲート電極層ＷＬと電荷蓄積部ＣＳとの間にだけに設けられている第２参考例がある。この場合、ブロック絶縁層３１は、電荷蓄積部ＣＳの上面及び下面に設けられない。第２参考例においては、２つの電荷蓄積部ＣＳの間における電荷の移動が移動し易い。例えば、「電荷横抜け」が生じやすい。
これに対して、実施形態においては、第１電荷蓄積部ＣＳ１と第２電荷蓄積部ＣＳ２とは、Ｚ方向に離れており、電荷蓄積部ＣＳは、メモリセルごとに独立している。これにより、メモリセル間における電荷の移動が抑制される。さらに、ブロック絶縁層３１は、電荷蓄積部ＣＳの、図１における上面及び下面にも設けられている。これにより、メモリセル間における電荷の移動がさらに抑制され、電荷保持特性が向上する。記憶したデータが長時間適正に維持でき、不揮発性半導体記憶装置の信頼性が向上する。さらに、実施形態においては、ブロック絶縁層３１は２つの電荷蓄積部ＣＳの間において連続的である。これにより、ブロック絶縁層３１の絶縁性が高く、電荷の移動の抑制効果がさらに高まる。
実施形態においては、電荷が他のメモリセルへ移動することが抑制されるため、例えば、２つゲート電極層ＷＬの間の距離を短くすることができる。これにより、メモリセルを高集積化することができる。記憶密度を向上できる。
図１の例では、電荷蓄積部ＣＳにおいて、半導体層２０（例えば浮遊電極）と電荷蓄積層２０Ｎとが設けられている。半導体層２０と電荷蓄積層２０Ｎとが設けられている場合、電荷蓄積層２０Ｎのみが設けられている場合よりも、書き込み状態におけるしきい値電圧と消去状態におけるしきい値電圧との差を大きくできる。例えば、書き込み効率及び消去効率が向上する。書き込み／消去動作を低電圧で行うことができる。低電力動作が可能になる。
図１に例示した不揮発性半導体記憶装置１０１においては、Ｚ方向において、半導体層２０（例えば浮遊電極）と層間絶縁層４１との間にブロック絶縁層３１が設けられている。これにより、半導体層２０で発生するフリンジ電界がＺ方向に広がることが抑制される。例えば、チャネルの制御効率が向上する。
後述するように、チャネル層５１は、積層体ＭＬ中を第１方向（Ｚ方向）に延びてもよい。例えば、積層体ＭＬ中をチャネル層５１が貫通してもよい。この場合、図１に例示したように、コア絶縁膜５２が設けられてもよい。コア絶縁膜５２と積層体ＭＬとの間にチャネル層５１、トンネル絶縁層３３及び電荷蓄積部ＣＳが設けられる。
図１に示すように、ブロック絶縁層３１は、多層膜を含んでも良い。ブロック絶縁層３１は、例えば、第１ブロック膜３１ａと第２ブロック膜３１ｂとを含む。第１ブロック膜３１ａは、第１層間絶縁層ＩＬ１、第１ゲート電極層ＷＬ１、第２層間絶縁層ＩＬ２、第２ゲート電極層ＷＬ２及び第３層間絶縁層ＩＬ３のそれぞれと、第２ブロック膜３１ｂとの間に配置される。第１ブロック膜３１ａ及び第２ブロック膜３１ｂは、それぞれ連続的である。
すなわち、例えば、第１ブロック膜３１ａは、Ｘ方向において第１層間絶縁層ＩＬ１とトンネル絶縁層３３との間、Ｚ方向において第１層間絶縁層ＩＬ１と第１半導体層２１との間、Ｘ方向において第１ゲート電極層ＷＬ１と第１半導体層２１との間、Ｚ方向において第２層間絶縁層ＩＬ２と第１半導体層２１との間、Ｘ方向において第２層間絶縁層ＩＬ２とトンネル絶縁層３３との間、Ｚ方向において第２層間絶縁層ＩＬ２と第２半導体層２２との間、Ｘ方向において第２ゲート電極層ＷＬ２と第２半導体層２２との間、Ｚ方向において第３層間絶縁層ＩＬ３と第２半導体層２２との間、及び、Ｘ方向において第３層間絶縁層ＩＬ３とトンネル絶縁層３３との間に設けられる。
この例では、第２ブロック膜３１ｂは、Ｘ方向において、第１層間絶縁層ＩＬ１、第１ゲート電極層ＷＬ１、第２層間絶縁層ＩＬ２、第２ゲート電極層ＷＬ２及び第３層間絶縁層ＩＬ３のそれぞれの層と、トンネル絶縁層３３と、の間において、それぞれの層とトンネル絶縁層３３との間に設けられる。さらに、Ｚ方向において、第１層間絶縁層ＩＬ１と第１ゲート電極層ＷＬ１との間、第２層間絶縁層ＩＬ２と第１ゲート電極層ＷＬ１との間、第２層間絶縁層ＩＬ２と第２ゲート電極層ＷＬ２との間、及び、第３層間絶縁層ＩＬ３と第２ゲート電極層ＷＬ２との間において、第１ブロック膜３１ａとトンネル絶縁層３３との間に設けられる。後述するように、第２ブロック膜３１ｂは、第１層間絶縁層ＩＬ１、第２層間絶縁層ＩＬ２及び第３層間絶縁層ＩＬ３のそれぞれと、トンネル絶縁層３３との間と、の間の少なくとも一部には、設けられなくても良い。
第１ブロック膜３１ａは、例えば、アルミニウム酸化物、ハフニウム酸化物、ランタン酸化物、ジルコニア酸化物及びシリコン窒化物の少なくとも１つを含む。第２ブロック膜３１ｂは、例えば、シリコン酸化物を含む。
電荷蓄積層２０Ｎは、例えばシリコン窒化物を含む。
半導体層２０は、例えばシリコンを含む。例えば、半導体層２０(例えば浮遊電極）は、不純物を含んでいてもよい。不純物は、例えば、ホウ素などである。例えば、浮遊電極として機能する半導体層２０の仕事関数は、不純物によって制御できる。例えば、メモリセルを多値化する際に適した不純物の濃度分布が形成される。さらに、半導体層２０（浮遊電極）に不純物を添加することで、半導体層２０（浮遊電極）の空乏層を制御することができる。これにより、メモリセルにおける電気的膜厚（ＥＯＴ：Equivalent oxide thickness）を低減することができる。これにより、例えば、デバイスの動作電圧を低減できる。例えば、不純物としてホウ素を用いた場合、半導体層２０の仕事関数を深くすることができる。これにより、電荷保持性が向上する。
例えば、半導体層２０は、シリサイド（メタルシリサイド）を含んでも良い。半導体層２０は、ニッケル、コバルト、ルテニウム及びチタンの少なくとも１つを含んでもよい。
実施形態において、例えば、半導体層２０と電荷蓄積層２０Ｎとの間に、中間領域２０Ｍが設けられてもよい。中間領域２０Ｍにおいて、半導体層２０から電荷蓄積層２０Ｎに向かう方向（この例ではＸ方向）において、窒素の濃度が変化する。例えば、中間領域２０Ｍにおける窒素の濃度のプロファイルが制御される。例えば、メモリセルにおける電荷保持特性と消去特性とを適正化できる。半導体層２０がシリサイド（メタルシリサイド）を含む場合、中間領域２０Ｍは、半導体層２０から電荷蓄積層２０Ｎへのシリサイド（メタルシリサイド）の拡散を抑制する。例えば、中間領域２０Ｍは、酸素及び炭素を含んでもよい。中間領域２０がシリコン窒化物を含む場合、例えば、シリコン窒化物起因でのトラップ準位が形成されるため、シリサイドが拡散することが抑制し易くなる。
実施形態において、ゲート電極層ＷＬは、例えば、タングステン、ニッケル及び銅の少なくとも１つを含む。
本実施形態に係る不揮発性半導体記憶装置の製造方法の例について説明する。
図２（ａ）〜図２（ｆ）は、第１の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図２（ａ）に示すように、基板１０の主面１０ｓの上に、ゲート電極層ＷＬとなる膜ＷＬｆと、層間絶縁層４１と、を交互に積層する。これにより、積層母体ＭＬｆが形成される。例えば、積層母体ＭＬｆにおいて、最上層は膜ＷＬｆでもよい。
ゲート電極層ＷＬとなる膜ＷＬｆは、例えば、ＣＶＤ（Chemical Vapor Deposition）法により、約２０００Ｐａ以下で六フッ化タングステンを用いて形成される。圧力は、例えば、約２０００Ｐａ以下である。層間絶縁層４１は、例えば、ＣＶＤ法により、オルトケイ酸テトラエチルを用いて形成される。温度は、例えば、３００℃以上７００℃以下であり、圧力は例えば、約２０００Ｐａ以下である。
図２（ｂ）に示すように、積層母体ＭＬｆに孔ＭＨ（例えばメモリホール）を形成し、さらに、孔ＭＨを介して膜ＷＬｆの一部を除去する。この孔ＭＨの形成には、例えば、マスク（図示しない）を用いたＲＩＥ（Reactive Ion Etching）などの異方性エッチングを行うことにより孔ＭＨが形成される。マスクとして、例えばポリシリコン層が用いられる。
孔ＭＨを介して膜ＷＬｆの一部を除去（エッチング）する際には、エッチング液として、例えばアンモニアなどのアルカリエッチング液が用いられる。これにより、膜ＷＬｆを選択的にエッチングすることができる。孔ＭＨ内において、膜ＷＬｆの側面は後退する。これにより、ゲート電極層ＷＬ及び層間絶縁層４１が形成され、積層体ＭＬが形成される。例えば、第１ゲート電極層ＷＬ１の第１側面ＷＬｓ１及び第２ゲート電極層ＷＬ２の第２側面ＷＬｓ２が、後退している。孔ＭＨ内において、膜ＷＬｆが除去された場所に空間ＳＰが形成される。積層母体ＭＬｆの最上層に膜ＷＬｆが形成された場合は、このエッチング処理によって最上層の膜ＷＬｆは、除去される。
図２（ｃ）に示すように、孔ＭＨの側壁にブロック絶縁層３１を形成し、さらに、半導体膜２０ｆを形成する。このブロック絶縁層３１の形成においては、例えば、孔ＭＨの側壁に、第１ブロック膜３１ａ（例えばシリコン窒化物膜）を形成し、その後、第２ブロック膜３１ｂ（例えばシリコン酸化物膜など）をさらに形成する。これにより、孔ＭＨの側壁にブロック絶縁層３１が形成される。積層体ＭＬの最上層にも、ブロック絶縁層３１の一部が形成されてもよい。
この第１ブロック膜３１ａの形成においては、例えば、ジクロロシラン及びアンモニアを用いたＡＬＤ（Atomic Layer Deposition）により、シリコン窒化物を含む膜を堆積させる。温度は、例えば、３００℃以上８００℃以下であり、圧力は、例えば、約２０００Ｐａ以下である。
第２ブロック膜３１ｂの形成においては、例えば、トリスジメチルアミノシラン及びオゾンを用いたＡＬＤによりシリコン酸化物を含む膜を堆積させる。温度は、例えば、４００℃以上８００℃以下であり、圧力は、例えば、約２０００Ｐａ以下である。
半導体膜２０ｆの形成においては、例えば、シランを用いたＣＶＤによりシリコンを含む膜を堆積させる。温度は、例えば、４００℃以上８００℃以下であり、圧力は、例えば、２０００Ｐａ以下である。半導体膜２０ｆの一部により、空間ＳＰが埋め込まれる。これにより、半導体膜２０ｆが形成される。
図２（ｄ）に示すように、孔ＭＨの残余の空間を介して、半導体膜２０ｆの一部を酸化して、酸化膜２０ｆｏを形成する。酸化においては、例えば、温度５００℃以上１０００℃以下の酸素雰囲気下で、半導体膜２０ｆの一部（部分２０ｆｂ）を酸化する。このとき、半導体膜２０ｆのうちの空間ＳＰ内に設けられた部分２０ｆａは、酸化されない。半導体膜２０ｆのうちの酸化された部分２０ｆｂが、酸化膜２０ｆｏとなる。
図２（ｅ）に示すように、孔ＭＨの残余の空間を介して酸化膜２０ｆｏをエッチングして除去する。例えば、エッチャントとして、フッ酸などが用いられる。酸化膜２０ｆｏが除去されることにより、半導体層２０は、孔ＭＨ内に露出する。ブロック絶縁層３１のうちの層間絶縁層４１の側壁に形成された部分３１ｐが、孔ＭＨ内に露出する。
図２（ｆ）に示すように、孔ＭＨを介して、半導体膜２０ｆの一部（部分２０ｆａの一部）を窒化して、電荷蓄積層２０Ｎを形成する。例えば、孔ＭＨ内にアンモニアガスを注入する。これにより、半導体膜２０ｆの一部が窒化され、窒化された部分が電荷蓄積層２０Ｎとなる。半導体膜２０ｆ（部分２０ｆａ）のうちの残る部分が、半導体層２０（例えば第１半導体層２１及び第２半導体層２２）となる。このとき、半導体層２０と電荷蓄積層２０Ｎとの間に中間領域２０Ｍが形成されてもよい。
この後、孔ＭＨの残余の空間にトンネル絶縁層３３を形成する（図１参照）。トンネル絶縁層３３の形成においては、例えば、トリスジメチルアミノシラン及びオゾンを用いたＡＬＤによりシリコン酸化物を含む層を堆積させる。温度は、例えば、４００℃以上８００℃以下であり、圧力は、例えば、約２０００Ｐａ以下である。これにより、トンネル絶縁層３３が形成される。
さらに、トンネル絶縁層３３の側壁にチャネル層５１を形成する（図１参照）。チャネル層５１の形成においては、例えば、シランを用いたＣＶＤによりシリコンを含む層を堆積される。温度は、例えば、４００℃以上８００℃以下であり、圧力は約２０００Ｐａ以下である。さらに、コア絶縁膜５２を形成する。これにより、孔ＭＨ内にチャネル層５１が形成される。必要に応じて、コア絶縁膜５２を形成する。
以上の工程により、不揮発性半導体記憶装置１０１が製造される。
このように、この製造方法では、第１膜（第１ゲート電極層ＷＬ１となる膜ＷＬｆ）の上に、層間絶縁層４１を形成し、層間絶縁層４１の上に第２膜（第２ゲート電極層ＷＬ２となる膜ＷＬｆ）を形成する（図２（ａ）参照）。これにより、第１膜（第１ゲート電極層ＷＬ１となる膜ＷＬｆ）、層間絶縁層４１、及び、第２膜（第２ゲート電極層ＷＬ２となる膜ＷＬｆ）を含む積層母体ＭＬｆが形成される。
そして、上記の第１膜の側面及び第２膜の側面を後退させて、層間絶縁層４１の上面４１Ｕの一部及び層間絶縁層４１の下面４１Ｌの一部を露出させる（図２（ｂ）参照）。後退させられた第１膜の側面は、第１ゲート電極層ＷＬ１の第１側面ＷＬｓ１となり、後退させられた第２膜の側面は、第２ゲート電極層ＷＬ２の第２側面ＷＬｓ２となる。
後退させられた第１側面ＷＬｓ１、後退させられた第２側面ＷＬｓ２、層間絶縁層４１の上記の上面４１Ｕの一部、層間絶縁層４１の上記の下面４１Ｌの一部、及び、層間絶縁層４１の側面にブロック絶縁層を形成する（図２（ｃ）参照）。
さらに、ブロック絶縁層３１を覆う半導体膜２０ｆを形成する（図２（ｃ）参照）。半導体膜２０ｆは、第１部分２０ｆｐと、第２部分２０ｆｑと、第３部分２０ｆｒと、を含む（図２（ｃ）参照）。第１部分２０ｆｐは、第１ゲート電極層ＷＬ１から第２ゲート電極層ＷＬ２に向かう方向（Ｚ方向）と交差する第２方向（例えばＸ方向など）において、第１ゲート電極層ＷＬ１と重なる（図２（ｃ）参照）。第２部分２０ｆｑは、第２方向において第２ゲート電極層ＷＬ２と重なる（図２（ｃ）参照）。第３部分２０ｆｒは、第２方向において層間絶縁層４１と重なる（図２（ｃ）参照）。
この後、上述のように、半導体膜２０ｆの一部を酸化してその部分（第３部分２０ｆｒ）を除去する（図２（ｄ）参照）。すなわち、第３部分２０ｆｒを除去して、ブロック絶縁層３１の一部を露出させる（図２（ｅ）参照）。
さらに、第１部分２０ｆｐ（第１半導体層２１）の一部、及び、第２部分２０ｆｑ（第２半導体層２２）の一部を窒化して、第１部分２０ｆｐの一部から第１電荷蓄積層２１Ｎを形成し、第２部分２０ｆｑの一部から第２電荷蓄積層２２Ｎを形成する（図２（ｆ）参照）。
そして、第１電荷蓄積層２１Ｎ、第２電荷蓄積層２２Ｎ、及び、露出されたブロック絶縁層３１の一部に、トンネル絶縁層３３を形成する（図１参照）。トンネル絶縁層３３の一部にチャネル層５１を形成する（図１参照）。これにより、本実施形態に係る不揮発性半導体記憶装置が製造される。
本実施形態においては、半導体膜２０ｆの一部を窒化することにより、電荷蓄積層２０Ｎが形成される。半導体膜２０ｆのうちの残った部分が、半導体層２０となる。例えば、半導体膜２０ｆと電荷蓄積層２０Ｎとの間には、中間領域２０Ｍが形成されてもよい。
上記の製造方法において、ゲート電極層ＷＬとなる膜ＷＬｆをエッチングして後退させることにより、複数の空間ＳＰが形成される（図２（ｂ）参照）。空間ＳＰの内壁にブロック絶縁層３１を形成した後、空間ＳＰのそれぞれに電荷蓄積部ＣＳが形成される。これにより、例えば、第１電荷蓄積部ＣＳ１と第２電荷蓄積部ＣＳ２とは、Ｚ方向に離れて形成される。さらに、第１電荷蓄積部ＣＳ１と第２電荷蓄積部との間にもブロック絶縁層３１を形成することができる。
上記の製造方法により、信頼性を向上できる不揮発性半導体記憶装置の製造方法が提供できる。
本実施形態に係る不揮発性半導体記憶装置１０１の別の製造方法の例について説明する。この方法では、半導体層２０の一部に金属層を形成して、半導体層２０のこの一部をシリサイド化する。
図３（ａ）及び図３（ｂ）は、第１の実施形態に係る不揮発性半導体記憶装置の別の製造方法を例示する工程順模式的断面図である。
本例においては、上述した製造方法と同様に、図２（ａ）〜（ｅ）に示す工程を実施する。すなわち、図２（ｄ）に例示した酸化膜２０ｆｏをエッチングして除去し、半導体層２０の一部と、ブロック絶縁層３１の一部と、を孔ＭＨ内に露出させる。
その後、図３（ａ）に示すように、孔ＭＨ内に金属層３７を形成する。金属層３７の一部は、半導体膜２０ｆの部分２０ｆａに接する。例えば、金属層３７の形成において、ＣＶＤを用いてニッケル、コバルト、ルテニウム及びチタンの少なくとも１つを含む材料を堆積させる。例えば、窒素雰囲気化でアニール処理を行う。これにより、半導体層２０はシリサイド化される。
図３（ｂ）に示すように、エッチングによって金属層３７を除去する。これにより、半導体膜２０ｆの部分２０ｆａは孔ＭＨ内に露出する。さらに、孔ＭＨを介して、半導体膜２０ｆの部分２０ｆａの一部を窒化する。半導体膜２０ｆのうちの窒化された部分が、電荷蓄積層２０Ｎとなる。半導体膜２０ｆの部分２０ｆａの残りの部分が、半導体層２０となる。このようにして、シリサイド化された部分を含む半導体層２０が形成される。
この後、既に説明したのと同様に、孔ＭＨ内にトンネル絶縁層３３を形成し、トンネル絶縁層３３の側壁にチャネル層５１を形成する。必要に応じて、孔ＭＨ内にコア絶縁膜５２が形成される（図１参照）。
以上の工程により、実施形態に係る不揮発性半導体記憶装置１０１が製造される。
本例において、半導体層２０の少なくとも一部はシリサイド化されている。これにより、例えば、半導体層２０とトンネル絶縁層３３との仕事関数の差が大きくなる。これにより、電荷蓄積部ＣＳ（半導体層２０及び電荷蓄積層２０Ｎ）とトンネル絶縁層３３との間のバリアハイトが増加する。これにより、電荷保持特性が向上する。不揮発性半導体記憶装置の信頼性が向上する。
図４（ａ）及び図４（ｂ）は、第１の実施形態に係る別の不揮発性半導体記憶装置を例示する模式的断面図である。
図４（ａ）に示す不揮発性半導体記憶装置１０１ａのように、電荷蓄積部ＣＳに、酸化領域２０ｏｘが設けられてもよい。酸化領域２０ｏｘは、半導体層２０の一部と電荷蓄積層２０Ｎの一部との間に設けられている。酸化領域２０ｏｘは、例えば、図２（ｄ）に示す工程において、半導体層２０となる部分の一部が酸化されることで形成される。
図４（ｂ）に示す不揮発性半導体記憶装置１０１ｂのように、第１ブロック膜３１ａとトンネル絶縁層３３との間の少なくとも一部の領域において、第２ブロック膜３１ｂが設けられていなくても良い。この例においても、第１ブロック膜３１ａと電荷蓄積部ＣＳとの間に第２ブロック膜３１ｂが設けられる。このような構成は、例えば、図２（ｅ）に示す工程において、第２ブロック膜３１ｂの一部を絶縁膜３６と共にエッチングして除去することで形成される。
不揮発性半導体記憶装置１０１ａ及び１０１ｂにおいても、高い保持特性が得られ、高い信頼性が得られる。
（第２の実施形態）
第２の実施形態においては、不揮発性半導体記憶装置の製造方法が、第１の実施形態とは異なる。第２の実施形態においては、例えば、犠牲層と絶縁層とが交互に積層され、その後に犠牲層が除去され、その空間に導電材料が埋め込まれて導電層（ゲート電極層ＷＬ）が形成される。以下の製造方法は、例えば、リプレイス法である。
図５（ａ）〜図５（ｆ）は、第２の本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程順模式的断面図である。
図５（ａ）に示すように、複数の層間絶縁層４１及び複数の膜７１を交互に積層させることにより積層母体ＭＬｆを形成し、積層母体ＭＬｆに孔ＭＨを形成し、孔ＭＨを介して膜７１の一部を除去して、膜７１の側面を後退させる。
すなわち、まず、第１膜（膜７１の１つ）の上に、層間絶縁層４１を形成し、層間絶縁層４１の上に、第２膜（膜７１の別の１つ）を形成する。これにより、積層母体ＭＬｆが形成される。膜７１は、例えば犠牲層である。膜７１は、例えばシリコン窒化物を含む。層間絶縁層４１は、例えば、シリコン酸化物を含む。
積層母体ＭＬｆに形成された孔ＭＨを介しての膜７１の一部の除去においては、例えば、孔ＭＨ内にフッ酸などのエッチング液が用いられる。これにより、孔ＭＨ内において第１膜７１の側面が後退する。このように、第１膜（膜７１の１つ）の第１側面ＷＬｓ１、及び、第２膜（膜７１の別の１つ）の第２側面ＷＬｓ２を後退させる。層間絶縁層４１の上面４１Ｕの一部、及び、層間絶縁層４１の下面４１Ｌの一部が露出する。孔ＭＨ内において、膜７１がエッチングされることにより空間ＳＰが形成される。
図５（ｂ）に示すように、孔ＭＨの側壁にブロック絶縁層３１を形成し、さらに、半導体膜２０ｆを形成する。
ブロック絶縁層３１は、後退させられた第１側面ＷＬｓ１、後退させられた第２側面ＷＬｓ２、上記の上面４１Ｕの上記の一部、上記の下面４１Ｌの上記の一部、及び、層間絶縁層４１の側面に形成される。例えば、孔ＭＨの側壁に第１ブロック膜３１ａを形成し、さらに第２ブロック膜３１ｂを形成する。第１ブロック膜３１ａは、例えば、アルミニウム酸化物、ハフニウム酸化物、ランタン酸化物及びジルコニア酸化物の少なくとも１つを含む。第２ブロック膜３１ｂは、例えば、シリコン酸化物を含む。
半導体膜２０ｆは、例えば、ブロック絶縁層３１を覆うように形成される。空間ＳＰは、半導体膜２０ｆの一部により埋め込まれる。この半導体膜２０ｆは、既に説明したのと同様に、第１部分２０ｆｐと、第２部分２０ｆｑと、第３部分２０ｆｒと、を含む。第１部分２０ｆｐは、上記の第１膜（膜７１の１つ）から上記の第２膜（膜７１の別の１つ）に向かう方向と交差する第２方向において、第１膜と重なる。第２部分２０ｆｑは、この第２方向において、第２膜と重なる。第３部分２０ｆｒは、この第２方向において、層間絶縁層４１と重なる。
この後、半導体膜２０ｆの上記の第３部分２０ｆｒを除去して、ブロック絶縁層３１の一部を露出させる。この工程では、以下の処理が行われる。
図５（ｃ）に示すように、孔ＭＨを介して、半導体膜２０ｆの一部（部分２０ｆｂ）を酸化する。半導体膜２０ｆの空間ＳＰ内に設けられた部分２０ｆａは、酸化されない。一方、半導体膜２０ｆの酸化された部分２０ｆｂが、酸化膜２０ｆｏとなる。そして、孔ＭＨを介して酸化膜２０ｆｏをエッチングする。エッチングにおいては、例えば、フッ酸を含むエッチング液が用いられる。これにより、酸化膜２０ｆｏが除去される。酸化膜２０ｆｏが除去されることにより、半導体膜２０ｆの部分２０ｆａ（第１部分２０ｆｐ及び第２部分２０ｆｑ）が、孔ＭＨ内に露出する。ブロック絶縁層３１の内の層間絶縁層４１の側壁に形成された部分３１ｐが、孔ＭＨ内に露出する。
図５（ｄ）に示すように、半導体膜２０ｆの第１部分２０ｆｐの一部、及び、第２部分２０ｆｑの一部を窒化して、電荷蓄積層２０Ｎを形成する。すなわち、第１部分２０ｆｐの上記の一部から、第１電荷蓄積層２１Ｎを形成し、第２部分２０ｆｑの上記の一部から、第２電荷蓄積層２２Ｎを形成する。この処理では、例えば、孔ＭＨを介して、半導体膜２０ｆの部分２０ｆａの一部を窒化する。半導体膜２０ｆの部分２０ｆａの窒化された部分が、電荷蓄積層２０Ｎとなる。半導体膜２０ｆの部分２０ｆａのうちの残った部分が、複数の半導体層２０（例えば第１半導体層２１、第２半導体層２２）となる。このとき、半導体層２０と電荷蓄積層２０Ｎとの間に中間領域２０Ｍが形成されてもよい。
図５（ｅ）に示すように、第１電荷蓄積層２１Ｎ、第２電荷蓄積層２２Ｎ、及び、露出されたブロック絶縁層３１の部分３１ｐに、トンネル絶縁層３３を形成する。さらに、トンネル絶縁層３３の一部にチャネル層５１を形成する。さらに、必要に応じて、コア絶縁膜５２を形成する。
図５（ｆ）に示すように、積層母体ＭＬｆ（上記の第１膜、層間絶縁層４１及び上記の第２膜）をＺ方向に貫通するスリットＳＴを形成する。例えば、スリットＳＴはＺ方向及びＹ方向に広がる。そして、スリットＳＴ内において、膜７１（上記の第１膜及び第２膜）を除去する。この処理では、例えば、スリットＳＴにフッ酸などのエッチング液を注入する。これにより、膜７１が除去される。
膜７１が除去されて形成された空間に導電材料を埋め込んで、ゲート電極層ＷＬを形成する。すなわち、第１膜（膜７１の１つ）が除去されて残った空間に第１ゲート電極層ＷＬ１を形成し、第２膜（膜７１の別の１つ）が除去されて残った空間に第２ゲート電極層ＷＬ２を形成する。ゲート電極層ＷＬは、例えば、タングステンを含む材料を用いて形成される。ゲート電極層ＷＬは、例えば、不純物を含むポリシリコンを用いて形成されてもよい。
以上の工程により、不揮発性半導体記憶装置１０１（図１参照）と同様の不揮発性半導体記憶装置が製造される。
第２の実施形態によれば、信頼性を向上できる不揮発性半導体記憶装置の製造方法が提供できる。
上記の製造方法において、例えば上述した図５（ｂ）に示す工程において、ブロック絶縁層３１の形成を省略してもよい。この場合、例えば、図５（ｆ）に示す工程において、ブロック絶縁層３１を、膜７１が除去された空間を介して形成してもよい。この場合、ブロック絶縁層３１は、ゲート電極層ＷＬと半導体層２０との間に設けられる。
以下、実施形態に係る不揮発性半導体記憶装置におけるチャネル層５１の構成の例について説明する。
図６（ａ）及び図６（ｂ）は、実施形態に係る不揮発性半導体記憶装置を例示する模式図である。
図６（ａ）は、斜視図である。図６（ｂ）は、図６（ａ）に示すＡ１‐Ａ２線の断面図である。
図６（ａ）に示すように、不揮発性半導体記憶装置１０３において、チャネル層５１は、積層体ＭＬ内をＺ方向に延びる管状である。管状のチャネル層５１の中に、コア絶縁膜５２が設けられている。コア絶縁膜５２は、Ｚ方向に延びる略円柱状である。チャネル層５１は、積層体ＭＬとコア絶縁膜５２との間に設けられる。ブロック絶縁層３１は、積層体ＭＬとチャネル層５１との間に設けられる。トンネル絶縁層３３は、ブロック絶縁層３１とチャネル層５１との間に設けられる。
図６（ｂ）に示すように、ゲート電極層ＷＬとチャネル層５１との間において、ブロック絶縁層３１とトンネル絶縁層３３との間に電荷蓄積部ＣＳが設けられる。
図７は、実施形態に係る別の不揮発性半導体記憶装置を例示する模式的断面図である。 図７に示す不揮発性半導体記憶装置１０４においては、積層体ＭＬ内をＺ方向に延びる導電部ＬＩが設けられる。例えば、導電部ＬＩは、Ｚ方向及びＹ方向に広がる。導電部ＬＩと積層体ＭＬとの間に、絶縁膜８１が設けられる。その他の構成は、不揮発性半導体記憶装置１０１と同様である。不揮発性半導体記憶装置１０４は、例えば、図５（ａ）〜図５（ｆ）に関して説明した方法（リプレイス法）により作製されても良い。例えば、図５（ａ）〜図５（ｆ）に示す工程を実施する。すなわち、図５（ｆ）に例示したように、スリットＳＴを介して膜７１を除去し、除去して形成された後の空間に導電材料を埋め込んでゲート電極層ＷＬを形成する。この後、このスリットＳＴの側壁に絶縁膜８１を形成する。さらに、スリットＳＴの残余の空間に導電材料を埋め込んで導電部ＬＩを形成する。これにより、不揮発性半導体記憶装置１０４が製造される。
図８は、実施形態に係る別の不揮発性半導体記憶装置を例示する模式的斜視図である。 図８に示すように、不揮発性半導体記憶装置２０１において、基板１０（半導体基板）が設けられている。基板１０上に、交互に積層された複数のゲート電極層ＷＬと複数の層間絶縁層４１とを含む積層体ＭＬが設けられる。
積層体ＭＬ内をＺ方向に延びるピラーＰＬが設けられる。ピラーＰＬは、例えば、チャネル層５１及びコア絶縁膜５２を含む。ピラーＰＬと積層体ＭＬとの間には、ブロック絶縁層３１、半導体層４０、電荷蓄積層２０Ｎ及びトンネル絶縁層３３が設けられる（図８では図示しない）。
積層体ＭＬ上には、例えばＸ方向に延びるビット線ＢＬが設けられる。ピラーＰＬとビット線ＢＬとの間にはコンタクトプラグ２３が設けられる。ピラーＰＬはコンタクトプラグ２３と電気的に接続される。コンタクトプラグ２３はビット線ＢＬと電気的に接続される。すなわち、ピラーＰＬは、コンタクトプラグ２３を介してビット線ＢＬと電気的に接続される。不揮発性半導体記憶装置２０１においても、信頼性を向上できる。
図９は、実施形態に係る別の不揮発性半導体記憶装置を例示する模式的斜視図である。
この例においては、積層体ＭＬの側面にメモリセルが設けられる。
図９に示すように、不揮発性半導体記憶装置２０２においては、基板１０上に積層体ＭＬが設けられる。ゲート電極層ＷＬの側面は、層間絶縁層４１の側面から後退している。これらの側面は、Ｘ−Ｙ平面と交差する面である。積層体ＭＬの側面にチャネル層５１が設けられる。積層体ＭＬとチャネル層５１との間にトンネル絶縁層３３が設けられる。ゲート電極層ＷＬとトンネル絶縁層３３との間に電荷蓄積部ＣＳが設けられる。ゲート電極層ＷＬと電荷蓄積部ＣＳとの間、層間絶縁層４１と電荷蓄積部ＣＳとの間、及び、層間絶縁層４１とトンネル絶縁層３３との間に、ブロック絶縁層３１が設けられる。
電荷蓄積部ＣＳは、半導体層２０及び電荷蓄積層２０Ｎを含む。電荷蓄積層２０Ｎは、半導体層２０とトンネル絶縁層３３との間に設けられる。この例においては、コア絶縁膜５２は設けられていない。不揮発性半導体記憶装置２０２においても、信頼性を向上できる。
なお、本願明細書において、「垂直」及び「平行」は、厳密な垂直及び厳密な平行だけではなく、例えば製造工程におけるばらつきなどを含むものであり、実質的に垂直及び実質的に平行であれば良い。
以上、具体例を参照しつつ、本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、不揮発性半導体記憶装置に含まれるゲート電極層、層間絶縁層、チャネル層、トンネル絶縁層、電荷蓄積部及びブロック絶縁層などの各要素の具体的な構成に関しては、当業者が公知の範囲から適宜選択することにより本発明を同様に実施し、同様の効果を得ることができる限り、本発明の範囲に包含される。
また、各具体例のいずれか２つ以上の要素を技術的に可能な範囲で組み合わせたものも、本発明の要旨を包含する限り本発明の範囲に含まれる。
その他、本発明の実施の形態として上述した不揮発性半導体記憶装置を基にして、当業者が適宜設計変更して実施し得る全ての不揮発性半導体記憶装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０：基板 １０Ｍ：中間層 １０ｓ：主面 ２０：半導体層 ２０Ｍ：中間領域 ２０Ｎ：電荷蓄積層 ２０ｆ：半導体膜 ２０ｆａ、２０ｆｂ：部分 ２０ｆｏ：酸化膜 ２０ｆｐ：第１部分 ２０ｆｑ：第２部分 ２０ｆｒ：第３部分 ２０ｏｘ：酸化領域 ２１：第１半導体層 ２１Ｎ：第１電荷蓄積層 ２２：第２半導体層 ２２Ｎ：第２電荷蓄積層 ２３：コンタクトプラグ ３１：ブロック絶縁層 ３１ａ：第１ブロック膜 ３１ｂ：第２ブロック膜 ３１ｐ：部分 ３３：トンネル絶縁層 ３６：絶縁膜 ３７：金属層 ４０：半導体層 ４１：層間絶縁層 ４１Ｌ：下面 ４１Ｕ：上面 ５１：チャネル層 ５２：コア絶縁膜 ７１：膜 ８１：絶縁膜 １０１、１０１ａ、１０１ｂ、１０３、１０４、２０１、２０２：不揮発性半導体記憶装置 ＢＬ：ビット線 ＣＳ：電荷蓄積部 ＣＳ１：第１電荷蓄積部 ＣＳ２：第２電荷蓄積部 ＩＬ１：第１層間絶縁層 ＩＬ２：第２層間絶縁層 ＩＬ３：第３層間絶縁層 ＬＩ：導電部 ＭＨ：孔 ＭＬ：積層体 ＭＬｆ：積層母体 ＰＬ：ピラー ＳＰ：空間 ＳＴ：スリット ＷＬ：ゲート電極層 ＷＬ１：第１ゲート電極層 ＷＬ２：第２ゲート電極層 ＷＬｆ：膜 ＷＬｓ１：第１側面 ＷＬｓ２：第２側面

Claims (10)

  1. 第１ゲート電極層と、
    第１方向において前記第１ゲート電極層と離れた第２ゲート電極層と、
    前記第１ゲート電極層と前記第２ゲート電極層との間に設けられた層間絶縁層と、
    前記第１ゲート電極層、前記第２ゲート電極層及び前記層間絶縁層と前記第１方向と交差する第２方向において離れたチャネル層と、
    前記第１ゲート電極層と前記チャネル層との間、及び、前記第２ゲート電極層と前記チャネル層との間に設けられたトンネル絶縁層と、
    前記第１ゲート電極層と前記トンネル絶縁層との間に設けられ第１半導体層を含む第１電荷蓄積部と、
    前記第２ゲート電極層と前記トンネル絶縁層との間に設けられ第２半導体層を含む第２電荷蓄積部と、
    層間絶縁膜と前記トンネル絶縁層との間、前記第１ゲート電極層と前記第１電荷蓄積部との間、前記層間絶縁層と前記第１電荷蓄積部との間、前記層間絶縁層と前記第２電荷蓄積部との間、及び、前記第２ゲート電極層と前記第２電荷蓄積部との間に設けられたブロック絶縁層と、
    を備え、
    前記第１電荷蓄積部は前記第１半導体層と前記トンネル絶縁層との間に設けられた第１電荷蓄積層をさらに含み、
    前記第２電荷蓄積部は前記第２半導体層と前記トンネル絶縁層との間に設けられた第２電荷蓄積層をさらに含み、
    前記第１電荷蓄積層及び前記第２電荷蓄積層は、シリコン窒化物を含み、
    前記第１半導体層と前記第１電荷蓄積層との間及び前記第２半導体層と前記第２電荷蓄積層との間に窒素濃度が変化する領域がある不揮発性半導体記憶装置。
  2. 半導体基板をさらに備え、
    前記第１ゲート電極層、前記層間絶縁層、前記第２ゲート電極層、前記チャネル層、トンネル層、前記第１電荷蓄積部、前記第２電荷蓄積部及び前記ブロック絶縁層は前記半導体基板上に設けられ、前記半導体基板の主面は前記第１方向と交差する請求項１記載の不揮発性半導体記憶装置。
  3. 前記ブロック絶縁層は、前記層間絶縁層と前記トンネル絶縁層との間の部分、前記第１ゲート電極層と前記第１電荷蓄積部との間の部分、前記層間絶縁層と前記第１電荷蓄積部との間の部分、前記層間絶縁層と前記第２電荷蓄積部との間の部分、及び、前記第２ゲート電極層と前記第２電荷蓄積部との間の部分が一体に設けられた請求項１または２記載の不揮発性半導体記憶装置。
  4. 前記ブロック絶縁層は、第１ブロック膜及び第２ブロック膜を含み、
    前記第１ブロック膜は、前記第１ゲート電極層と前記第１電荷蓄積部との間、前記層間絶縁層と前記第１電荷蓄積部との間、前記層間絶縁層と前記第２電荷蓄積部との間、及び、前記第２ゲート電極層と前記第２電荷蓄積部との間に設けられ、
    前記第２ブロック膜は、前記第１ブロック膜と前記第１電荷蓄積部との間、及び、前記第１ブロック膜と前記第２電荷蓄積部との間に設けられた請求項１〜３のいずれか１つに記載の不揮発性半導体記憶装置。
  5. 前記第１ブロック膜は、アルミニウム酸化物、ハフニウム酸化物、ランタン酸化物及びジルコニア酸化物からなる群より選択された少なくとも１つを含み、
    前記第２ブロック膜は、シリコン酸化物を含む請求項４記載の不揮発性半導体記憶装置。
  6. 前記ブロック絶縁層の一部は前記第１電荷蓄積層の少なくとも一部と前記第１方向において並ぶ請求項１〜５のいずれか１つに記載の不揮発性半導体記憶装置。
  7. 第１膜の上に層間絶縁層を形成し、前記層間絶縁層の上に第２膜を形成する工程と、
    前記第１膜の第１側面及び前記第２膜の第２側面を後退させて、前記層間絶縁層の上面の一部及び前記層間絶縁層の下面の一部を露出させる工程と、
    前記後退させられた前記第１側面、前記後退させられた前記第２側面、前記上面の前記一部、前記下面の前記一部、及び、前記層間絶縁層の側面にブロック絶縁層を形成する工程と、
    前記ブロック絶縁層を覆う半導体膜を形成する工程であって、前記半導体膜は、前記第１膜から前記第２膜に向かう方向と交差する第２方向において前記第１膜と重なる第１部分と、前記第２方向において前記第２膜と重なる第２部分と、前記第２方向において前記層間絶縁層と重なる第３部分と、を含む、前記半導体膜を形成する前記工程と、
    前記第３部分を除去して前記ブロック絶縁層の一部を露出させる工程と、
    前記第３部分を除去した後、前記第１部分の一部及び前記第２部分の一部を窒化して前記第１部分の前記一部から第１電荷蓄積層を形成し前記第２部分の前記一部から第２電荷蓄積層を形成する工程と、
    前記第１電荷蓄積層、前記第２電荷蓄積層、及び、前記露出された前記ブロック絶縁層の前記一部に、トンネル絶縁層を形成する工程と、
    前記トンネル絶縁層の一部にチャネル層を形成する工程と、
    を備えた、不揮発性半導体記憶装置の製造方法。
  8. 前記第１膜の上に前記層間絶縁層を形成し、前記層間絶縁層の上に前記第２膜を形成する前記工程の後であって、前記層間絶縁層の上面の前記一部及び前記層間絶縁層の下面の前記一部を露出させる前記工程の前に、前記第１膜、前記層間絶縁層及び前記第２膜を貫通するホールを形成する工程をさらに備え、
    前記層間絶縁層の上面の前記一部及び前記層間絶縁層の下面の前記一部を露出させる前記工程は、メモリホール内において前記第１膜及び前記第２膜をエッチングする工程を含む、請求項７記載の不揮発性半導体記憶装置の製造方法。
  9. 前記第１膜、前記層間絶縁層及び前記第２膜を貫通するスリットを形成する工程と、
    前記スリット内において前記第１膜及び前記第２膜を除去する工程と、
    前記第１膜が除去された空間に第１ゲート電極層を形成し、前記第２膜が除去された空間に第２ゲート電極層を形成する工程と、
    をさらに備えた請求項７または８に記載の不揮発性半導体記憶装置の製造方法。
  10. 前記ブロック絶縁層を形成する工程は、
    アルミニウム酸化物、ハフニウム酸化物、ランタン酸化物及びジルコニア酸化物からなる群より選択された少なくとも１つを含む第１ブロック膜を形成する工程と、
    シリコン酸化物を含む第２ブロック膜を形成する工程と、
    を含む請求項７〜９のいずれか１つに記載の不揮発性半導体記憶装置の製造方法。
JP2016048816A 2016-03-11 2016-03-11 不揮発性半導体記憶装置及びその製造方法 Active JP6613177B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2016048816A JP6613177B2 (ja) 2016-03-11 2016-03-11 不揮発性半導体記憶装置及びその製造方法
US15/454,618 US10283646B2 (en) 2016-03-11 2017-03-09 Nonvolatile semiconductor memory device and method for manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2016048816A JP6613177B2 (ja) 2016-03-11 2016-03-11 不揮発性半導体記憶装置及びその製造方法

Publications (2)

Publication Number Publication Date
JP2017163110A JP2017163110A (ja) 2017-09-14
JP6613177B2 true JP6613177B2 (ja) 2019-11-27

Family

ID=59787139

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016048816A Active JP6613177B2 (ja) 2016-03-11 2016-03-11 不揮発性半導体記憶装置及びその製造方法

Country Status (2)

Country Link
US (1) US10283646B2 (ja)
JP (1) JP6613177B2 (ja)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102505240B1 (ko) 2017-11-09 2023-03-06 삼성전자주식회사 3차원 반도체 메모리 장치
JP2019153626A (ja) * 2018-03-01 2019-09-12 東芝メモリ株式会社 半導体記憶装置
JP2019169577A (ja) * 2018-03-23 2019-10-03 東芝メモリ株式会社 半導体記憶装置
JP2020035926A (ja) * 2018-08-30 2020-03-05 キオクシア株式会社 半導体記憶装置
JP2020150227A (ja) 2019-03-15 2020-09-17 キオクシア株式会社 半導体装置およびその製造方法
KR20200144184A (ko) * 2019-06-17 2020-12-29 삼성전자주식회사 정보 저장 패턴을 포함하는 반도체 소자
KR20210031022A (ko) 2019-09-10 2021-03-19 삼성전자주식회사 3차원 반도체 메모리 장치

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI416738B (zh) * 2006-03-21 2013-11-21 Semiconductor Energy Lab 非揮發性半導體記憶體裝置
JP5210675B2 (ja) * 2008-03-19 2013-06-12 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP5317664B2 (ja) 2008-12-17 2013-10-16 株式会社東芝 不揮発性半導体記憶装置の製造方法
JP2013534058A (ja) * 2010-06-30 2013-08-29 サンディスク テクノロジィース インコーポレイテッド 超高密度垂直ｎａｎｄメモリデバイスおよびそれを作る方法
US8928061B2 (en) * 2010-06-30 2015-01-06 SanDisk Technologies, Inc. Three dimensional NAND device with silicide containing floating gates
KR101699515B1 (ko) * 2010-09-01 2017-02-14 삼성전자주식회사 3차원 반도체 장치 및 그 제조 방법
JP2012119445A (ja) 2010-11-30 2012-06-21 Toshiba Corp 半導体記憶装置および半導体記憶装置の製造方法
KR101206508B1 (ko) * 2011-03-07 2012-11-29 에스케이하이닉스 주식회사 3차원 구조를 갖는 비휘발성 메모리 장치 제조방법
JP2013110193A (ja) 2011-11-18 2013-06-06 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
JP5651630B2 (ja) 2012-03-22 2015-01-14 株式会社東芝 不揮発性半導体記憶装置
JP5808708B2 (ja) 2012-04-10 2015-11-10 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
US8946807B2 (en) * 2013-01-24 2015-02-03 Micron Technology, Inc. 3D memory
US9524779B2 (en) * 2014-06-24 2016-12-20 Sandisk Technologies Llc Three dimensional vertical NAND device with floating gates
US9379124B2 (en) * 2014-06-25 2016-06-28 Sandisk Technologies Inc. Vertical floating gate NAND with selectively deposited ALD metal films
KR102461082B1 (ko) * 2015-09-22 2022-11-02 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Also Published As

Publication number Publication date
US20170263780A1 (en) 2017-09-14
JP2017163110A (ja) 2017-09-14
US10283646B2 (en) 2019-05-07

Similar Documents

Publication Publication Date Title
JP6613177B2 (ja) 不揮発性半導体記憶装置及びその製造方法
US9754954B2 (en) Non-volatile memory device
JP6901972B2 (ja) 半導体装置及びその製造方法
US9240416B2 (en) Semiconductor memory device
CN108630704A (zh) 具有分层的导体的三维存储装置
US20100155818A1 (en) Vertical channel type nonvolatile memory device and method for fabricating the same
US11195843B2 (en) Non-volatile memory device having a floating gate type memory cell
US20130221423A1 (en) Nonvolatile semiconductor memory device and method for manufacturing same
TWI647792B (zh) Semiconductor memory device
US10290595B2 (en) Three-dimensional semiconductor memory device and method for manufacturing the same
KR20120083199A (ko) 반도체 기억 장치의 제조 방법
KR101949375B1 (ko) 비휘발성 메모리 장치의 제조 방법
US9627400B2 (en) Nonvolatile semiconductor memory device and method for manufacturing same
US9324729B2 (en) Non-volatile memory device having a multilayer block insulating film to suppress gate leakage current
CN106057812B (zh) 自对准分裂栅极闪速存储器
US9006089B2 (en) Nonvolatile memory device and method for fabricating the same
JP2019067825A (ja) 半導体装置
JP6976190B2 (ja) 記憶装置
JP2015095650A (ja) 不揮発性半導体記憶装置
US20150371997A1 (en) Non-volatile memory device
JP2019169554A (ja) 記憶装置
JP2013175605A (ja) 不揮発性半導体記憶装置の製造方法および不揮発性半導体記憶装置
JP5319092B2 (ja) 半導体装置およびその製造方法
US20230075852A1 (en) Semiconductor storage device and manufacturing method thereof
JP2021034591A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20170620

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180205

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A712

Effective date: 20180905

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20181022

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20181025

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181219

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190401

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190529

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191002

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191101

R150 Certificate of patent or registration of utility model

Ref document number: 6613177

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150