CN108630704A - 具有分层的导体的三维存储装置 - Google Patents

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Abstract

本发明公开了一种集成电路，包括多层堆栈以及在所述多层堆栈中延伸的多个分层的导体，且所述多个分层的导体延伸至位于所述多层堆栈之下的导体层中。所述分层的导体具有与基板中的所述导电层进行欧姆电性接触的底部导体层、位于所述底部导体层之上且在对应的沟道的侧壁的一部分加衬垫的中间导电界面层、及位于所述顶部导电界面层之上的顶部导体层。

Description

具有分层的导体的三维存储装置
技术领域
本发明属于高密度存储领域，涉及一种具有分层的导体的三维(three-dimensional，3D)存储装置。
背景技术
现有技术中针对提高存储容量，开发了各种结构，主要是基于堆栈多层存储单元实现更大储存器容量的思路。最近几年研究人员开发出的各种结构，诸如3D堆叠式结构闪存(Bit Cost Scalable，BiCS)、太比特(1012比特)单元阵列晶体管(Terabit Cell ArrayTransistor，TCAT)以及3D垂直闪存(Vertical NAND，V-NAND)等，对于这些结构类型及其他包括被绝缘层(或被动层)分隔开的有源层的堆栈的复杂结构，将用于连接各层的导体形成于所述堆栈深处并在所述堆栈之上设有与周边电路连接的上部层或图案化金属层通常是有用的。当这些导体需要低电阻或高电流容量时，可利用填充穿过所述堆栈而切割出的细长沟道来形成，而不是在圆柱形的通孔或大致圆柱形的通孔中形成柱形状层间导体。
然而，这些被导体填充的沟道一般难以形成。一旦在多层的堆栈中形成高长宽比的沟道，就必须以导体来填充这样的沟道，而填充这些沟道会对堆栈结构产生应力。当沟道深度达到并超过1微米并具有10或大于10的长宽比时，所述应力可能导致沟道及位于沟道附近的装置发生形变，那么在形成多个平行的此类型导体时会产生严重问题。
随着密度储存器容量的增大，以上结构将需要更多个层级的存储单元，这就需要在存储器的制造工艺中，形成更深、更高长宽比的沟道。而所述沟道及位于各沟道之间的装置的形变使得将堆栈中的导电线连接至后段工艺(backend of line，BEOL)路由的过程面临较大的挑战。图1为三维(3D)NAND非易失性存储装置的结构示意图，用于说明三维存储装置中的形变。所述三维NAND非易失性存储装置具有位于基板100上的交替的导电层(例如有源层111、113、115、117)与绝缘层(例如，被动层110、112、116、118)的堆栈，其中所述堆栈中存在多个存储柱(例如130至137)。在图1中，因工艺应力(例如，晶圆的弯折/翘曲(warping))、由膜沉积造成的拉伸应力/压缩应力、以及由温度变化导致的热膨胀等，所示导电线120、121、122及123发生形变。所述图例显示这种形变可能使柱的定位及导电线的定位改变。而位置上的这些改变可能引起与上部层结构的对准问题，并导致未与后段工艺(BEOL)路由连接和/或未与后段工艺(BEOL)路由对准。
因此，现有技术中存在如下技术问题亟待解决：开发一种新的多层堆栈的制造工艺和结构，以减小的形变在多个高长宽比的沟道中形成多条导电线，从而改善后段工艺路由和其他结构的对准容差(alignment tolerance)。
发明内容
(一)要解决的技术问题
本发明提供了一种具有分层的导体的三维存储装置，以至少部分解决以上所提出的技术问题。
(二)技术方案
根据本发明的一个方面，提供了一种用于制作细长的被导体填充的沟道的工艺及所得结构，以减小所形成装置的因应力引发的形变。因此，在其中一个实施例中，一种具有分层的导体的三维存储装置，包括：位于基板之上的有源层与被动层的多层堆栈；位于所述多层堆栈中的多个细长沟道，所述细长沟道自所述多层堆栈的上部层延伸至位于所述多层堆栈之下的所述基板，且具有侧壁；以及多个分层的导体，填充所述多个细长沟道中的对应的所述细长沟道，所述分层的导体包括与所述基板电性接触的底部导体层、位于所述底部导体层之上的顶部导体层、及位于所述顶部导体层与对应的所述沟道的侧壁的一部分之间的中间导电界面层。
在另一个实施例中，一种制作具有分层的导体的三维存储装置的方法，包括：在基板之上形成有源层与被动层的多层堆栈；在所述多层堆栈中形成多个细长沟道，所述多个细长沟道中的所述细长沟道自所述多层堆栈的上部层延伸至位于所述多层堆栈之下的所述基板；以绝缘层对所述多个细长沟道中的所述细长沟道的侧面进行衬垫；以及利用分层的导体来填充所述多个细长沟道中的所述细长沟道。所述填充包括通过以下方式在所述多个细长沟道中对应的细长沟道中形成所述分层的导体：在所述绝缘层之上对应的所述沟道中形成与所述基板电性接触的底部导体层；在所述底部导体层之上形成对所述绝缘层的一部分进行衬垫的中间导电界面层；以及在所述中间导电界面层上形成顶部导体层。
在又一个实施例中，具有分层的导体的三维存储装置，包括：多个沟道，在有源层与被动层的堆栈中延伸且延伸至位于所述堆栈之下的导电板中；多个分层的导体，填充所述多个沟道中对应的沟道，每一所述分层的导体包括与所述导电板电性接触的底部导体层、位于所述底部导体层之上且对对应的所述沟道的侧壁的一部分进行衬垫的中间导电界面层、以及位于所述中间导电界面层之上的顶部导体层；以及多个柱，在所述多个分层的导体中的一对分层的导体之间的所述堆栈中，而在所述有源层与所述柱之间的接口区处设置有存储单元。
(三)有益效果
从上述技术方案可以看出，本发明提供的具有分层的导体的三维存储装置，至少具有以下有益效果之一：
通过在沟道上方形成分层的导体层，使沟道被局部地填充，从而减小了堆栈过程中的横向应力，且为工艺期间提供了热膨胀用的空间；另外，被局部地填充沟道具有较高的长宽比，有助于减小拉伸应力，从而减小形变，有利于改善后段工艺路由和其他结构的对准容差。
附图说明
图1为三维(3D)NAND非易失性存储装置的结构示意图，用于说明三维存储装置中的形变。
图2至图9分别为根据本发明实施例在三维NAND存储的各个制作阶段期间的结构立体图，其中，图2为在基板之上形成有源层与被动层的堆栈之后的结构立体图；图3为在形成穿过堆栈进入基板中的多个圆柱形开口和，并在开口内沉积存储层，形成柱之后的结构立体图；图4为使用单一刻蚀图案在多层堆栈中形成多个细长沟道之后的结构立体图；图5为在沟道侧壁上沉积绝缘层、然后在绝缘层之上且在盖层之上沉积第一导电界面层后的立体结构图；图6为在第一导电界面层各内壁的空间内沉积第一导电层之后的结构立体图；图7为刻蚀掉沟道上侧壁上的第一导电界面层及第一导电层和部分沟道中间的第一导电界面层及第一导电层的立体结构图；图8为在绝缘层的暴露部分上沉积第二导电界面层，并在其上形成第二导电层之后的结构立体图；图9为刻蚀得到填充细长沟道的分层的导体的立体结构图。
图10为在另一实施例中的三维NAND存储结构的立体图。
图11为在又一实施例中的三维NAND存储结构的立体图。
图12为在替代性实施例中的三维NAND存储结构的立体图。
图13至图15是说明在本文所述的一个实施例中在三维NAND存储的各制造阶段期间的各种结构中的三维NAND存储的立体图。
图16是包括具有如上所述的分层的导体的三维存储阵列的集成电路存储的方块图。
【符号说明】
100、200、1200-基板；
110、112、116、118、212、214、216-被动层；
111、113、115、117、213、215-有源层；
120、121、122、123、201、1201-导电线；
130、131、132、133、134、135、136、137-存储器柱；
210-层/被动层；
211-层/有源层；
217-主动层/顶部有源层；
218、451、452、453、454、1451、1452、1453、1454-顶部导体层；
301、1301-存储器层；
302、1302-薄膜/半导体薄膜；
303、1303-绝缘结构；
304、1304-插塞；
401、402、403、404、1401、1402、1403、1404、1405、1406、1407、1408-细长沟道；
410、1410-盖层；
420-第一导电界面层；
421、422、423、424、1421、1422、1423、1424-底部导电界面层；
425、1425-绝缘层；
430-第一导电层；
431、432、433、434、1431、1432、1433、1434-底部导体层；
440-第二导电界面层；
441、442、443、444、461、462、463、464、481、482、483、484、1441、1442、1443、1444-中间导电界面层；
450-第二导电层；
471、472、473、474、491、492、493、494-中间导体层；
501、502、503、504、1501、1502、1503、1504-分层的导体；
901-集成电路；
905-数据总线；
910-控制逻辑；
920-区块；
930-总线；
940-译码器/SSL/GSL译码器；
945-SSL/GSL线；
950-译码器/层级译码器；
955-字线；
960-存储器阵列；
965-全局位线；
970-译码器/行译码器/全局位线行译码器；
975-第一数据线；
980-电路/感测放大器及程序缓冲器电路；
985-第二数据线；
990-多级数据缓冲器；
991-输入/输出电路；
993-数据路径；
1210-层/氧化硅层；
1211-层/氮化硅层；
1213、1215、1217-氮化硅层；
1212、1214、1216-氧化硅层；
1218-氧化硅层/顶部导体层；
1411、1412、1413-金属栅极；
1414-金属栅极/顶部有源层；
1415、1416、1417、1418-薄层；
x、y、z：方向。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。
图2为在基板之上形成有源层与被动层的堆栈之后的结构立体图。本文所用用语「基板」是指任何位于本文所述被导体填充的沟道下方的结构，且「基板」可包括：包含更多有源层及更多被动层的多个层、复杂结构(例如，底层电路系统)、晶圆晶粒的主体半导体等等。例如，基板200可以是通过掺杂工艺(doping process)加n型掺杂材料或p型掺杂材料至半导体层或主体半导体而形成导电层201，包含上述导电层的有界导电板(boundedconductive plate)。如图2所示，利用任何适合的沉积方法(例如，物理气相沉积(physicalvapor deposition，PVD)、化学气相沉积(chemical vapor deposition，CVD)、低压化学气相沉积(low-pressure chemical vapor deposition，LPCVD)、或原子层沉积(atomiclayer deposition，ALD))来形成沉积于基板200之上的堆栈，其包括有源层(例如211、213、215、217)、被动层(例如210、212、214、216)、及顶部导体层218。
堆栈中的层的数目取决于存储装置的设计及密度；
有源层(例如，211、213、215、217)包括由导电材料形成的电路结构，导电材料可以是经掺杂/未经掺杂的多晶硅或金属；
被动层(例如210、212、214、216)包括：氧化硅、其他绝缘材料以及各种绝缘材料的组合；在本实施例中，所有被动层都由相同材料组成；在其他应用实例中，可在不同层中使用不同材料来适应特定的设计目标；
顶部导体层218包括：氧化硅、氮化硅、高密度等离子体氧化物(high-densityplasma oxide，HDPOX)及其组合。
图3为在形成穿过堆栈进入基板中的多个圆柱形开口和，并在开口内沉积存储层，形成柱之后的结构立体图。在图2所示在基板之上形成有源层与被动层的堆栈之后，进行孔刻蚀(hole etch)，以形成穿过堆栈的多个圆柱形开口，随后在堆栈以及多个开口内沉积存储层301，如图3所示；
存储层301在开口的侧壁及底部上具有共形表面；存储层301为包括第一层、第二层、及第三层的复合多层膜；
第一层形成于开口的侧壁上，包含具有约至厚度的氧化硅且作为阻挡层(blocking layer)；其他阻挡介电层可包括的高介电常数材料(high-kmaterial)，比如氧化铝；
第二层形成于第一层上，包含具有约至厚度的氮化硅且作为电荷捕捉层(charge trapping layer)。可采用其他电荷捕捉材料及结构，例如包括：氮氧化硅(SixOyNz)、富硅氮化物、富硅氧化物、包含内嵌纳米颗粒的捕捉层等等。
第三层形成于第二层上，包含具有约至厚度的氧化硅且作为隧穿层(tunneling layer)。
在其它实例中，可采用例如复合隧穿结构等的其他隧穿材料及结构。复合隧穿结构可包括依次堆叠的小于2nm厚的氧化硅层、小于3nm厚的氮化硅层、以及小于4nm厚的氧化硅层。在一个实施例中，复合隧穿结构是由超薄氧化硅层超薄氮化硅层及超薄氧化硅层组成，这使得价带能级(valence band energy level)在相对于与半导体主体之间的接口偏置或小于的情况下，增大约2.6电子伏特(eV)。超薄氧化硅层O2由于具有较低的价带能级(较高的空穴隧穿势垒(hole tunneling barrier))及较高的导带能级(conduction band energylevel)的区，而以第二偏置量(例如相对于所述接口偏置约至)将由超薄氮化硅层N1组成的电荷捕捉层分隔开。由于第二定位与所述界面相距更远，足以引发空穴隧穿的电场会将第二定位之后的价带能级提升至能有效消除空穴隧穿势垒的水平，故超薄氧化硅层O2不会显著干扰与空穴隧穿相关联的电场，而是会提高工程设计隧穿介电质在低场(low field)期间阻挡泄漏的能力。
可采用低压化学气相沉积(LPCVD)、原子层沉积(ALD)或其他适合的方法或组合来形成复合多层膜。
在形成穿过堆栈进入基板中的多个圆柱形开口，并在开口内沉积存储层，形成柱之后，施行刻蚀工艺，以移除位于所述堆栈的顶部上且位于所述开口的底部上的存储层。接着在所述堆栈之上沉积薄膜302且该薄膜302的一部分在所述开口的底部处接触导电层201。该薄膜302可包括半导体，通过选择所述半导体的材料(例如，硅)及掺杂浓度(例如，未经掺杂或经浅掺杂)，其可以作为垂直通道结构。
在形成半导体薄膜302之后，使用旋涂介电质(spin-on dielectric，SOD)(例如，氧化硅或其他绝缘材料)来实施填补工艺(fill-in process)，以填充位于各开口内的薄膜302之间的空间，随后进行化学机械抛光(chemical mechanical polishing，CMP)工艺，以移除位于顶部导体层218上的旋涂介电质并进行刻蚀工艺以移除位于所述开口的上面部分中的旋涂介电质。如此，形成绝缘结构303。绝缘结构303的形态可以呈现多种：在一个实例中，绝缘结构303可被旋涂介电质无空隙(void)地且无缝隙(seam)地完全填充；在另一实例中，在绝缘结构303中可存在缝隙或空隙。
接下来，沉积例如多晶硅等导电材料，以填充开口的上面部分，随后进行化学机械抛光和/或回蚀工艺以形成插塞304，以提供自垂直的存储单元串中的通道至对应的上层图案化导体(图中未示出)的连接。根据实际情况施加自对准硅化物工艺(salicideprocess)，以降低电阻来达成更佳的导电性。在另一实例中，插塞304可包含经掺杂的多晶硅。
在又一实例中，绝缘结构303可为在沉积薄膜302期间形成的缝隙或间隙。形成于薄膜302的内表面的顶部上的各悬伸部(overhang)可连接于一起，以形成被薄膜302封闭的所述缝隙或间隙。因此插塞304是由经连接的悬伸部形成的；
在其它一实例中，薄膜302完全填充堆栈中的开口，因此不存在绝缘结构303及插塞304；
上述堆栈中形成的柱包括存储层301及薄膜302。存储单元安置于有源层与柱之间的接口区处。在此实施例中，作为字线的有源层环绕所述柱，而构成环绕式栅极(all-around gate)。存储单元具有环绕式栅极构造(gate-all-around configuration)。
图4为使用单一刻蚀图案在多层堆栈中形成多个细长沟道之后的结构立体图，其中，多个细长沟道自所述多层堆栈的上部层延伸至位于所述多层堆栈之下的基板。在堆栈之上形成包含例如氧化硅、氮化硅、或其他绝缘材料等的盖层410，随后使用用于图案化工艺的光刻技术(photo lithography technique)生成掩膜以在所述堆栈中及在基板200的导电层201中形成多个细长沟道(例如401、402、403、404)。所述多个细长沟道可为大于1μm深(例如深达8μm)且大于0.1μm宽(例如宽达0.8μm)。如此一来，所述多个细长沟道具有等于10或大于10的长宽比。
使用一个单一图案化步骤形成多个细长沟道，其中包括定义用于沟道的刻蚀掩膜，并在不使用进一步的刻蚀掩膜的情况下使用该掩膜进行刻蚀，以使具有自多层堆栈的上部层延伸至位于基板200的连续的侧壁。本文所用用语「连续的侧壁」是指经过单一刻蚀图案(其可使用单一刻蚀掩膜、包含光刻胶的多层刻蚀掩膜、及硬掩膜等来界定)刻蚀自顶部导体层延伸至底部导体层的沟道后得到的侧壁。具有「连续的侧壁」的沟道可因对多层堆栈的多种材料进行刻蚀(包括针对所述堆栈中的不同层改变刻蚀化学品(etchchemistry))而具有起伏，但不会因使用例如可在双镶嵌工艺(dual damascene process)中使用的多个刻蚀图案的多个图案化步骤而具有非连续性。
细长沟道的连续的侧壁呈现弯曲或锥形，或者具有其他形状的轮廓。
在其他实施例中，可使用所谓的替代性栅极工艺(gate replacement process)来制作三维存储装置的结构。在替代性栅极工艺中，形成包括绝缘体(如氧化硅)及牺牲材料(如氮化硅)的交替层的堆栈。将所述堆栈图案化以界定三维结构的中间结构(例如如图4中所示者)。移除上述牺牲层并在所留下的空隙中沉积导电栅极材料。在替代性栅极工艺中，有源层包括这些图案化栅极导体。
图5为在沟道侧壁上沉积绝缘层、然后在绝缘层之上且在盖层之上沉积第一导电界面层后的立体结构图，其中，在沟道的侧壁上共形沉积绝缘层425之后，会移除位于所述沟道的底部中的绝缘层425以暴露出基板200的导电层201，并接着在绝缘层425之上且在位于所述堆栈上的盖层410之上形成第一导电界面层420。在沉积第一导电界面层420之前，会先形成覆盖沟道的侧壁及位于盖层410顶部的绝缘层425，接着进行刻蚀步骤，以移除位于沟道的底部中的绝缘层。因此，第一导电界面层420可接触位于基板200上的导电层201。
绝缘层425在沟道的侧壁上提供连续的表面，该连续的表面被视作如本文所述的用语「连续的侧壁」。
举例来说，绝缘层425可以是具有约的厚度的氧化硅，且可以在例如25℃的低温下形成绝缘层425。但不局限于上述条件，绝缘层425可包含其他绝缘材料，且可利用其他沉积方法来形成。
可使用化学气相沉积、物理气相沉积、及原子层沉积来沉积第一导电界面层420(例如，钛与氮化钛的组合)，以形成约至厚的层。适合于第一导电界面层420的其他材料包括氮化硅(SiN)、钛(Ti)、氮化钛(TiN)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、其他金属合金或其组合。接着根据情况对所沉积的第一导电界面层420施加退火工艺(annealing process)。
图6为在第一导电界面层各内壁的空间内沉积第一导电层之后的结构立体图。可使用化学气相沉积、物理气相沉积、原子层沉积、电镀(electroplating，EP)或其他沉积技术形成第一导电层430，以利用导电材料在第一导电界面层420各内侧壁之间的空间中进行局部填充。在此实施例中，第一导电层430填充所述多个沟道的下面部分。适合于第一导电层430的材料包括：多晶硅、非晶硅、钛(Ti)、氮化钛(TiN)、钨、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、其他金属及金属合金或其组合。接着根据情况对所沉积第一导电界面层420施加退火工艺。
图7为刻蚀掉沟道上侧壁上的第一导电界面层及第一导电层和部分沟道中间的第一导电界面层及第一导电层的立体结构图。在一个实例中，首先施加化学机械抛光工艺以移除位于盖层410的顶部上的第一导电界面层420及第一导电层430，随后进行刻蚀工艺以移除位于沟道的上侧壁上的第一导电界面层420及第一导电层430，以暴露出绝缘层425的一部分。回蚀第一导电层430和第一导电界面层420的导电材料至堆栈中的形成顶表面的顶部高度。在此实例中，第一导电层430的顶表面可处于堆栈厚度的约三分之二的高度，或可处于在堆栈的顶部有源层(例如217)周围的高度。该刻蚀工艺可包括：湿法刻蚀(wetetching)、干法刻蚀(dry etching)、氩离子刻蚀(Ar bombard)或其组合。在另一实例中，仅进行一个或多个刻蚀工艺来形成如图7中所示的结构。在第一导电界面层420被刻蚀时，位于沟道的侧壁上的绝缘层425提供刻蚀选择性。
随着沟道被局部地填充，所述堆栈将在对所述堆栈引发较小横向应力的同时，将具有更多供工艺期间的热膨胀用的空间。另外，被局部地填充的高长宽比的沟道将会减小拉伸应力以改善形变问题。
图8为在绝缘层的暴露部分上沉积第二导电界面层，并在其上形成第二导电层之后的结构立体图，本实施例中，使用化学气相沉积、物理气相沉积、原子层沉积、或其他沉积技术形成的第二导电界面层440具有约 至的厚度，且对沟道的侧壁的一部分进行衬垫，并使用绝缘层425来对导体的多个层进行对准。适合于第二导电界面层440的材料可包括：氮化硅(SiN)、钛(Ti)、氮化钛(TiN)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、其他金属合金或其组合。
使用化学气相沉积、物理气相沉积、原子层沉积、电镀、或其他沉积技术来沉积可与第一导电层不同的第二导电层450以填充沟道的上面部分。适合于第二导电层450的材料可包括：多晶硅、非晶硅、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、其他金属及金属合金或其组合。在某些实施例中，可在形成柱之前完成沟道填充步骤。
图9为刻蚀得到填充细长沟道的分层的导体的立体结构图。实施化学机械抛光工艺和/或刻蚀工艺，以移除位于盖层410的顶部上的第二导电界面层(图8所示440)及第二导电层(图8所示450)。因此会在对应所述多个沟道中形成多个分层的导体501、502、503、504。所述多个分层的导体501、502、503、504中的每一者包括：与基板200进行欧姆电性接触(ohmic electrical contact)的底部导体层431、432、433、434；位于底部导体层431、432、433、434之上并对对应沟道的侧壁的一部分进行衬垫的中间导电界面层441、442、443、444；以及位于中间导电界面层441、442、443、444上的顶部导体层451、452、453、454。欧姆接触提供了在填充细长沟道的分层的导体与底层导电层201之间具有合适电阻的电流连通，而能够使用导电层201作为共享源极线。在此实施例中，每一分层的导体包括位于底部导体层431、432、433、434与和底部导体层431、432、433、434邻近的侧壁的下面部分之间的底部导电界面层421、422、423、424。
在一个实例中，底部导电界面层421、422、423、424可具有与中间导电界面层441、442、443、444相同的材料。在另一实例中，第一导电界面层与第二导电界面层可具有不同的材料。
类似地，在一个实例中，底部导体层431、432、433、434可具有与顶部导体层451、452、453、454相同的材料。在另一实例中，顶部导体层与底部导体层可具有不同材料。
本实施例中，覆盖于所述多个分层的导体501、502、503、504及多层堆栈上的多个图案化导体将所述多个分层的导体501、502、503、504连接至参考电压，所述参考电压被配置成共享源极线。另外，覆盖于多层堆栈上的第二多个图案化导体(图中未示出)分别将所述多个柱中的相应柱连接至电压供应器，其向所述柱中被配置成位线的对应薄膜(图3所示302)提供位线电压。配置控制电路系统以对多层堆栈中的有源层及柱施加不同偏置电压，且可将所述控制电路系统配置成执行程序操作，可通过所述程序操作而将一个或多于一个数据位储存于所选择存储单元中。
底部导体层431、432、433、434可为主体导体(bulk conductor)，所述主体导体主要用作分层的导体501、502、503、504的导体而非作为薄膜黏合层或薄膜势垒层。在一个实施例中，底部导体层431、432、433、434具有较堆栈中的至少两个层(例如层210、211)的组合高度大的厚度。在另外的实施例中，底部导体层431、432、433、434具有为堆栈高度的至少三分之一的厚度。在其它实施例中，底部导体层431、432、433、434具有为堆栈高度的至少三分之二的厚度、及足以作为沟道中的分层的导体的主要主体导电材料的其他厚度。底部导体层431、432、433、434可在与基板200正交的维度上厚于顶部导体层451、452、453、454。底部导体层431、432、433、434设置的主要目的是作为主体导体。
位于底部导体层431、432、433、434下方的底部导电界面层421、422、423、424为薄膜，所述薄膜可主要用作黏合剂以协助或确保将底部导体层黏合至绝缘层425或用作离子势垒以保护底层基板200免受如氟及氯等离子的攻击。底部导电界面层421、422、423、424亦可用于避免在形成底部导体层期间在基板的表面上形成空隙或丘部(hillock)。另外，底部导电界面层421、422、423、424可有助于生长底部导体层431、432、433、434。
中间导电界面层441、442、443、444为薄膜，所述薄膜可主要用作黏合剂以确保将顶部导体层黏合至绝缘层425并可有助于生长顶部导体层451、452、453、454。
图10为在另一实施例中的三维NAND存储结构的立体图。大体上对图10应用与图9中所用参考编号相同的参考编号以指代实施例中的相同或类似的元件。不再对所述相同或类似的元件予以赘述。相较于图9所示结构，图10所示三维NAND存储结构的区别在于：底部导体层431、432、433、434直接接触导电层201。在此实施例中，底部导体层可包含例如可在绝缘材料与导电材料之间提供良好黏合的多晶硅或其他材料。因此可省略图9所示底部导电界面层421、422、423、424。在此实例中，底部导体层431、432、433、434可在与基板200正交的维度上厚于顶部导体层451、452、453、454。
图11为在又一实施例中的三维NAND存储结构的立体图。图9中所用的元件符号大体上与用于图11的相同元件符号代表实施例中的相同或类似的元件。不再对所述相同或类似的元件予以赘述。相较于图9所示结构，图11所示三维NAND存储结构的区别在于：对应沟道中的每一分层的导体包括在中间导电界面层461至464、481至484上位于顶部导体层451、452、453、454与底部导体层431、432、433、434之间的中间导体层471至474、491至494。在此实施例中，分层的导体包括两个中间导体层及两个中间导电界面层。顶部导体层与底部导体层之间的中间导体层及中间导电界面层的数目可有所改变。
其中，中间导电界面层(例如461至464、481至484)主要用作黏合剂，以确保将顶部导体层黏合至绝缘层425且可有助于生长顶部导体层451、452、453、454。由于中间导电界面层(例如441、442、443、444)安置于中间导电界面层(例如461至464、481至484)的顶部上并黏合至沟道的侧壁(绝缘层425)，因此可根据情况省略顶部导体层与底部导体层之间的中间导电界面层(例如，461至464、481至484)。
图12为在替代性实施例中的三维NAND存储结构的立体图。图11中所用的元件符号大体上与用于图12的相同元件符号代表实施例中的相同或类似的元件。不再对所述相同或类似的元件予以赘述。相较于图11所示结构，图12所示三维NAND存储结构的区别在于：底部导体层431、432、433、434直接接触导电层201。在此实施例中，底部导体层包含例如可在绝缘层与导电材料之间提供良好黏合的多晶硅。因此可省略图9所示底部导电界面层421、422、423、424。
在又一替代性实施例中，可根据情况省略顶部导体层与底部导体层之间的中间导电界面层(例如461至464、481至484)。
图13至图15说明包括垂直通道三维存储装置的集成电路的另一示例性工艺流程。
图13是说明具有形成于交替的氧化硅层(例如1210、1212、1214、1216、1218)与氮化硅层(例如1211、1213、1215、1217)的堆栈中的多个细长沟道(例如1401、1402、1403、1404)的结构的立体图。
为了形成如图13中所示的结构，基板(或导电板)1200可包括通过以下方式而形成的导电层1202：进行掺杂工艺以将n型掺杂材料或p型掺杂材料添加至基板1200，随后在基板1200上沉积交替的氧化硅层(例如1210、1212、1214、1216、1218)与氮化硅层(例如1211、1213、1215、1217)的堆栈。
接下来，实施孔刻蚀以形成穿过所述堆栈的多个开口，随后在所述堆栈上且在所述多个开口内沉积存储层1301。存储层1301为复合多层膜，所述复合多层膜包括被配置成包含氧化硅的阻挡层的第一层、被配置成包含氮化硅的电荷捕捉层的第二层、及被配置成包含氧化硅的隧穿层的第三层。存储层1301在所述多个开口的侧壁及底部上具有共形表面。接着，施行刻蚀工艺以移除位于堆栈的顶部上且位于开口的底部上的存储层1301。接着在所述堆栈之上沉积薄膜1302，且薄膜1302的一部分在开口的底部处接触导电层1201。所述薄膜1302可包括半导体，通过选择所述半导体的材料(例如，硅)及掺杂浓度(例如，未经掺杂或经浅掺杂)，所述半导体适合作为垂直通道结构。
在形成半导体薄膜1302之后，使用旋涂介电质(SOD)(例如，氧化硅或其他绝缘材料)来实施填补工艺，以填充位于各开口内的薄膜1302之间的空间，随后进行化学机械抛光工艺以移除位于顶部导体层1218上的旋涂介电质并进行刻蚀工艺以移除位于所述开口的上面部分中的旋涂介电质。因此，绝缘结构1303得以形成。在一个实例中，绝缘结构1303可被旋涂介电质无空隙(void)地且无缝隙(seam)地完全填充。在另一实例中，在绝缘结构1303中可存在缝隙或空隙。
接下来，沉积例如多晶硅等导电材料以填充开口的上面部分，随后进行化学机械抛光工艺和/或回蚀工艺以形成插塞1304，藉此提供自垂直的存储单元串中的通道至对应上层图案化导体(图中未示出)的连接。根据情况施加自对准硅化物工艺以降低电阻来达成更佳的导电性。在另一实例中，插塞1304可包含经掺杂的多晶硅。
在又一实例中，绝缘结构1303可为在沉积薄膜1302期间形成的缝隙或间隙。形成于薄膜1302的内表面的顶部上的各悬伸部可连接于一起以形成被薄膜1302封闭的缝隙或间隙。因此插塞1304是由经连接的悬伸部形成。
在另一实例中，薄膜1302完全填充堆栈中的开口，且因此，不存在绝缘结构1303及插塞1304。
接下来，在堆栈上沉积包含例如氧化硅的盖层1410，随后进行图案化工艺，来形成在所述堆栈中延伸且延伸至基板1200的导电层1201中的多个细长沟道(例如，1401、1402、1403、1404)。所述多个细长沟道可为大于1μm深(例如深达8μm)且大于0.1μm宽(例如宽达0.8μm)。如此一来，所述多个细长沟道具有为10或大于10的长宽比。
使用一个单一图案化步骤形成所述多个细长沟道，所述一个单一图案化步骤包括界定用于沟道的刻蚀掩膜以及在不使用进一步的刻蚀掩膜的情况下使用所述掩膜进行刻蚀，以使得具有自多层堆栈的上部层延伸至位于多层堆栈之下的基板1200的连续的侧壁。
图14是说明在堆栈中形成金属栅极来取代氮化物层及在细长沟道的侧壁上形成绝缘层1425之后的结构的立体图所实施的替代性栅极工艺，包括：(1)使用磷酸(H3PO4)移除堆栈中的氮化硅层(例如图13所示1211、1213、1215、1217)以暴露出氧化硅层的表面及存储层的表面；(2)在堆栈中的氧化硅层(例如1210、1212、1214、1216、1218)的暴露表面上且在存储层1301的暴露表面上形成高介电常数材料(如氧化铝)的薄层(例如1415、1416、1417、1418)；以及(3)使用化学气相沉积或其他适合的沉积方法通过填充如钨(W)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、或其组合等导电材料来形成金属栅极(例如1411、1412、1413、1414)。接着施加湿法刻蚀，以移除位于细长沟道的侧壁及底部上的导电材料，而在所述侧壁上形成凹槽。
在替代性栅极工艺之后，所述堆栈包括由氧化硅层(例如1210、1212、1214、1216、1218)组成的被动层及由金属栅极(例如1411、1412、1413、1414)组成的有源层。在有源层与柱之间的接口区处安置存储单元。在此实施例中，作为字线的有源层环绕所述柱，而构成环绕式栅极。所述存储单元具有环绕式栅极构造。
接下来，进行例如25℃的低温实施氧化工艺，以在堆栈之上形成包含氧化硅的绝缘层1425，随后进行氧化刻蚀，以移除位于细长沟道的底部上的绝缘层1425。所得结构具有绝缘层1425，绝缘层1425覆盖堆栈中的氧化硅层(例如1210、1212、1214、1216、1218)的各个侧面且填充侧壁上的凹槽。在刻蚀步骤之后，绝缘层1425提供细长沟道(例如1405、1406、1407、1408)的连续的侧壁。
图15是说明具有用于填充细长沟道的多个分层的导体(例如1501、1502、1503、1504)的结构的立体图。使用化学气相沉积、物理气相沉积、及原子层沉积在堆栈之上沉积第一导电薄层，以形成约至厚的层。接着根据情况对所沉积第一导电薄层施加退火工艺。随后使用化学气相沉积、物理气相沉积、原子层沉积、电镀(EP)或其他沉积技术沉积第一导体以在细长沟道内的第一导电薄层的各侧壁之间的空间中进行局部填充。在此实例中，第一导体填充所述多个沟道的下面部分。
接下来，先施加化学机械抛光工艺，以移除位于盖层410的顶部上的第一导电薄层及第一导体，随后进行刻蚀工艺，以移除位于细长沟道的上侧壁上的第一导电薄层及第一导体，藉此形成底部导体层(例如1431、1432、1433、1434)及底部导电界面层(例如1421、1422、1423、1424)，并暴露出位于底部导体层(例如1431、1432、1433、1434)上方的绝缘层1425的一部分。将底部导体层(例如1431、1432、1433、1434)的导电材料及底部导电界面层(例如1421、1422、1423、1424)的导电材料回蚀至堆栈中的形成底部导体层的顶表面的顶部高度。在此实例中，底部导体层(例如1431、1432、1433、1434)的顶表面可处于所述堆栈厚度的约三分之二的高度，或可处于在堆栈的顶部有源层(例如1414)周围的高度。所述刻蚀工艺可包括湿法刻蚀、干法刻蚀、氩轰击、或其组合。在另一实例中，仅实施一个或多个刻蚀工艺。
适合于分层的导体(例如1501、1502、1503、1504)的底部导体层(例如1431、1432、1433、1434)的材料可包括：氮化硅(SiN)、钛(Ti)、氮化钛(TiN)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、其他金属合金或其组合。
适合于分层的导体(例如，1501、1502、1503、1504)的底部导电界面层(例如1421、1422、1423、1424)的材料可包括：多晶硅、非晶硅、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、其他金属及金属合金或其组合。底部导电界面层可为多个层(例如Ti与TiN)的组合。
接着使用化学气相沉积、物理气相沉积、原子层沉积、或其他沉积技术在绝缘层1425的暴露部分上且在底部导体层的顶表面上沉积具有约 至厚度，且对细长沟道的侧壁的一部分进行衬垫的第二导电薄层，随后使用化学气相沉积、物理气相沉积、原子层沉积、电镀、或其他沉积技术沉积第二导体，以填充细长沟道的上面部分。接着，施加化学机械抛光工艺和/或刻蚀工艺，以移除位于盖层1410的顶部上的第二导电薄层及第二导体。因此会在对应底部导体层(例如1431、1432、1433、1434)上形成顶部导体层(例如1451、1452、1453、1454)及中间导电界面层(例如1441、1442、1443、1444)。
适合于中间导电界面层(例如1441、1442、1443、1444)的材料可包括氮化硅(SiN)、钛(Ti)、氮化钛(TiN)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、其他金属合金、或其组合。中间导电界面层可为多个层(例如Ti与TiN)的组合。
适合于顶部导体层(例如1451、1452、1453、1454)的材料可包括多晶硅、非晶硅、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、钽(Ta)、氮化钽(TaN)、铝(Al)、铜(Cu)、钴(Co)、其他金属及金属合金或其组合。
顶部导体层与底部导体层可具有相同材料或不同材料。类似地，中间导电界面层与底部导电界面层可由相同材料或不同材料组成。
所述多个分层的导体(例如1501、1502、1503、1504)中的每一者包括：与导电层1201进行欧姆电性接触的底部导体层(例如1431、1432、1433、1434)；位于底部导体层(例如1431、1432、1433、1434)之上并对对应沟道的侧壁的一部分进行衬垫的中间导电界面层(例如1441、1442、1443、1444)；以及位于中间导电界面层(例如1441、1442、1443、1444)上的顶部导体层(例如1451、1452、1453、1454)。欧姆接触在填充细长沟道的分层的导体与底层导电层1201之间提供具有适合的电阻的电流连通，以使得能够使用导电层1201作为共享源极线。在此实施例中，每一分层的导体亦包括位于底部导体层(例如1431、1432、1433、1434)与和底部导体层(例如1431、1432、1433、1434)邻近的侧壁的下面部分之间的底部导电界面层(例如1421、1422、1423、1424)。
覆盖于所述多个分层的导体(例如1501、1502、1503、1504)及多层堆栈上的多个图案化导体将所述多个分层的导体连接至参考电压，所述参考电压被配置成共享源极线。另外，覆盖于多层堆栈上的第二多个图案化导体(图中未示出)将所述多个柱连接至电压供应器并向所述柱中被配置成位线的对应薄膜(图13所示1302)提供位线电压。配置控制电路系统，以对多层堆栈中的有源层及柱施加不同偏置电压，且可将所述控制电路系统配置成执行程序操作，可通过所述程序操作而将一个或多于一个数据位储存于所选择存储单元中。
底部导体层1431、1432、1433、1434可为主体导体，所述主体导体主要用作分层的导体1501、1502、1503、1504的导体而非作为薄膜黏合层或薄膜势垒层，且具有足以作为沟道中的分层的导体的主要主体导电材料的厚度。在一个实施例中，底部导体层1431、1432、1433、1434具有较堆栈中的至少两个层(例如层1210、1211)的组合高度大的厚度。在其它一个实施例中，底部导体层1431、1432、1433、1434具有为堆栈高度的至少三分之一的厚度。在另一个实施例中，底部导体层1431、1432、1433、1434具有所述堆栈高度的至少三分之二的厚度。底部导体层1431、1432、1433、1434可在与基板1200正交的维度上厚于顶部导体层1451、1452、1453、1454。底部导体层1431、1432、1433、1434设置的主要目的是作为主体导体。
位于底部导体层1431、1432、1433、1434下方的底部导电界面层1421、1422、1423、1424主要用作黏合剂，以协助或确保将底部导体层黏合至绝缘层1425或用作离子势垒，以保护底层基板1200免受如氟及氯等离子的攻击。底部导电界面层1421、1422、1423、1424亦可用于避免在形成底部导体层期间在基板的表面上形成空隙或丘部。另外，底部导电界面层1421、1422、1423、1424可有助于生长底部导体层1431、1432、1433、1434。
中间导电界面层1441、1442、1443、1444主要用作黏合剂，以确保将顶部导体层黏合至绝缘层1425并可有助于生长顶部导体层1451、1452、1453、1454。
在另一实施例中，若底部导体层包含例如可在绝缘材料与导电材料之间提供良好黏合的多晶硅或其他材料，则可省略底部导电界面层。在此实施例中，参照图10所述的分层的导体包括与导电层1201直接接触的底部导体层。底部导体层1431、1432、1433、1434在与基板1200正交的维度上厚于顶部导体层1451、1452、1453、1454。
在又一实施例中，如参照图11所述的分层的导体可包括位于顶部导体层与底部导体层之间的中间导体层及中间导电界面层。可根据情况省略中间导电界面层。
在另一实施例中，如参照图12所述的分层的导体可包括位于顶部导体层与底部导体层之间的中间导体层及中间导电界面层，且所述底部导体层直接接触所述导电层。可根据情况省略中间导电界面层。
可在形成其他三维存储结构时实施所述分层的导体。
图16是包括三维的垂直薄通道膜反及阵列(vertical thin-channel film NANDarray)的集成电路901的简化芯片方块图。集成电路901包括存储阵列960，存储阵列960包括具有如本文所述的分层的导体的一或多个存储区块。
SSL/GSL译码器940耦合至排列于存储阵列960中的多个SSL/GSL线945。层级译码器950耦合至多个字线955。全局位线行译码器(global bit line column decoder)970耦合至沿存储阵列960中的各行排列的用于自存储阵列960读取数据及向存储阵列960写入数据的多个全局位线965。地址在总线930上自控制逻辑910供应至译码器970、译码器940、及译码器950。感测放大器及程序缓冲器电路980耦合至行译码器970(在此实例中是经由第一数据线975而耦合至行译码器970)。电路980中的程序缓冲器可储存用于多级编程的程序代码或作为所述程序代码的函数的值，以指示所选择位线的编程状态(program state)或禁止状态(inhibit state)。行译码器970可包括因应于程序缓冲器中的数据值而将编程电压及禁止电压选择性地施加至存储中的位线的电路。
来自感测放大器/程序缓冲器电路980的感测数据经由第二数据线985而被供应至多级数据缓冲器990，多级数据缓冲器990会进而通过数据路径993而耦合至输入/输出电路991。此外，在此实例中，输入数据被施加至多级数据缓冲器990以用于支持针对所述阵列中的独立双栅极单元(double gate cell)的独立侧面中的每一者的多级程序操作。
输入/输出电路991将数据驱动至位于集成电路901外部的目的地。输入/输出数据及控制讯号经由数据总线905而在集成电路901上的输入/输出电路991、控制逻辑910及输入/输出端、抑或集成电路901内部或外部的其他数据源(例如，通用处理器或专用应用电路系统、或由存储阵列960支持的提供系统芯片(system-on-a-chip)功能性的模块的组合)之间移动。
在图16中所示实例中，控制逻辑910使用偏置排列状态机(bias arrangementstate machine)控制在区块920中通过一或多个电压供应器而产生或提供的供应电压的施加(例如，对偏置电压进行读取、擦除、验证、及编程)。控制逻辑910耦合至多级数据缓冲器990及存储阵列960。控制逻辑910包括用于控制多级程序操作的逻辑。在支持本文所述环绕式栅极(GAA)反及结构的实施例中，所述逻辑被配置成执行以下方法：
将参考电压施加至共享源极线，例如通过本文所述分层的导体而在基板上对导电层施加偏置电压；
例如使用字线层译码器在阵列中选择存储单元层；
例如通过在垂直通道结构的各个列上使用SSL开关及GSL开关而在所述阵列中的所选择列中选择垂直通道结构；以及
使用与所述垂直通道结构的所选择列耦合的全局位在线的位线电路系统(如页面缓冲器(page buffer))，在所述阵列中在垂直通道结构的所选择列上的所选择层中将电荷储存于电荷捕捉部位中以表示数据。
在某些实施例中，所述逻辑被配置成例如通过控制字线层译码器来选择层。
在另外的实施例中，所述逻辑被配置成储存多个电荷电平，以在所述阵列中在垂直通道结构中的所选择列上的所选择层中的电荷捕捉部位中表示多于一个数据位。藉此，阵列中的所选择单元会储存多于两个位(在每一单元上包括多于一个位)。
可使用此项技术中所已知的专用逻辑电路系统来实施控制逻辑910。在替代性实施例中，控制逻辑包括可实施于同一集成电路上且执行计算机程序以控制装置的操作的通用处理器。在又一些实施例中，可使用专用逻辑电路系统与通用处理器的组合来实施控制逻辑。
存储阵列960可包括电荷捕捉存储单元，所述电荷捕捉存储单元用以通过确立与所储存电荷的量对应的多个程序电平，来对每一单元储存多个位，所储存电荷的量会进而确立存储单元阈值电压VT。如以上所提及，每一单元单一位(single-bit-per-cell)实施例可包括本文所述结构。
以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (13)

1.一种具有分层的导体的三维存储装置，包括：
有源层与被动层的多层堆栈，位于基板之上；
多个细长沟道，位于所述多层堆栈中，所述多个细长沟道自所述多层堆栈的上部层延伸至位于所述多层堆栈之下的所述基板，且具有侧壁；以及
多个分层的导体，填充所述多个细长沟道中的对应的所述细长沟道，所述多个分层的导体中的每一分层的导体均包括与所述基板电性接触的底部导体层、位于所述底部导体层之上的顶部导体层、及位于所述顶部导体层与所述底部导体层之间且位于对应的所述细长沟道的所述侧壁的一部分上的中间界面层。
2.根据权利要求1所述的三维存储装置，其中，所述分层的导体包括底部导电界面层，位于所述底部导体层与所述基板之间且位于所述侧壁的与所述底部导体层邻近的下面部分上。
3.根据权利要求1所述的三维存储装置，其中，所述细长沟道包含连续侧壁，具有等于10或大于10的长宽比，且具有至少1μm的深度。
4.根据权利要求1所述的三维存储装置，其中，所述分层的导体包括中间导电层，位于所述顶部导体层与所述底部导体层之间，且所述中间界面层接触所述中间导电层的顶表面。
5.根据权利要求1所述的三维存储装置，其中，所述底部导体层作为主体导体，且在与所述基板正交的维度上厚于所述多层堆栈中的所述层中的至少两个层的组合高度。
6.根据权利要求1所述的三维存储装置，其中，所述多层堆栈包括三维存储器结构；且所述基板包括：导电层，与所述多个分层的导体进行电流连通且被配置成共享源极线；以及一个或多个图案化导体层，上覆于所述堆栈上且包括与所述多个分层的导体的连接。
7.一种制备具有分层的导体的三维存储装置的方法，包括：
在基板之上形成有源层与被动层的多层堆栈；
在所述多层堆栈中形成多个细长沟道，所述多个细长沟道中的所述细长沟道自所述多层堆栈的上部层延伸至位于所述多层堆栈之下的所述基板；
以绝缘层对所述多个细长沟道中的所述细长沟道的侧面进行衬垫；以及
以分层的导体来填充所述多个细长沟道中的所述细长沟道，包括通过以下方式在所述多个细长沟道中的对应的所述细长沟道中形成所述分层的导体：在所述绝缘层之上对应的所述细长沟道中形成与所述基板电性接触的底部导体层，在所述底部导体层之上形成对所述绝缘层的一部分进行衬垫的中间导电界面层，以及在所述中间导电界面层上形成顶部导体层。
8.根据权利要求7所述的方法，其中，所述底部导体层的形成过程包括：以导电材料局部地填充对应的所述细长沟道、并将所述导电材料回蚀至所述堆栈中的形成所述底部导体层的顶表面的顶部高度且暴露出位于所述底部导体层上方的所述绝缘层的一部分。
9.根据权利要求7所述的方法，其中，所述分层的导体的形成过程包括：在形成所述中间界面层之前回蚀所述底部导体层的材料、并使用所述绝缘层来达成所述回蚀的对准。
10.根据权利要求7所述的方法，还包括在所述底部导体层与所述基板之间且在所述绝缘层的与所述底部导体层邻近的下面部分上形成底部导电界面层。
11.一种具有分层的导体的三维存储装置，包括：
多个沟道，延伸于在有源层与被动层的堆栈中且延伸至位于所述堆栈之下的导电板中；
多个分层的导体，填充于所述多个沟道中的对应的所述沟道，每一所述分层的导体包括与所述导电板电性接触的底部导体层、位于所述底部导体层之上且对对应的所述沟道的侧壁的一部分进行衬垫的中间导电界面层、以及位于所述中间导电界面层之上的顶部导体层；以及
多个柱，位在所述多个分层的导体中的一对所述分层的导体之间的所述堆栈中，而在所述有源层与所述柱之间的接口区处设置有存储器单元。
12.根据权利要求11所述的三维存储装置，还包括：底部导电界面层，位于所述底部导体层与所述导电板之间且位于所述侧壁的与所述底部导体层邻近的下面部分上。
13.根据权利要求11所述的三维存储装置，其中，所述分层的导体还包括中间导体层，位于所述顶部导体层与所述底部导体层之间。
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