KR20220013252A - 반도체 메모리 장치 - Google Patents

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양우성
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성석강
임준성
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Abstract

반도체 메모리 장치가 제공된다. 반도체 메모리 장치는, 기판 상에, 제1 방향으로 적층된 제1 게이트 전극을 포함하는 제1 적층 구조체, 제1 적층 구조체 상에 배치되고, 제1 절단 패턴에 의해 분리되는 제1 서포터층, 제1 서포터층 상에, 제1 방향으로 적층된 제2 게이트 전극을 포함하는 제2 적층 구조체, 제1 방향과 교차하는 제2 방향으로 연장되어 제2 적층 구조체 및/또는 제1 적층 구조체를 절단하는 블록 절단 구조체, 제2 적층 구조체 상에 배치되고, 제2 절단 패턴에 의해 분리되는 제2 서포터층, 및 제1 적층 구조체를 관통하는 하부 채널 구조체와, 제1 서포터층 및 제2 적층 구조체를 관통하는 상부 채널 구조체를 포함하는 채널 구조체를 포함하고, 채널 구조체의 상면의 제2 방향과 교차하는 제3 방향으로의 폭은 채널 구조체의 하면의 제3 방향으로의 폭보다 크되, 하부 채널 구조체의 최상면의 제2 방향으로의 폭은 상부 채널 구조체의 최하면의 제2 방향으로의 폭보다 크고, 제1 적층 구조체는, 블록 절단 구조체에 의해 적어도 일부가 분리된 제1 스택 및 제2 스택을 포함하고, 제2 적층 구조체는, 블록 절단 구조체에 의해 분리되고 제1 스택 상에 배치된 제3 스택과 제2 스택 상에 배치된 제4 스택을 포함하고, 제1 서포터층은, 제1 스택 및 제2 스택 상에 배치되고, 제2 서포터층은, 제3 스택 및 제4 스택 상에 배치되고, 제1 서포터층의 제1 절단 패턴은, 블록 절단 구조체 상에 배치되어 제1 스택 및 제2 스택 상에 배치된 제1 서포터층을 연결하는 제1 연결부를 포함하고, 제2 서포터층의 제2 절단 패턴은, 블록 절단 구조체 상에 배치되어 제3 스택 및 제4 스택 상에 배치된 제2 서포터층을 연결하는 제2 연결부를 포함한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 만족시키기 위해, 반도체 메모리 장치의 집적도가 증가하고 있다. 2차원 또는 평면형 반도체 메모리 장치의 경우, 단위 메모리 셀이 점유하는 면적에 의해서 집적도가 결정된다. 따라서, 최근에는 단위 메모리 셀을 수직으로 배치하는 3차원 반도체 메모리 장치가 개발되고 있다.
또한 반도체 소자의 집적도 향상을 위하여, 반도체 메모리 장치 내에 수직으로 쌓아 올리는 워드 라인의 층수가 높아지고 있다. 이에 따라 복수의 스택 구조를 쌓는 멀티 스택 구조체에 대한 연구가 진행되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 제품 신뢰성이 향상된 반도체 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 상에, 제1 방향으로 적층된 제1 게이트 전극을 포함하는 제1 적층 구조체, 제1 적층 구조체 상에 배치되고, 제1 절단 패턴에 의해 분리되는 제1 서포터층, 제1 서포터층 상에, 제1 방향으로 적층된 제2 게이트 전극을 포함하는 제2 적층 구조체, 제1 방향과 교차하는 제2 방향으로 연장되어 제2 적층 구조체 및/또는 제1 적층 구조체를 절단하는 블록 절단 구조체, 제2 적층 구조체 상에 배치되고, 제2 절단 패턴에 의해 분리되는 제2 서포터층, 및 제1 적층 구조체를 관통하는 하부 채널 구조체와, 제1 서포터층 및 제2 적층 구조체를 관통하는 상부 채널 구조체를 포함하는 채널 구조체를 포함하고, 채널 구조체의 상면의 제2 방향과 교차하는 제3 방향으로의 폭은 채널 구조체의 하면의 제3 방향으로의 폭보다 크되, 하부 채널 구조체의 최상면의 제2 방향으로의 폭은 상부 채널 구조체의 최하면의 제2 방향으로의 폭보다 크고, 제1 적층 구조체는, 블록 절단 구조체에 의해 적어도 일부가 분리된 제1 스택 및 제2 스택을 포함하고, 제2 적층 구조체는, 블록 절단 구조체에 의해 분리되고 제1 스택 상에 배치된 제3 스택과 제2 스택 상에 배치된 제4 스택을 포함하고, 제1 서포터층은, 제1 스택 및 제2 스택 상에 배치되고, 제2 서포터층은, 제3 스택 및 제4 스택 상에 배치되고, 제1 서포터층의 제1 절단 패턴은, 블록 절단 구조체 상에 배치되어 제1 스택 및 제2 스택 상에 배치된 제1 서포터층을 연결하는 제1 연결부를 포함하고, 제2 서포터층의 제2 절단 패턴은, 블록 절단 구조체 상에 배치되어 제3 스택 및 제4 스택 상에 배치된 제2 서포터층을 연결하는 제2 연결부를 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 상에, 제1 방향으로 적층된 제1 게이트 전극을 포함하는 제1 적층 구조체, 제1 적층 구조체 상에 배치되는 제1 서포터층, 제1 적층 구조체 상에, 제1 방향으로 적층된 제2 게이트 전극을 포함하는 제2 적층 구조체, 제1 적층 구조체 및 제2 적층 구조체를 절단하고 제1 방향과 교차하는 제2 방향으로 배열되는 복수의 제1 서브 절단 구조체, 복수의 제1 서브 절단 구조체 중 제2 방향으로 서로 이격되는 제1 서브 절단 구조체 사이에 배치되고, 제2 적층 구조체를 절단하는 제2 서브 절단 구조체, 제1 적층 구조체를 관통하는 하부 채널 구조체와, 제1 서포터층 및 제2 적층 구조체를 관통하는 상부 채널 구조체를 포함하는 채널 구조체로, 채널 구조체의 측벽은 단차를 갖는 채널 구조체, 및 제2 적층 구조체 상에 배치되는 제2 서포터층을 포함하고, 제1 서포터층은 복수의 제1 서브 절단 구조체가 관통하는 제1 절단 패턴을 포함하고, 제2 서포터층은 복수의 제1 서브 절단 구조체 및 제2 서브 절단 구조체의 상면의 적어도 일부를 노출시키는 제2 절단 패턴을 포함하고, 제1 절단 패턴의 면적은 제2 절단 패턴의 면적과 다르다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 메모리 장치는, 기판 상에 배치된 공통 소오스 플레이트, 공통 소오스 플레이트 상에, 제1 방향으로 적층된 제1 게이트 전극을 포함하는 제1 적층 구조체, 제1 적층 구조체 상에 배치되고, 제1 절단 패턴에 의해 제1 방향과 교차하는 제2 방향으로 분리되는 제1 서포터층, 제1 적층 구조체 상에, 제1 방향으로 적층된 제2 게이트 전극을 포함하는 제2 적층 구조체, 제1 적층 구조체 및 제2 적층 구조체를 절단하고 제2 방향으로 배열되는 복수의 제1 서브 절단 구조체, 복수의 제1 서브 절단 구조체 중 제2 방향으로 서로 이격되는 제1 서브 절단 구조체 사이에 배치되고, 제2 적층 구조체를 절단하는 제2 서브 절단 구조체, 제1 적층 구조체를 관통하는 하부 채널 구조체와, 제1 서포터층 및 제2 적층 구조체를 관통하는 상부 채널 구조체를 포함하는 채널 구조체로, 채널 구조체의 측벽은 단차를 갖는 채널 구조체, 제2 적층 구조체 상에 배치되고, 제2 절단 패턴에 의해 제2 방향으로 분리되는 제2 서포터층, 및 제2 서포터층 상에, 제1 방향 및 제2 방향과 교차하는 제3 방향으로 연장되고, 채널 구조체와 연결되는 비트 라인을 포함하되, 제1 적층 구조체는, 복수의 제1 서브 절단 구조체에 의해 서로 분리되는 제1 스택과 제2 스택, 및 제2 서브 절단 구조체의 하부에 배치되어 제1 스택과 제2 스택을 연결하는 제1 연결 스택을 포함하고, 제2 적층 구조체는, 복수의 제1 서브 절단 구조체 및 제2 서브 절단 구조체에 의해 서로 분리되고 제1 스택 상에 배치되는 제3 스택과 제2 스택 상에 배치되는 제4 스택을 포함하고, 제1 절단 패턴은, 복수의 제1 서브 절단 구조체 및 제2 서브 절단 구조체와 제1 방향으로 중첩되고, 제1 연결 스택 상에 제2 방향으로 배열되는 복수의 제1 연결부를 포함하고, 제2 절단 패턴은, 복수의 제1 서브 절단 구조체 및 제2 서브 절단 구조체와 제1 방향으로 중첩되고 제2 방향으로 배열되는 복수의 제2 연결부를 포함하고, 복수의 제1 연결부의 수는 복수의 제2 연결부의 수보다 크다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 2는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 부분 분해 사시도이다.
도 3a는 도 2의 제1 서포터층의 레이아웃도이다.
도 3b는 도 2의 제2 서포터층의 레이아웃도이다.
도 4는 도 3의 A-A'선을 따라 절단한 단면도이다.
도 5는 도 4의 R1을 확대한 확대도이다.
도 6은 도 4의 R2를 확대한 확대도이다.
도 7은 도 3의 B-B'선을 따라 절단한 단면도이다.
도 8은 도 3의 C-C'선을 따라 절단한 단면도이다.
도 9는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 10은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 부분 분해 사시도이다.
도 11a는 도 10의 제1 서포터층의 레이아웃도이다.
도 11b는 도 10의 제2 서포터층의 레이아웃도이다.
도 12는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 부분 분해 사시도이다.
도 13은 도 12의 제1 서포터층의 레이아웃도이다.
도 14는 도 13의 A-A'선을 따라 절단한 단면도이다.
도 15는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 16은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다.
도 17은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 18은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 19는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 20 내지 도 25는 몇몇 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 26 내지 도 29는 몇몇 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다.
도 1은 몇몇 실시예에 따른 반도체 메모리 장치를 설명하기 위한 예시적인 회로도이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 메모리 장치의 메모리 셀 어레이는 공통 소오스 라인(CSL), 적층 구조체(ST1, ST2), 복수의 비트 라인들(BL) 및 복수의 셀 스트링들(CHTR)을 포함할 수 있다.
제1 적층 구조체(ST1)는 접지 선택 라인(GSL) 및 복수의 제1 게이트 전극들(WL11~WL1n)을 포함할 수 있다. 제2 적층 구조체(ST2)는 복수의 제제2 게이트 전극들(DWL2, WL21 내지 WL2n) 및 스트링 선택 라인(SSL)을 포함할 수 있다. 본 도면에서는 2개의 적층 구조체(ST1, ST2)를 도시하였지만 본 발명은 이에 제한되는 것은 아니며 3개 이상의 적층 구조체를 포함할 수 있다.
비트 라인들(BL) 각각에 복수의 셀 스트링들(CHTR)이 병렬로 연결될 수 있다. 복수의 셀 스트링들(CHTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 비트 라인들(BL)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CHTR)이 배치될 수 있다. 복수의 공통 소오스 라인들(CSL)은 2차원적으로 배열될 수 있다. 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수도 있고, 또는 서로 다른 전압이 인가되어 별개로 제어될 수도 있다.
각각의 셀 스트링들(CSTR)은 예를 들어, 공통 소오스 라인(CSL)에 접속되는 접지 선택 트랜지스터(GST), 복수의 비트 라인들(BL) 각각에 접속되는 스트링 선택 트랜지스터(SST), 및 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST) 사이에 배치되는 복수의 메모리 셀 트랜지스터들(MCT)을 포함할 수 있다. 즉, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터(MCT)들은 직렬로 연결될 수 있다. 각각의 메모리 셀 트랜지스터들(MCT)은 데이터 저장 소자(data storage element)를 포함할 수 있다.
본 도면에서 도시되지 않았으나, 각각의 셀 스트링들(CHTR)은 접지 선택 트랜지스터(GST)와 메모리 셀 트랜지스터(MCT) 사이에 연결된 더미 셀 트랜지스터들 및/또는 스트링 선택 트랜지스터(SST)와 메모리 셀 트랜지스터(MCT) 사이에 연결된 더미 셀 트랜지스터들을 더 포함할 수 있다. 또한 공통 소오스 라인(CSL)과 접지 선택 라인(GSL) 사이에 연결된 GIDL(Gate Induced Drain Leakage) 트랜지스터를 더 포함할 수 있다.
공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 또한, 공통 소오스 라인(CSL)과 비트 라인들(BL) 각각의 사이에는 복수의 게이트 전극들(예를 들어, 접지 선택 라인(GSL), 복수의 워드 라인들(WL1-WLn) 및 스트링 선택 라인(SSL))이 배치될 수 있다.
접지 선택 라인(GSL)은 접지 선택 트랜지스터(GST)의 게이트 전극으로 사용될 수 있고, 복수의 워드 라인들(WL11~WL1n, WL21~WL2n)은 메모리 셀 트랜지스터들(MCT)의 게이트 전극으로 사용될 수 있고, 스트링 선택 라인(SSL)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 사용될 수 있다.
도 2는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 부분 분해 사시도이다. 도 3a는 도 2의 제1 서포터층의 레이아웃도이다. 도 3b는 도 2의 제2 서포터층의 레이아웃도이다. 도 4는 도 3의 A-A'선을 따라 절단한 단면도이다. 도 5는 도 4의 R1을 확대한 확대도이다. 도 6은 도 4의 R2를 확대한 확대도이다. 도 7은 도 3의 B-B'선을 따라 절단한 단면도이다. 도 8은 도 3의 C-C'선을 따라 절단한 단면도이다.
도 2 내지 도 8을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 기판(100), 공통 소오스 플레이트(105), 지지 반도체층(110), 제1 적층 구조체(ST1), 제1 서포터층(130), 제2 적층 구조체(ST2), 채널 구조체(CH), 제2 서포터층(170) 및 비트 라인(BL)을 포함한다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
공통 소오스 플레이트(105)는 기판(100) 상에 배치될 수 있다. 공통 소오스 플레이트(105)는 도 1의 공통 소오스 라인(CSL)의 역할을 할 수 있다.
공통 소오스 플레이트(105)는 도전성의 반도체막, 금속 실리사이드막 및 금속막 중 적어도 하나를 포함할 수 있다. 공통 소오스 플레이트(105)가 도전성의 반도체막을 포함할 경우, 공통 소오스 플레이트(105)는 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 조합 중 적어도 하나를 포함할 수 있다. 공통 소오스 플레이트(105)는 단결정, 비정질 및 다결정 중에서 선택된 적어도 하나를 포함하는 결정 구조를 가질 수 있다. 공통 소오스 플레이트(105)는 반도체막에 포함된 p형 불순물, n형 불순물 및 탄소 중 적어도 하나를 포함할 수 있다.
지지 반도체층(110)은 공통 소오스 플레이트(105) 상에 배치될 수 있다. 지지 반도체층(110)은 예를 들어, 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다. 지지 반도체층(110)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다.
제1 적층 구조체(ST1)는 지지 반도체층(110) 상에 배치될 수 있다. 제1 적층 구조체(ST1)는 지지 반도체층(110) 상에 교대로 적층된 복수의 제1 게이트 전극(GSL, WL11~WL1n) 및 복수의 제1 절연층(120)을 포함할 수 있다. 예를 들어, 각각의 제1 게이트 전극(GSL, WL11~WL1n) 및 각각의 제1 절연층(120)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되는 층상 구조일 수 있다. 제1 게이트 전극(GSL, WL11~WL1n) 및 제1 절연층(120)은 기판(100)의 상면과 교차하는(예를 들어, 수직하는) 제3 방향(DR3)에서 교대로 적층될 수 있다.
몇몇 실시예에서, 복수의 제1 게이트 전극들(GSL, WL11~WL1n)은 기판(100) 상에 차례로 적층되는 그라운드 선택 라인(GSL) 및 복수의 제1 워드 라인들(WL11~WL1n)을 포함할 수 있다. 몇몇 실시예에서, 그라운드 선택 라인(GSL)은 복수의 제1 게이트 전극들(GSL, WL11~WL1n) 중 최하부에 배치되는 게이트 전극일 수 있다.
제1 서포터층(130)은 제1 적층 구조체(ST1) 상에 배치될 수 있다. 제1 서포터층(130)은 제2 방향(DR2)으로 연장되는 복수의 제1 절단 패턴(133)에 의해 분리될 수 있다. 또한 복수의 제1 절단 패턴(133)은 제1 방향(DR1)으로 서로 이격될 수 있다. 이에 따라 제1 서포터층(130)은 제1 방향(DR1)으로 서로 이격될 수 있다.
각각의 제1 절단 패턴(133)은 복수의 제1 연결부(131)를 포함할 수 있다. 복수의 제1 연결부(131)는 각각의 제1 절단 패턴(133) 내에서 제2 방향(DR2)으로 서로 이격될 수 있다. 복수의 제1 연결부(131)는 각각의 제1 절단 패턴(133)에 의해 서로 분리된 제1 서포터층(130)과 연결될 수 있다. 예를 들어, 제1 방향(DR1)으로 서로 이격된 제1 서포터층(130)은 복수의 제1 연결부(131)에 의해 서로 연결될 수 있다.
각각의 제1 절단 패턴(133) 내에 포함된 복수의 제1 연결부(131)의 수는 각각의 제1 절단 패턴(133)마다 서로 상이할 수 있다. 또한 각각의 제1 절단 패턴(133) 내에 포함된 복수의 제1 연결부(131)의 배치 또한 각각의 제1 절단 패턴(133)마다 서로 상이할 수 있다.
제1 서포터층(130) 및 제1 연결부(132)는 동일한 물질을 포함할 수 있다. 제1 서포터층(130) 및 제1 연결부(132)는 실리콘 산화물 및 실리콘 질화물보다 식각 선택비가 높은 물질을 포함할 수 있다. 제1 서포터층(130) 및 제1 연결부(132)는 예를 들어, ALO, 금속물질 또는 불순물을 포함하는 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 절단 패턴(133)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제2 적층 구조체(ST2)는 제1 서포터층(130) 상에 배치될 수 있다. 제2 적층 구조체(ST2)는 제1 서포터층(130) 상에 교대로 적층된 복수의 제2 게이트 전극(WL21~WL2n) 및 복수의 제2 절연층(140)을 포함할 수 있다. 예를 들어, 각각의 제2 게이트 전극(WL21~WL2n) 및 각각의 제2 절연층(140)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되는 층상 구조일 수 있다.
몇몇 실시예에서, 스트링 선택 라인(SSL)은 복수의 제2 게이트 전극들(WL21~WL2n) 중 최상부에 배치되는 게이트 전극일 수 있다.
제1 게이트 전극(GSL, WL11~WL1n) 및 제2 게이트 전극(WL21~WL2n)은 도전 물질을 포함할 수 있다. 예를 들어, 제1 게이트 전극(GSL, WL11~WL1n) 및 제2 게이트 전극(WL21~WL2n, SSL)은 텅스텐(W), 코발트(Co), 니켈(Ni) 등의 금속이나 실리콘과 같은 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제1 절연층(120) 및 제2 절연층(140)은 절연 물질을 포함할 수 있다. 예를 들어, 제1 절연층(120) 및 제2 절연층(140)은 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
채널 구조체(CH)는 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)를 관통할 수 있다. 또한, 복수의 채널 구조체(CH)들은 복수의 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n)과 교차하는 방향으로 연장될 수 있다. 예를 들어, 각각의 채널 구조체(CH)는 제3 방향(DR3)으로 연장될 수 있다.
채널 구조체(CH)는 제1 적층 구조체(ST1)를 관통하는 하부 채널 구조체(CH_B)와 제2 적층 구조체(ST2)를 관통하는 상부 채널 구조체(CH_U)를 포함할 수 있다. 하부 채널 구조체(CH_B)와 상부 채널 구조체(CH_U)는 연속적으로 연결될 수 있다. 즉, 하부 채널 구조체(CH_B)와 상부 채널 구조체(CH_U)는 일체(single body)일 수 있다.
하부 채널 구조체(CH_B)의 하면의 제1 방향(DR1)으로의 폭은 하부 채널 구조체(CH_B)의 상면의 제1 방향(DR1)으로의 폭보다 작을 수 있다. 하부 채널 구조체(CH_B)의 제1 방향(DR1)으로의 폭은 기판(100)의 상면으로부터 멀어질수록 증가할 수 있다. 이는 하부 채널 구조체(CH_B)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
상부 채널 구조체(CH_U)의 하면의 제1 방향(DR1)으로의 폭은 상부 채널 구조체(CH_U)의 상면의 제1 방향(DR1)으로의 폭보다 작을 수 있다. 상부 채널 구조체(CH_U)의 제1 방향(DR1)으로의 폭은 기판(100)의 상면으로부터 멀어질수록 증가할 수 있다. 이는 상부 채널 구조체(CH_U)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
하부 채널 구조체(CH_B)의 최상면의 제1 방향(DR1)으로의 폭(W1)은 상부 채널 구조체(CH_U)의 최하면의 제1 방향(DR1)으로의 폭(W2)보다 클 수 있다. 즉, 채널 구조체(CH)의 측벽(CH_s)은 단차를 가질 수 있다. 예를 들어, 채널 구조체(CH)의 측벽(CH_s)은 제1 서포터층(130)의 하면(130b)에서 단차를 가질 수 있다. 이는 제1 적층 구조체(ST1)를 관통하는 식각 공정과 제2 적층 구조체(ST2)를 관통하는 식각 공정이 별개로 수행됨에 기인할 수 있다.
각각의 채널 구조체(CH)는 반도체 패턴(150) 및 정보 저장 패턴(152)을 포함할 수 있다.
반도체 패턴(150)은 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)를 관통할 수 있다. 예를 들어, 반도체 패턴(150)은 제3 방향(DR3)으로 연장될 수 있다.
반도체 패턴(150)은 예를 들어, 단결정 실리콘, 다결정 실리콘, 유기 반도체물 및 탄소 나노 구조체 등의 반도체 물질을 포함할 수 있으나, 이에 제한되는 것은 아니다.
정보 저장 패턴(152)은 반도체 패턴(150)과 각각의 게이트 전극(GSL, WL11~WL1n, WL21~WL2n) 사이에 개재될 수 있다. 예를 들어, 정보 저장 패턴(152)은 반도체 패턴(150)의 측면을 따라 연장될 수 있다.
정보 저장 패턴(152)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 실리콘 산화물보다 유전율이 큰 고유전율 물질 중 적어도 하나를 포함할 수 있다. 상기 고유전율 물질은 예를 들어, 알루미늄 산화물(aluminum oxide), 하프늄 산화물(hafnium oxide), 란타늄 산화물(lanthanum oxide), 탄탈륨 산화물(tantalum oxide), 티타늄 산화물(titanium oxide), 란타늄 하프늄 산화물(lanthanum hafnium oxide), 란타늄 알루미늄 산화물(lanthanum aluminum oxide), 디스프로슘 스칸듐 산화물(dysprosium scandium oxide) 및 이들의 조합 중 적어도 하나를 포함할 수 있다.
몇몇 실시예에서, 정보 저장 패턴(152)은 복수의 막을 포함할 수 있다. 예를 들어, 도 6에 도시된 것처럼, 정보 저장 패턴(152)은 반도체 패턴(150) 상에 차례로 적층되는 터널 절연막(152a), 전하 저장막(152b) 및 블로킹 절연막(152c)을 포함할 수 있다.
터널 절연막(152a)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다. 전하 저장막(152b)은 예를 들어, 실리콘 질화물을 포함할 수 있다. 블로킹 절연막(152c)은 예를 들어, 실리콘 산화물 또는 실리콘 산화물보다 높은 유전율을 갖는 고유전율 물질(예를 들어, 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2))을 포함할 수 있다.
터널 절연막(152a), 전하 저장막(152b) 및 블로킹 절연막(152c)은 채널 구조체(CH)의 하부에서 분리될 수 있다. 지지 반도체층(110)은 분리된 터널 절연막(152a), 전하 저장막(152b) 및 블로킹 절연막(152c) 사이에 배치될 수 있다. 지지 반도체층(110)은 공통 소오스 플레이트(105)와 반도체 패턴(150)을 전기적으로 연결시킬 수 있다.
또는 도 6에 도시된 바와 달리, 지지 반도체층(110)이 배치되지 않은 경우, 터널 절연막(152a), 전하 저장막(152b) 및 블로킹 절연막(152c)은 채널 구조체(CH)의 바닥면에서 분리될 수 있다. 즉, 반도체 패턴(150)의 측벽이 노출되지 않고, 반도체 패턴(150)의 바닥면이 노출될 수 있다. 반도체 패턴(150)은 노출된 반도체 패턴(150)의 바닥면을 통해 공통 소오스 플레이트(105)와 전기적으로 연결될 수 있다.
몇몇 실시예에서, 각각의 채널 구조체(CH)는 충진 패턴(154)을 더 포함할 수 있다. 충진 패턴(154)은 반도체 패턴(150)의 내부를 채우도록 형성될 수 있다. 예를 들어, 반도체 패턴(150)은 충진 패턴(154)의 측면 및 바닥면을 따라 연장될 수 있다. 충진 패턴(154)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 각각의 채널 구조체(CH)는 채널 패드(156)를 더 포함할 수 있다. 채널 패드(156)는 반도체 패턴(150)의 상부와 접속되도록 형성될 수 있다. 예를 들어, 채널 패드(156)는 제2 적층 구조체(ST2)의 최상부에 배치되는 제2 절연층(140) 내에 형성될 수 있다.
도 4 및 도 7에서, 채널 패드(156)는 반도체 패턴(150)의 상면 상에 형성되는 것으로 도시되었으나, 이는 예시적인 것일 뿐이다. 예를 들어, 반도체 패턴(150)의 상부는 채널 패드(156)의 측면을 따라 연장되도록 형성될 수도 있다. 채널 패드(156)는 예를 들어, 불순물이 도핑된 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
몇몇 실시예에서, 복수의 채널 구조체들(CH)은 지그재그(zigzag) 형태로 배열될 수 있다. 예를 들어, 도 2 및 도 3에 도시된 것처럼, 복수의 채널 구조체들(CH)은 제1 방향(DR1) 및 제2 방향(DR2)에서 서로 엇갈리게 배열될 수 있다. 지그재그 형태로 배열된 복수의 채널 구조체들(CH)은 비휘발성 메모리 장치의 집적도를 보다 향상시킬 수 있다.
제1 층간 절연막(165) 및 제2 서포터층(170)은 제2 적층 구조체(ST2) 상에 순차적으로 배치될 수 있다. 제2 서포터층(170)은 제2 방향(DR2)으로 연장되는 복수의 제2 절단 패턴(173)에 의해 분리될 수 있다. 또한 복수의 제2 절단 패턴(173)은 제1 방향(DR1)으로 서로 이격될 수 있다. 이에 따라 제2 서포터층(170)은 제1 방향(DR1)으로 서로 이격될 수 있다.
각각의 제2 절단 패턴(173)은 각각의 제1 절단 패턴(133)과 제3 방향(DR3)으로 중첩될 수 있다.
각각의 제2 절단 패턴(173)은 복수의 제2 연결부(171)를 포함할 수 있다. 복수의 제2 연결부(171)는 각각의 제2 절단 패턴(173) 내에서 제2 방향(DR2)으로 서로 이격될 수 있다. 복수의 제2 연결부(171)는 각각의 제2 절단 패턴(173)에 의해 서로 분리된 제2 서포터층(170)과 연결될 수 있다. 예를 들어, 제1 방향(DR1)으로 서로 이격된 제2 서포터층(170)은 복수의 제2 연결부(171)에 의해 서로 연결될 수 있다.
각각의 제2 절단 패턴(173) 내에 포함된 복수의 제2 연결부(171)의 수는 각각의 제2 절단 패턴(173)마다 서로 상이할 수 있다. 또한 각각의 제2 절단 패턴(173) 내에 포함된 복수의 제2 연결부(171)의 배치 또한 각각의 제2 절단 패턴(173)마다 서로 상이할 수 있다.
제2 서포터층(170) 및 제2 연결부(171)는 동일한 물질을 포함할 수 있다. 제2 서포터층(170) 및 제2 연결부(171)는 제1 서포터층(130) 및 제1 연결부(131)와 다른 물질을 포함할 수 있다. 제2 서포터층(170) 및 제2 연결부(171)는 예를 들어, 산화물을 포함할 수 있다.
제1 층간 절연막(165) 및 제2 절단 패턴(173)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
복수의 비트 라인들(180)은 서로 이격되어 나란히 연장될 수 있다. 예를 들어, 각각의 비트 라인(180)은 제1 방향(DR1)으로 연장될 수 있다. 몇몇 실시예에서, 복수의 비트 라인들(180)은 제2 서포터층(170) 상에 형성될 수 있다.
각각의 비트 라인(180)은 복수의 채널 구조체들(CH)과 접속될 수 있다. 예를 들어, 도 4 및 도 7에 도시된 것처럼, 비트 라인(BL)은 비트 라인 컨택(177)을 통해 복수의 채널 구조체들(CH)과 접속될 수 있다. 비트 라인 컨택(177)은 예를 들어, 제1 층간 절연막(165) 및 제2 절단 패턴(173)을 관통하여 비트 라인(180)과 채널 구조체(CH)를 전기적으로 연결할 수 있다.
제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)는 워드 라인 절단 구조체(WLC)에 의해 절단될 수 있다. 워드 라인 절단 구조체(WLC)는 비트 라인(180)과 교차하는 방향으로 연장될 수 있다. 예를 들어, 워드 라인 절단 구조체(WLC)는 제2 방향(DR2)으로 연장되어 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)를 완전히 절단할 수 있다.
이에 따라 복수의 제1 게이트 전극들(GSL, WL11~WL1n) 및 복수의 제2 게이트 전극들(WL21~WL2n)은 워드 라인 절단 구조체(WLC)에 의해 절단될 수 있다. 또한 워드 라인 절단 구조체(WLC)는 제1 방향(DR1)으로 서로 이격될 수 있다. 서로 이웃하는 워드 라인 절단 구조체(WLC)에 의해 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)는 하나의 블록(BLK)을 형성할 수 있다.
워드 라인 절단 구조체(WLC)는 제1 서포터층(130)의 제1 절단 패턴(133)을 관통할 수 있다. 또한 제2 서포터층(170)의 제2 절단 패턴(173)은 워드 라인 절단 구조체(WLC) 상에 배치될 수 있다.
서로 이웃하는 워드 라인 절단 구조체(WLC) 사이에서, 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)는 복수의 블록 절단 구조체(BC)에 의해 절단될 수 있다. 하나의 블록 내에서, 복수의 블록 절단 구조체(BC)는 제2 방향(DR2)으로 연장되어 제1 적층 구조체(ST1) 및/또는 제2 적층 구조체(ST2)를 절단할 수 있다.
블록 절단 구조체(BC)는 제1 서포터층(130)의 제1 절단 패턴(133) 및 제2 서포터층(170)의 제2 절단 패턴(173)과 제3 방향(DR3)으로 중첩될 수 있다.
블록 절단 구조체(BC)는 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)를 완전히 절단하는 제1 서브 절단 구조체(BC_1)와 제2 적층 구조체(ST2)만을 절단하는 제2 서브 절단 구조체(BC_2)를 포함할 수 있다. 제2 서브 절단 구조체(BC_2)는 제1 적층 구조체(ST1)를 절단하지 않는다. 제1 서브 절단 구조체(BC_1)는 제1 절단 패턴(133) 상에 배치될 수 있고, 제2 서브 절단 구조체(BC_2)는 제1 연결부(131) 상에 배치될 수 있다.
제1 서브 절단 구조체(BC_1)와 제2 서브 절단 구조체(BC_2)는 제2 방향(DR2)으로 서로 교대로 배열될 수 있다. 예를 들어, 제2 서브 절단 구조체(BC_2)는 제2 방향(DR2)으로 서로 이웃하는 제1 서브 절단 구조체들(BC_1) 사이에 배치될 수 있고, 서로 이웃하는 제1 서브 절단 구조체들(BC_1)과 연결될 수 있다.
이에 따라 제1 적층 구조체(ST1)는 제1 서브 절단 구조체(BC_1)에 의해 서로 이격되는 제1 스택(S1)과 제2 스택(S2) 및 제1 스택(S1)과 제2 스택(S2)을 연결하는 복수의 제1 연결 스택(CP1)을 포함할 수 있다. 복수의 제1 연결 스택(CP1)은 제1 스택(S1)과 제2 스택(S2) 사이에서 제2 방향(DR2)으로 서로 이격될 수 있다.
또한 제1 서포터층(130)은 제1 스택(S1) 및 제2 스택(S2) 상에 배치될 수 있고, 제1 연결부(131)는 제1 연결 스택(CP1) 상에 배치될 수 있다.
제2 적층 구조체(ST2)는 블록 절단 구조체(BC)에 의해 서로 이격되는 제3 스택(S3) 및 제4 스택(S4)을 포함할 수 있다. 제3 스택(S3)은 제1 스택(S1) 상에 배치될 수 있고, 제4 스택(S4)은 제2 스택(S2) 상에 배치될 수 있다. 제2 적층 구조체(ST2)의 제3 스택(S3)과 제4 스택(S4)은 연결되지 않는다.
또한 제2 서포터층(170)은 제3 스택(S3) 및 제4 스택(S4) 상에 배치될 수 있고, 제2 연결부(171)는 제3 스택(S3) 및 제4 스택(S4) 사이의 블록 절단 구조체(BC) 상에 배치될 수 있다.
워드 라인 절단 구조체(WLC)의 하면의 제1 방향(DR1)으로의 폭 및 블록 절단 구조체(BC)의 하면의 제1 방향(DR1)으로의 폭은 각각 워드 라인 절단 구조체(WLC)의 상면의 제1 방향(DR1)으로의 폭 및 블록 절단 구조체(BC)의 상면의 제1 방향(DR1)으로의 폭보다 작을 수 있다. 워드 라인 절단 구조체(WLC)의 제1 방향(DR1)으로의 폭 및 블록 절단 구조체(BC)의 제1 방향(DR1)으로의 폭은 기판(100)의 상면으로부터 멀어질수록 증가할 수 있다. 이는 워드 라인 절단 구조체(WLC) 및 블록 절단 구조체(BC)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
반도체 메모리 장치가 고집적화됨에 따라, 하나의 블록 내에 많은 수의 채널 구조체들(CH)을 개별적으로 제어하기 위해서, 하나의 블록 내의 적층 구조체(ST1, ST2)는 블록 절단 구조체(BC)에 의해 다시 절단되어 복수의 스택들(S1, S2, S3, S4)을 포함할 수 있다. 또한 반도체 메모리 장치 내에 복수의 적층 구조체(ST1, ST2)들이 포함되고 있다. 이에 따라 비휘발성 메모리 장치의 종횡비(AR; aspect ratio)가 증가함에 따라, 각각의 스택들(S1, S2, S3, S4)이 부러지거나 일 방향으로 기울어지는 등의 리닝(leaning) 현상이 발생할 수 있다.
하지만, 몇몇 실시예들에 따른 반도체 메모리 장치는, 제1 적층 구조체(ST1) 상에 제1 스택(S1)과 제2 스택(S2)을 연결하는 제1 서포터층(130)과, 제2 적층 구조체(ST2) 상에 제3 스택(S3)과 제4 스택(S4) 연결하는 제2 서포터층(170)을 포함할 수 있다. 즉, 각각의 적층 구조체(ST1, ST2) 상에 각각 서포터층(130, 170)을 포함할 수 있다. 이에 따라, 스택들(S1, S2, S3, S4)의 리닝 현상이 방지될 수 있고, 제품 신뢰성이 향상된 비휘발성 메모리 장치가 제공될 수 있다.
한편, 몇몇 실시예들에서, 제1 서포터층(130)의 면적 대비 제1 연결부(131)의 면적의 비율은 제2 서포터층(170)의 면적 대비 제2 연결부(171)의 면적의 비율보다 클 수 있다.
제1 서포터층(130)에 포함된 제1 연결부(131)의 수는 제2 서포터층(170)에 포함된 제2 연결부(171)의 수보다 클 수 있다. 예를 들어, 제1 서포터층(130)에 포함된 제1 연결부(131)는 n개 일 수 있고, 제2 서포터층(170)에 포함된 제2 연결부(171)의 수는 m개일 수 있다. 이 때, n 및 m은 자연수이며, n은 m보다 클 수 있다. 즉, 제1 서포터층(130)의 제1 연결부(131)는 제2 서포터층(170)의 제2 연결부(171)에 비해 더 촘촘히 배열될 수 있다.
이에 따라 몇몇 실시예들에 따른 반도체 메모리 장치는 스택들(S1, S2, S3, S4)의 리닝 현상을 보다 효율적으로 방지할 수 있다.
도 9는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다. 도 9는 도 2의 A-A'을 따라 절단한 단면도에 대응될 수 있다. 설명의 편의를 위해, 도 2 내지 도 8를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 9를 참조하면, 채널 구조체(CH)의 하부 채널 구조체(CH_B) 및 상부 채널 구조체(CH_U)는 분리될 수 있다.
하부 채널 구조체(CH_B)는 제1 반도체 패턴(150_1), 제1 정보 저장 패턴(152_1), 제1 충진 패턴(154_1) 및 제1 채널 패드(156_1)를 포함할 수 있다. 제1 반도체 패턴(150_1)은 제1 적층 구조체(ST1)를 관통할 수 있다. 제1 정보 저장 패턴(152_1)은 제1 반도체 패턴(150_1) 및 제1 게이트 전극(GSL, WL11~WL1n) 사이에 개재될 수 있다. 제1 충진 패턴(154_1)은 제1 반도체 패턴(150_1)의 내부를 채울 수 있다. 제1 채널 패드(156_1)는 제1 적층 구조체(ST1)의 최상부에 배치되는 제1 절연층(120) 내에 형성되어, 제1 반도체 패턴(150_1)의 상부와 접속되도록 형성될 수 있다. 하부 채널 구조체(CH_B)의 제1 채널 패드(156_1)의 상면은 제1 서포터층(130)의 하면과 동일 평면 상에 배치될 수 있다.
상부 채널 구조체(CH_U)는 제2 적층 구조체(ST2) 및 제1 서포터층(130)을 관통할 수 있다. 상부 채널 구조체(CH_U)는 제2 반도체 패턴(150_2), 제2 정보 저장 패턴(152_2), 제2 충진 패턴(154_2) 및 제2 채널 패드(156_2)를 포함할 수 있다. 제2 반도체 패턴(150_2)은 제2 적층 구조체(ST2)를 관통할 수 있다. 제2 정보 저장 패턴(152_2)은 제2 반도체 패턴(150_2) 및 제2 게이트 전극(GSL, WL11~WL1n) 사이에 개재될 수 있다. 제2 충진 패턴(154_2)은 제2 반도체 패턴(150_2)의 내부를 채울 수 있다. 제2 채널 패드(156_2)는 제2 적층 구조체(ST2)의 최상부에 배치되는 제2 절연층(140) 내에 형성되어, 제2 반도체 패턴(150_2)의 상부와 접속되도록 형성될 수 있다.
제2 정보 저장 패턴(152_2)은 제1 반도체 패턴(150_1) 상부에 배치될 수 있다. 제2 정보 저장 패턴(152_2)은 예를 들어, 제2 반도체 패턴(150_2)의 내부로 일부 연장될 수 있다. 이에 따라 제2 정보 저장 패턴(152_2)은 제1 반도체 패턴(150_1)과 전기적으로 연결될 수 있다.
제1 서브 절단 구조체(BC_1)는 제1 적층 구조체(ST1) 및 제1 절단 패턴(133)을 관통하는 하부 서브 절단 구조체(BC_1_B)와 제2 적층 구조체(ST2) 및 제1 층간 절연막(165)을 관통하는 상부 서브 절단 구조체(BC_1_U)를 포함할 수 있다. 몇몇 실시예들에서, 하부 서브 절단 구조체(BC_1_B)와 상부 서브 절단 구조체(BC_1_U)는 분리될 수 있다. 몇몇 다른 실시예들에서, 하부 서브 절단 구조체(BC_1_B)와 상부 서브 절단 구조체(BC_1_U)는 연속적으로 연결될 수 있다. 즉, 하부 서브 절단 구조체(BC_1_B)와 상부 서브 절단 구조체(BC_1_U)는 일체(single body)일 수 있다.
하부 서브 절단 구조체(BC_1_B)의 하면의 제1 방향(DR1)으로의 폭은 하부 서브 절단 구조체(BC_1_B)의 상면의 제1 방향(DR1)으로의 폭보다 작을 수 있다. 하부 서브 절단 구조체(BC_1_B)의 제1 방향(DR1)으로의 폭은 기판(100)의 상면으로부터 멀어질수록 증가할 수 있다. 이는 하부 서브 절단 구조체(BC_1_B)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
상부 서브 절단 구조체(BC_1_U)의 하면의 제1 방향(DR1)으로의 폭은 상부 서브 절단 구조체(BC_1_U)의 상면의 제1 방향(DR1)으로의 폭보다 작을 수 있다. 상부 서브 절단 구조체(BC_1_U)의 제1 방향(DR1)으로의 폭은 기판(100)의 상면으로부터 멀어질수록 증가할 수 있다. 이는 상부 서브 절단 구조체(BC_1_U)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
하부 서브 절단 구조체(BC_1_B)의 최상면의 제1 방향(DR1)으로의 폭(W3)은 상부 채널 구조체(CH_U)의 최하면의 제1 방향(DR1)으로의 폭(W4)보다 클 수 있다. 즉, 제1 서브 절단 구조체(BC_1)의 측벽(BC_1_s)은 단차를 가질 수 있다. 예를 들어, 제1 서브 절단 구조체(BC_1)의 측벽(BC_1_s)은 제1 연결부(131)의 상면, 즉, 제1 서포터층(130)의 상면(130u)에서 단차를 가질 수 있다. 이는 제1 적층 구조체(ST1)를 관통하는 식각 공정과 제2 적층 구조체(ST2)를 관통하는 식각 공정이 별개로 수행됨에 기인할 수 있다.
또한, 제1 서브 절단 구조체(BC_1)의 측벽(BC_1_s)은 제1 레벨에서 단차를 가질 수 있고, 제1 레벨은 하부 채널 구조체(CH_B)와 상부 채널 구조체(CH_U)가 접하는 제2 레벨보다 높을 수 있다. 즉, 제1 서브 절단 구조체(BC_1)의 측벽(BC_1_s)은 하부 채널 구조체(CH_B)의 상면보다 상측에서 단차를 가질 수 있다. 또는 제1 서브 절단 구조체(BC_1)의 측벽(BC_1_s)은 제1 서포터층(130)의 상면(130_u)에서 단차를 가질 수 있다. 이는 제1 서브 절단 구조체(BC_1) 및 제2 서브 절단 구조체(BC_2)를 형성하는 공정이 별개로 수행됨에 기인할 수 있다.
블록 절단 구조체(BC)는 제2 방향(DR2)으로 연장되어 제1 적층 구조체(ST1)를 완전히 절단하는 복수의 제3 서브 절단 구조체(BC_3)를 더 포함할 수 있다.
제3 서브 절단 구조체(BC_3)의 상면의 제1 방향(DR1)으로의 폭은 제3 서브 절단 구조체(BC_3)의 하면의 제1 방향(DR1)으로의 폭보다 작을 수 있다. 제3 서브 절단 구조체(BC_3)의 제1 방향(DR1)으로의 폭은 기판(100)의 상면으로부터 멀어질수록 증가할 수 있다. 이는 제3 서브 절단 구조체(BC_3)를 형성하기 위한 식각 공정의 특성에 기인할 수 있다.
예를 들어, 제3 서브 절단 구조체(BC_3)의 최상면의 제1 방향(DR1)으로의 폭(W5)은 제1 서브 절단 구조체(BC_1)의 최하면의 제1 방향(DR1)으로의 폭(W6)보다 클 수 있다.
제3 서브 절단 구조체(BC_3)는 제2 서브 절단 구조체(BC_2)와 제3 방향(DR3)으로 중첩될 수 있다. 제3 서브 절단 구조체(BC_3)는 제2 서브 절단 구조체(BC_2)와 제3 방향(DR3)으로 이격될 수 있다. 제3 서브 절단 구조체(BC_3)의 최상면은 제1 서포터층(130)의 하면(130_b)과 접할 수 있다. 제2 서브 절단 구조체(BC_2)의 최하면은 제1 서포터층(130)의 상면(130_u)과 접할 수 있다.
이에 따라 제1 적층 구조체(ST1)는 제1 서브 절단 구조체(BC_1) 및 제3 서브 절단 구조체(BC_3)에 의해 서로 이격되는 제1 스택(S1)과 제2 스택(S2)을 포함할 수 있다. 제1 적층 구조체(ST1)는 연결 스택을 포함하지 않는다. 이에 따라 채널 구조체들(CS)을 보다 개별적으로 제어할 수 있다. 또한, 몇몇 실시예들에 따른 반도체 메모리 장치는, 제1 스택(S1)과 제2 스택(S2)을 연결하는 제1 서포터층(130)을 포함하기 때문에, 제1 스택(S1)과 제2 스택(S2)이 완전히 분리되더라도 스택들(S1, S2, S3, S4)의 리닝 현상을 방지할 수 있다.
도 10은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 부분 분해 사시도이다. 도 11a는 도 10의 제1 서포터층의 레이아웃도이다. 도 11b는 도 10의 제2 서포터층의 레이아웃도이다. 설명의 편의를 위해, 도 2 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 10 및 도 11를 참조하면, 몇몇 실시예들에서, 제1 서포터층(130)의 면적 대비 제1 연결부(131)의 면적의 비율은 제2 서포터층(170)의 면적 대비 제2 연결부(171)의 면적의 비율보다 작을 수 있다.
제1 서포터층(130)에 포함된 제1 연결부(131)의 수는 제2 서포터층(170)에 포함된 제2 연결부(171)의 수보다 작을 수 있다. 예를 들어, 제1 서포터층(130)에 포함된 제1 연결부(131)는 n개 일 수 있고, 제2 서포터층(170)에 포함된 제2 연결부(171)의 수는 m개일 수 있다. 이 때, n 및 m은 자연수이며, n은 m보다 작을 수 있다. 즉, 제2 서포터층(170)의 제2 연결부(171)는 제1 서포터층(130)의 제1 연결부(131)에 비해 더 촘촘히 배열될 수 있다.
블록 절단 구조체(BC)는 예를 들어, 도 2 내지 도 8을 이용하여 설명한 바와 같이, 제1 서브 절단 구조체(BC_1)와 제2 서브 절단 구조체(BC_2)를 포함할 수 있다. 이 경우, 도 2 내지 도 8을 이용하여 설명한 것과 같이, 채널 구조체(CS)의 하부 채널 구조체(CH_B)와 상부 채널 구조체(CH_U)는 일체(single body)일 수 있다.
또 다른 예를 들어, 블록 절단 구조체(BC)는 도 9를 이용하여 설명한 바와 같이, 제3 서브 절단 구조체(BC_3)를 더 포함할 수 있다. 이 경우, 도 9를 이용하여 설명한 것과 같이, 채널 구조체(CH)의 하부 채널 구조체(CH_B) 및 상부 채널 구조체(CH_U)는 분리될 수 있다.
도 12는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 개략적인 부분 분해 사시도이다. 도 13은 도 12의 제1 서포터층의 레이아웃도이다. 도 14는 도 13의 A-A'선을 따라 절단한 단면도이다. 설명의 편의를 위해, 도 2 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 12 내지 도 14를 참조하면, 몇몇 실시예들에서, 반도체 메모리 장치는 제2 서포터층(170)없이, 제1 서포터층(130)을 포함할 수 있다.
제1 층간 절연막(165) 및 제2 층간 절연막(175)은 제2 적층 구조체(ST2) 상에 순차적으로 배치될 수 있다. 제1 층간 절연막(165) 및 제2 층간 절연막(175)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
비트 라인(BL)은 비트 라인 컨택(177)을 통해 복수의 채널 구조체들(CH)과 접속될 수 있다. 비트 라인 컨택(177)은 예를 들어, 제1 층간 절연막(165) 및 제2 층간 절연막(175)을 관통하여 비트 라인(180)과 채널 구조체(CH)를 전기적으로 연결할 수 있다.
도 15는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다. 도 15는 도 13의 A-A'을 따라 절단한 단면도에 대응할 수 있다. 설명의 편의를 위해, 도 12 내지 도 14를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 15를 참조하면, 도 9를 참조하여 설명한 바와 같이, 블록 절단 구조체(BC)는 제3 서브 절단 구조체(BC_3)를 더 포함할 수 있다. 이 경우, 도 9를 이용하여 설명한 것과 같이, 채널 구조체(CH)의 하부 채널 구조체(CH_B) 및 상부 채널 구조체(CH_U)는 분리될 수 있다.
도 16은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 단면도이다. 도 16은 도 2의 A-A'를 따라서 절단한 단면도에 대응할 수 있다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 16을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 주변 회로 구조체(PS) 및 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 회로 구조체(PS)는 주변 회로 소자(PTR), 하부 연결 배선체(PW) 및 주변 로직 절연막(102)을 포함할 수 있다.
주변 회로 소자(PTR)는 기판(100) 상에 형성될 수 있다. 주변 회로 소자(PTR)는 셀 어레이 구조체(CS)를 동작시키는 회로들일 수 있다.
주변 로직 절연막(102)은 기판(100) 상에 형성될 수 있다. 주변 로직 절연막(102)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 및 저유전율 물질 중 적어도 하나를 포함할 수 있다.
하부 연결 배선체(PW)는 주변 로직 절연막(102) 내에 형성될 수 있다. 하부 연결 배선체(PW)는 주변 회로 소자(PTR)와 연결될 수 있다.
셀 어레이 구조체(CS)는 주변 로직 구조체(PS) 상에 배치될 수 있다. 셀 어레이 구조체(CS)는 기판(100), 공통 소오스 플레이트(105), 지지 반도체층(110), 제1 적층 구조체(ST1), 제1 서포터층(130), 제2 적층 구조체(ST2), 채널 구조체(CH), 제2 서포터층(170) 및 비트 라인(BL)을 포함할 수 있다. 공통 소오스 플레이트(105)는 주변 로직 구조체(PS)의 상면을 따라 연장될 수 있다.
도 17은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 17을 참조하면, 반도체 메모리 장치는 C2C(chip to chip) 구조일 수 있다. C2C 구조는 제1 웨이퍼 상에 셀 어레이 구조체(CS)를 포함하는 상부 칩을 제작하고, 제1 웨이퍼와 다른 제2 웨이퍼 상에 주변 회로 구조체(PS)를 포함하는 하부 칩을 제작한 후, 상기 상부 칩과 상기 하부 칩을 본딩(bonding) 방식에 의해 서로 연결하는 것을 의미할 수 있다. 일례로, 상기 본딩 방식은 상부 칩의 최상부 메탈층에 형성된 본딩 메탈과 하부 칩의 최상부 메탈층에 형성된 본딩 메탈을 서로 전기적으로 연결하는 방식을 의미할 수 있다. 예컨대, 상기 본딩 메탈이 구리(Cu)로 형성된 경우, 상기 본딩 방식은 Cu-Cu 본딩 방식일 수 있으며, 상기 본딩 메탈은 알루미늄 혹은 텅스텐으로도 형성될 수 있다.
반도체 메모리 장치의 주변 회로 구조체(PS)와 셀 어레이 구조체(CS) 각각은 외부 패드 본딩 영역(PA), 셀 영역(CAR), 및 셀 영역(CAR)을 포함할 수 있다.
주변 회로 구조체(PS)는 제1 기판(100), 주변 로직 절연막(102), 제1 기판(100)에 형성되는 복수의 회로 소자들(PTR), 복수의 회로 소자들(PTR) 각각과 연결되는 하부 연결 배선체(PW)를 포함할 수 있다. 일 실시예에서, 제1 메탈층(111)은 상대적으로 저항이 높은 텅스텐으로 형성될 수 있고, 제2 메탈층(112)은 상대적으로 저항이 낮은 구리로 형성될 수 있다.
본 명세서에서는 제1 메탈층(111)과 제2 메탈층(112)만 도시 되고 설명되나, 이에 한정되는 것은 아니고, 제2 메탈층(112) 상에 적어도 하나 이상의 메탈층이 더 형성될 수도 있다. 제2 메탈층(112)의 상부에 형성되는 하나 이상의 메탈층 중 적어도 일부는, 제2 메탈층(112)을 형성하는 구리보다 더 낮은 저항을 갖는 알루미늄 등으로 형성될 수 있다.
주변 로직 절연막(102)은 복수의 회로 소자들(PTR), 제1 메탈층(111), 및 제2 메탈층(112)을 커버하도록 제1 기판(100) 상에 배치되며, 실리콘 산화물, 실리콘 질화물 등과 같은 절연 물질을 포함할 수 있다.
셀 영역(CAR)의 제2 메탈층(112) 상에 하부 본딩 메탈(540)이 형성될 수 있다. 셀 영역(CAR)에서, 주변 회로 구조체(PS)의 하부 본딩 메탈(540)은 셀 어레이 구조체(CS)의 상부 본딩 메탈(530)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있으며, 하부 본딩 메탈(540)과 상부 본딩 메탈(530)은 알루미늄, 구리, 혹은 텅스텐 등으로 형성될 수 있다.
셀 어레이 구조체(CS)는 적어도 하나의 메모리 블록을 제공할 수 있다. 셀 어레이 구조체(CS)는 제2 기판(400)과 공통 소오스 플레이트(105)를 포함할 수 있다. 제2 기판(400) 상에는, 제2 기판(400)의 상면에 수직하는 방향(Z축 방향)을 따라 복수의 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n)이 적층될 수 있다. 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n)의 상부 및 하부 각각에는 스트링 선택 라인들과 접지 선택 라인이 배치될 수 있으며, 스트링 선택 라인들과 접지 선택 라인 사이에 복수의 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n)이 배치될 수 있다.
셀 영역(CAR)에서, 채널 구조체(CH)는 제2 기판(400)의 상면에 수직하는 방향으로 연장되어 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n), 스트링 선택 라인들, 및 접지 선택 라인을 관통할 수 있다. 채널 구조체(CH)는 데이터 저장층, 채널층, 및 매립 절연층 등을 포함할 수 있으며, 채널층은 제1 메탈층(350c) 및 제2 메탈층(360c)과 전기적으로 연결될 수 있다. 예컨대, 제1 메탈층(350c)은 비트 라인 컨택일 수 있고, 제2 메탈층(360c)은 비트 라인일 수 있다. 일 실시예에서, 비트 라인(180)은 제2 기판(400)의 상면에 평행한 제1 방향(DR1)을 따라 연장될 수 있다.
도 17에 도시한 일 실시예에서, 채널 구조체(CH)와 비트 라인(180) 등이 배치되는 영역이 셀 영역(CAR)으로 정의될 수 있다. 비트 라인(180)은 셀 영역(CAR)에서 주변 회로 구조체(PS)에서 페이지 버퍼(450)를 제공하는 회로 소자들(PTR)과 전기적으로 연결될 수 있다. 일례로, 비트 라인(180)은 주변 회로 구조체(PS)에서 상부 본딩 메탈(530)과 연결되며, 상부 본딩 메탈(530)은 페이지 버퍼(450)의 회로 소자들(PTR)에 연결되는 하부 본딩 메탈(540)과 연결될 수 있다.
셀 영역(CAR)에서, 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n)은 제2 기판(400)의 상면에 평행한 제3 방향(DR3)을 따라 연장될 수 있으며, 복수의 셀 컨택 플러그들(440)과 연결될 수 있다. 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n)과 셀 컨택 플러그들(440)은, 제2 방향을 따라 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n) 중 적어도 일부가 서로 다른 길이로 연장되어 제공하는 패드들에서 서로 연결될 수 있다. 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n)에 연결되는 셀 컨택 플러그들(440)의 상부에는 제1 메탈층(350b)과 제2 메탈층(360b)이 차례로 연결될 수 있다. 셀 컨택 플러그들(440)은 셀 영역(CAR)에서 셀 어레이 구조체(CS)의 상부 본딩 메탈(530)과 주변 회로 구조체(PS)의 하부 본딩 메탈(540)을 통해 주변 회로 구조체(PS)와 연결될 수 있다.
셀 컨택 플러그들(440)은 주변 회로 구조체(PS)에서 로우 디코더(460)를 제공하는 회로 소자들(PTR)과 전기적으로 연결될 수 있다. 일 실시예에서, 로우 디코더(460)를 제공하는 회로 소자들(PTR)의 동작 전압은, 페이지 버퍼(450)를 제공하는 회로 소자들(PTR)의 동작 전압과 다를 수 있다. 일례로, 페이지 버퍼(450)를 제공하는 회로 소자들(PTR)의 동작 전압이 로우 디코더(460)를 제공하는 회로 소자들(PTR)의 동작 전압보다 클 수 있다.
외부 패드 본딩 영역(PA)에는 공통 소스 라인 컨택 플러그(480)가 배치될 수 있다. 공통 소스 라인 컨택 플러그(480)는 금속, 금속 화합물, 또는 폴리실리콘 등의 도전성 물질로 형성되며, 공통 소오스 플레이트(105)와 전기적으로 연결될 수 있다. 공통 소스 라인 컨택 플러그(480) 상부에는 메탈층(187)이 배치될 수 있다. 일례로, 공통 소스 라인 컨택 플러그(480) 및 메탈층(187)이 배치되는 영역은 외부 패드 본딩 영역(PA)으로 정의될 수 있다.
한편 외부 패드 본딩 영역(PA)에는 입출력 패드들(405, 500)이 배치될 수 있다. 도 17를 참조하면, 제1 기판(100)의 하부에는 제1 기판(100)의 하면을 덮는 하부 절연막(10) 이 형성될 수 있으며, 하부 절연막(10) 상에 제1 입출력 패드(500)가 형성될 수 있다. 제1 입출력 패드(500)는 제1 입출력 컨택 플러그(510)를 통해 주변 회로 구조체(PS)에 배치되는 복수의 회로 소자들(PTR) 중 적어도 하나와 연결되며, 하부 절연막(10)에 의해 제1 기판(100)과 분리될 수 있다. 또한, 제1 입출력 컨택 플러그(510)와 제1 기판(100) 사이에는 측면 절연막이 배치되어 제1 입출력 컨택 플러그(510)와 제1 기판(100)을 전기적으로 분리할 수 있다.
도 17을 참조하면, 제2 기판(400)의 상부에는 제2 기판(400)의 상면을 덮는 상부 절연막(20)이 형성될 수 있으며, 상부 절연막(20) 상에 제2 입출력 패드(405)가 배치될 수 있다. 제2 입출력 패드(405)는 제2 입출력 컨택 플러그(403)를 통해 주변 회로 구조체(PS)에 배치되는 복수의 회로 소자들(PTR) 중 적어도 하나와 연결될 수 있다.
실시예들에 따라, 제2 입출력 컨택 플러그(403)가 배치되는 영역에는 제2 기판(400) 및 공통 소오스 플레이트(105) 등이 배치되지 않을 수 있다. 또한, 제2 입출력 패드(405)는 제2 방향(DR2)에서 게이트 전극들(GSL, WL11~WL1n, WL21~WL2n)과 오버랩되지 않을 수 있다. 도 17를 참조하면, 제2 입출력 컨택 플러그(403)는 제2 기판(400)의 상면에 평행한 방향에서 제2 기판(400)과 분리되며, 셀 어레이 구조체(CS)의 제1 절연층(120), 제1 절단 패턴(133) 및 제2 절연층(140)을 관통하여 제2 입출력 패드(405)에 연결될 수 있다.
실시예들에 따라, 제1 입출력 패드(500)와 제2 입출력 패드(405)는 선택적으로 형성될 수 있다. 일례로, 반도체 메모리 장치는 제1 기판(100)의 상부에 배치되는 제1 입출력 패드(500)만을 포함하거나, 또는 제2 기판(400)의 상부에 배치되는 제2 입출력 패드(405)만을 포함할 수 있다. 또는, 반도체 메모리 장치가 제1 입출력 패드(500)와 제2 입출력 패드(405)를 모두 포함할 수도 있다.
셀 어레이 구조체(CS)와 주변 회로 구조체(PS) 각각에 포함되는 외부 패드 본딩 영역(PA)과 셀 영역(CAR) 각각에는 최상부 메탈층의 메탈 패턴이 더미 패턴(dummy pattern)으로 존재하거나, 최상부 메탈층이 비어있을 수 있다.
반도체 메모리 장치는 외부 패드 본딩 영역(PA)에서, 셀 어레이 구조체(CS)의 최상부 메탈층에 형성된 상부 본딩 메탈(530)에 대응하여 주변 회로 구조체(PS)의 최상부 메탈층에 셀 어레이 구조체(CS)의 상부 본딩 메탈 (530)과 동일한 형태의 하부 본딩 메탈(540)을 형성할 수 있다. 주변 회로 구조체(PS)의 최상부 메탈층에 형성된 하부 본딩 메탈(540)은 주변 회로 구조체(PS)에서 별도의 컨택과 연결되지 않을 수 있다. 이와 유사하게, 외부 패드 본딩 영역(PA)에서 주변 회로 구조체(PS)의 최상부 메탈층에 형성된 하부 본딩 메탈에 대응하여 셀 어레이 구조체(CS)의 상부 메탈층에 주변 회로 구조체(PS)의 하부 본딩 메탈과 동일한 형태의 상부 메탈 패턴을 형성할 수도 있다.
셀 영역(CAR)의 제2 메탈층(112) 상에는 하부 본딩 메탈(540)이 형성될 수 있다. 셀 영역(CAR)에서, 주변 회로 구조체(PS)의 하부 본딩 메탈(540)은 셀 어레이 구조체(CS)의 상부 본딩 메탈(530)과 본딩 방식에 의해 서로 전기적으로 연결될 수 있다.
또한, 셀 영역(CAR)에서, 주변 회로 구조체(PS)의 최상부 메탈층에 형성된 하부 본딩 메탈(540)에 대응하여 셀 어레이 구조체(CS)의 최상부 메탈층에 주변 회로 구조체(PS)의 하부 본딩 메탈(540)과 동일한 형태의 상부 본딩 메탈 (530)을 형성할 수 있다. 셀 어레이 구조체(CS)의 최상부 메탈층에 형성된 상부 본딩 메탈(530) 상에는 컨택을 형성하지 않을 수 있다.
도 18은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 18은 설명의 편의를 위해, 도 1 내지 도 9를 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 18을 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 제3 적층 구조체(ST3) 및 제3 서포터층(200)을 더 포함할 수 있다.
제3 적층 구조체(ST3)는 제2 서포터층(170) 상에 배치될 수 있다. 제3 적층 구조체(ST3)는 제2 서포터층(170) 상에 교대로 적층된 복수의 제3 게이트 전극(WL31~WL3n) 및 복수의 제3 절연층(190)을 포함할 수 있다. 예를 들어, 각각의 제3 게이트 전극(WL31~WL3n) 및 각각의 제3 절연층(190)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되는 층상 구조일 수 있다.
몇몇 실시예에서, 스트링 선택 라인(SSL)은 복수의 제3 게이트 전극들(WL31~WL3n) 중 최상부에 배치되는 게이트 전극일 수 있다.
제1 적층 구조체(ST1), 제2 적층 구조체(ST2) 및 제3 적층 구조체(ST3)는 워드 라인 절단 구조체(WLC)에 의해 완전히 절단될 수 있다.
제1 층간 절연막(165) 및 제3 서포터층(200)은 제3 적층 구조체(ST3) 상에 순차적으로 배치될 수 있다. 제2 서포터층(170)은 제2 방향(DR2)으로 연장되는 복수의 제3 절단 패턴들(203)에 의해 분리될 수 있다. 또한 복수의 제3 절단 패턴들(203)은 제1 방향(DR1)으로 서로 이격될 수 있다. 이에 따라 제3 서포터층(200)은 제1 방향(DR1)으로 서로 이격될 수 있다.
각각의 제3 절단 패턴들(203)은 복수의 제3 연결부(202)를 포함할 수 있다. 복수의 제3 연결부(202)는 각각의 제3 절단 패턴들(203) 내에서 제2 방향(DR2)으로 서로 이격될 수 있다. 복수의 제3 연결부(202)는 제3 서포터층(200)과 연결될 수 있다. 예를 들어, 제1 방향(DR1)으로 서로 이격된 제3 서포터층(200)은 복수의 제3 연결부(202)에 의해 서로 연결될 수 있다.
각각의 제3 절단 패턴들(203) 내에 포함된 복수의 제3 연결부(202)의 수는 각각의 제3 절단 패턴들(203)마다 서로 상이할 수 있다. 또한 각각의 제3 절단 패턴들(203) 내에 포함된 복수의 제3 연결부(202)의 배치 또한 각각의 제3 절단 패턴들(203)마다 서로 상이할 수 있다.
제1 서포터층(130) 및 제1 연결부(131)는 제2 서포터층(170) 및 제2 연결부(171)와 동일한 물질을 포함할 수 있다. 제1 서포터층(130), 제1 연결부(131), 제2 서포터층(170) 및 제2 연결부(171)는 예를 들어, 산화물 및 실리콘 질화물 보다 식각 선택비가 높은 물질을 포함할 수 있다. 제1 서포터층(130), 제1 연결부(131), 제2 서포터층(170) 및 제2 연결부(171)는 ALO, 금속물질 또는 불순물을 포함하는 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제3 서포터층(200) 및 제3 연결부(202)는 동일한 물질을 포함할 수 있다. 제3 서포터층(200) 및 제3 연결부(202)는 제1 서포터층(130), 제1 연결부(131), 제2 서포터층(170) 및 제2 연결부(171)와 다른 물질을 포함할 수 있다. 제3 서포터층(200) 및 제3 연결부(202)는 예를 들어, 산화물을 포함할 수 있다.
제1 절단 패턴(133), 제2 절단 패턴(173) 및 제3 절단 패턴(203)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
블록 절단 구조체(BC)는 제1 서브 절단 구조체(BC_1) 및 제2 서브 절단 구조체(BC_2)를 포함할 수 있다.
제1 서브 절단 구조체(BC_1)는 제1 적층 구조체(ST1), 제2 적층 구조체(ST2) 및 제3 적층 구조체(ST3)를 완전히 절단할 수 있다. 제1 서브 절단 구조체(BC_1)는 제1 절단 패턴(133), 제2 절단 패턴(1723) 및 제3 절단 패턴(203)을 관통할 수 있다.
제2 서브 절단 구조체(BC_2)의 바닥면 제3 방향(DR3)으로 중첩되는 제1 연결부(131) 및 제2 연결부(171) 중 최상부에 배치된 연결부의 상면과 동일 평면 상에 배치될 수 있다.
제2 서브 절단 구조체(BC_2)는 제1 적층 구조체(ST1)를 절단하지 않는다. 제2 서브 절단 구조체(BC_2)는 제3 적층 구조체(ST3) 및 제2 적층 구조체(ST2) 만을 절단하는 제2-1 서브 절단 구조체(BC_21) 및 제3 적층 구조체(ST3)만 절단하는 제2-2 서브 절단 구조체(BC_22)를 포함할 수 있다. 제2-1 서브 절단 구조체(BC_21)는 제1 연결부(131) 상에 배치될 수 있고, 제2-2 서브 절단 구조체(BC_22)는 제2 연결부(171) 상에 배치될 수 있다.
이에 따라 제3 적층 구조체(ST3)는 블록 절단 구조체(BC)에 의해 복수의 스택들로 분리될 수 있다. 또한, 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)가 제2 서브 절단 구조체(BC_2)에 의해 절단되지 않아 형성된 연결 스택을 포함하는 반면, 제3 적층 구조체(ST3)는 블록 절단 구조체(BC)에 의해 완전히 분리되므로 연결 스택을 포함하지 않는다.
각각의 제3 절단 패턴들(203)은 각각의 제1 절단 패턴들(133) 및 제2 절단 패턴들(173)과 제3 방향(DR3)으로 중첩될 수 있다.
이에 따라 제3 적층 구조체(ST3)의 복수의 스택들은 제1 적층 구조체(ST1)의 복수의 스택들과 제2 적층 구조체(ST2)의 복수의 스택들 상에 배치될 수 있다. 제3 서포터층(200)의 제3 연결부(201)는 제3 적층 구조체(ST3)의 복수의 스택들을 연결할 수 있다.
몇몇 실시예들에서, 제1 서포터층(130)의 면적 대비 제1 연결부(131)의 면적의 비율, 제2 서포터층(170)의 면적 대비 제2 연결부(171)의 면적의 비율 및 제3 서포터층(200)의 면적 대비 제3 연결부(202)의 면적의 비율 중 적어도 하나는 서로 다를 수 있다. 제1 서포터층(130)에 포함된 제1 연결부(131)의 수, 제2 서포터층(170)에 포함된 제2 연결부(171)의 수 및 제3 서포터층(200)에 포함된 제3 연결부(202)의 수 중 적어도 하나는 서로 다를 수 있다. 예를 들어, 제3 연결부(202)의 수는 제2 연결부(171)의 수보다 크고 제2 연결부(171)의 수는 제1 연결부(131)의 수보다 클 수 있다. 또 다른 예를 들어, 제3 연결부(202)의 수는 제2 연결부(171)의 수보다 작을 수 있고, 제2 연결부(171)의 수는 제1 연결부(131)의 수보다 작을 수 있다. 또 다른 예를 들어, 제2 연결부(171)의 수는 제1 연결부(131) 및 제3 연결부(202)의 수보다 클 수 있다.
도 19는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 도 19는 설명의 편의를 위해, 도 1 내지 도 9 및 도 18을 이용하여 상술한 것과 중복되는 부분은 간략히 설명하거나 생략한다.
도 19를 참조하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 제4 적층 구조체(ST4) 및 제4 서포터층(220)을 더 포함할 수 있다.
제4 적층 구조체(ST4)는 제3 서포터층(200) 상에 배치될 수 있다. 제4 적층 구조체(ST4)는 제3 서포터층(200) 상에 교대로 적층된 복수의 제4 게이트 전극(WL41~WL4n) 및 복수의 제4 절연층(210)을 포함할 수 있다. 예를 들어, 각각의 제4 게이트 전극(WL41~WL4n) 및 각각의 제4 절연층(210)은 제1 방향(DR1) 및 제2 방향(DR2)으로 연장되는 층상 구조일 수 있다.
몇몇 실시예에서, 스트링 선택 라인(SSL)은 복수의 제4 게이트 전극(WL41~WL4n) 중 최상부에 배치되는 게이트 전극일 수 있다.
제1 적층 구조체(ST1), 제2 적층 구조체(ST2), 제3 적층 구조체(ST3) 및 제4 적층 구조체(ST4)는 워드 라인 절단 구조체(WLC)에 의해 완전히 절단될 수 있다.
제1 층간 절연막(165) 및 제4 서포터층(220)은 제4 적층 구조체(ST4) 상에 순차적으로 배치될 수 있다. 제4 서포터층(220)은 제2 방향(DR2)으로 연장되는 복수의 제4 절단 패턴들(223)에 의해 분리될 수 있다. 또한 복수의 제4 절단 패턴들(223)은 제1 방향(DR1)으로 서로 이격될 수 있다. 이에 따라 제4 서포터층(220)은 제1 방향(DR1)으로 서로 이격될 수 있다.
각각의 제4 절단 패턴들(223)은 복수의 제4 연결부(222)를 포함할 수 있다. 복수의 제4 연결부(222)는 각각의 제4 절단 패턴들(223) 내에서 제2 방향(DR2)으로 서로 이격될 수 있다. 복수의 제4 연결부(222)는 제4 서포터층(220)과 연결될 수 있다. 예를 들어, 제1 방향(DR1)으로 서로 이격된 제4 서포터층(220)은 복수의 제4 연결부(222)에 의해 서로 연결될 수 있다.
각각의 제4 절단 패턴들(223) 내에 포함된 복수의 제4 연결부(222)의 수는 각각의 제4 절단 패턴들(223)마다 서로 상이할 수 있다. 또한 각각의 제4 절단 패턴들(223) 내에 포함된 복수의 제4 연결부(222)의 배치 또한 각각의 제4 절단 패턴들(223)마다 서로 상이할 수 있다.
제1 서포터층(130), 제2 서포터층(170) 및 제3 서포터층(200)은 예를 들어, 실리콘 산화물 및 실리콘 질화물 보다 식각 선택비가 높은 물질을 포함할 수 있다. 제1 서포터층(130), 제2 서포터층(170) 및 제3 서포터층(200)은 예를 들어, ALO, 금속물질 또는 불순물을 포함하는 폴리 실리콘을 포함할 수 있으나, 이에 제한되는 것은 아니다.
제4 서포터층(220)과 제4 연결부(221)는 동일한 물질을 포함할 수 있다. 제4 서포터층(220)은 예를 들어, 산화물을 포함할 수 있다.
제1 절단 패턴(133), 제2 절단 패턴(173), 제3 절단 패턴(203) 및 제4 절단 패턴(223)은 예를 들어, 실리콘 산화물을 포함할 수 있으나, 이에 제한되는 것은 아니다.
블록 절단 구조체(BC)는 제1 서브 절단 구조체(BC_1) 및 제2 서브 절단 구조체(BC_2)를 포함할 수 있다.
제1 서브 절단 구조체(BC_1)는 제1 적층 구조체(ST1), 제2 적층 구조체(ST2), 제3 적층 구조체(ST3) 및 제4 적층 구조체(ST4)를 완전히 절단할 수 있다. 제1 서브 절단 구조체(BC_1)는 제1 절단 패턴(133), 제2 절단 패턴(173), 제3 절단 패턴(203) 및 제4 절단 패턴(223)을 관통할 수 있다.
제2 서브 절단 구조체(BC_2)의 바닥면 제3 방향(DR3)으로 중첩되는 제1 연결부(131), 제2 연결부(171) 및 제3 연결부(201) 중 최상부에 배치된 연결부의 상면과 동일 평면 상에 배치될 수 있다.
제2 서브 절단 구조체(BC_2)는 제1 적층 구조체(ST1)를 절단하지 않는다. 제2 서브 절단 구조체(BC_2)는 제4 적층 구조체(ST4), 제3 적층 구조체(ST3) 및 제2 적층 구조체(ST2)만을 절단하는 제2-1 서브 절단 구조체(BC_21), 제4 적층 구조체(ST4) 및 제3 적층 구조체(ST3)만을 절단하는 제2-2 서브 절단 구조체(BC_22), 및 제4 적층 구조체(ST4)만 절단하는 제2-3서브 절단 구조체(BC_23)를 포함할 수 있다. 제2-1 서브 절단 구조체(BC_21)는 제1 연결부(131) 상에 배치될 수 있고, 제2-2 서브 절단 구조체(BC_22)는 제2 연결부(171) 상에 배치될 수 있고, 제2-3 서브 절단 구조체(BC_23)는 제3 연결부(201) 상에 배치될 수 있다.
이에 따라 제4 적층 구조체(ST4)는 블록 절단 구조체(BC)에 의해 복수의 스택들로 분리될 수 있다. 또한, 제1 적층 구조체(ST1), 제2 적층 구조체(ST2) 및 제3 적층 구조체(ST3)가 제2 서브 절단 구조체(BC_2)에 의해 절단되지 않아 형성된 연결 스택을 포함하는 반면, 제4 적층 구조체(ST4)는 블록 절단 구조체(BC)에 의해 완전히 절단되므로 연결 스택을 포함하지 않는다.
각각의 제4 절단 패턴들(223)은 각각의 제1 절단 패턴들(133), 제2 절단 패턴들(173) 및 제3 절단 패턴들(223)과 제3 방향(DR3)으로 중첩될 수 있다.
이에 따라 제4 적층 구조체(ST4)의 복수의 스택들은 제1 적층 구조체(ST1)의 복수의 스택들, 제2 적층 구조체(ST2)의 복수의 스택들 및 제3 적층 구조체(ST3)의 복수의 스택들 상에 배치될 수 있다. 제4 서포터층(220)의 제4 연결부(221)는 제4 적층 구조체(ST4)의 복수의 스택들을 연결할 수 있다.
몇몇 실시예들에서, 제1 서포터층(130)의 면적 대비 제1 연결부(131)의 면적의 비율, 제2 서포터층(170)의 면적 대비 제2 연결부(171)의 면적의 비율, 제3 서포터층(200)의 면적 대비 제3 연결부(202)의 면적의 비율 및 제4 서포터층(220)의 면적 대비 제4 연결부(CP4)의 면적의 비율 중 적어도 하나는 서로 다를 수 있다. 제1 서포터층(130)에 포함된 제1 연결부(131)의 수, 제2 서포터층(170)에 포함된 제2 연결부(171)의 수, 제3 서포터층(200)에 포함된 제3 연결부(202)의 수 및 제4 연결부(CP4)의 수 중 적어도 하나는 서로 다를 수 있다.
본 도면에 도시된 바와 달리, 제1 적층 구조체(ST1), 제2 적층 구조체(ST2), 제3 적층 구조체(ST3) 및 제4 적층 구조체(ST4)는 모두 연결 스택을 포함하지 않을 수 있다. 도 9를 이용하여 설명한 바와 같이, 워드 라인 절단 구조체(WLC), 블록 절단 구조체(BC) 및 채널 구조체(CS)의 측벽은 모두 단차를 가질 수 있다. 채널 구조체(CS)는 각각의 적층 구조체(ST1, ST2, ST3, ST4) 내에서 서로 분리될 수 있다.
도 20 내지 도 25는 몇몇 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 20 내지 도 25는 도 2의 A-A' 선을 따라 절단한 단면도에 대응될 수 있다.
도 20을 참조하면, 기판(100) 상에 공통 소오스 플레이트(105) 및 지지 반도체층(110)이 형성될 수 있다. 공통 소오스 플레이트(105) 상에, 차례로 적층된 제1 절연층(120)과 제1 희생층(121)을 포함하는 제1 프리 적층 구조체(ST1')가 형성될 수 있다. 제1 희생층(121)은 제1 절연층(120)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 절연층(120)이 실리콘 산화물을 포함하는 경우에, 제1 희생층(121)은 폴리 실리콘을 포함할 수 있다.
이어서, 제1 프리 적층 구조체(ST1')를 관통하는 제1 채널홀(CH_h1)이 형성될 수 있다. 제1 채널홀(CH_h1) 내에 채널 희생 패턴(124)이 형성될 수 있다. 채널 희생 패턴(124)은 예를 들어, 폴리 실리콘, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
도 21을 참조하면, 제1 프리 적층 구조체(ST1') 상에 제1 서포터층(130) 및 제1 연결부(131)가 형성될 수 있다. 예를 들어, 제1 프리 적층 구조체(ST1') 상에 제1 프리 서포터층이 형성되고, 제1 프리 서포터층을 패터닝하여 제1 서포터층(130) 및 제1 연결부(131)가 형성될 수 있다.
도 22를 참조하면, 제1 절단 패턴(133)이 형성될 수 있다. 예를 들어, 제1 절단 패턴(133)은 제1 서포터층(130) 및 제1 연결부(131)에 의해 제1 프리 적층 구조체(ST1')의 상면의 적어도 일부가 노출된 개구부 상에 형성될 수 있다.
이어서, 제1 서포터층(130) 상에 차례로 적층된 제2 절연층(140)과 제2 희생층(141)을 포함하는 제2 프리 적층 구조체(ST2')가 형성될 수 있다. 제2 희생층(141)은 제2 절연층(140)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 절연층(140)이 실리콘 산화물을 포함하는 경우에, 제2 희생층(141)은 폴리 실리콘을 포함할 수 있다.
예를 들어, 제2 희생층(141)은 제1 희생층(121)과 동일한 물질을 포함할 수 있고, 제2 절연층(140)은 제1 절연층(120)과 동일한 물질을 포함할 수 있다.
이어서, 제2 프리 채널홀이 형성될 수 있다. 제1 서포터층(130)은 제2 희생층(141) 및 제2 절연층(140) 보다 식각 선택비가 높을 물질을 포함할 수 있기 때문에, 제2 프리 채널홀은 제1 서포터층(130)의 상면까지 식각될 수 있다. 즉, 제1 서포터층(130)은 채널홀 식각 정지막의 역할을 할 수 있다.
이어서, 제2 프리 채널홀을 추가 식각(over etching)하여 채널 희생 패턴(124)의 적어도 일부를 노출시키는 제2 채널홀(CH_h2)이 형성될 수 있다.
도 23을 참조하면, 제2 채널홀(도 22의 CH_h2)을 통해 채널 희생 패턴(124)이 제거될 수 있다.
이어서, 제1 채널홀(도 21의 CH_h1) 및 제2 채널홀(도 22의 CH_h2) 내에 채널 구조체(CS)가 형성될 수 있다. 이에 따라 채널 구조체(CS)의 측벽은 제1 서포터층(130)의 하면에서 단차를 가질 수 있다.
이어서, 제2 프리 적층 구조체(ST2') 상에 제1 층간 절연막(165)이 형성될 수 있다.
이어서, 제1 서브 절단 트렌치(BC_1_T) 및 제2 서브 절단 트렌치(BC_2_T)가 형성될 수 있다.
제1 서브 절단 트렌치(BC_1_T)는 제1 절단 패턴(133) 상에 형성될 수 있다. 제1 서브 절단 트렌치(BC_1_T)는 제1 층간 절연막(165), 제2 프리 적층 구조체(ST2'), 제1 절단 패턴(133) 및 제1 프리 적층 구조체(ST1')를 관통할 수 있다. 제1 서브 절단 트렌치(BC_1_T)는 예를 들어, 지지 반도체층(110)의 일부 내로 연장될 수 있다.
제2 서브 절단 트렌치(BC_2_T)는 제2 프리 적층 구조체(ST2') 및 제1 층간 절연막(165)을 관통하여 제1 서포터층(130)의 상면까지 식각될 수 있다. 즉, 제1 서포터층(130)은 제2 서브 절단 트렌치(BC_2_T)의 식각 정지막의 역할을 할 수 있다. 이에 따라 제2 서브 절단 트렌치(BC_2_T)는 제1 서포터층(130)의 제1 연결부(131) 상에 형성될 수 있고, 제1 서브 절단 트렌치(BC_1_T)는 제1 서포터층(130)의 제1 절단 패턴(133) 상에 형성될 수 있다.
도 24를 참조하면, 제1 서브 절단 트렌치(BC_1_T)와 제2 서브 절단 트렌치(BC_2_T)에 의해 노출된 제1 희생층(121) 및 제2 희생층(141)이 제거될 수 있다.
몇몇 실시예들에서, 제1 희생층(121) 및 제2 희생층(141)이 제거되는 동안, 채널 구조체(CH)의 반도체 패턴(150)의 일부가 제거되어, 정보 저장 패턴(152)이 노출될 수 있다. 몇몇 다른 실시예들에서, 제1 희생층(121) 및 제2 희생층(141)을 제거한 후, 채널 구조체(CH)의 하부의 반도체 패턴(150)의 일부가 제거되어, 정보 저장 패턴(152)이 노출될 수 있다.
제1 희생층(121) 및 제2 희생층(141)이 제거된 공간에 각각 제1 게이트 전극(GSL, WL11~WL1n) 및 제2 게이트 전극(WL21 - WL2n)이 형성될 수 있다.
즉, 대체 금속 게이트(Replacement metal gate) 공정을 통해 제1 희생층(121) 및 제2 희생층(141)은 각각 제1 게이트 전극(GSL, WL11~WL1n) 및 제2 게이트 전극(WL21~WL2n)으로 교체될 수 있다. 이에 따라 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)가 형성될 수 있다.
이어서, 제1 서브 절단 트렌치(BC_1_T) 및 제2 서브 절단 트렌치(BC_2_T)를 각각 채우는 제1 서브 절단 구조체(BC_1) 및 제2 서브 절단 구조체(BC_2)가 형성될 수 있다.
도 25를 참조하면, 제1 층간 절연막(165) 상에 제2 서포터층(170) 및 제2 연결부(171)가 형성될 수 있다. 예를 들어, 제1 층간 절연막(165) 상에 제2 프리 서포터층이 형성되고, 제2 프리 서포터층을 패터닝하여 제2 서포터층(170) 및 제2 연결부(171)가 형성될 수 있다.
이어서, 도 4를 참조하면, 제2 절단 패턴(173)이 형성될 수 있다. 예를 들어, 제2 절단 패턴(173)은 제2 서포터층(170) 및 제2 연결부(171)에 의해 제2 적층 구조체(ST2)의 상면의 적어도 일부가 노출된 개구부 상에 형성될 수 있다.
이어서, 제1 층간 절연막(165) 및 제2 서포터층(170)을 관통하는 비트 라인 컨택(177)이 형성되고, 제2 서포터층(170) 상에 비트 라인(180)이 형성됨으로써, 도 4에 도시된 반도체 메모리 장치가 제조될 수 있다.
도 26 내지 도 29는 몇몇 실시예들에 따른 반도체 메모리 장치의 제조 방법을 설명하기 위한 중간 단계 도면들이다. 도 26 내지 도 29는 도 3의 A-A' 선을 따라 절단한 단면도에 대응될 수 있다.
도 26을 참조하면, 기판(100) 상에 공통 소오스 플레이트(105) 및 지지 반도체층(110)이 형성될 수 있다. 공통 소오스 플레이트(105) 상에, 차례로 적층된 제1 절연층(120)과 제1 희생층을 포함하는 제1 프리 적층 구조체가 형성될 수 있다.
이어서, 제1 프리 적층 구조체를 관통하는 하부 채널 구조체(CH_B)가 형성될 수 있다. 하부 채널 구조체(CH_B)는 도 9에서 설명한 바와 같이, 제1 반도체 패턴(150_1), 제1 정보 저장 패턴(152_1), 제1 충진 패턴(154_1) 및 제1 채널 패드(156_1)를 포함할 수 있다.
이어서, 제1 프리 적층 구조체 상에 제1 프리 절단 패턴(136)이 형성될 수 있다.
이어서, 제1 프리 절단 패턴(136) 및 제1 프리 적층 구조체를 관통하는 제1 트렌치(T1) 및 제2 트렌치(T2)가 형성될 수 있다.
이어서, 제1 트렌치(T1) 및 제2 트렌치(T2)에 의해 노출된 제1 희생층이 제거될 수 있다. 제1 희생층(121)이 제거된 공간에 제1 게이트 전극(GSL, W11~W1n)이 형성될 수 있다. 이에 따라 제1 적층 구조체(ST1)가 형성될 수 있다.
이어서, 제1 트렌치(T1) 내에 하부 서브 절단 구조체(BC_1_B)가 형성될 수 있다. 제2 트렌치(T2) 내에 제3 프리 서브 절단 구조체(BC_3')가 형성될 수 있다.
도 27을 참조하면, 제1 서포터층(130) 및 제1 연결부(131)가 형성될 수 있다. 제1 서포터층(130) 및 제1 연결부(131)는 제1 프리 절단 패턴(도 26의 131) 내에 형성될 수 있다. 예를 들어, 마스크를 이용하여 제1 프리 절단 패턴(도 26의 131) 및 제3 프리 서브 절단 구조체(도 26의 BC_3')를 패터닝할 수 있다.
이에 따라, 제1 서포터층(130) 및 제1 연결부(131)를 포함하는 제1 절단 패턴(133)과, 제3 서브 절단 구조체(BC_3)가 형성될 수 있다. 제1 프리 절단 패턴(도 26의 131)이 제거된 공간에 제1 서포터층(130)이 형성될 수 있고, 제3 프리 서브 절단 구조체(도 26의 BC_3')가 제거된 공간에 제1 연결부(131)가 형성될 수 있다.
도 28을 참조하면, 제1 서포터층(130) 상에 차례로 적층된 제2 절연층(140)과 제2 희생층(141)을 포함하는 제2 프리 적층 구조체(ST2')가 형성될 수 있다.
이어서, 하부 채널 구조체(CH_B)의 제1 채널 패드(156_1)의 적어도 일부를 노출시키는 제2 채널홀(CH_h2)이 형성될 수 있다.
도 29를 참조하면, 제2 채널홀(도 28의 CH_h2) 내에 상부 채널 구조체(CH_U)가 형성될 수 있다. 상부 채널 구조체(CH_U)는 도 9에서 설명한 바와 같이, 제2 반도체 패턴(150_2), 제2 정보 저장 패턴(152_2), 제2 충진 패턴(154_2) 및 제2 채널 패드(156_2)를 포함할 수 있다. 이에 따라 채널 구조체(CH)가 형성될 수 있다.
이어서, 제2 프리 적층 구조체(ST2') 상에 제1 층간 절연막(165)이 형성될 수 있다.
이어서, 하부 서브 절단 구조체(BC_1_B) 상에 제1 층간 절연막(165), 제2 프리 적층 구조체(ST2')를 관통하는 제3 트렌치(T3)가 형성될 수 있다. 몇몇 실시예들에서, 제3 트렌치(T3)는 하부 서브 절단 구조체(BC_1_B)의 적어도 일부 내로 연장될 수 있다. 제1 연결부(131) 상에 제2 프리 전극 구조체(ST2')를 관통하는 제2 서브 절단 트렌치(BC_2_T)가 형성될 수 있다.
이어서, 도 9를 참조하면, 제3 트렌치(T3) 및 제2 서브 절단 트렌치(BC_2_T)에 의해 노출된 제2 희생층(141)이 제거될 수 있다. 제2 희생층(141)이 제거된 공간에 제2 게이트 전극(WL21~WL2n)이 형성될 수 있다.
이어서, 제3 트렌치(T3)를 채우는 상부 서브 절단 구조체(BC_1_U)가 형성될 수 있다. 이에 따라 제1 서브 절단 구조체(BC_1)가 형성될 수 있고, 제1 서브 절단 구조체(BC_1)의 측벽은 단차를 가질 수 있다. 또한 제2 서브 절단 트렌치(BC_2_T)를 채우는 제2 서브 절단 구조체(BC_2)가 형성될 수 있다.
이어서, 제2 서포터층(170), 제2 절단 패턴(173), 비트 라인 컨택(177) 및 비트 라인(180)이 형성됨으로써 도 9에 도시된 반도체 메모리 장치가 제조될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 105: 공통 소오스 플레이트
110: 지지 반도체층 ST1, ST2: 제1 및 제2 적층 구조체
130: 제1 서포터층 133: 제1 절단 패턴
170: 제2 서포터층 173: 제2 절단 패턴
180: 비트 라인 BC: 블록 절단 구조체

Claims (10)

  1. 기판 상에, 제1 방향으로 적층된 제1 게이트 전극을 포함하는 제1 적층 구조체;
    상기 제1 적층 구조체 상에 배치되고, 제1 절단 패턴에 의해 분리되는 제1 서포터층;
    상기 제1 서포터층 상에, 상기 제1 방향으로 적층된 제2 게이트 전극을 포함하는 제2 적층 구조체;
    상기 제1 방향과 교차하는 제2 방향으로 연장되어 제2 적층 구조체 및/또는 상기 제1 적층 구조체를 절단하는 블록 절단 구조체;
    상기 제2 적층 구조체 상에 배치되고, 제2 절단 패턴에 의해 분리되는 제2 서포터층; 및
    상기 제1 적층 구조체를 관통하는 하부 채널 구조체와, 상기 제1 서포터층 및 제2 적층 구조체를 관통하는 상부 채널 구조체를 포함하는 채널 구조체를 포함하고,
    상기 채널 구조체의 상면의 상기 제2 방향과 교차하는 제3 방향으로의 폭은 상기 채널 구조체의 하면의 상기 제3 방향으로의 폭보다 크되, 상기 하부 채널 구조체의 최상면의 상기 제2 방향으로의 폭은 상기 상부 채널 구조체의 최하면의 상기 제2 방향으로의 폭보다 크고,
    상기 제1 적층 구조체는, 상기 블록 절단 구조체에 의해 적어도 일부가 분리된 제1 스택 및 제2 스택을 포함하고,
    상기 제2 적층 구조체는, 상기 블록 절단 구조체에 의해 분리되고 상기 제1 스택 상에 배치된 제3 스택과 상기 제2 스택 상에 배치된 제4 스택을 포함하고,
    상기 제1 서포터층은, 상기 제1 스택 및 상기 제2 스택 상에 배치되고,
    상기 제2 서포터층은, 상기 제3 스택 및 상기 제4 스택 상에 배치되고,
    상기 제1 서포터층의 상기 제1 절단 패턴은, 상기 블록 절단 구조체 상에 배치되어 상기 제1 스택 및 상기 제2 스택 상에 배치된 상기 제1 서포터층을 연결하는 제1 연결부를 포함하고,
    상기 제2 서포터층의 상기 제2 절단 패턴은, 상기 블록 절단 구조체 상에 배치되어 상기 제3 스택 및 상기 제4 스택 상에 배치된 상기 제2 서포터층을 연결하는 제2 연결부를 포함하는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 제1 연결부는 상기 제2 방향으로 서로 이격된 n개의 제1 서브 연결부를 포함하고,
    상기 제2 연결부는 상기 제2 방향으로 서로 이격된 m개의 제2 서브 연결부를 포함하고,
    상기 n 및 m은 자연수이고, 상기 n은 m보다 큰 반도체 메모리 장치.
  3. 제 1항에 있어서,
    상기 제1 연결부는 상기 제2 방향으로 서로 이격된 n개의 제1 서브 연결부를 포함하고,
    상기 제2 연결부는 상기 제2 방향으로 서로 이격된 m개의 제2 서브 연결부를 포함하고, 상기 n 및 m은 자연수이고, 상기 n은 m보다 작은 반도체 메모리 장치.
  4. 제 1항에 있어서,
    상기 블록 절단 구조체는, 상기 제1 적층 구조체, 상기 제1 절단 패턴 및 상기 제2 적층 구조체를 절단하는 제1 서브 절단 구조체와 상기 제2 적층 구조체를 절단하는 제2 서브 절단 구조체를 포함하고,
    상기 제2 서브 절단 구조체는, 상기 제1 연결부 상에 배치되는 반도체 메모리 장치.
  5. 제 1항에 있어서,
    상기 블록 절단 구조체는, 상기 제1 적층 구조체, 상기 제1 절단 패턴 및 상기 제2 적층 구조체를 절단하는 제1 서브 절단 구조체, 상기 제2 적층 구조체를 절단하는 제2 서브 절단 구조체 및 상기 제1 적층 구조체를 절단하는 제3 서브 절단 구조체를 더 포함하고,
    상기 제1 서브 절단 구조체와 상기 제3 서브 절단 구조체는 상기 제1 서포터층에 의해 상기 제1 방향으로 이격되는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 제3 서브 절단 구조체의 상면의 상기 제3 방향으로의 폭은 상기 제2 서브 절단 구조체의 하면의 상기 제3 방향으로의 폭보다 큰 반도체 메모리 장치.
  7. 제 1항에 있어서,
    상기 제1 서포터층과 상기 제2 서포터층은, 서로 다른 물질을 포함하는 반도체 메모리 장치.
  8. 기판 상에, 제1 방향으로 적층된 제1 게이트 전극을 포함하는 제1 적층 구조체;
    상기 제1 적층 구조체 상에 배치되는 제1 서포터층;
    상기 제1 적층 구조체 상에, 상기 제1 방향으로 적층된 제2 게이트 전극을 포함하는 제2 적층 구조체;
    상기 제1 적층 구조체 및 상기 제2 적층 구조체를 절단하고 상기 제1 방향과 교차하는 제2 방향으로 배열되는 복수의 제1 서브 절단 구조체;
    상기 복수의 제1 서브 절단 구조체 중 상기 제2 방향으로 서로 이격되는 제1 서브 절단 구조체 사이에 배치되고, 상기 제2 적층 구조체를 절단하는 제2 서브 절단 구조체;
    상기 제1 적층 구조체를 관통하는 하부 채널 구조체와, 상기 제1 서포터층 및 제2 적층 구조체를 관통하는 상부 채널 구조체를 포함하는 채널 구조체로, 상기 채널 구조체의 측벽은 단차를 갖는 채널 구조체; 및
    상기 제2 적층 구조체 상에 배치되는 제2 서포터층을 포함하고,
    상기 제1 서포터층은 상기 복수의 제1 서브 절단 구조체가 관통하는 제1 절단 패턴을 포함하고,
    상기 제2 서포터층은 상기 복수의 제1 서브 절단 구조체 및 상기 제2 서브 절단 구조체의 상면의 적어도 일부를 노출시키는 제2 절단 패턴을 포함하고,
    상기 제1 절단 패턴의 면적은 상기 제2 절단 패턴의 면적과 다른 반도체 메모리 장치.
  9. 제 8항에 있어서,
    상기 복수의 제1 서브 절단 구조체의 측벽은 단차를 갖고, 상기 제2 서브 절단 구조체의 측벽은 단차를 갖지 않는 반도체 메모리 장치.
  10. 기판 상에 배치된 공통 소오스 플레이트;
    상기 공통 소오스 플레이트 상에, 제1 방향으로 적층된 제1 게이트 전극을 포함하는 제1 적층 구조체;
    상기 제1 적층 구조체 상에 배치되고, 제1 절단 패턴에 의해 상기 제1 방향과 교차하는 제2 방향으로 분리되는 제1 서포터층;
    상기 제1 적층 구조체 상에, 상기 제1 방향으로 적층된 제2 게이트 전극을 포함하는 제2 적층 구조체;
    상기 제1 적층 구조체 및 상기 제2 적층 구조체를 절단하고 상기 제2 방향으로 배열되는 복수의 제1 서브 절단 구조체;
    상기 복수의 제1 서브 절단 구조체 중 상기 제2 방향으로 서로 이격되는 제1 서브 절단 구조체 사이에 배치되고, 상기 제2 적층 구조체를 절단하는 제2 서브 절단 구조체;
    상기 제1 적층 구조체를 관통하는 하부 채널 구조체와, 상기 제1 서포터층 및 제2 적층 구조체를 관통하는 상부 채널 구조체를 포함하는 채널 구조체로, 상기 채널 구조체의 측벽은 단차를 갖는 채널 구조체;
    상기 제2 적층 구조체 상에 배치되고, 제2 절단 패턴에 의해 상기 제2 방향으로 분리되는 제2 서포터층; 및
    상기 제2 서포터층 상에, 상기 제1 방향 및 상기 제2 방향과 교차하는 제3 방향으로 연장되고, 상기 채널 구조체와 연결되는 비트 라인을 포함하되,
    상기 제1 적층 구조체는, 상기 복수의 제1 서브 절단 구조체에 의해 서로 분리되는 제1 스택과 제2 스택, 및 상기 제2 서브 절단 구조체의 하부에 배치되어 상기 제1 스택과 상기 제2 스택을 연결하는 제1 연결 스택을 포함하고,
    상기 제2 적층 구조체는, 상기 복수의 제1 서브 절단 구조체 및 상기 제2 서브 절단 구조체에 의해 서로 분리되고 상기 제1 스택 상에 배치되는 제3 스택과 상기 제2 스택 상에 배치되는 제4 스택을 포함하고,
    상기 제1 절단 패턴은, 상기 복수의 제1 서브 절단 구조체 및 상기 제2 서브 절단 구조체와 상기 제1 방향으로 중첩되고, 상기 제1 연결 스택 상에 상기 제2 방향으로 배열되는 복수의 제1 연결부를 포함하고,
    상기 제2 절단 패턴은, 상기 복수의 제1 서브 절단 구조체 및 상기 제2 서브 절단 구조체와 상기 제1 방향으로 중첩되고 상기 제2 방향으로 배열되는 복수의 제2 연결부를 포함하고,
    상기 복수의 제1 연결부의 수는 상기 복수의 제2 연결부의 수보다 큰 반도체 메모리 장치.
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