CN114930534A - 三维存储器阵列中变化的沟道宽度 - Google Patents

Abstract

公开了一种包括变化宽度沟道(110a)的存储器阵列(100)。阵列(100)包括多条WL(106)，多条WL(106)在层上方，其中，层可以是存储器阵列(100)的选择栅极源极SGS(116)或用于将阵列(100)的第一层面(102a)与阵列(100)的第二层面(102b)隔离的隔离层(130a)。沟道(110a)延伸穿过多条字线(106)并且至少部分地穿过该层。沟道(110a)包括第一区域(113na、113nb)和第二区域(111wa、111wb)。沟道(110a)的第一区域(113na、113nb)具有与沟道(110a)的第二区域(111wa、111wb)的第二宽度(D1)相差至少1nm的第一宽度(D2)。第一区域(113na、113nb)延伸穿过多条字线(106)，并且第二区域(111wa、111wb)延伸穿过多条字线(106)下面的层的至少一部分。第一宽度(D2)比沟道(110a)的第二区域(111wa、111wb)的第二宽度(D1)小至少1nm。

Description

三维存储器阵列中变化的沟道宽度

背景技术

三维(3D)存储器在过去几年中变得越来越流行。3D存储器的示例包括3D NAND存储器，其中存储器单元被垂直堆叠在多层中。与例如二维(2D)存储器阵列相比，3D存储器阵列以较低的每位存储的成本实现高密度的存储器单元。通过在存储器阵列中包括多个存储器层面(decks)和/或每层面包括更多数量的交替层(或层级(tier))，3D NAND存储器阵列正在(垂直地)放大。一个层级包括一对交替层(字线层和电介质电层)，并且是存储器阵列中的存储器单元的基本构建块。然而，如本文中进而论述的，存在与3D NAND存储器阵列的这种垂直放大相关联的若干不可忽视的问题。

附图说明

图1示出了根据本公开内容的一些实施例的包括多个存储器层面的存储器阵列的截面图，其中与存储器阵列的存储器层面相关联的沟道在沟道的长度上具有变化的宽度。

图2A示出了根据本公开内容的一些实施例的包括多个存储器层面的存储器阵列的截面图，其中与存储器阵列的存储器层面相关联的沟道在沟道的长度上具有变化的宽度，并且其中沟道的宽区域与窄区域之间的界面与存储器阵列的选择栅极源极(SGS)横向相邻。

图2B示出了根据本公开内容的一些实施例的包括单个存储器层面的存储器阵列的截面图，其中与存储器层面相关联的沟道在沟道的长度上具有变化的宽度，并且其中沟道的宽区域与窄区域之间的界面与存储器阵列的选择栅极源极(SGS)横向相邻。

图3A、图3B、图3C、图3C1、图3D、图3D1、图3D2、图3D3、图3E、图3F、图3G、图3H、图3I、图3J、图3K和图3L共同示出了根据本公开内容的一些实施例的用于形成三维(3D)存储器阵列的方法，其中沟道具有沿着沟道长度变化的厚度。

图4示出了根据本公开内容的一个或多个实施例的利用本文公开的存储器结构实施的示例计算系统。

具体实施方式

本文公开了一种三维(3D)存储器阵列结构，其包括沿着存储器柱的长度变化的沟道宽度。例如，3D存储器阵列结构包括布置在垂直堆叠体中的两个或更多个层面，每个层面包括交替的字线(WL)和电介质层。对于存储器阵列结构的最下层面，对应WL和电介质层的最下WL或最下电介质层在选择栅极源极(SGS)上。对于中间级或顶级层面，对应WL和电介质层的最下WL或最下电介质层在对应的隔离区域上。每个层面包括垂直延伸穿过层面的WL和电介质层的对应的存储器柱。每个柱包括沿着柱的长度形成的薄掺杂中空沟道(DHC)。在一些实施例中，沟道沿着柱的长度具有变化的宽度。例如，具有相对较小宽度的沟道的窄区域与WL相邻；并且具有相对较大宽度的沟道的宽区域与SGS相邻(例如，在最下存储器层面的情况下)或与隔离区域(例如，在中间级或顶级存储器层面的情况下)相邻。在一些这样的示例实施例中，并且如将在本文中进一步详细讨论的，以这种方式改变沟道的宽度促进了垂直放大(例如，增加存储器阵列中的层面的数量和/或每层面的层级数量)，而不损害或牺牲存储器阵列的擦除性能和/或单元静电性能。根据本公开内容，许多变化和实施例将是显而易见的。

总体概述

如先前所提及的，存在与3D NAND存储器阵列的垂直放大相关联的若干不可忽视的问题。例如，3D NAND存储器阵列包括沿着存储器柱形成的相对薄的掺杂中空沟道(DHC)。沿着沟道布置各种部件，例如选择栅极源极(SGS)、非易失性存储器单元(NAND存储器单元)、控制栅极和选择栅极漏极(SGD)。沟道在一端连接到位线(BL)，并且在另一端连接到电流公共源极(SRC)。在多层面存储器中，两个相邻层面的沟道通过对应的层面间导电插塞来电互连。在每层面具有更高层级数的多层面存储器阵列中，期望更高的单元静电，这可以通过有源字线(WL)附近的相对较薄的沟道来实现。在示例中，较高的单元静电可以导致相对较好的沟道控制，因此导致相对较好的编程能力和/或擦除能力、相对较少的由于温度变化导致的数据损失、和/或相对较少的泄漏电流。另一方面，也期望较高的擦除速度，这可以通过足够的空穴电流密度来实现，而足够的空穴电流密度进而可以通过SGS和/或层面间插塞附近的相对较宽的沟道来实现。在这种意义上，在存储器阵列的不同区段中期望较宽沟道和较薄沟道两者的情况下存在冲突。因此，例如，在擦除操作期间利用SGS附近相对宽的沟道实现尖锐结以实现更高的电流密度变得越来越具有挑战性，因为3D NAND沟道厚度必须缩小(相对薄)以改进单元静电。克服这种冲突的一种可能的解决方案是依赖于从掺杂剂源到选择栅极的边缘的沿沟道的较高扩散来产生反向结。对于最下存储器层面，这可以通过SGS区域附近的沟道的较高掺杂来实现，而对于中间存储器层面或上存储器层面，较高掺杂可以在层面间插塞附近。然而，在该沟道区域中实现高掺杂具有其自身的挑战。例如，对于相对薄的沟道，用于掺杂剂移动的热驱动扩散可能是不可行的，或者是完全不可实现的。另外，扩散均匀性在较薄的沟道厚度处倾向于恶化。随着3D NAND架构中的层级和/或层面数增加，需要具有高均匀性的来自栅极诱发漏极泄漏(GIDL)的高度充分的擦除空穴电流以维持擦除性能，包括速度和均匀性。因此，在不利用其他的情况下，当使用标准3D NAND架构时，必须考虑良好静电与擦除速度之间的折衷。

因此，并且根据本公开内容的实施例，公开一种3D NAND存储器阵列，其包括沿沟道长度的不同沟道宽度。例如，沟道宽度的这种变化解决了涉及对较薄沟道用于单元静电益处的第一期望和对较宽沟道要求以用于GIDL生成的第二期望的冲突。SGS和/或层面间插塞区域附近的相对较宽的沟道通过利用从掺杂剂源到GIDL起始单元的较宽多晶硅沟道的相对较大的扩散截面，改进了GIDL电流。沟道在有源WL区域附近更薄，由此保持单元静电益处。

在一些实施例中，3D NAND存储器具有多个存储器层面。例如，第一层面可以堆叠在第二层面的顶部上，第二层面堆叠在第三层面的顶部上，等等。每个层面包括字线(WL)和电介质材料的交替层。在一些实施例中，WL包括多晶硅，并且电介质层包括二氧化硅，但是可以使用其他合适的导电材料和电介质材料。交替层的每个周期(或对)提供一层级对应的存储器单元。例如，在对应WL和对应存储器柱的对应结处形成存储器单元。在一些实施例中，最下层面形成在SGS和电流公共源极SRC(也称为源极)上。隔离区域将两个相邻的层面分离。中间级或顶级层面形成在对应的隔离区域上。因此，根据一些这样的示例实施例，对于多层面存储器阵列，在最下层面下方存在单个SGS和单个SRC。

每个层面具有对应的存储器柱，其中各个层面的存储器柱垂直对准。两个相邻层面的存储器柱由对应隔离区域内的对应导电层面间插塞分离。在一些实施例中，每个存储器柱包括柱芯，柱芯包括诸如适当氧化物的非导电材料。每个存储器柱还包括形成在芯上的沟道。在一些实施例中，沟道是包括适当半导体材料的掺杂中空沟道(DHC)。沟道材料的非限制性示例包括硅、多晶硅、镓、砷化镓和/或其组合。在一些实施例中，对沟道的半导体材料进行掺杂。在一些实施例中，两个相邻层面的沟道经由对应的层面间插塞电耦接。如所讨论的，存储器单元形成在对应WL和对应沟道的结处或附近。

在一些实施例中，沟道被形成为沿其长度具有宽度多样性。例如，在一些实施例中，沟道被形成为包括两个区域：窄区域和宽区域。在一些实施例中，沟道的宽区域的宽度D1基本上大于(例如，至少大1纳米)沟道的窄区域的宽度D2。例如，宽度D1与D2之间的差为至少2纳米(nm)、或至少3nm、或至少4nm、或至少5nm。仅作为示例，宽度D1为10nm或更大，例如在10nm至15nm的范围内。另一方面，宽度D2在4nm到7nm的范围内。在示例中，宽度D1比宽度D2大至少20％、30％或50％。宽度D1、D2是水平宽度，如图所示。

在一些实施例中，宽度D1沿宽区域可以是不一致的，并且宽度D2沿窄区域可以是不一致的。在一个这样的实施例中，宽度D1是沟道的宽区域的平均水平宽度，并且宽度D2是沟道的窄区域的平均水平宽度。在另一个这样的实施例中，宽度D1是沟道的宽区域沿着宽区域的垂直长度的最小水平宽度；并且宽度D2是沟道的窄区域沿着沟道区域的垂直长度的最大水平宽度。

在一些实施例中，宽度D1沿宽区域基本上是一致的，并且宽度D2沿窄区域基本上是一致的。例如，在一个这样的实施例中，宽区域的最小宽度与宽区域的最大宽度相差小于1nm，并且窄区域的最小宽度与窄区域的最大宽度相差小于1nm。

根据实施例，在存储器层面中，沟道的对应的宽区域设置在窄区域的下面或下方。例如，对于存储器阵列的最下层面，宽区域与SGS相邻，并且窄区域与最下层面的WL相邻。根据实施例，存储器阵列的中间级层面或顶级层面不具有任何SGS，并且对于这样的层面，对应的宽区域与对应的层面间插塞相邻，并且窄区域与对应的WL相邻。

如所讨论的，通过利用从掺杂剂源到GIDL起始单元的较宽多晶硅沟道的相对大的扩散截面，与SGS区域或层面间插塞相邻的沟道的宽区域改进了GIDL电流。另一方面，沟道的窄区域(即，具有较小沟道宽度的区域)用于有源WL区域，这有助于保持单元静电益处。因此，改变沟道的宽度有助于增加存储器阵列中的层面的数量和/或每层面的层级数量，而不会损害或牺牲存储器阵列的擦除性能和/或单元静电性能。

在一些实施例中，为了在存储器阵列的最下存储器层面中形成变化的沟道宽度，最初，形成多个WL和SGS层。形成沟槽，该沟槽延伸穿过多个WL和SGS层。在示例中，沟槽延伸到阵列的电流公共源极SRC。沟道的半导体材料沉积在沟槽的侧壁上。可以对半导体材料进行退火，例如，以在半导体材料中产生相对大的晶粒尺寸。在一些示例中，这种相对大的晶粒尺寸导致相对低电阻率的沟道。

在一些实施例中，沟槽的上部部分(例如，半导体材料的侧壁的上部部分)暴露于等离子体，等离子体在沟道的半导体材料的侧壁的上部部分上形成等离子体层。如接下来将进一步详细讨论的，可以控制等离子体的暴露持续时间以微调半导体材料的将被等离子体覆盖的区域。等离子体在半导体材料的侧壁的上部部分(例如，与多个WL相邻的部分)中形成钝化层。半导体沟道材料的侧壁的与SGS相邻的下部部分未被等离子体覆盖。

随后，在沟槽内沉积柱芯材料以形成存储器柱的柱芯的底部区段。等离子体层充当钝化层，并且防止柱芯材料沉积在半导体材料的侧壁的由等离子体覆盖的上部部分上。即，柱芯材料不粘附到并且因此不沉积到半导体材料的侧壁的由等离子体覆盖的上部部分。仅在沟槽的未被等离子体覆盖的底部区段上沉积柱芯材料。因此，根据一些实施例，柱芯材料覆盖沟道的半导体材料的与SGS相邻的区段。

然后蚀刻暴露的半导体材料(例如，暴露的半导体材料未被柱芯的底部部分覆盖或保护)以减小其宽度。例如，采用湿法蚀刻，其中相对热的APM(过氧化铵混合物)用作蚀刻剂。在示例中，蚀刻剂氧化半导体材料的暴露的多晶硅表面，由此有效地减小半导体沟道材料的宽度。

这导致在沟槽的底部处形成相对较宽的沟道区域，并且在沟槽的上部部分处形成相对较窄的沟道区域。在一些实施例中，较宽的沟道区域与SGS区域相邻并且延伸穿过SGS区域。在一些这样的实施例中，较窄的沟道区域与层面的WL相邻并且延伸穿过层面的WL。随后，以柱芯材料填充沟槽的其余部分，以完全形成存储器柱。根据一些实施例，这完成了存储器阵列的最下层面的存储器柱的形成。

如果存储器阵列包括多个层面，那么也以至少部分类似于以上论述的方式形成最下层面上方的一个或多个层面。例如，如本文所讨论的，每个层面还具有宽度变化的沟道。根据本公开内容将理解许多变化和实施例。

如本文所讨论的，术语参考方向(例如，向上、向下、垂直、水平、左、右、前、后等)是为了方便描述具有在水平面中延伸的基底或衬底的集成电路的实施例而使用。本公开内容的实施例不受这些方向参考的限制，并且可以预期，根据本公开内容的集成电路和器件结构可以在任何取向中使用。

如本文所用的“组成不同”或“组成相异”材料是指具有不同化学组成的两种材料。这个组成差异可以例如借助于在一种材料中但不在另一种材料中的元素(例如，SiGe在组成上不同于硅)，或借助于一种材料与第二材料具有完全相同的元素，但有意在一种材料中以相对于另一种材料不同的浓度提供那些元素中的至少一种(例如，具有70原子百分比锗的SiGe在组成上不同于具有25原子百分比锗的SiGe)。除了这种化学组成多样性之外，材料还可以具有不同的掺杂剂(例如镓和镁)或相同的掺杂剂但浓度不同。在其他实施例中，组成相异的材料可以进一步指代具有不同结晶取向的两种材料。例如，(110)硅在组成上与(100)硅相异或不同。例如，可以利用毯覆晶圆层转移来实现不同取向的堆叠体的产生。

注意，如本文所用，表述“X包括A或B中的至少一个”是指X可以例如仅包括A、仅包括B或包括A和B两者。为此，包括A或B中的至少一个的X不应理解为需要A和B中的每一个的X，除非明确地这样陈述。例如，表述“X包括A和B”是指明确包括A和B两者的X。此外，对于大于二的任何数量的项目都是如此，其中那些项目中的“至少一个”包括在X中。例如，如本文所用，表述“X包括A、B或C中的至少一个”是指X可以仅包括A、仅包括B、仅包括C、仅包括A和B(且不包括C)、仅包括A和C(且不包括B)、仅包括B和C(且不包括A)或包括A、B和C中的每一个。即使A、B或C中的任何一个碰巧包括多种类型或变化，也是如此。为此，包括A、B或C中至少一个的X不应理解为需要A、B和C中每一个的X，除非明确地这样陈述。例如，表述“X包括A、B和C”是指明确包括A、B和C中的每一个的X。同样，表述“包括在A或B中的至少一个中的X”是指可以例如仅包括在A中、仅包括在B中、或包括在A和B两者中的X。如将理解的，关于“X包括A或B中的至少一个”的以上讨论同样适用于此处。

在本文中用共同的附图标记后面跟着特定的数字或字母来指代的元件可以共同地单独由附图标记指代。例如，在本文中稍后讨论的图1的沟道110a的宽区域111wa和沟道110b的宽区域111wb可以被共同地并且一般地称为复数的宽区域111w和单数的宽区域111w。类似地，沟道110a、110b可以被共同地且一般地称为复数的沟道110和单数的沟道110。

架构和方法

图1示出了根据本公开内容的一些实施例的包括多个存储器层面102a、102b的存储器阵列(也称为“阵列”)100的截面图，其中与存储器阵列100的存储器层面102相关联的沟道110在沟道100的长度上具有变化的宽度。

在示例中，阵列100包括任何适当的3D存储器阵列，例如浮栅闪存存储器阵列、电荷陷阱(例如，替代栅)闪存存储器阵列、相变存储器阵列、电阻式存储器阵列、双向存储器阵列、铁电晶体管随机存取存储器(FeTRAM)阵列、纳米线存储器阵列或任何其他3D存储器阵列。在一个示例中，存储器阵列100是堆叠的NAND闪存存储器阵列，其将多个浮栅或电荷陷阱闪存存储器单元堆叠在以NAND(非AND)方式布线的垂直堆叠体中。在另一示例中，3D存储器阵列100包括NOR(非OR)存储单元。尽管针对阵列100示出了两个存储器层面102a、102b，但在一些示例中，阵列100可具有任何适当数量的存储器层面，例如三个、四个或更多个。例如，第一层面可以堆叠在第二层面的顶部上，第二层面堆叠在第三层面的顶部上，等等。

阵列100的每个层面102包括由字线(WL)106和电介质材料104的交替层形成的层级。电介质材料104包括例如氧化物(例如，二氧化硅)、硅酸盐玻璃、低k绝缘体(例如，碳氧化硅)和/或其他合适的电介质材料。层104、106以大致水平的方式设置在阵列100上。在示例中，WL中的各条WL形成对应存储器单元的对应WL。在一些实施例中，WL 106包括多晶硅，但是WL可以包括用于3D存储器阵列中的字线的另一适当材料。

在一些实施例中，最下存储器层面102a形成在选择栅极源极(SGS)116和电流公共源极SRC 114(也称为源极)之上。如图1所示，下层面102a的交替层104、106在SGS 116上方。在一些实施例中，SRC 114包括导电材料，例如半导体材料、金属和/或其组合和混合物。在一个这样的实施例中，SRC 114包括掺杂或重掺杂的硅，例如多晶硅。在另一个这样的实施例中，SRC 114包括硅化物，包括自对准多晶硅化物和/或多晶硅化物。SRC 114形成阵列100的源极线。

在一些实施例中，SGS层116是将SRC 114耦接到形成在各个存储器层面102内的多个电荷存储器件的MOSFET选择栅极。在示例中，SGS 116通过绝缘层122与SRC 114电隔离。绝缘层122包括使SRC 114和SGS 116电隔离缘的任何适当的材料，例如氧化物、氮化物、氧化物和氮化物的组合和/或其他适当的电绝缘材料。

在一些实施例中，层面102a包括存储器柱124a(在本文中也称为柱124a)，并且层面102b包括存储器柱124b。如图所示，柱124a、124b基本上对准。例如，柱124a形成在柱124b的下面。

在一些实施例中，柱124a从SRC 114延伸，穿过SGS 116和层面102a的交替的疲劳(tired)层104、106，并且延伸到层面间插塞114a。在一些实施例中，柱124b从层面间插塞114a延伸，穿过层间102b的交替的疲劳层104、106，并且延伸到另一个层面间插塞114b。

在一些实施例中，通过对应的层面间插塞114将层面102的柱124与相邻层面的另一柱分离。例如，通过对应的层面间插塞114a将层面102a的柱124a与层面102b的柱124b分离。另一个层面间插塞114b形成在柱124b上方。因此，如果第三层面(图1中未示出)在层面102b上方，则层面间插塞114b将使柱124b与这种第三层面的柱分离。在图1中所示的实施例中，不存在这样的第三层面，并且位线(BL)触点耦接到层面间插塞114b。

在一些实施例中，当柱124b和层面102b形成在柱124a上方时，层面间插塞114a保护柱124a，如将在下文中稍后进一步详细讨论的。层面间插塞114包括能够保护下面的柱并且在两个存储器柱之间(或在存储器柱和BL触点之间)建立电连接的适当导电材料。例如，层面间插塞114包括适当的半导体材料、硅、多晶硅、镓和/或砷化镓。在一些实施例中，层面间插塞114是未掺杂的，而在一些其他实施例中，层面间插塞114是掺杂的或重掺杂的。在示例中，层面间插塞114包括与柱124的沟道110的材料相同或与沟道110的材料不同的材料。

在一些实施例中，层面102a、102b由隔离区域130a分离，并且层面102b由另一隔离区域130b与层面102b上方的部件分离。隔离区域130包括电绝缘材料，例如氧化物、氮化物、氧化物和氮化物的组合和/或其他适当的电绝缘材料。

柱124中的各个柱可以是圆柱形的或非圆柱形的。非圆柱形柱的一个示例是图1所示的锥形柱。在一些实施例中，柱124a包括对应的柱芯120a(也称为芯120a)，并且柱124b包括对应的柱芯120b。柱124的芯120形成对应柱的内部或中心部分。在一些实施例中，芯120包括非导电材料，例如任何适当的氧化物材料，但是可以使用任何适当的非导电材料。

在一些实施例中，柱124a包括形成在芯120a上的沟道110a，并且柱124b包括形成在芯120b上的沟道110b。在一些实施例中，沟道110是掺杂的中空沟道(DHC)。沟道110包括任何适当的导体材料或半导体材料，其可以包括单一或多种不同的材料。沟道110的材料的非限制性示例包括硅、多晶硅、镓、砷化镓和/或其组合。在一些实施例中，沟道110的半导体材料是掺杂的。沟道110在本文中也称为包括半导体材料的区域或层。在一些实施例中，沟道110包括导电金属、金属混合物、金属合金和/或任何适当的导电材料。

在一些实施例中，下层面102a的沟道110a经由层面间插塞114a电耦接到上层面102b的沟道110b，并且上层面102b的沟道110b经由层面间插塞114b电耦接到BL触点128。

在一些实施例中，存储器单元形成在对应WL 104与对应沟道110的结处或附近。因此，在阵列100中形成多个存储器单元，每个单元位于WL 104与沟道110的对应结处。尽管为了图示清楚的目的而未在图1中示出，但是可以在WL 104与对应的沟道110之间形成各种层和部件。这些部件和层用于形成各个存储器单元。这些层和部件的示例包括一个或多个多晶硅间电介质层(IPD)、包括浮栅的电荷存储结构，和/或用于在WL与沟道的结处形成存储器单元的其他层或部件。因此，尽管为了图示清楚的目的未在图1中示出，但是阵列100在存储器柱与WL 106的各个结处包括以下中的一个或多个：一个或多个氧化物层、IPD层、浮栅层和/或通常存在于这种存储器阵列中的任何其他层或部件。

在一些实施例中，沟道110具有两个区域：窄区域113n和宽区域111w。例如，沟道110a包括宽区域111wa和窄区域113na，并且沟道110b包括宽区域111wb和窄区域113nb。

在一些实施例中，沟道110的宽区域111w的宽度基本上大于沟道的窄区域113n的宽度。例如，如图1所示，宽区域111w的宽度是D1，并且窄区域111n的宽度是D2。在一些实施例中，宽度D1基本上大于宽度D2。例如，宽度D1和D2之间的差至少为3nm，或至少为2nm。仅作为示例，宽度D1为10nm或更大，例如在10nm至15nm的范围内。另一方面，宽度D2在4nm到7nm的范围内。在示例中，宽度D1比宽度D2大至少20％、30％或50％。

如图1所示，在存储器层面102中，沟道110的宽区域111w设置在窄区域113n下面。例如，对于下层面102a，宽区域111wa与SGS 116相邻。在图1的示例中，宽区域111wa还与电介质层104中的最下面的一个电介质层相邻。相比之下，图2A示出了根据本公开内容的一些实施例的包括多个存储器层面102a、102b的存储器阵列(也称为“阵列”)200的截面图，其中与存储器阵列100的存储器层面102相关联的沟道110在沟道110的长度上具有变化的宽度，并且其中沟道的宽区域111wa与窄区域113na之间的界面与选择栅极源极(SGS)116相邻。因此，在图2A的示例中，宽区域111wa与SGS 116的至少一部分相邻，但不与电介质层104中的最下面的一个电介质层相邻。在一些实施例中，并且如图1和图2A所示，宽区域111wa可以不与下层面102a的任何WL 106相邻。

如图1所示，对于上层面102b，宽区域111wb与隔离区域130a相邻。在图1的示例中，宽区域111wb还与层面102b中的电介质层104中的最下面的一个电介质层相邻。相反，在图2A的示例中，宽区域111wb与隔离区域130a的至少一部分相邻，但不与层面102b的电介质层104中的最下面的一个电介质层相邻。在一些实施例中，并且如图1和图2A所示，宽区域111wb可以不与上层面102b的任何WL 106相邻。

图1和图2A示出了具有变化的沟道宽度的多层面3D存储器。然而，也可以在单层面存储器中采用这种变化的沟道宽度。图2B示出了根据本公开内容的一些实施例的包括单个存储器层面102的存储器阵列250的截面图，其中与存储器层面102相关联的沟道110在沟道110的长度上具有变化的宽度。图2B的存储器阵列250根据关于图1和图2A所论述的存储器阵列将是显而易见的，并且因此，本文中将不进一步详细论述存储器阵列250。

图3A、3B、图3C、图3D、图3D1、图3D2、图3D3、图3E、图3F、图3G、图3H、图3I、图3J、图3K和图3L共同示出了根据本公开内容的一些实施例的用于形成三维(3D)存储器阵列的方法，其中沟道具有沿着沟道长度变化的厚度。这些图示出了当形成阵列100时图1的存储器阵列100的截面图。

参考图3A，示出了存储器层面102a的WL 106和电介质材料104的交替层，所述交替层形成在SGS 116、绝缘层122和SRC 114上。图3A的结构可以通过沉积各层的材料来形成。

现在参考图3B，沟槽302a形成为穿过WL 106和电介质材料104的交替层、SGS 116和SRC 114，使得沟槽302a到达SRC 114。沟槽302a可以使用任何适当的定向或各向异性蚀刻工艺来形成。

现在参考图3C，沟道材料304a沉积在沟槽302a的侧壁上。在一些实施例中，沟道材料304a具有厚度D1，D1对应于图1的沟道110a的宽区域111wa的厚度。如图3C1中进一步所示，根据本公开内容的一些示例实施例，在沉积沟道材料304a之前，可以在沟槽302a的侧壁上沉积隧道氧化物层305，并且可以在隧道氧化物材料上沉积沟道材料304a。

如所论述的，沟道材料304a包括任何适当的导体材料或半导体材料，其可以包括单一或多种不同材料。非限制性示例包括硅、多晶硅、镓、砷化镓和/或其组合。在一些实施例中，沟道材料304a包括多晶硅。在一些实施例中，在沉积沟道材料304a之后，对沟道材料304a进行退火，例如以在多晶硅沟道材料中产生相对大的晶粒尺寸。在一些示例中，多晶硅沟道中的这种相对大的晶粒尺寸导致相对低电阻率的沟道。

现在参考图3D，沟槽302a的上部部分(例如，沟道材料304a的侧壁的上部部分)暴露于等离子体，等离子体在沟道材料304a的侧壁的区段上形成等离子体层306a。等离子体层306a使用具有不规则边的椭圆象征性地示出。如所示的，等离子体层306a不沉积在沟道材料304a的整个侧壁上，而是等离子体层306a沉积在侧壁的上部部分(例如，对应于沟道的窄区域的区段)上。例如，如图3D中所示的，沟道材料304a的侧壁具有长度L1，并且从侧壁的顶侧起的长度L2具有沉积于其上的等离子体，其中L1大于L2。

沟道材料304a的侧壁的由等离子体层306a覆盖的部分基于结构100暴露于等离子体的持续时间。即，长度L2可以通过控制等离子体暴露的持续时间来控制。例如，图3D1、图3D2、图3D3示出了三个示例，其中结构100暴露于等离子体分别达持续时间T1、T2和T3，其中T3大于T2，并且T2大于T1。如所见的，在图3D3中，由于沟道材料304a暴露于等离子体中达相对较长的持续时间T3，几乎整个侧壁都被等离子体层306a覆盖。在图3D2中，大约一半的侧壁被等离子体层306a覆盖。在图3D1中，由于沟道材料304a暴露于等离子体达相对较短的持续时间T1，仅侧壁的顶部区段被等离子体层306a覆盖。因此，图3D的长度L2可以通过控制图3D的结构100暴露于等离子体的持续时间来实现。

现在参考图3E，现在在沟槽302a内沉积柱芯材料，以形成柱芯120a的底部区段。等离子体层306a充当钝化层，并且防止柱芯材料沉积在沟道材料304的侧壁的由等离子体层306a覆盖的区段上。即，柱芯材料不粘附到并且因此不沉积到沟道材料304的侧壁的由等离子体层306a覆盖的区段。例如，沟道材料304的侧壁的由等离子体层306a覆盖的区段经钝化并且对柱芯材料是非选择性的，并且柱芯材料不能粘附到沟道材料304的侧壁的等离子体覆盖的区段。因此，如图3E所示，仅在沟槽的未被等离子体覆盖的底部区段上沉积柱芯材料。

可以使用任何合适的沉积工艺来形成柱芯102a的底部部分，沉积工艺例如原子层沉积(ALD)、等离子体增强ALD(PEALD)、物理气相沉积(PVD)、化学气相沉积(CVD)、电化学沉积(ECD)、分子束外延(MBE)和/或其他合适的沉积工艺。因此，如所讨论的，根据一些示例实施例，通过沟道材料的侧壁的顶部区段的等离子体表面处理来形成柱芯102a的底部部分，并且在沟槽302的未被等离子体覆盖的底部部分中执行经由PEALD工艺的后续氧化物生长。

在示例中，图3E中形成的柱芯102a的底部部分的高度为L3，其中L3可以在150nm至250nm之间。如关于图1和图2A所讨论的，柱芯102a的底部部分的顶表面可以与SGS 116的区段或最底部电介质层104的区段相邻。

现在参考图3F，蚀刻暴露的沟道材料304a(例如，其未被柱芯120a的底部部分覆盖或保护)，以将其宽度从D1减小到D2。例如，采用湿法蚀刻，其中相对热的APM(过氧化铵混合物)用作蚀刻剂。在示例中，蚀刻剂氧化沟道材料的暴露的多晶硅表面，由此有效地减小多晶硅沟道材料的宽度。图3F示出了具有宽度D2(例如，多晶硅的宽度)的有效多晶硅沟道，而没有示出由于氧化工艺而形成的氧化物。柱芯120a的底部部分保护沟道材料304的底部区段不被蚀刻。在一些其他实施例中，可以采用任何其他适当类型的蚀刻技术来减小沟道材料304a的暴露部分的宽度。可以注意到，等离子体不阻止蚀刻工艺，并且等离子体在蚀刻工艺期间也被蚀刻掉或去除。

因此，其上沉积有柱芯120a的底部部分的沟道材料304a形成沟道110a的宽区域111wa。如关于图1所讨论的，沟道110a的宽区域111wa具有宽度D1。现在具有宽度D2的沟道材料304a的部分蚀刻的部分形成沟道110a的窄区域113na。

参考图3G，沟槽302a的其余部分填充有柱芯材料，以完全形成柱芯120a。在一些实施例中，通过旋涂电介质(SOD)(例如，通过旋涂氧化物材料)来填充柱芯材料。这完成了下存储器层面102a的形成。

现在参考图3H，在层面102a之上形成层面间插塞114a、隔离区域130a、以及上存储器层面102b的WL 106和电介质材料104的交替层，例如，类似于图3A中的形成。沟槽302b形成为穿过WL 106和电介质材料104的交替层，使得沟槽302b到达层面间插塞114a，如关于图3B所讨论的。

现在参考图3I，具有厚度D1的沟道材料304b沉积在沟槽302b的侧壁上，例如，如关于图3C所讨论的。

现在参考图3J，沟槽302b的上部部分暴露于等离子体，等离子体在沟道材料304b的侧壁上形成等离子体层306b，如关于图3D进一步详细地讨论的。随后，柱芯120b的底部部分沉积在沟槽302b的底部上，如关于图3E进一步详细地讨论的。

现在参考图3K，蚀刻暴露的沟道材料304c(例如，其未被柱芯120b的底部部分覆盖或保护)，以将其宽度从D1减小到D2，如关于图3F进一步详细论述的。因此，其上沉积有柱芯120b的底部部分的沟道材料304b形成沟道110b的宽区域111wb。沟道110b的宽区域111wb具有宽度D1。现在具有宽度D2的沟道材料304b的部分蚀刻的部分形成沟道110b的窄区域113nb。

参考图3L，沟槽302b的其余部分填充有柱芯材料，以完全形成柱芯120b，如关于图3G所论述的。随后，形成SGD 132、层面间插塞114b、隔离区域130b和BL触点128，由此形成图1的存储器阵列100。

图4示出了根据本公开内容的一个或多个实施例的利用本文公开的存储器结构实施的示例计算系统。如可以见到的，计算系统2000容纳母板2002。母板2002可以包括多个部件，包括但不限于处理器2004和至少一个通信芯片2006，其中的每一个部件可以物理地和电气地耦接到母板2002，或者以其他方式集成在母板2002中。如将理解的，母板2002可以是例如任何印刷电路板，无论是主板、安装在主板上的子板、还是系统2000的唯一板等。

取决于其应用，计算系统2000可以包括可以或可以不物理地和电气地耦接到母板2002的一个或多个其他部件。这些其他部件可以包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM、诸如3D NAND闪存存储器的闪存存储器)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编解码器、视频编解码器、功率放大器、全球定位系统(GPS)设备、罗盘、加速计、陀螺仪、扬声器、相机、以及大容量存储设备(例如，硬盘驱动器、光盘(CD)、数字多功能盘(DVD)等等)。在一些实施例中，多个功能可以集成到一个或多个芯片中(例如，注意，通信芯片2006可以是处理器2004的一部分或以其他方式集成到处理器2004中)。

在一些实施例中，计算系统2000可以包括本文所讨论的存储器阵列100、200和/或250中的一个或多个。在一些实施例中，计算系统2000可以耦接到本文所讨论的存储器阵列100、200和/或250中的一个或多个，其中这样的存储器阵列可以在计算系统2000外部。如所讨论的，在本文中所讨论的并且包括在计算系统2000中和/或耦接到计算系统2000的存储器阵列可以具有厚度变化的沟道，如在本文中所讨论的。

通信芯片2006能够实现无线通信，以便向和从计算系统2000传送数据。术语“无线”和其派生词可以用于描述可以通过使用调制电磁辐射经由非固态介质来传递数据的电路、设备、系统、方法、技术、通信信道等。该术语并不暗示着相关联的设备不包含任何导线，尽管在一些实施例中它们可能不包含。通信芯片2006可以实施多种无线标准或协议中的任何一种，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE 802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物、以及被指定为3G、4G、5G和以上的任何其他无线协议。计算系统2000可以包括多个通信芯片2006。例如，第一通信芯片2006可以专用于诸如Wi-Fi和蓝牙的较短距离无线通信，并且第二通信芯片2006可以专用于诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等的较长距离无线通信。

计算系统2000的处理器2004包括封装在处理器2004内的集成电路管芯。术语“处理器”可以指处理例如来自寄存器和/或存储器的电子数据以将该电子数据转换为可以存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。

通信芯片2006还可以包括封装在通信芯片2006内的集成电路管芯。如根据本公开内容将理解的，注意，多标准无线能力可以直接集成到处理器2004中(例如，其中任何芯片2006的功能集成到处理器2004中，而不是具有单独的通信芯片)。进一步注意，处理器2004可以是具有这种无线能力的芯片组。简而言之，可以使用任何数量的处理器2004和/或通信芯片2006。同样，任何一个芯片或芯片组可以具有集成在其中的多个功能。

在各种实施方式中，计算系统2000可以是膝上型计算机、上网本、笔记本、智能电话、平板计算机、个人数字助理(PDA)、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器、数字视频记录器、或处理数据或采用如本文中不同地描述的一个或多个集成电路结构或设备的任何其他电子设备。

其他示例实施例

根据本公开内容和以下示例，许多变化和配置将是显而易见的。

示例1。一种存储器阵列，包括：多条字线，布置在垂直堆叠体中；以及沟道，垂直延伸穿过多条字线，其中，沟道包括第一区域和在第一区域下方的第二区域，沟道的第一区域具有比沟道的第二区域的第二宽度小至少1nm的第一宽度。

示例2。示例1的存储器阵列，还包括：在多条字线下面的层，其中，沟道延伸穿过层的至少一部分，其中，沟道的第一区域延伸穿过多条字线，并且其中，沟道的第二区域延伸穿过多条字线下面的层的至少一部分。

示例3。示例2的存储器阵列，其中，层是以下中的一个(i)存储器阵列的选择栅极源极SGS，或(ii)隔离层，隔离层用于将存储器阵列的第一存储器层面与存储器阵列的第二存储器层面隔离。

示例4。示例2-3中任一项的存储器阵列，其中，第一区域的第一宽度比第二区域的第二宽度小至少3nm。

示例5。示例1-4中任一项的存储器阵列，其中：多条字线是第一多条字线，并且沟道是第一沟道；第一多条字线和第一沟道包括在存储器阵列的第一存储器层面中；存储器阵列还包括第二存储器层面，第二存储器层面包括第二多条字线和第二沟道；第一存储器层面和第二存储器层面由层面间插塞和隔离区域分离；并且第二沟道包括第三区域和第四区域，第二沟道的第三区域具有与第二沟道的第四区域的第四宽度不同的第三宽度，第三宽度与第四宽度相差至少1nm。

示例6。示例5的存储器阵列，其中：第一存储器层面在第二存储器层面下面；第一存储器层面的第一多条字线在选择栅极源极(SGS)上方，并且第二存储器层面的第二多条字线在隔离区域上方；第一沟道的第一区域与第一多条字线中的字线横向相邻；第一沟道的第二区域与SGS横向相邻，第二宽度大于第一宽度；第二沟道的第三区域与第二多条字线中的字线横向相邻；并且第二沟道的第四区域与隔离区域和层面间插塞横向相邻，第四宽度大于第三宽度。

示例7。示例1-6中任一项的存储器阵列，其中，第一宽度与第二宽度相差至少5纳米。

示例8。示例1-7中任一项的存储器阵列，其中，第一宽度为至少10纳米，并且第二宽度在4-7纳米的范围内。

示例9。示例1-8中任一项的存储器阵列，还包括：多个存储器单元，每个存储器单元形成在对应WL和沟道的对应结处。

示例10。示例1-9中任一项的存储器阵列，其中，沟道为掺杂中空沟道(DHC)。

示例10A。示例1-4中任一项的存储器阵列，其中：第一宽度是沟道的第一区域的平均水平宽度；并且第二宽度是沟道的第二区域的平均水平宽度。

示例10B。示例1-4中任一项的存储器阵列，其中：第一宽度是沟道的第一区域沿着第一区域的垂直长度的最大水平宽度；并且第二宽度是沟道的第二区域沿着第二区域的垂直长度的最小水平宽度。

示例10C。示例1-4中任一项的存储器阵列，其中，第一宽度和第二宽度分别沿着第一区域和第二区域是一致的，使得第一区域的最小宽度与第一区域的最大宽度相差小于1nm，并且第二区域的最小宽度与第二区域的最大宽度相差小于1nm。

示例11。示例1-10中任一项的存储器阵列，其中，存储器阵列是闪存存储器阵列。

示例12。示例1-11中任一项的存储器阵列，其中，存储器阵列是三维(3D)NAND闪存存储器阵列。

示例13。一种印刷电路板，其中，示例1-12中任一项的存储器阵列附接到印刷电路板。

示例14。一种计算系统，包括示例1-13中任一项的存储器阵列。

示例15。一种集成电路存储器，包括：选择栅极源极(SGS)层；存储器柱，包括(i)柱芯，以及(ii)柱芯上的包括半导体材料的区域，其中，存储器柱垂直延伸穿过SGS层，并且其中，包括半导体材料的区域具有带有第一宽度的第一区段和带有不同于第一宽度的第二宽度的第二区段，第一宽度与第二宽度相差至少1nm。

示例16。示例15的集成电路存储器，还包括：在SGS层下面的电流公共源极，其中，存储器柱从SGS层延伸。

示例17。示例15-16中任一项的集成电路存储器，还包括：第一层、第二层、第三层和第四层，它们布置在垂直堆叠体中冰企鹅额在SGS层上方，其中，第一层和第三层包括绝缘体材料，并且第二层和第四层包括导电材料，其中，存储器柱延伸穿过第一层、第二层、第三层和第四层，并且其中，区域的第一区段延伸穿过SGS层，并且区域的第二区段延伸穿过第二层和第四层。

示例18。示例17的集成电路存储器，其中，区域是第一区域，存储器柱是第一存储器柱，柱芯是第一柱芯，并且其中，集成电路存储器还包括：在第四层上方的隔离区域；第五层、第六层、第七层和第八层，它们堆叠在隔离区域上方，其中，第五层和第七层包括绝缘体材料，并且第六层和第八层包括导电材料；以及第二存储器柱，其包括(i)第二柱芯，以及(ii)在第二柱芯上包括半导体材料的第二区域，其中，包括半导体材料的第二区域具有(i)第一区段，其具有第一宽度并且延伸穿过隔离区域，以及(ii)第二区段，其具有第二宽度并且延伸穿过第六层和第八层。

示例19。示例18的集成电路存储器，还包括：层面间插塞，包括导电材料，层面间插塞设置在第一存储器柱与第二存储器柱之间。

示例20。示例17-19中任一项的集成电路存储器，还包括：第一存储器单元，形成在第二层与包括半导体材料的区域之间的结处；以及第二存储器单元，形成在第四层和包括半导体材料的区域之间的结处。

示例21。示例20的集成电路存储器，其中，第二层和第四层分别形成分别用于第一存储器单元和第二存储器单元的第一WL和第二WL。

示例22。示例15-21中任一项的集成电路存储器，其中，第一宽度与第二宽度相差至少3纳米。

示例23。示例15-22中任一项的集成电路存储器，其中，包括半导体材料的区域是掺杂中空沟道(DHC)。

示例24。示例15-23中任一项的集成电路存储器，其中，集成电路存储器是三维(3D)闪存存储器阵列。

示例25。一种印刷电路板，其中，示例15-24中任一项的集成电路存储器附接到印刷电路板。

示例26。一种计算系统，包括示例15-25中任一项的集成电路存储器。

示例27。一种用于形成存储器阵列的方法，方法包括：形成选择栅极源极(SGS)以及SGS上方的第一字线(WL)和第二WL；形成延伸穿过SGS以及第一WL和第二WL的沟槽；在沟槽的侧壁上沉积半导体材料；沉积包括氧化物的材料以部分地填充沟槽，使得半导体材料的第一区域被包括氧化物的材料覆盖，并且半导体材料的第二区域不被包括氧化物的材料覆盖；以及蚀刻半导体材料的第二区域，其中，包括氧化物的材料防止半导体材料的第一区域被蚀刻，其中，在蚀刻半导体材料的第二区域之后，第二区域具有小于第一区域的第一宽度的第二宽度。

示例28。示例27的方法，还包括：在蚀刻半导体材料的第二区域之后，进一步沉积包括氧化物的材料以基本上完全填充沟槽

示例29。示例27-28中任一项的方法，其中，沉积包括氧化物的材料以部分地填充沟槽包括：将沟槽暴露于等离子体，其中，等离子体在第二区域上形成钝化层，而不在第一区域上形成钝化层；以及在将沟槽暴露于等离子体之后，在沟槽中沉积包括氧化物的材料，其中，第二区域上的钝化层防止包括氧化物的材料沉积在第二区域上，并且其中，包括氧化物的材料沉积在第一区域上。

示例30。示例27-29中任一项的方法，其中，在沟槽中沉积包括氧化物的材料包括：使用等离子体增强原子层沉积(PEALD)在沟槽中沉积包括氧化物的材料。

示例31。示例27-30中任一项的方法，还包括：在沟槽的侧壁上沉积半导体材料之后，对半导体材料进行退火。

已经为了说明而呈现了前面的具体实施方式。其不旨在是详尽无遗的或将本公开内容限制为所描述的精确形式。根据本公开内容，许多修改和变化是可能的。因此，本申请的范围不是由该具体实施方式来限定，而是由所附权利要求来限定。将来提交的要求本申请的优先权的申请可以以不同的方式要求保护所公开的主题，并且通常可以包括如本文以各种方式公开或以其他方式展示的一个或多个限制的任何集合。

Claims (25)

1.一种存储器阵列，包括：

多条字线，布置在垂直堆叠体中；以及

沟道，垂直延伸穿过所述多条字线，其中，所述沟道包括第一区域和在所述第一区域下方的第二区域，所述沟道的所述第一区域具有比所述沟道的所述第二区域的第二宽度小至少1nm的第一宽度。

2.根据权利要求1所述的存储器阵列，还包括：

在所述多条字线下面的层，其中，所述沟道延伸穿过所述层的至少一部分，

其中，所述沟道的所述第一区域延伸穿过所述多条字线，并且

其中，所述沟道的所述第二区域延伸穿过所述多条字线下面的所述层的至少一部分。

3.根据权利要求2所述的存储器阵列，其中，所述层是以下中的一个：(i)所述存储器阵列的选择栅极源极(SGS)，或(ii)隔离层，所述隔离层用于将所述存储器阵列的第一存储器层面与所述存储器阵列的第二存储器层面隔离。

4.根据权利要求2所述的存储器阵列，其中，所述第一区域的所述第一宽度比所述第二区域的所述第二宽度小至少3nm。

5.根据权利要求1-4中任一项所述的存储器阵列，其中：

所述多条字线是第一多条字线，并且所述沟道是第一沟道；

所述第一多条字线和所述第一沟道包括在所述存储器阵列的第一存储器层面中；

所述存储器阵列还包括第二存储器层面，所述第二存储器层面包括第二多条字线和第二沟道；

所述第一存储器层面和所述第二存储器层面由层面间插塞和隔离区域分离；并且

所述第二沟道包括第三区域和第四区域，所述第二沟道的所述第三区域具有与所述第二沟道的所述第四区域的第四宽度不同的第三宽度，所述第三宽度与所述第四宽度相差至少1nm。

6.根据权利要求5所述的存储器阵列，其中：

所述第一存储器层面在所述第二存储器层面下面；

所述第一存储器层面的所述第一多条字线在选择栅极源极(SGS)上方，并且所述第二存储器层面的所述第二多条字线在所述隔离区域上方；

所述第一沟道的所述第一区域与所述第一多条字线中的字线横向相邻；

所述沟道的所述第二区域与所述SGS横向相邻，所述第二宽度大于所述第一宽度；

所述第二沟道的所述第三区域与所述第二多条字线中的字线横向相邻；并且

所述第二沟道的所述第四区域与所述隔离区域和所述层面间插塞横向相邻，所述第四宽度大于所述第三宽度。

7.根据权利要求1-4中任一项所述的存储器阵列，其中，所述第一宽度与所述第二宽度相差至少5纳米。

8.根据权利要求1-4中任一项所述的存储器阵列，其中，所述第一宽度为至少10纳米，并且所述第二宽度在4-7纳米的范围内。

9.根据权利要求1-4中任一项所述的存储器阵列，还包括：

多个存储器单元，每个存储器单元形成在对应WL和所述沟道的对应结处。

10.根据权利要求1-4中任一项所述的存储器阵列，其中，所述沟道为掺杂中空沟道(DHC)。

11.根据权利要求1-4中任一项所述的存储器阵列，其中：

所述第一宽度是所述沟道的所述第一区域的平均水平宽度；并且

所述第二宽度是所述沟道的所述第二区域的平均水平宽度。

12.根据权利要求1-4中任一项所述的存储器阵列，其中：

所述第一宽度是所述沟道的所述第一区域沿着所述第一区域的垂直长度的最大水平宽度；并且

所述第二宽度是所述沟道的所述第二区域沿着所述第二区域的垂直长度的最小水平宽度。

13.根据权利要求1-4中任一项所述的存储器阵列，其中，所述第一宽度和所述第二宽度分别沿着所述第一区域和所述第二区域是一致的，使得所述第一区域的最小宽度与所述第一区域的最大宽度相差小于1nm，并且所述第二区域的最小宽度与所述第二区域的最大宽度相差小于1nm。

14.根据权利要求1-4中任一项所述的存储器阵列，其中，所述存储器阵列是三维(3D)NAND闪存存储器阵列。

15.一种印刷电路板，其中，根据权利要求1-4中任一项所述的存储器阵列附接到所述印刷电路板。

16.一种计算系统，包括根据权利要求1-4中任一项所述的存储器阵列。

17.一种集成电路存储器，包括：

选择栅极源极(SGS)层；以及

存储器柱，包括(i)柱芯，以及(ii)所述柱芯上的包括半导体材料的区域，其中，所述存储器柱垂直延伸穿过所述SGS层，并且其中，所述包括半导体材料的区域具有第一区段和第二区段，所述第一区段具有第一宽度，并且所述第二区段具有不同于所述第一宽度的第二宽度，所述第一宽度与所述第二宽度相差至少1nm。

18.根据权利要求17所述的集成电路存储器，还包括：

在所述SGS层下面的电流公共源极，

其中，所述存储器柱从所述电流公共源极延伸。

19.根据权利要求17-18中任一项所述的集成电路存储器，还包括：

第一层、第二层、第三层和第四层，所述第一层、所述第二层、所述第三层和所述第四层布置在垂直堆叠体中，并且在所述SGS层上方，其中，所述第一层和所述第三层包括绝缘体材料，并且所述第二层和所述第四层包括导电材料，

其中，所述存储器柱延伸穿过所述第一层、所述第二层、所述第三层和所述第四层，并且

其中，所述区域的所述第一区段延伸穿过所述SGS层，并且所述区域的所述第二区段延伸穿过所述第二层和所述第四层。

20.根据权利要求19所述的集成电路存储器，其中，所述区域是第一区域，所述存储器柱是第一存储器柱，所述柱芯是第一柱芯，并且其中，所述集成电路存储器还包括：

在所述第四层上方的隔离区域；

第五层、第六层、第七层和第八层，所述第五层、所述第六层、所述第七层和所述第八层堆叠在所述隔离区域上方，其中，所述第五层和所述第七层包括绝缘体材料，并且所述第六层和所述第八层包括导电材料；以及

第二存储器柱，包括(i)第二柱芯，以及(ii)在所述第二柱芯上包括半导体材料的第二区域，

其中，包括半导体材料的所述第二区域具有(i)第一区段，所述第一区段具有所述第一宽度并且延伸穿过所述隔离区域，以及(iii)第二区段，所述第二区段具有所述第二宽度并且延伸穿过所述第六层和所述第八层。

21.根据权利要求19所述的集成电路存储器，还包括：

第一存储器单元，形成在所述第二层与所述包括半导体材料的区域之间的结处；以及

第二存储器单元，形成在所述第四层和所述包括半导体材料的区域之间的结处。

22.根据权利要求20所述的集成电路存储器，其中，所述第二层和所述第四层分别形成分别用于所述第一存储器单元和所述第二存储器单元的第一WL和第二WL。

23.一种用于形成存储器阵列的方法，所述方法包括：

形成选择栅极源极(SGS)以及所述SGS上方的第一字线(WL)和第二WL；

形成延伸穿过所述SGS以及所述第一WL和所述第二WL的沟槽；

在所述沟槽的侧壁上沉积隧道氧化物；

在所述隧道氧化物上沉积半导体材料；

沉积包括氧化物的材料以部分地填充所述沟槽，使得所述半导体材料的第一区域被所述包括氧化物的材料覆盖，并且所述半导体材料的第二区域不被所述包括氧化物的材料覆盖；以及

蚀刻所述半导体材料的所述第二区域，其中，所述包括氧化物的材料防止所述半导体材料的所述第一区域被蚀刻，

其中，在蚀刻所述半导体材料的所述第二区域之后，所述第二区域具有小于所述第一区域的第一宽度的第二宽度。

24.根据权利要求23所述的方法，还包括：

在蚀刻所述半导体材料的所述第二区域之后，进一步沉积包括氧化物的材料以基本上完全填充所述沟槽。

25.根据权利要求23-24中任一项所述的方法，其中，沉积所述包括氧化物的材料以部分地填充所述沟槽包括：

将所述沟槽暴露于等离子体，其中，所述等离子体在所述第二区域上形成钝化层，而不在所述第一区域上形成所述钝化层；以及

在将所述沟槽暴露于等离子体之后，在所述沟槽中沉积所述包括氧化物的材料，其中，所述第二区域上的所述钝化层防止所述包括氧化物的材料沉积在所述第二区域上，并且其中，所述包括氧化物的材料沉积在所述第一区域上。

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