KR102533146B1 - 3차원 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

3차원 반도체 메모리 장치 및 그 제조 방법이 제공된다. 3차원 반도체 메모리 장치는 반도체층 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체; 상기 전극 구조체를 관통하여 상기 반도체층과 연결되는 수직 반도체 패턴; 및 상기 전극 구조체와 상기 수직 반도체 패턴 사이에 배치되는 수직 절연 패턴으로서, 상기 수직 절연 패턴은 상기 전극 구조체의 측벽을 덮는 측벽부 및 상기 측벽부로부터 연장되어 상기 반도체층의 상면 일부를 덮는 돌출부를 포함하되, 상기 수직 반도체 패턴은 제 1 두께로 상기 수직 절연 패턴의 상기 측벽부를 덮는 수직 채널부; 및 상기 수직 채널부로부터 연장되어 상기 수직 절연 패턴의 상기 돌출부 및 상기 반도체층의 상면을 컨포말하게 덮되, 상기 제 1 두께보다 큰 제 2 두께를 갖는 콘택부를 포함할 수 있다.

Description

3차원 반도체 메모리 장치 및 그 제조 방법{THREE-DIMENSIONAL SEMICONDUCTOR DEVICES AND METHOD FOR FABRICATING THE SAME}
본 발명은 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도가 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성 및 집적도를 보다 향상시킬 수 있는 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 반도체층 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체; 상기 전극 구조체를 관통하여 상기 반도체층과 연결되는 수직 반도체 패턴; 및 상기 전극 구조체와 상기 수직 반도체 패턴 사이에 배치되는 수직 절연 패턴으로서, 상기 수직 절연 패턴은 상기 전극 구조체의 측벽을 덮는 측벽부 및 상기 측벽부로부터 연장되어 상기 반도체층의 상면 일부를 덮는 돌출부를 포함하되, 상기 수직 반도체 패턴은 제 1 두께로 상기 수직 절연 패턴의 상기 측벽부를 덮는 수직 채널부; 및 상기 수직 채널부로부터 연장되어 상기 수직 절연 패턴의 상기 돌출부 및 상기 반도체층의 상면을 컨포말하게 덮되, 상기 제 1 두께보다 큰 제 2 두께를 갖는 콘택부를 포함할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 제 1 영역 및 제 2 영역을 포함하는 기판; 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체; 상기 제 1 영역에서 상기 전극 구조체를 관통하며, 제 1 폭을 갖는 복수 개의 제 1 수직 구조체; 및 상기 제 2 영역에서 상기 전극 구조체를 관통하며, 상기 제 1 폭보다 큰 제 2 폭을 갖는 제 2 수직 구조체를 포함하되, 상기 제 1 및 제 2 수직 구조체들 각각은, 상기 기판과 연결되는 하부 반도체 패턴, 상기 하부 반도체 패턴과 연결되는 수직 반도체 패턴, 및 상기 하부 반도체 패턴 상에서 상기 전극 구조체와 상기 수직 반도체 패턴 사이에 배치된 수직 절연 패턴을 포함하되, 상기 수직 절연 패턴은 상기 전극 구조체의 측벽을 덮는 측벽부 및 상기 하부 반도체 패턴의 상면 일부를 덮는 돌출부를 포함한다. 여기서, 상기 수직 반도체 패턴은 상기 수직 절연 패턴의 측벽부 상에서 제 1 두께를 갖는 수직 채널부 및 상기 수직 절연 패턴의 상기 돌출부의 측벽 상에서 상기 제 1 두께보다 큰 제 2 두께를 갖는 콘택부를 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 수직 채널로 사용되는 수직 반도체 패턴에서 하부 반도체 패턴과 연결되는 콘택부의 두께를 전극 구조체의 측벽 상에서보다 두껍게 형성하므로, 수직 절연 패턴의 돌출부와 인접한 영역에서 수직 반도체 패턴이 끊어지는 것을 방지할 수 있다.
또한, 수직 반도체 패턴의 측벽부의 두께는 수직 절연 패턴의 두께보다 얇게 형성할 수 있어, 반도체 물질로 이루어진 수직 반도체 패턴에서 그레인 바운더리(grain boundary)가 감소될 수 있다. 이에 따라 수직 반도체 패턴을 통한 전류 흐름이 향상될 수 있다.
나아가, 수직 반도체 패턴은 하부 반도체 패턴의 상면에 국소 반도체막을 선택적으로 증착한 후에, 수직 홀들 내벽에 수직 반도체막이 증착될 수 있다. 이에 따라, 수직 반도체막의 두께를 최적화하기 위한 등방성 식각 공정시 수직 반도체막이 수직 절연 패턴의 돌출부외 인접한 영역에서 끊어지는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이의 회로도이다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다.
도 3는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2a 및 도 2b의 I-I'선 및 II-II' 선을 따라 자른 단면이다.
도 4a, 도 4b, 도 4c, 도 4d, 및 도 4e는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 일부분들을 나타내는 도면들로서, 도 3의 P1 및 P2 부분을 확대한 도면들이다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2a 및 도 2b의 I-I'선 및 II-II' 선을 따라 자른 단면이다.
도 6은 도 5의 P3 및 P4 부분을 확대한 도면들이다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 8 내지 도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 2a 및 도 2b의 I-I'선 및 II-II' 선을 따라 자른 단면들이다.
도 15 내지 도 18, 도 20, 및 도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법에서 제 1 및 제 2 수직 구조체들을 형성하는 방법을 설명하기 위한 도면들로서, 도 11의 P5 및 P6을 확대한 도면들이다.
도 19a는 본 발명의 실시예들에 따른 채널 반도체 패턴의 제조 방법에서 국소 반도체막을 형성하는 방법을 설명하기 위한 순서도이다.
도 19b 및 도 19c는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법에서 국소 반도체막의 제조 방법을 설명하기 위한 도면들이다.
도 22, 도 23, 및 도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법에서 제 1 및 제 2 수직 구조체들을 형성하는 방법을 설명하기 위한 도면들로서, 도 11의 P5 및 P6을 확대한 도면들이다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 간략 회로도이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 어레이는 공통 소오스 라인(CSL), 복수개의 비트 라인들(BL) 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL)은 제 1 방향(D1)으로 서로 이격되며, 수평 방향(D2)으로 연장될 수 있다. 셀 스트링들(CSTR)은 제 1 및 수평 방향들(D1, D2)을 따라 신장된 평면 상에, 제 3 방향(D3)을 따라 연장될 수 있다. 비트 라인들(BL0-BL2) 각각에 복수개의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수 개의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다.
셀 스트링들(CSTR) 각각은 직렬 연결된 제 1 및 제 2 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다. 제 2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 제 1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다. 나아가, 셀 스트링들(CSTR) 각각은 제 1 스트링 선택 트랜지스터(SST1)와 메모리 셀(MCT) 사이에 연결된 더미 셀(DMC)을 더 포함할 수 있다.
도 2a 및 도 2b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 평면도들이다. 도 3은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2a 및 도 2b의 I-I'선 및 II-II' 선을 따라 자른 단면이다. 도 4a, 도 4b, 도 4c, 도 4d, 및 도 4e는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 일부분들을 나타내는 도면들로서, 도 3의 P1 및 P2 부분을 확대한 도면들이다.
도 2a, 도 2b, 및 도 3을 참조하면, 기판(10)은 셀 어레이 영역(CAR) 및 연결 영역(CNR)을 포함할 수 있다. 기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
전극 구조체(ST)가 기판(10) 상에서 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 제 1 방향(D1)을 따라 연장될 수 있다. 전극 구조체(ST)는 기판(10) 상에 복수 개 제공될 수 있으며, 수평 방향(D2)을 따라 서로 이격되어 배치될 수 있다. 여기서, 제 1 방향(D1) 및 수평 방향(D2)은 기판(10)의 상면에 대해 실질적으로 평행한 수평 방향일 수 있다. 버퍼 절연막(11)이 전극 구조체(ST)와 기판(10) 사이에 개재될 수 있으며, 실리콘 산화막을 포함할 수 있다.
전극 구조체(ST)는 기판(10)의 상면에 대해 수직하는 제 3 방향(D3; 즉, 수직 방향)을 따라 번갈아 반복적으로 적층된 전극들(EL) 및 절연막들(ILD)을 포함할 수 있다. 전극들(EL)의 두께는 실질적으로 동일할 수 있으며, 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 또한, 각 절연막(ILD)의 두께는 각 전극(EL)의 두께보다 작을 수 있으며, 절연막들(ILD) 중 어느 하나는 전극(EL)보다 두꺼울 수 있다. 전극들(EL)은, 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(ILD)은 예를 들어, 실리콘 산화막 또는 저유전막을 포함할 수 있다.
전극 구조체(ST)는 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 상세하게, 전극들(EL)은 기판(10)으로부터 멀어질수록 제 1 방향(D1)으로의 길이가 감소할 수 있으며, 전극 구조체(ST)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록 감소될 수 있다. 또한, 연결 영역(CNR)에서, 전극들(EL)의 일측벽들은 제 1 방향(D1)을 따라 일정 간격으로 이격되어 배치될 수 있다. 전극들(EL) 각각은 연결 영역(CNR)에서 패드부를 가질 수 있으며, 전극들(EL)의 패드부들은 수평적으로 및 수직적으로 서로 다른 위치에 위치할 수 있다. 나아가, 전극들(EL) 중 최상층에 위치하는 전극들은 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있으며, 분리 절연 패턴(40)에 의해 서로 이격될 수 있다.
실시예들에 따르면, 3차원 반도체 메모리 장치는 수직형 낸드 플래시 메모리 장치일 수 있으며, 이 경우, 전극 구조체(ST)의 전극들(EL)은 메모리 셀 트랜지스터들(도 1의 MCT, DMC)의 제어 게이트 전극들로 사용될 수 있다. 예를 들어, 전극들(EL)은 도 1을 참조하여 설명된 접지 선택 라인들(GSL0-GSL2), 워드 라인들(WL0-WLn, DWL), 및 스트링 선택 라인들(SSL1, SSL2)로써 사용될 수 있다.
평탄 절연막(50)이 기판(10) 상에서 전극 구조체(ST)를 덮을 수 있다. 평탄 절연막(50)은 실질적으로 평탄한 상면을 가질 수 있으며, 연결 영역(CNR)에서 전극 구조체(ST)의 계단식 구조를 덮을 수 있다. 평탄 절연막(50)은, 하나의 절연막 또는 적층된 복수의 절연막들을 포함할 수 있으며, 예를 들어, 실리콘 산화막 및/또는 저유전막을 포함할 수 있다.
복수 개의 제 1 수직 구조체들(VS1)이 셀 어레이 영역(CAR)에서 전극 구조체(ST)를 관통할 수 있으며, 복수 개의 제 2 수직 구조체들(VS2)이 연결 영역(CNR)에서 평탄 절연막(50) 및 전극 구조체(ST)를 관통할 수 있다.
복수 개의 제 1 수직 구조체들(VS1)은 평면적 관점에서, 매트릭스 형태로 배열되거나, 지그재그 형태로 배열될 수 있다. 제 1 수직 구조체들(VS1)은 원형의 상면을 가질 수 있다. 제 2 수직 구조체들(VS2)은 제 1 수직 구조체들(VS1)보다 큰 폭을 가질 수 있다. 제 2 수직 구조체들(VS2)은 도 3a에 도시된 바와 같이 실질적으로 원형 형태를 가질 수 있으며, 이와 달리, 도 3b에 도시된 바와 같이 타원 형태 또는 바(bar) 형태를 가질 수 있다. 제 2 수직 구조체들(VS2)의 상면들은 제 1 수직 구조체들(VS1)의 상면들과 실질적으로 동일한 레벨에 위치할 수 있다. 복수 개의 제 2 수직 구조체들(VS2)은 각 전극(EL)의 패드부를 관통할 수 있다. 제 2 수직 구조체들(VS2)은 셀 어레이 영역(CAR)으로부터 멀어질수록, 제 2 수직 구조체들(VS2)이 관통하는 전극들(EL)의 개수가 감소할 수 있다. 각 패드부를 관통하는 복수 개의 제 2 수직 구조체들(VS2)은, 평면적 관점에서, 각각의 셀 콘택 플러그들(CPLG)을 둘러싸도록 배치될 수 있다. 또한, 제 2 수직 구조체들(VS2) 중 일부는, 평면적 관점에서, 수직적으로 인접하는 전극들(EL)의 경계들을 관통할 수 있다. 실시예들에서, 제 2 수직 구조체들(VS2)의 배치는 다양하게 변형될 수 있다. 나아가, 제 1 수직 구조체들(VS1)의 상단, 즉, 제 1 수직 반도체 패턴(USP1)의 상단에 비트라인 콘택 플러그(BPLG)와 접속되는 도전 패드(PAD)가 위치할 수 있다. 마찬가지로, 제 2 수직 구조체들(VS2)의 상단에도 도전 패드(PAD)가 위치할 수 있다.
실시예들에 따르면, 기판(10)과 제 1 수직 구조체들(VS1) 사이에 제 1 하부 반도체 패턴들(LSP1)이 배치되며, 기판(10)과 제 2 수직 구조체들(VS2) 사이에 제 2 하부 반도체 패턴들(LSP2)이 배치될 수 있다.
제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 기판(10)과 직접 접촉할 수 있으며, 기판(10)으로부터 성장된 기둥(pillar) 형태의 에피택시얼 층(epitaxial layer)을 포함할 수 있다. 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 단결정 실리콘(Si)으로 이루어질 수 있으며, 이와 달리, 게르마늄(Ge), 실리콘게르마늄(SiGe), III-V족 반도체 화합물, 또는 II-VI족 반도체 화합물을 포함할 수도 있다 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 불순물이 언도프트된 패턴이거나, 기판(10)의 도전형과 동일한 불순물이 도핑된 패턴일 수 있다.
보다 상세하게, 도 3 및 도 4a를 참조하면, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 전극 구조체(ST)의 하부 부분을 관통할 수 있으며, 보다 상세하게, 최하층 전극(EL)을 관통할 수 있다.
제 1 하부 반도체 패턴(LSP1)은 제 3 방향(D3)으로 제 1 높이(H1)를 가질 수 있으며, 제 1 폭(W1)을 가질 수 있다. 제 1 하부 반도체 패턴(LSP1)의 제 1 높이(H1)는 최하층 전극(EL)의 두께보다 클 수 있다. 제 1 하부 반도체 패턴(LSP1)의 상면은 최하층 전극(EL)의 상면보다 위에 위치할 수 있으며, 최하층 전극(EL) 상에 배치된 최하층 절연막(ILD)의 상면보다 아래에 위치할 수 있다.
제 2 하부 반도체 패턴(LSP2)은 제 3 방향(D3)으로 제 1 하부 반도체 패턴(LSP1)의 제 1 높이(H1)보다 작은 제 2 높이(H2)를 가질 수 있다. 제 2 하부 반도체 패턴(LSP2)은 제 1 하부 반도체 패턴(LSP1)의 제 1 폭(W1)보다 큰 제 2 폭(W2)을 가질 수 있다. 제 2 하부 반도체 패턴(LSP2)의 상면은 전극 구조체(ST)의 최하층 전극(EL)의 상면보다 높은 레벨에 위치할 수 있다. 이와 달리, 제 2 하부 반도체 패턴(LSP2)의 상면은 전극 구조체(ST)의 최하층 전극(EL)의 상면보다 낮은 레벨에 위치할 수도 있다. 또 다른 예로, 제 2 하부 반도체 패턴들(LSP2)의 높이는 셀 어레이 영역(CAR)에서 멀어질수록 감소할 수 있다.
제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)의 측벽들 상에 게이트 절연막(15)이 배치될 수 있다. 게이트 절연막(15)은 최하층 전극(EL)과 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2) 사이에 배치될 수 있다. 게이트 절연막(15)은 실리콘 산화막(예를 들어, 열 산화막)을 포함할 수 있다. 게이트 절연막(15)은 라운드진 측벽을 가질 수 있다.
도 4a를 참조하면, 제 1 수직 구조체들(VS1) 각각은 제 1 수직 절연 패턴(VP1), 제 1 수직 반도체 패턴(USP1), 제 1 매립 절연 패턴(VI1)을 포함할 수 있다. 제 2 수직 구조체들(VS2) 각각은 제 2 수직 절연 패턴(VP2), 제 2 수직 반도체 패턴(USP2), 제 2 매립 절연 패턴(VI2)을 포함할 수 있다.
제 1 수직 절연 패턴(VP1)은 전극 구조체(ST)와 제 1 수직 반도체 패턴(USP1) 사이에 배치될 수 있으며, 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 구체적으로, 제 1 수직 절연 패턴(VP1)은 제 3 방향(D3)을 따라 연장되어 전극 구조체(ST)의 측벽을 덮는 측벽부 및 측벽부의 하부에서부터 수평 방향으로 연장되어 제 1 하부 반도체 패턴(LSP1)의 일부를 덮는 돌출부(PP)를 포함할 수 있다.
제 2 수직 절연 패턴(VP2)은 전극 구조체(ST)와 제 2 수직 반도체 패턴(USP2) 사이에 배치될 수 있으며, 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 제 2 수직 절연 패턴(VP2)은, 제 1 수직 절연 패턴(VP1)처럼, 제 3 방향(D3)을 따라 연장되는 측벽부 및 측벽부의 하부에서부터 수평 방향으로 연장되어 제 1 하부 반도체 패턴(LSP1)의 일부를 덮는 돌출부(PP)를 포함할 수 있다.
제 1 및 제 2 수직 절연 패턴들(VP1, VP2)은 전극 구조체(ST)의 측벽을 균일한 두께(T3)로 덮을 수 있다. 제 1 및 제 2 수직 절연 패턴들(VP1, VP2)은 복수의 박막들로 구성될 수 있다. 실시예들에서, 제 1 및 제 2 수직 절연 패턴들(VP1, VP2)은 반도체 메모리 장치의 데이터 저장 요소를 포함할 수 있다. 일 예로, 제 1 및 제 2 수직 절연 패턴들(VP1, VP2)은 NAND 플래시 메모리 장치의 데이터 저장막으로서, 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 이와 달리, 제 1 및 제 2 수직 절연 패턴들(VP1, VP2)은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수도 있다.
실시예들에서, 터널 절연막(TIL)은 제 1 및 제 2 수직 반도체 패턴들(USP1, USP2)과 직접 접촉될 수 있으며, 터널 절연막(TIL)과 블록킹 절연막(BIL) 사이에 전하 저장막(CIL)이 배치될 수 있다. 예를 들어, 전하 저장막(CIL)은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막일 수 있다. 더 구체적으로, 전하 저장막(CIL)은 실리콘 질화막, 실리콘 산화질화막, 실리콘-풍부 질화막(Si-rich nitride), 나노크리스탈 실리콘(nanocrystalline Si) 및 박층화된 트랩막(laminated trap layer) 중의 적어도 하나를 포함할 수 있다. 터널 절연막(TIL)은 전하 저장막(CIL)보다 큰 밴드 갭을 갖는 물질들 중의 한가지일 수 있으며, 블록킹 절연막(BLK)은 알루미늄 산화막 및 하프늄 산화막 등과 같은 고유전막일 수 있다.
제 1 수직 반도체 패턴(USP1)은 제 1 하부 반도체 패턴(LSP1)과 직접 접촉할 수 있으며, 하단이 닫힌 파이프 형태 또는 U자 형태일 수 있다. 제 1 수직 반도체 패턴(USP1)은 제 1 수직 절연 패턴(VP1)의 내측벽과 직접 접촉할 수 있다. 제 1 수직 반도체 패턴(USP1)의 내부는 절연 물질을 포함하는 제 1 매립 절연 패턴(VI1)으로 채워질 수 있다.
제 1 수직 반도체 패턴(USP1)은 언도프트 상태이거나, 기판(10)과 동일한 도전형을 갖는 불순물로 도핑된 반도체 물질을 포함할 수 있다. 제 1 수직 반도체 패턴(USP1)은 제 1 하부 반도체 패턴(LSP1)과 다른 결정 구조를 가질 수 있으며, 예를 들어, 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나일 수 있다.
제 1 수직 반도체 패턴(USP1)의 바닥면은 제 1 하부 반도체 패턴(LSP1)의 상면보다 낮은 레벨에 위치할 수 있다. 즉, 제 1 수직 반도체 패턴(USP1)은 제 1 하부 반도체 패턴(LSP1)에 삽입된 구조를 가질 수 있다. 또한, 제 1 수직 반도체 패턴(USP1)의 바닥면은 최하층 전극(EL)의 상면보다 높은 레벨에 위치할 수 있다.
보다 상세하게, 제 1 수직 반도체 패턴(USP1)은 제 3 방향(D3)으로 연장되어 제 1 수직 절연 패턴(VP1)의 측벽부를 덮는 제 1 수직 채널부(VCP1) 및 제 1 수직 채널부(VCP1)로부터 연장되며 제 1 하부 반도체 패턴(LSP1)의 상면과 접촉하는 제 1 콘택부(CP1)를 포함할 수 있다. 여기서, 제 1 수직 채널부(VCP1)는 제 1 수직 절연 패턴(VP1)의 돌출부(PP)의 상면에 배치될 수 있으며, 제 1 콘택부(CP1)는 제 1 수직 절연 패턴(VP1)의 돌출부(PP)의 측벽을 덮을 수 있다. 제 1 수직 채널부(VCP1)는 제 1 수직 절연 패턴(VP1)의 측벽부 상에서 수평방향으로 제 1 두께(T1)를 가질 수 있으며, 제 1 콘택부(CP1)는 제 1 수직 절연 패턴(VP1)의 돌출부(PP)의 측벽 상에서 수평 방향으로 제 1 두께(T1)보다 큰 제 2 두께(T2)를 가질 수 있다. 여기서, 제 1 수직 채널부(VCP1)의 제 1 두께(T1)는 제 1 수직 절연 패턴(VP1)의 두께(T3)보다 작을 수 있다.
실시예들에서, 제 1 수직 반도체 패턴(USP1)은 제 1 수직 채널부(VCP1)보다 두꺼운 제 1 콘택부(CP1)를 포함하므로, 제 1 수직 절연 패턴(VP1)의 돌출부(PP) 덮는 영역에서 제 1 수직 반도체 패턴(USP1)이 끊어지는 것을 방지할 수 있다. 또한, 제 1 수직 반도체 패턴(USP1)의 제 1 수직 채널부(VCP1)의 제 1 두께(T1)는 제 1 수직 절연 패턴(VP1)의 두께(T3)보다 얇게 형성되므로, 반도체 물질로 이루어진 제 1 수직 반도체 패턴(USP1)에서 그레인 바운더리(grain boundary)가 감소될 수 있다. 이에 따라 3차원 반도체 메모리 장치의 동작시 채널로 사용되는 제 1 수직 반도체 패턴(USP1)에서 전류 흐름이 향상될 수 있다.
제 2 수직 반도체 패턴(USP2)은 제 2 하부 반도체 패턴(LSP2)과 직접 접촉할 수 있으며, 하단이 닫힌 파이프 형태 또는 U자 형태일 수 있다. 제 2 수직 반도체 패턴(USP2)은 제 2 수직 절연 패턴(VP2)의 내측벽과 직접 접촉할 수 있다. 제 2 수직 반도체 패턴(USP2)의 내부는 절연 물질을 포함하는 제 2 매립 절연 패턴(VI2)으로 채워질 수 있다. 제 2 매립 절연 패턴(VI2)의 바닥면은 제 2 수직 절연 패턴(VP2)의 바닥면 또는 제 2 하부 반도체 패턴(LSP2)의 상면보다 낮은 레벨에 위치할 수 있다. 실시예들에서, 제 2 매립 절연 패턴(VI2)의 폭은 제 1 매립 절연 패턴(VI1)의 폭보다 클 수 있다.
제 2 수직 반도체 패턴(USP2)은 제 1 수직 반도체 패턴(USP1)과 동일한 반도체 물질을 포함할 수 있다. 제 2 수직 반도체 패턴(USP2)의 바닥면은 제 1 수직 반도체 패턴(USP1)의 바닥면보다 낮은 레벨에 위치할 수 있으며, 제 2 하부 반도체 패턴(LSP2)의 상면보다 낮은 레벨에 위치할 수 있다.
보다 상세하게, 제 2 수직 반도체 패턴(USP2)은 제 3 방향(D3)으로 연장되어 제 2 수직 절연 패턴(VP2)의 측벽부를 덮는 제 2 수직 채널부(VCP2) 및 제 2 수직 채널부(VCP2)로부터 연장되며 제 2 하부 반도체 패턴(LSP2)의 상면과 접촉하는 제 2 콘택부(CP2)를 포함할 수 있다. 실시예들에서, 제 2 수직 반도체 패턴(USP2)의 제 2 수직 채널부(VCP2)의 두께(T1)는 제 1 수직 반도체 패턴(USP1)의 제 1 수직 채널부(VCP1)의 제 1 두께(T1)와 실질적으로 동일할 수 있다. 마찬가지로, 제 2 수직 반도체 패턴(USP2)의 제 2 콘택부(CP2)의 두께(T2)는 제 1 수직 반도체 패턴(USP1)의 제 1 콘택부(CP1)의 제 2 두께(T2)와 실질적으로 동일할 수 있다. 또한, 제 2 수직 채널부(VCP2)의 두께(T1)는 제 2 수직 절연 패턴(VP2)의 두께(T3)보다 작을 수 있다.
도 4a 및 도 4b에 도시된 실시예에 따르면, 제 1 및 제 2 수직 반도체 패턴들(USP1, USP2)은 라운드진 바닥면을 가질 수 있으며, 제 1 및 제 2 수직 반도체 패턴들(USP1, USP2)의 제 1 및 제 2 콘택부들(CP1, CP2)은 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)의 상면을 제 2 두께(T2)로 균일하게 덮을 수 있다. 또한, 제 1 및 제 2 매립 절연 패턴들(VI1, VI2)은 제 1 및 제 2 콘택부(CP1, CP2)를 덮는 하부 부분과 제 1 및 제 2 수직 채널부들(VCP1, VCP2)을 덮는 상부 부분을 포함할 수 있으며, 하부 부분의 폭이 상부 부분의 폭보다 작을 수 있다.
한편, 도 4a에 도시된 실시예에 따르면, 제 1 매립 절연 패턴(VI1)의 바닥면은 제 1 수직 절연 패턴(VP1)의 바닥면 또는 제 1 하부 반도체 패턴(LSP1)의 상면보다 아래에 위치할 수 있다. 마찬가지로, 제 2 매립 절연 패턴(VI2)의 바닥면은 제 2 수직 절연 패턴(VP2)의 바닥면 또는 제 2 하부 반도체 패턴(LSP2)의 상면보다 낮은 레벨에 위치할 수 있다. 이와 달리, 도 4b에 도시된 실시예에 따르면, 제 1 매립 절연 패턴(VI1)의 바닥면(즉, 최저점)이 제 1 수직 절연 패턴(VP1)의 바닥면보다 위에 위치할 수 있다. 마찬가지로, 제 2 매립 절연 패턴(VI2)의 바닥면(즉, 최저점)이 제 2 수직 절연 패턴(VP2)의 바닥면보다 위에 위치할 수 있다.
도 4c에 도시된 실시예에 따르면, 제 1 하부 반도체 패턴(LSP1)은 기판(10)의 상면에 대해 경사진 측벽들에 의해 정의된 제 1 리세스 영역을 가질 수 있다. 제 1 수직 반도체 패턴(USP1)의 제 1 콘택부(CP1)가 제 1 하부 반도체 패턴(LSP1)의 제 1 리세스 영역을 제 2 두께(T2)로 컨포말하게 덮을 수 있다. 제 1 수직 반도체 패턴(USP1)의 제 1 콘택부(CP1)는 쐐기 형태를 가질 수 있다.
제 2 하부 반도체 패턴(LSP2)은 기판(10)의 상면에 대해 경사진 측벽들에 의해 정의된 제 2 리세스 영역을 가질 수 있다. 여기서, 제 2 리세스 영역의 최대 폭은 제 1 리세스 영역의 최대 폭보다 클 수 있다. 제 2 리세스 영역은 실질적으로 육각형 형태(또는 시그마 형태)를 가질 수 있다. 제 2 수직 반도체 패턴(USP2)의 제 2 콘택부(CP2)는 제 2 하부 반도체 패턴(LSP2)의 제 2 리세스 영역을 제 2 두께(T2)로 컨포말하게 덮을 수 있으며, 최하층 전극(EL)을 향해 수평 방향으로 돌출된 부분을 포함할 수 있다. 제 2 매립 절연 패턴(VI2)의 바닥면은 최하층 전극(EL)의 상면보다 아래에 위치할 수 있다.
도 4d에 도시된 실시예에 따르면, 제 1 하부 반도체 패턴(LSP1)은 마름모 형태의 제 1 리세스 영역을 가질 수 있으며, 제 1 수직 반도체 패턴(USP1)의 제 1 콘택부(CP1)가 제 1 리세스 영역을 컨포말하게 덮을 수 있다.
도 4e에 도시된 실시예에 따르면, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 실질적으로 육각형 형태의 제 1 및 제 2 리세스 영역들을 각각 가질 수 있다. 제 1 수직 반도체 패턴(USP1)의 제 1 콘택부(CP1)가 제 1 리세스 영역을 컨포말하게 덮을 수 있으며, 제 1 매립 절연 패턴(VI1)의 일부가 제 1 수직 반도체 패턴(USP1)이 형성된 제 1 리세스 영역을 제 1 리세스 영역을 채울 수 있다. 마찬가지로, 제 2 수직 반도체 패턴(USP2)의 제 2 콘택부(CP2)가 제 2 리세스 영역을 컨포말하게 덮을 수 있으며, 제 2 매립 절연 패턴(VI2)의 일부가 제 2 수직 반도체 패턴(USP2)이 형성된 제 2 리세스 영역을 채울 수 있다.
나아가, 도 4a 내지 도 4e를 참조하면, 수평 절연 패턴(HP)이 전극들(EL)과 제 1 및 제 2 수직 구조체들(VS1, VS2) 사이에서 전극들(EL)의 상면들 및 하면들로 연장될 수 있다. 수평 절연 패턴(HP)의 일부분은 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2) 일측의 게이트 절연막(15)과 최하층 전극(EL) 사이에서 최하층 전극(EL)의 상면 및 하면으로 연장될 수 있다. 수평 절연 패턴(HP)은 NAND 플래시 메모리 장치의 데이터 저장막의 일부로서 전하 저장막 및 블록킹 절연막을 포함할 수 있다. 이와 달리, 수평 절연 패턴(HP)은 블록킹 절연막을 포함할 수 있다.
계속해서, 도 2a 및 도 3을 참조하면, 공통 소오스 영역들(CSR)이 전극 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장되며, 기판(10) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
공통 소오스 플러그(CSP)가 전극 구조체들(ST) 사이에서 공통 소오스 영역(CSR)에 접속될 수 있다. 일 예로, 공통 소오스 플러그(CSP)는 실질적으로 균일한 상부 폭을 가지며, 제 1 방향(D1)으로 나란히 연장될 수 있다. 즉, 공통 소오스 플러그(CSP)와 전극 구조체들(ST)의 양측벽들 사이에 절연 스페이서(SP)가 개재될 수 있다. 이와 달리, 공통 소오스 플러그(CSP)가 절연 스페이서(SP)를 관통하여 공통 소오스 영역(CSR)과 국소적으로 접속될 수도 있다.
제 1 층간 절연막(60)이 평탄 절연막(50) 상에 배치될 수 있으며, 제 1 수직 구조체들(VS1)의 상면들 및 제 2 수직 구조체들(VS2)의 상면들을 덮을 수 있다. 제 2 층간 절연막(70)이 제 1 층간 절연막(60) 상에 배치될 수 있으며, 공통 소오스 플러그들(CSP)의 상면들을 덮을 수 있다.
셀 콘택 플러그들(CPLG)은 제 1 및 제 2 층간 절연막들(60, 70) 및 평탄 절연막(50)을 관통하여 전극들(EL)의 패드부들에 각각 접속될 수 있다. 셀 콘택 플러그들(CPLG)의 수직적 길이들은 셀 어레이 영역(CAR)에 인접할수록 감소될 수 있다. 그리고, 셀 콘택 플러그들(CPLG)의 상면들은 실질적으로 공면을 이룰 수 있다. 셀 콘택 플러그들(CPLG) 각각은, 평면적 관점에서, 제 2 수직 구조체들(VS2)에 의해 둘러싸일 수 있다. 다시 말해, 각 셀 콘택 플러그(CPLG)는 서로 인접하는 제 2 수직 구조체들(VS2) 사이에 위치할 수 있다.
서브 비트 라인들(SBL)이 셀 어레이 영역(CAR)의 제 2 층간 절연막(70) 상에 배치될 수 있으며, 비트 라인 콘택 플러그들(BPLG)을 통해 서로 인접하는 제 1 수직 구조체들(VS1)에 전기적으로 연결될 수 있다. 연결 배선들(CL)이 연결 영역(CNR)의 제 2 층간 절연막(70) 상에 배치될 수 있으며, 셀 콘택 플러그들(CPLG)에 접속될 수 있다. 제 3 층간 절연막(80)이 제 2 층간 절연막(70) 상에 배치되며, 서브 비트 라인들(SBL) 및 연결 배선들(CL)을 덮을 수 있다.
비트 라인들(BL)이 제 3 층간 절연막(80) 상에 배치될 수 있으며, 전극 구조체(ST)를 가로질러 수평 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 콘택 플러그(CT)를 통해 서브 비트 라인들(SBL)에 접속될 수 있다.
도 5는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 2a 및 도 2b의 I-I'선 및 II-II' 선을 따라 자른 단면이다. 도 6은 도 5의 P3 및 P4 부분을 확대한 도면들이다.
도 5 및 도 6에 도시된 실시예들에 따르면, 앞서 도 2a, 도 2b, 및 도 3을 참조하여 설명한 실시예들에서 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)이 생략될 수 있다.
제 1 수직 구조체들(VS1) 각각은 제 1 수직 절연 패턴(VP1), 제 1 수직 반도체 패턴(USP1), 제 1 매립 절연 패턴(VI1)을 포함할 수 있다. 제 2 수직 구조체들(VS2) 각각은 제 2 수직 절연 패턴(VP2), 제 2 수직 반도체 패턴(USP2), 제 2 매립 절연 패턴(VI2)을 포함할 수 있다.
제 1 및 제 2 수직 절연 패턴들(VP1, VP2) 각각은 앞서 설명한 것처럼, 수직 방향으로 연장되어 전극 구조체(ST)의 측벽을 덮는 측벽부 및 측벽부의 하부로부터 수평 방향으로 연장되어 기판(10)의 상면 일부를 덮는 돌출부(PP)를 포함할 수 있다. 제 1 및 제 2 수직 반도체 패턴들(USP1, USP2) 각각은, 수직 방향으로 연장되는 수직 채널부(VCP1, VCP2) 및 기판(10)의 상면과 직접 접촉하는 콘택부(CP1, CP2)를 포함할 수 있다. 앞서 설명한 것처럼, 수직 채널부(VCP1, VCP2)는 제 1 및 제 2 수직 절연 패턴들(VP1, VP2)의 두께(T3)보다 작은 제 1 두께(T1)를 가질 수 있으며, 콘택부(CP1, CP2)는 제 1 두께(T1)보다 큰 제 2 두께(T2)를 가질 수 있다. 여기서, 제 1 및 제 2 수직 반도체 패턴들(USP1, USP2)의 콘택부들(CP1, CP2)은 앞서 도 4a 내지 도 4e를 참조하여 설명한 것처럼, 다양한 형태를 가질 수 있다.
도 7은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도이다.
도 7을 참조하면, 3차원 반도체 메모리 장치는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함하며, 주변 로직 구조체(PS) 상에 셀 어레이 구조체(CS)가 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서, 오버랩될 수 있다.
기판(10) 상에 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)가 차례로 적층될 수 있다. 다시 말해, 주변 로직 구조체(PS)는, 수직적 관점에서, 기판(10)과 셀 어레이 구조체(CS) 사이에 배치될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서 오버랩될 수 있다.
기판(10)은 반도체 물질로 이루어진 반도체 기판일 수 있다. 기판(10)은 n형 불순물이 도핑된 n웰 영역(NW)과 p형 불순물이 도핑된 p웰 영역(PW)을 포함할 수 있다. n웰 영역(NW)과 p웰 영역(PW)에는 소자 분리막(12)에 의해 활성 영역들이 정의될 수 있다.
주변 로직 구조체(PS)는, 고전압 및 저전압 트랜지스터들, 저항(resistor) 및 캐패시터(capacitor)를 포함할 수 있다. 상세하게, 주변 로직 구조체(PS)는 주변 게이트 전극들(PG), 주변 게이트 전극들(PG) 양측의 소오스 및 드레인 불순물 영역들, 주변회로 플러그들(PCP), 주변 회로 배선들(ICL), 및 주변 회로들을 덮는 하부 매립 절연막(90)을 포함할 수 있다. 보다 상세하게, n웰 영역(nw) 상에 PMOS 트랜지스터들이 형성될 수 있으며, p웰 영역(pw) 상에 NMOS 트랜지스터들이 형성될 수 있다. 주변 회로 배선들(ICL)은 주변회로 플러그들(PCP)을 통해 주변 회로들과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에는 주변회로 플러그들(PCP) 및 주변회로 배선들(ICL)이 접속될 수 있다.
하부 매립 절연막(90)은 주변 회로들, 주변회로 플러그들(CP), 및 주변 회로 배선들(ICL)을 덮을 수 있다. 하부 매립 절연막(90)은 다층으로 적층된 절연막들을 포함할 수 있다.
셀 어레이 구조체(CS)는 하부 매립 절연막(90) 상에 배치되며, 수평 반도체층(100), 전극 구조체들(ST), 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2), 및 제 1 및 제 2 수직 구조체들(VS1, VS2)을 포함할 수 있다.
수평 반도체층(100)은 주변 회로들을 덮는 하부 매립 절연막(90)의 상면에 형성될 수 있다. 즉, 수평 반도체층(100)은 하부 매립 절연막(90)과 접촉할 수 있다. 수평 반도체층(100)은 도 2a, 도 2b 및 도 3을 참조하여 설명한 것처럼, 셀 어레이 영역(CAR) 및 셀 어레이 영역(CAR)에 인접하여 배치된 연결 영역(CNR)을 포함할 수 있다.
수평 반도체층(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 또한, 수평 반도체층(100)은 제 1 도전형의 불순물이 도핑된 반도체 및/또는 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)를 포함할 수 있다. 또한, 수평 반도체층(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
나아가, 수평 반도체층(100) 상에 앞서 설명한 전극 구조체(ST), 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2), 제 1 및 제 2 수직 구조체들(VS1, VS2), 비트 라인들(BL), 및 연결 라인들(CL)이 제공될 수 있다.
전극 구조체(ST)는 도 3을 참조하여 설명한 바와 같이, 수평 반도체층(100) 상에서 제 1 방향(D1)으로 나란히 연장되며, 수평 방향(D2)으로 서로 이격되어 배열될 수 있다. 전극 구조체들(ST) 각각은 수평 반도체층(100) 상에 수직적으로 적층된 전극들(EL)과 이들 사이에 개재된 절연막들(ILD)을 포함할 수 있다. 전극 구조체들(ST)은 전극들(EL)과 주변 로직 구조체(PS) 간의 전기적 연결을 위해, 앞서 설명한 바와 같이, 연결 영역(CNR)에서 계단식 구조를 가질 수 있다. 계단식 구조를 갖는 전극들(EL)의 단부들을 덮는 평탄 절연막(50)이 수평 반도체층(100) 상에 배치될 수 있다. 재 1 및 제 2 수직 구조체들(VS1, VS2)은 앞서 도 4a 내지 도 4e를 참조하여 설명한 기술적 특징들을 포함한다.
계단식 구조를 갖는 전극 구조체들(ST)의 끝단들에 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 전기적으로 연결하기 위한 배선 구조체가 제공될 수 있다. 배선 구조체는 평탄 절연막(50)을 관통하여 전극들(EL)의 끝단들에 접속되는 셀 콘택 플러그들(CPLG), 평탄 절연막(50) 상에서 셀 콘택 플러그들(CPLG)에 접속되는 연결 배선들(CL), 및 평탄 절연막(50) 및 수평 반도체층(100)을 관통하여 주변 로직 구조체(PS)의 주변회로 배선들(ICL)에 접속되는 연결 콘택 플러그(PLG)를 포함할 수 있다.
도 8 내지 도 14는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 2a 및 도 2b의 I-I'선 및 II-II' 선을 따라 자른 단면들이다.
도 2a 및 도 8을 참조하면, 기판(10) 상에 몰드 구조체(110)가 형성될 수 있다. 몰드 구조체(110)는 수직적으로 번갈아 적층된 희생막들(SL) 및 절연막들(ILD)을 포함할 수 있다. 몰드 구조체(110)는 셀 어레이 영역(CAR)에서 연결 영역(CNR)으로 연장될 수 있다.
몰드 구조체(110)에서, 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 희생막들(SL)은 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 예를 들어, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다. 희생막들(SL)은 실질적으로 동일한 두께를 가질 수 있으며, 절연막들(ILD)은 일부 영역에서 두께가 달라질 수 있다.
보다 상세하게, 몰드 구조체(110)를 형성하는 것은, 기판(10) 전면 상에 희생막들(SL) 및 절연막들(ILD)이 수직적으로 번갈아 적층된 박막 구조체를 형성하는 것, 및 박막 구조체에 대한 트리밍(trimming) 공정을 수행하는 것을 포함할 수 있다. 여기서, 트리밍 공정은 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 박막 구조체를 덮는 마스크 패턴(미도시)을 형성하는 공정, 박막 구조체의 일 부분을 식각하는 공정, 마스크 패턴의 수평적 면적을 축소시키는 공정을 포함하되, 박막 구조체의 일 부분을 식각하는 공정과 마스크 패턴의 수평적 면적을 축소시키는 공정이 번갈아 반복될 수 있다. 트리밍 공정에 의해 몰드 구조체(110)는 연결 영역(CNR)에서 주변 회로 영역(PCR)을 향해 내려가는 형태의 계단식 구조를 가질 수 있다.
도 2a 및 도 9를 참조하면, 몰드 구조체(110)를 형성한 후, 기판(10) 전면 상에 평탄 절연막(50)이 형성될 수 있다. 평탄 절연막(50)은 희생막들(SL)에 대해 식각 선택성를 갖는 절연 물질로 형성될 수 있다. 평탄 절연막(50)은 기판(10) 전면에 몰드 구조체(110)보다 두꺼운 매립 절연막을 형성한 후, 평탄화 공정, 예를 들어, 화학적 기계적 연마(CMP) 공정을 수행하여 형성될 수 있다.
평탄 절연막(50)을 형성한 후, 셀 어레이 영역(CAR)에서 몰드 구조체(110)를 관통하는 제 1 수직 홀들(VH1) 및 연결 영역(CNR)에서 평탄 절연막(50), 몰드 구조체(110)를 관통하는 제 2 수직 홀들(VH2)이 형성될 수 있다.
제 1 및 제 2 수직 홀들(VH1, VH2)을 형성하는 것은, 몰드 구조체(110) 및 평탄 절연막(50) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 식각 마스크로 이용하여 몰드 구조체(110) 및 평탄 절연막(50)를 이방성 식각함으로써 형성될 수 있다. 제 1 및 제 2 수직 홀들(VH1, VH2)은 몰드 구조체(110)의 측벽을 노출시킬 수 있으며, 제 1 수제 2 수직 홀들(VH2) 중 일부는 평탄 절연막(50)의 일부를 노출시킬 수 있다. 제 1 및 제 2 수직 홀들(VH1, VH2)을 형성하는 이방성 식각 공정에서 기판(10)의 상면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 제 1 및 제 2 수직 홀들(VH1, VH2)에 노출된 기판(10)의 상부면은 소정의 깊이로 리세스될 수 있다.
제 1 수직 홀들(VH1)은, 평면적 관점에서, 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다. 제 2 수직 홀들(VH2)은 평면적 관점에서 일 방향을 따라 배열될 수 있으며, 연결 영역(CNR)에서 희생막들(SL)의 단부들을 관통할 수 있다. 제 1 수직 홀들(VH1)은 제 1 폭(W1)을 가질 수 있으며, 제 2 수직 홀들(VH2)은 제 1 폭(W1)보다 큰 제 2 폭(W2)을 가질 수 있다. 또한, 제 1 및 제 2 수직 홀들(VH1, VH2) 각각은 상부 폭보다 작은 하부 폭을 가질 수 있다.
도 2a 및 도 10을 참조하면, 제 1 및 제 2 수직 홀들(VH1, VH2)의 하부 부분들을 채우는 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)이 형성될 수 있다.
제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 제 1 및 제 2 수직 홀들(VH1, VH2)에 노출된 기판(10)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성될 수 있다. 이에 따라, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 제 1 및 제 2 수직 홀들(VH1, VH2)의 하부 부분들을 채우는 기둥(pillar) 형태로 형성될 수 있으며, 제 2 하부 반도체 패턴들(LSP2)의 폭이 제 1 하부 반도체 패턴들(LSP1)의 폭보다 클 수 있다.
실시예들에 따르면, 선택적 에피택시얼 성장(SEG) 공정을 수행하는 동안, 평탄 절연막(50)으로부터 불순물 가스들(예를 들어, 수소, 탄소, 또는 질소)이 발생할 수 있으며, 제 2 수직 홀들(VH2)을 통해 배출(outgas)될 수 있다. 이러한 불순물 가스들은 제 2 수직 홀들(VH2) 아래에서 제 2 하부 반도체 패턴들(LSP2)의 성장을 억제할 수 있다. 이에 따라, 제 2 하부 반도체 패턴들(LSP2)의 높이는 제 1 하부 반도체 패턴들(LSP1)의 높이보다 작을 수 있다.
나아가, 연결 영역(CNR)에서 평탄 절연막(50)의 두께는 셀 어레이 영역(CAR)에서 멀어질수록 증가하므로, 선택적 에피텍셜 성장 공정시 제 2 수직 홀들(VH2)이 셀 어레이 영역(CAR)에서 멀어질수록 제 2 수직 홀들(VH2)을 통해 배출되는 불순물 가스들의 양이 증가할 수 있다. 이에 따라, 제 2 수직 홀들(VH2)이 셀 어레이 영역(CAR)으로부터 멀어질수록 제 2 하부 반도체 패턴(LSP2)의 높이가 점차 감소할 수도 있다.
제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 동시에 형성되므로 동일한 반도체 물질로 이루어질 수 있다. 한편, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)을 위한 반도체 물질은 실리콘일 수 있지만, 이에 한정되지 않는다. 예를 들면, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)은 탄소 나노 구조물들, 유기 반도체 물질들 및 화합물 반도체들로 이루어질 수도 있다.
제 1 하부 반도체 패턴들(LSP1)의 상면들은 최하층 희생막(SL)의 상면보다 높은 레벨에 위치할 수 있으며, 제 1 하부 반도체 패턴(LSP1)의 측벽 일부분은 최하층 희생막(SL)과 직접 접촉할 수 있다. 제 2 하부 반도체 패턴들(LSP2)의 상면들은 최하층 희생막(SL)의 상면보다 높은 레벨에 위치할 수 있으며, 제 2 하부 반도체 패턴(LSP2)의 측벽 일부분은 최하층 희생막(SL)과 직접 접촉할 수 있다. 이와 달리, 제 2 하부 반도체 패턴(LSP2)의 상면은 최하층 희생막(SL)의 상면보다 낮은 레벨에 위치할 수도 있으며, 최하층 희생막(SL)의 측벽 일부분이 제 2 하부 반도체 패턴(LSP2)과 직접 접촉할 수도 있다.
도 2a 및 도 11을 참조하면, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)이 형성된 제 1 및 제 2 수직 홀들 내에 제 1 및 제 2 수직 구조체들(VS1, VS2)이 형성될 수 있다.
제 1 수직 구조체들(VS1) 각각은 제 1 수직 절연 패턴(VP1), 제 1 수직 반도체 패턴(USP1), 및 제 1 매립 절연 패턴(VI1)을 포함할 수 있다. 제 2 수직 구조체들 각각은 제 2 수직 절연 패턴(VP2), 제 2 수직 반도체 패턴(USP2), 및 제 2 매립 절연 패턴(VI2)을 포함할 수 있다. 제 1 및 제 2 수직 구조체들을 형성하는 방법에 대해 도 15 내지 도 18, 도 20, 및 도 21을 참조하여 보다 상세히 설명하기로 한다. 나아가, 제 1 및 제 2 수직 반도체 패턴들(USP1, USP2)의 상단에 도전 패드(PAD)가 형성될 수 있다. 도전 패드(PAD)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
제 1 및 제 2 수직 구조체들(VS1, VS2)을 형성한 후, 제 1 층간 절연막(60)이 평탄 절연막(50) 상에 형성될 수 있으며, 제 1 및 제 2 수직 구조체들(VS1, VS2)의 상면들을 덮을 수 있다.
도 2a 및 도 12를 참조하면, 제 1 층간 절연막(60)을 형성한 후, 희생막들(SL)을 전극들(EL)로 대체(replacement)하는 공정이 수행될 수 있다. 상세하게, 전극들(EL)로 대체하는 공정은, 셀 어레이 영역(CAR) 및 연결 영역(CNR)에서 제 1 층간 절연막(60), 평탄 절연막(50) 및 몰드 구조체(110)를 관통하여 기판(10)을 노출시키는 트렌치들(미도시)을 형성하는 것, 트렌치들에 노출된 희생막들(SL)을 제어하여, 절연막들 사이에 게이트 영역들(GR)을 형성하는 것, 및 게이트 영역들(GR) 내에 전극들(EL)을 각각 형성하는 것을 포함할 수 있다. 여기서, 트렌치들은 제 1 방향(D1)으로 연장되며, 제 1 방향(D1)과 교차하는 수평 방향(D2)으로 서로 이격될 수 있다. 트렌치들은 제 1 및 제 2 수직 구조체들(VS1, VS2)과 이격되며, 희생막들(SL) 및 절연막들(ILD)의 측벽들을 노출시킬 수 있다.
게이트 영역들(GR)을 형성하는 것은, 평탄 절연막(50), 절연막들(ILD), 제 1 및 제 2 수직 구조체들(VS1, VS2), 및 기판(10)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방성 식각하는 것을 포함할 수 있다.
실시예들에 따르면, 게이트 영역들(GR)은 제 1 및 제 2 수직 구조체들(VS1, VS2)의 측벽 일부분들을 노출시킬 수 있으며, 최하층 게이트 영역(GR)은 셀 어레이 영역(CAR)에서 제 1 하부 반도체 패턴들(LSP1)의 측벽 일부분들을 노출시킬 수 있으며, 연결 영역(CNR)에서 제 2 하부 반도체 패턴들(LSP2)의 측벽 일부분들을 노출시킬 수 있다.
계속해서, 도 12를 참조하면, 최하층 게이트 영역(GR)에 노출된 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)의 측벽 상에 게이트 절연막(15)이 형성될 수 있다. 게이트 절연막(15)은 산소 원자들을 포함하는 가스 분위기에서 열처리 공정을 통해 형성될 수 있다. 이에 따라, 게이트 영역(GR) 노출된 제 1 하부 반도체 패턴(LSP1)의 측벽이 열산화되어 게이트 절연막(15)이 형성될 수 있다.
도 2a 및 도 13을 참조하면, 게이트 영역들(GR)이 형성된 몰드 구조체(110) 상에 차례로 수평 절연막, 배리어 금속막 및 금속막을 차례로 증착하고, 트렌치 내벽에 증착된 배리어 금속막 및 금속막을 이방성 식각함으로써, 게이트 영역들(GR) 내에 각각 전극들(EL)이 형성될 수 있다. 여기서, 수평 절연막은 데이터 저장막의 일부로서, 실리콘 산화막 및/또는 고유전막을 포함할 수 있다. 배리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막은, 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다. 이와 같이, 몰드 구조체(110)의 희생막들(SL)을 전극들(EL)로 대체함에 따라, 도 4를 참조하여 설명한 것처럼, 수직적으로 번갈아 적층된 전극들(EL) 및 절연막들(ILD)을 포함하는 전극 구조체(ST)가 형성될 수 있다.
도 2a 및 도 14를 참조하면, 기판(10) 내에 공통 소오스 영역들(CSR)이 형성될 수 있다. 공통 소오스 영역들(CSR)은 제 1 방향(D1)으로 나란히 연장될 수 있으며, 수평 방향(D2)으로 서로 이격되어 배치될 수 있다. 공통 소오스 영역들(CSR)은 기판(10)과 다른 타입의 불순물을 기판(10) 내에 도핑하여 형성될 수 있다. 공통 소오스 영역들(CSR)은 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
전극 구조체(ST)를 형성한 후, 전극 구조체(ST)의 측벽들을 덮는 덮는 절연 스페이서(SP)가 형성될 수 있다. 절연 스페이서(SP)는 절연 물질로 형성될 수 있으며, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 가지는 low-k 물질로 형성될 수 있다.
절연 스페이서(SP)가 형성된 각 트렌치 내에 공통 소오스 플러그(CSP)가 형성될 수 있다. 공통 소오스 플러그(CSP)는 공통 소오스 영역(CSR)과에 접속될 수 있다. 공통 소오스 플러그(CSP)는 전극들(EL)과 나란히 연장될 수 있으며, 공통 소오스 플러그(CSP)의 상면은 제 1 및 제 2 수직 구조체들(VS1, VS2)의 상부면들보다 위에 위치할 수 있다.
제 1 층간 절연막(60) 상에 공통 소오스 플러그(CSP)의 상부면을 덮는 제 2 층간 절연막(70)이 형성될 수 있다. 이어서, 셀 어레이 영역(CAR)에서 제 1 및 제 2 층간 절연막들(60, 70)을 관통하여 제 1 수직 구조체들(VS1) 각각에 접속되는 비트 라인 콘택 플러그들(BPLG)이 형성될 수 있다. 연결 영역(CNR)에서 전극들(EL)의 단부들에 각각 접속되는 셀 콘택 플러그들(CPLG)이 형성될 수 있다. 이후, 제 2 층간 절연막(70) 상에 도 4를 참조하여 설명한 것처럼, 비트 라인들(BL) 및 연결 라인들(CL)이 형성될 수 있다.
도 15 내지 도 18, 도 20, 및 도 21은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법에서 제 1 및 제 2 수직 구조체들을 형성하는 방법을 설명하기 위한 도면들로서, 도 11의 P5 및 P6을 확대한 도면들이다.
도 15를 참조하면, 제 1 및 제 2 수직 홀들(VH1, VH2)의 하부 부분들 내에 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)이 형성될 수 있다. 앞서 도 10을 참조하여 설명한 것처럼, 제 1 하부 반도체 패턴(LSP1)의 높이(H1)는 제 2 하부 반도체 패턴(LSP2)의 높이(H2)보다 클 수 있고, 제 1 하부 반도체 패턴(LSP1)의 폭(W1)은 제 2 하부 반도체 패턴(LSP2)의 폭(W2)보다 작을 수 있다.
제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)이 형성된 제 1 및 제 2 수직 홀들(VH1, VH2) 내에 수직 절연층(VL) 및 제 1 반도체층(SP1)이 차례로 형성될 수 있다. 수직 절연층(VL) 및 제 1 반도체층(SP1)은 제 1 및 제 2 수직 홀들의 내벽들 및 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)의 상면들 상에 균일한 두께로 형성될 수 있다. 수직 절연층(VL) 및 제 1 반도체층(SP1)의 두께의 합은 제 1 수직 홀의 상부 폭의 약 1/2보다 작을 수 있다. 즉, 제 1 및 제 2 수직 홀들은 수직 절연층(VL) 및 제 1 반도체층(SP1)에 의해 완전히 채워지지 않을 수 있으며, 수직 절연층(VL) 및 제 1 반도체층(SP1)에 의해 제 1 및 제 2 수직 홀들(VH1, VH2) 내에 갭 영역들(G1, G2)이 각각 정의될 수 있다.
수직 절연층(VL)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 실시예들에 따르면, 수직 절연층(VL)은 수직형 낸드 플래시 메모리 장치에서 데이터 저장막으로 이용되는 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 제 1 반도체층(SP1)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 일 예로, 제 1 반도체층(SP1)은 다결정(polycrystalline) 실리콘막일 수 있다.
도 16을 참조하면, 수직 절연층(VL) 및 제 1 반도체층(SP1)을 이방성 식각하여 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)을 노출시키는 제 1 제 2 관통 홀들(TH1, TH2)이 형성될 수 있다. 제 1 및 제 2 관통 홀(TH1, TH2)을 형성하는 것은 제 1 반도체층의 내측벽을 덮는 버퍼 스페이서(SS)를 식각 마스크로 이용하여 제 1 반도체층(SP1) 및 수직 절연층(VL)의 바닥부분들을 플라즈마 건식 식각하여 형성될 수 있다. 제 1 및 제 2 관통 홀들(TH1, TH2)을 형성함에 따라, 제 1 수직 절연 패턴(VP1) 및 제 1 반도체 패턴(SP1a)이 형성될 수 있으며, 제 2 수직 절연 패턴(VP2) 및 제 1 더미 반도체 패턴(SP1b)이 형성될 수 있다.
이방성 식각 공정 동안, 제 1 반도체 패턴(SP1a) 및 제 1 더미 반도체 패턴(SP1b)의 아래에 위치하는 수직 절연층의 일부분은 식각되지 않을 수 있으며, 이에 따라 제 1 및 제 2 수직 절연 패턴들(VP1, VP2)은 제 1 반도체 패턴(SP1a) 및 제 1 더미 반도체 패턴(SP1b)의 바닥면들과 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)의 상면들 사이에 개재되는 돌출부를 가질 수 있다.
나아가, 이방성 식각 공정에 의해 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)이 노출될 수 있다. 이방성 식각 공정시 과도 식각에 의해 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)의 상면들이 리세스될 수 있다. 여기서, 제 1 및 제 2 갭 영역들(G1, G2)의 폭 및 길이가 다르기 때문에, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)의 상면들의 리세스 깊이가 서로 다를 수 있다.
이어서, 제 1 및 제 2 관통 홀들(TH1, TH1) 내에 노출된 제 1 반도체 패턴(SP1a) 및 제 1 더미 반도체 패턴(SP1b)을 제거하는 공정이 수행될 수 있다. 이에 따라, 도 17에 도시된 바와 같이, 제 1 및 제 2 수직 절연 패턴들(VP1, VP2)의 내측벽들이 노출될 수 있다.
제 1 반도체 패턴(SP1a) 및 제 1 더미 반도체 패턴(SP1b)을 제거하는 공정으로 건식 또는 습식 식각 공정이 수행될 수 있으며, 제 1 및 2 수직 절연 패턴들(VP1, VP2)에 대해 식각 선택성을 갖는 식각 레서피가 이용될 수 있다.
제 1 반도체 패턴(SP1a) 및 제 1 더미 반도체 패턴(SP1b)을 제거하는 식각 공정은, 반응성 이온 식각(RIE; reactive ion etch)과 같은 화학적 물리적 식각 방법, 에천트(etchant)를 이용한 습식 식각 방법, 화학적 열분해 식각 방법(예를 들어, 기상 식각(GPE; gas-phase etching) 및 상기 방법들을 조합한 방법이 이용될 수 있다. 일 예로, 제 1 반도체 패턴(SP1a) 및 제 1 더미 반도체 패턴(SP1b)에 대한 등방성 식각 또는 기상 식각(gas-phase etching) 공정이 수행될 수 있으며, 등방성 식각 공정시 탈이온수의 혼합액(SC1: standard clean 1) 또는 클로린(chlorine) 계열(예를 들어, Cl2)을 포함하는 기상 에천트(gas-phase etchant)가 사용될 수 있다.
제 1 반도체 패턴(SP1a) 및 제 1 더미 반도체 패턴(SP1b)을 제거하는 식각 공정시 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)의 상면들이 식각될 수 있다. 일 예로, 암모니아수(NH4OH)를 이용한 식각 공정이 수행될 수 있으며, 이러한 경우, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)에 기판(10)의 상면에 대해 경사진 측벽들을 갖는 리세스 영역들(RS1, RS2)이 형성될 수 있다. 보다 상세하게, 암모니아수를 이용한 식각 공정시 실리콘의 결정면 및 결정 방향에 따라 식각 속도가 다를 수 있다. 제 1 하부 반도체 패턴(LSP1)의 제 1 리세스 영역(RS1)은 두 개의 경사면들에 의해 뾰족한 쐐기 형상을 가질 수 있다. 제 2 하부 반도체 패턴(LSP2)의 제 2 리세스 영역(RS2)은 수평적으로 및 수직적으로 식각되어 육각형 형상을 가질 수 있다. 이러한 경우 제 2 하부 반도체 패턴(LSP2)은 최하층 희생막(SL)의 측벽 상에서 제 2 하부 반도체 패턴(LSP2)의 두께가 감소할 수도 있다.
도 18을 참조하면, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)의 리세스 영역들(RS1, RS2)에 선택적으로 제 1 및 제 2 국소 반도체막들(SP2a, SP2b)이 형성될 수 잇다. 제 1 및 제 2 국소 반도체막들(SP2a, SP2b)은 선택적 증착(selective deposition) 공정을 수행하여 형성될 수 있다. 여기서, 선택적 층착 공정은 하부 막질에 따라 증착율이 다른 증착 공정 및 식각 공정이 번갈아 반복될 수 있다. 선택적 증착 공정에 대해 도 19a, 도 19b, 및 도 19c를 참조하여 보다 상세히 설명한다.
도 19a를 참조하면, 선택적 증착 공정은 공정 챔버를 퍼지하는 단계(S10), 자연 산화막을 제거하는 단계(S20), 실리콘 소스 가스를 공급하는 단계(S30), 및 식각 가스를 공급하는 단계(S40)를 포함하며, 실리콘 소스의 공급 및 식각 가스 공급은 번갈아 반복될 수 있다. 여기서, 실리콘 소스 가스로는 SiH4, Si2H6, Si3H8, SiH3Cl, SiH2Cl6, SiCl4, DCS(DiChloroSilane), TCS(TriChloroSilane), HCS(HexaChloroSilane) 등이 이용될 수 있다. 또한, 실리콘 소스 가스는 캐리어 가스가 함께 공급될 수 있다. 예를 들어, 캐리어 가스는 수소 가스, 헬륨 가스, 질소 가스 및 아르곤 가스 중 적어도 어느 하나의 가스일 수 있다. 선택적 식각 가스는 실리콘 원자들과 반응하는 할로겐 원소를 포함할 수 있으며, 예를 들어, F2, CL2, HBr, HCl 또는 이들의 조합이 사용될 수 있다. 이러한 선택적 증착 공정은 약 300 내지 600 의 온도 범위에 수행될 수 있다.
도 19b를 참조하면, 제 1 및 제 2 관통 홀들로 제공된 실리콘 소스 가스는 절연 물질로 이루어진 제 1 및 제 2 수직 절연 패턴들(VP1, VP2) 보다 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)에서 보다 두껍게 증착될 수 있다. 실리콘 소스 가스는 절연 물질로 이루어진 제 1 및 제 2 수직 절연 패턴들(VP1, VP2)에서 보다 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)에서 증착류이 클 수 있다. 또한, 제 1 및 제 2 수직 절연 패턴들(VP1, VP2) 표면에 증착된 실리콘막은 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2) 표면에 증착된 실리콘막과 다른 결정 구조를 가질 수 있다. 즉, 제 1 및 제 2 수직 절연 패턴들(VP1, VP2) 표면에 증착된 실리콘막(aSi)은 비정질 실리콘막일 수 있으며, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2) 표면에 증착된 실리콘막(SP2a, SP2b)은 결정질 실리콘막일 수 있다.
도 19c를 참조하면, 실리콘막을 증착한 후, 할로겐 원소를 포함하는 식각 가스를 공급하여 제 1 및 제 2 수직 절연 패턴들(VP1, VP2) 표면에 증착된 실리콘막(aSi)에 대한 식각 공정이 수행될 수 있다. 실리콘막은 제 1 및 제 2 수직 절연 패턴들(VP1, VP2) 상에서와 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2) 상에서 서로 다른 결정 구조를 가지므로, 제 1 및 제 2 수직 절연 패턴들(VP1, VP2) 표면에 증착된 실리콘막(aSi)을 선택적으로 식각할 수 있다.
이 후, 실리콘 소스 가스 공급 단계와 선택적 식각 가스 공급 단계를 반복하면, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2) 상에는 소정 두께의 실리콘막이 계속 잔류하고 제 1 및 제 2 수직 절연 패턴들(VP1, VP2) 상에서만 실리콘막이 제거될 수 있다. 이에 따라, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2) 상에 제 1 및 제 2 국소 반도체막들(SP2a, SP2b)이 선택적으로 증착될 수 있다. 제 2 국소 반도체막(SP2b)을 형성함에 따라 제 1 더미 반도체 패턴(SP1b)를 제거하는 동안 최하층 희생막(SL)의 측벽 상에서 반도체막의 두께가 증가될 수 있다. 이에 따라, 앞서 도 12를 참조하여 설명한 것처럼, 제 2 하부 반도체 패턴(LSP2)를 열 산화하여 게이트 절연막(15)을 형성할 때, 제 2 국소 반도체막(SP2)이 추가적인 실리콘 소스로서 사용될 수 있다.
도 20을 참조하면, 제 1 및 제 2 수직 절연 패턴들(VP1, VP2)의 내측벽들 및 제 1 및 제 2 국소 반도체막(SP2a, SP2b)의 표면을 컨포말하게 덮는 제 2 반도체층(SP3)이 형성될 수 있다. 제 2 반도체층(SP3)은 제 1 및 제 2 관통 홀들을 완전히 매립하지 않는 두께로 증착될 수 있다. 제 2 반도체층(SP3)은 예를 들면, 다결정 실리콘막, 단결정 실리콘막, 또는 비정질 실리콘막일 수 있다.
이어서 제 2 반도체층(SP3)에 대한 열처리 공정이 수행될 수 있으며, 열처리 공정에 의해 제 2 반도체층(SP3)은 재결정화될 수 있다. 이에 따라 제 2 반도체층(SP3) 내의 그레인 바운더리를 줄일 수 있다. 열처리 공정은 수소 또는 중수소를 포함하는 가스 분위기에서 수행되는 수소 어닐링 공정을 포함할 수 있다.
이어서, 도 21을 참조하면, 제 2 반도체층(SP3)의 두께를 감소시키는 등방성 식각 공정이 수행될 수 있다. 등방성 식각 공정시 식각 용액으로 NH4OH, SC1, HCL 등이 사용될 수 있다. 등방성 식각 공정에 의해 두께가 감소된 제 2 반도체층(SP3a, SP3b)의 표면은 라운딩될 수 있다. 제 2 반도체층의 두께를 감소시키더라도, 두께가 감소된 제 2 반도체층(SP3a, SP3b)은 제 1 및 제 2 국소 반도체막들(SP2a, SP2b)과 연결될 수 있다. 즉, 두께가 감소된 제 2 반도체층(SP3a, SP3b)은 제 1 및 제 2 국소 반도체막들(SP2a, SP2b)을 통해 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)과 연결될 수 있다. 즉, 제 1 및 제 2 수직 절연 패턴들(VP1, VP2)의 하부 부분들에서 두께가 감소된 제 2 반도체층(SP3a, SP3b)과 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2) 사이의 연결이 끊어지는 현상을 방지할 수 있다. 도면에는 제 1 및 제 2 국소 반도체막들(SP2a, SP2b)과 제 2 반도체층들(SP3a, SP3b)이 경계면을 갖는 것으로 도시하였으나, 제 1 및 제 2 국소 반도체막들(SP2a, SP2b)과 제 2 반도체층들(SP3a, SP3b)의 경계는 존재하지 않을 수 있다. 즉, 제 1 및 제 2 국소 반도체막들(SP2a, SP2b)과 제 2 반도체층들(SP3a, SP3b)은 앞서 설명된 제 1 및 제 2 수직 반도체 패턴들(USP1, USP2)를 구성할 수 있다. 이후, 제 2 반도체층(SP3a, SP3b)이 형성된 제 1 및 제 2 관통 홀들을 채우는 제 1 및 제 2 매립 절연 패턴들(VI1, VI2)이 형성될 수 있다.
도 22, 도 23, 및 도 24는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법에서 제 1 및 제 2 수직 구조체들을 형성하는 방법을 설명하기 위한 도면들로서, 도 11의 P5 및 P6을 확대한 도면들이다.
도 22를 참조하면, 도 17을 참조하여 설명한 바와 같이, 제 1 반도체 패턴(SP1a) 및 제 1 더미 반도체 패턴(SP1b)을 제거하는 공정으로 기상 식각 공정이 수행될 수 있다. 이러한 경우, 제 1 및 제 2 하부 반도체 패턴들(LSP1, LSP2)에 라운드진 상면을 갖는 리세스 영역들(RS1, RS2)이 형성될 수 있다.
이후, 도 19a, 도 19b, 및 도 19c를 참조하여 설명한 것처럼, 라운드진 리세스 영역들(RS1, RS2) 표면에 제 1 및 제 2 국소 반도체막들(SP2a, SP2b)이 형성될 수 있다. 제 1 및 제 2 국소 반도체막들(SP2a, SP2b)은 선택적 증착 공정에 의해 리세스 영역들(RS1, RS2)과 실질적으로 동일한 프로파일을 가지며 증착될 수 있다.
이어서 도 24를 참조하면, 앞서 도 20 및 도 21을 참조하여 설명한 것처럼, 제 3 반도체층을 증착하고 열처리 공정 후, 제 3 반도체층에 대한 등방성 식각 공정이 수행될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 반도체층 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체;
    상기 전극 구조체를 관통하는 수직 구조체로서, 상기 수직 구조체는 상기 반도체층과 연결되는 하부 반도체 패턴, 상기 하부 반도체 패턴과 연결되는 수직 반도체 패턴, 상기 하부 반도체 패턴 상에서 상기 전극 구조체와 상기 수직 반도체 패턴 사이에 배치된 수직 절연 패턴, 및 상기 수직 반도체 패턴의 내부에 제공되는 매립 절연 패턴을 포함하는 것; 및
    상기 전극 구조체와 상기 수직 반도체 패턴 사이에 배치되는 수직 절연 패턴으로서, 상기 수직 절연 패턴은 상기 전극 구조체의 측벽을 덮는 측벽부 및 상기 측벽부로부터 연장되어 상기 반도체층의 상면 일부를 덮는 돌출부를 포함하되,
    상기 수직 반도체 패턴은:
    제 1 두께로 상기 수직 절연 패턴의 상기 측벽부를 덮는 수직 채널부; 및
    상기 수직 채널부로부터 연장되어 상기 수직 절연 패턴의 상기 돌출부의 측벽 및 상기 반도체층의 상면을 균일한 제2 두께로 덮되, 상기 제 1 두께보다 큰 제 2 두께를 갖는 콘택부를 포함하되,
    상기 매립 절연 패턴의 바닥면은 상기 하부 반도체 패턴의 상면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 수직 절연 패턴의 상기 측벽부는 상기 제 1 두께보다 큰 제 3 두께를 갖는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 수직 반도체 패턴의 상기 수직 채널부는 상기 수직 절연 패턴의 상기 돌출부의 상면에 배치되고,
    상기 수직 반도체 패턴의 상기 콘택부는 상기 수직 절연 패턴의 상기 돌출부의 측벽을 덮는 3차원 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 매립 절연 패턴은 상기 콘택부와 인접한 하부 부분 및 상기 매립 절연 패턴의 상기 수직 채널부와 인접한 상부 부분을 포함하되, 상기 하부 부분의 폭이 상기 상부 부분의 폭보다 작은 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 수직 반도체 패턴의 상기 수직 채널부 및 상기 콘택부에 의해 정의된 갭 영역을 채우는 매립 절연 패턴을 더 포함하되,
    상기 매립 절연 패턴의 바닥면은 상기 수직 절연 패턴의 바닥면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 수직 반도체 패턴의 바닥면은 상기 반도체층의 상면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 하부 반도체 패턴은 상기 수직 반도체 패턴 아래에 상기 반도체층의 상면에 대해 경사진 측벽을 갖는 리세스 영역을 가지며,
    상기 수직 반도체 패턴의 상기 콘택부는 상기 경사진 측벽과 접촉하는 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 반도체층은 상기 수직 반도체 패턴 아래에 라운드진 상면을 갖는 리세스 영역을 포함하되,
    상기 수직 반도체 패턴의 상기 콘택부는 상기 라운드진 상면과 접촉하는 3차원 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 반도체층은 상기 전극들 중 최하층 전극을 관통하며 상기 수직 반도체 패턴과 연결되는 하부 반도체 패턴을 더 포함하되,
    상기 하부 반도체 패턴은 상기 수직 반도체 패턴과 다른 결정 구조를 갖는 반도체 물질을 포함하는 3차원 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 수직 반도체 패턴의 바닥면은 상기 최하층 전극의 상면보다 높은 레벨에 위치하는 3차원 반도체 메모리 장치.
  11. 제 1 항에 있어서,
    상기 수직 반도체 패턴과 이격되어 배치되고, 상기 전극 구조체를 관통하여 상기 반도체층과 연결되는 더미 반도체 패턴; 및
    상기 더미 반도체 패턴과 상기 전극 구조체 사이에 배치된 더미 수직 절연 패턴을 더 포함하되,
    상기 더미 반도체 패턴의 폭은 상기 수직 반도체 패턴의 폭보다 큰 3차원 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 더미 반도체 패턴의 바닥면은 상기 수직 반도체 패턴의 바닥면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 반도체층은 상기 전극들 중 최하층 전극을 관통하며 상기 더미 반도체 패턴과 연결되는 더미 하부 반도체 패턴을 더 포함하되,
    상기 더미 반도체 패턴의 바닥면은 상기 최하층 전극의 상면보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  14. 제 11 항에 있어서,
    상기 더미 반도체 패턴은 상기 더미 수직 절연 패턴의 내측벽을 덮는 제 1 부분 및 상기 반도체층의 상면을 컨포말하게 덮는 제 2 부분을 포함하되, 상기 제 2 부분이 상기 제 1 부분보다 두꺼운 3차원 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 더미 반도체 패턴의 상기 제 1 부분 및 상기 제 2 부분에 의해 정의된 갭 영역을 채우는 더미 매립 절연 패턴을 더 포함하되,
    상기 더미 매립 절연 패턴은 상기 더미 반도체 패턴의 상기 제 2 부분과 인접한 하부 부분 및 상기 더미 반도체 패턴의 상기 제 2 부분과 인접한 상부 부분을 포함하되, 상기 하부 부분은 상기 상부 부분보다 작은 폭을 갖는 3차원 반도체 메모리 장치.
  16. 제 1 항에 있어서,
    상기 반도체층은 제 1 영역 및 상기 제 1 영역과 인접한 제 2 영역을 포함하되,
    상기 전극 구조체는 상기 제 1 영역에서 상기 제 2 영역으로 연장되어, 상기 제 2 영역 상에서 계단 구조를 갖고,
    상기 수직 구조체는 상기 제1 영역에서 상기 전극 구조체를 관통하는 제1 수직 구조체 및 상기 제2 영역에서 상기 전극 구조체를 관통하는 제2 수직 구조체를 포함하되,
    상기 제1 수직 구조체의 상기 하부 반도체 패턴의 상면은 제1 리세스 영역을 갖고, 상기 제2 수직 구조체의 상기 하부 반도체 패턴의 상면은 제2 리세스 영역을 갖되,
    상기 제2 리세스 영역은 상기 제1 리세스 영역과 다른 형상을 갖는 3차원 반도체 메모리 장치.
  17. 제 1 영역 및 제 2 영역을 포함하는 기판;
    상기 기판 상에 수직적으로 적층된 전극들을 포함하는 전극 구조체로서, 상기 전극 구조체는 상기 제 1 영역에서 상기 제 2 영역으로 연장되어, 상기 제 2 영역 상에서 계단 구조를 갖는 것;
    상기 제 1 영역에서 상기 전극 구조체를 관통하며, 제 1 폭을 갖는 복수 개의 제 1 수직 구조체; 및
    상기 제 2 영역에서 상기 전극 구조체를 관통하며, 상기 제 1 폭보다 큰 제 2 폭을 갖는 제 2 수직 구조체를 포함하되,
    상기 제 1 및 제 2 수직 구조체들 각각은, 상기 기판과 연결되는 하부 반도체 패턴, 상기 하부 반도체 패턴과 연결되는 수직 반도체 패턴, 및 상기 하부 반도체 패턴 상에서 상기 전극 구조체와 상기 수직 반도체 패턴 사이에 배치된 수직 절연 패턴을 포함하되,
    상기 제 1 및 제 2 수직 구조체들 각각의 상기 수직 절연 패턴은 상기 전극 구조체의 측벽을 덮는 측벽부 및 상기 하부 반도체 패턴의 상면 일부를 덮는 돌출부를 포함하고,
    상기 제 1 및 제 2 수직 구조체들 각각의 상기 수직 반도체 패턴은 상기 수직 절연 패턴의 측벽부 상에서 제 1 두께를 갖는 수직 채널부 및 상기 수직 절연 패턴의 상기 돌출부의 측벽 및 상기 하부 반도체 패턴의 상면을 균일한 제2 두께로 덮는 콘택부를 포함하되, 상기 제2 두께는 상기 제 1 두께보다 크고,
    상기 제1 수직 구조체의 상기 하부 반도체 패턴은 상기 기판의 상면에 평행한 수평 방향으로 제1 폭을 갖고,
    상기 제2 수직 구조체의 상기 하부 반도체 패턴은 상기 수평 방향으로 상기 제1 폭보다 큰 제2 폭을 갖되,
    상기 제2 수직 구조체의 상기 수직 반도체 패턴의 상기 콘택부는 상기 제1 수직 구조체의 상기 수직 반도체 패턴의 상기 콘택부보다 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.
  18. 제 17 항에 있어서,
    상기 제 1 수직 구조체의 상기 하부 반도체 패턴의 상면은 상기 제 2 수직 구조체의 상기 하부 반도체 패턴의 상면보다 높은 레벨에 위치하는 3차원 반도체 메모리 장치.
  19. 제 17 항에 있어서,
    상기 수직 절연 패턴의 상기 측벽부는 상기 제 1 두께보다 큰 제 3 두께를 갖는 3차원 반도체 메모리 장치.
  20. 제 17 항에 있어서,
    상기 제 1 및 제 2 수직 구조체들 각각은, 상기 수직 반도체 패턴의 상기 수직 채널부 및 상기 콘택부에 의해 정의된 갭 영역을 채우는 매립 절연 패턴을 더 포함하되,
    상기 매립 절연 패턴의 바닥면은 상기 제 1 수직 구조체에서보다 상기 제 2 수직 구조체에서 낮은 레벨에 위치하는 3차원 반도체 메모리 장치.

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