KR102614728B1 - 3차원 반도체 메모리 장치 및 그 제조 방법 - Google Patents

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Abstract

3차원 반도체 메모리 장치가 제공된다. 3차원 반도체 메모리 장치는 기판 상에서 일 방향으로 나란히 연장되는 전극 구조체들로서, 상기 전극 구조체들 각각은 상기 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 것; 상기 전극 구조체들을 관통하는 수직 구조체들; 및 상기 전극 구조체들 사이에 배치된 전극 분리 구조체를 포함하되, 상기 전극들 각각은 상기 전극 분리 구조체와 인접한 외측 부분 및 상기 수직 구조체들과 인접한 내측 부분을 포함하며, 상기 외측 부분의 두께가 상기 내측 부분의 두께보다 작을 수 있다.

Description

3차원 반도체 메모리 장치 및 그 제조 방법{Three dimensional semiconductor device and method for fabricating the same}
본 발명은 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 전기적 특성 및 신뢰성이 보다 향상된 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성 및 신뢰성이 보다 향상된 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판 상에서 일 방향으로 나란히 연장되는 전극 구조체들로서, 상기 전극 구조체들 각각은 상기 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 것; 상기 전극 구조체들을 관통하는 수직 구조체들; 및 상기 전극 구조체들 사이에 배치된 전극 분리 구조체를 포함하되, 상기 전극들 각각은 상기 전극 분리 구조체와 인접한 외측 부분 및 상기 수직 구조체들과 인접한 내측 부분을 포함하며, 상기 외측 부분의 두께가 상기 내측 부분의 두께보다 작을 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 전극 구조체로서, 상기 전극들 각각은 상기 절연막들의 측벽들로부터 수평적으로 돌출된 외측 부분을 포함하는 것; 및 상기 전극 구조체를 관통하는 수직 구조체들을 포함하되, 상기 전극들 각각은 금속 패턴 및 상기 수직 구조체들과 상기 금속 패턴의 측벽 사이에서 상기 절연막들과 상기 금속 패턴 사이로 연장되는 배리어 금속 패턴을 포함하고, 상기 각 전극의 상기 외측 부분에서 상기 금속 패턴의 두께는 상기 절연막들 사이에서 상기 금속 패턴의 두께보다 작을 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치는 기판 상에서 일 방향으로 나란히 연장되는 전극 구조체들로서, 상기 전극 구조체들 각각은 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 것; 상기 전극 구조체들을 관통하는 수직 구조체들; 및 상기 수직 구조체들과 이격되어 상기 전극 구조체들 사이의 상기 기판 상에 제공된 전극 분리 구조체를 포함하되, 상기 전극들 각각은 상기 전극 분리 구조체와 인접한 외측 부분 및 상기 수직 구조체와 인접한 내측 부분을 포함하며, 수직적으로 인접하는 상기 전극들에서 상기 외측 부분들 간의 거리는 상기 내측 부분들 간의 거리보다 클 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법은 기판 상에 희생막들 및 절연막들을 번갈아 적층된 박막 구조체를 형성하는 것; 상기 박막 구조체를 관통하는 수직 구조체를 형성하는 것; 상기 수직 구조체와 이격되어 상기 박막 구조체를 관통하는 트렌치를 형성하는 것; 상기 트렌치를 통해 상기 희생막들을 제거하여 상기 절연막들 사이에 게이트 영역들을 형성하되, 상기 게이트 영역들의 두께가 상기 트렌치에 인접할수록 증가하는 것; 상기 게이트 영역들 내에 예비 게이트 전극들을 각각 형성하는 것; 상기 트렌치에 노출된 상기 절연막들의 측벽들을 리세스하여 상기 예비 게이트 전극들의 일부분들을 노출시키는 리세스 영역들을 형성하는 것; 및 상기 리세스 영역들에 노출된 상기 예비 게이트 전극들을 등방성 식각하여 게이트 전극들을 형성하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법에서, 트렌치와 인접한 영역에서 절연막의 두께를 감소시킴으로써 게이트 영역들 내에 보이드(void) 없이 금속막을 증착할 수 있다. 또한, 금속막을 증착한 후에 트렌치와 인접한 게이트 전극들의 일부 두께를 감소시킴으로써 전극들의 외측 부분들 간의 용량성 커플링이 증가되는 것을 방지할 수 있다. 그러므로, 게이트 전극들의 외측 부분들 사이에서 절연막의 파괴전압(breakdown voltage)이 감소하는 것을 방지할 수 있다. 따라서, 3차원 반도체 메모리 장치의 전기적 특성 및 신뢰성이 향상될 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이다.
도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 1의 I-I' 선을 따라 자른 단면을 나타낸다.
도 3a 내지 도 3h는 본 발명의 다양한 실시예들에 다른 3차원 반도체 메모리 장치를 설명하기 위한 도면들로서, 도 2의 A 부분을 나타낸다.
도 4 및 도 5는 본 발명의 다양한 실시예들에 다른 3차원 반도체 메모리 장치의 단면도들이다.
도 6a 내지 도 13a는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 1의 의 I-I' 선을 따라 자른 단면을 나타낸다.
도 6b 내지 도 13b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 6a 내지 도 13a의 A 부분을 나타낸다.
도 14, 도 15, 도 16a 내지 18a, 및 도 16b 내지 도 18b는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 2의 A 부분을 나타낸다.
도 19 내지 도 21은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 2의 A 부분을 나타낸다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 셀 어레이를 나타내는 평면도이다. 도 2는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 단면도로서, 도 1의 I-I' 선을 따라 자른 단면을 나타낸다. 도 3a 내지 도 3h는 본 발명의 다양한 실시예들에 다른 3차원 반도체 메모리 장치를 설명하기 위한 도면들로서, 도 2의 A 부분을 나타낸다.
도 1 및 도 2를 참조하면, 복수 개의 전극 구조체들(ST)이 기판(10) 상에 배치될 수 있다. 전극 구조체들(ST)은 서로 나란하게 제 1 방향(D1)으로 연장될 수 있으며, 전극 분리 구조체들(ESS)에 의해 제 1 방향(D1)에 수직하는 제 2 방향(D2)으로 서로 이격될 수 있다. 여기서, 제 1 방향(D1) 및 제 2 방향(D2)은 기판(10)의 상면과 평행할 수 있다.
기판(10)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체, 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(10)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다. 버퍼 절연막(101)이 전극 구조체들(ST)과 기판(10) 사이에 개재될 수 있으며, 실리콘 산화막을 포함할 수 있다.
전극 구조체들(ST) 각각은 제 1 방향(D1) 및 제 2 방향(D2)에 대해 수직하는 제 3 방향(D3)을 따라 번갈아 적층된 복수 개의 게이트 전극들(GE) 및 복수 개의 절연막들(ILD)을 포함할 수 있다. 각 전극 구조체(ST)는 최상층에 쌍으로 제공되는 선택 게이트 전극들을 포함할 수 있다. 선택 게이트 전극들은 제 2 방향(D2)으로 서로 이격될 수 있다. 실시예들에 따르면, 3차원 반도체 메모리 장치는 수직형 낸드(NAND) 플래시 메모리 장치일 수 있으며, 각 전극 구조체(ST)의 게이트 전극들(GE)은 낸드 셀 스트링들의 스트링 선택 트랜지스터, 메모리 셀 트랜지스터들, 및 접지 선택 트랜지스터의 게이트 전극들로서 이용될 수 있다.
게이트 전극들(GE)의 두께는 실질적으로 동일할 수 있으며, 절연막들(ILD)의 두께는 반도체 메모리 소자의 특성에 따라 달라질 수 있다. 게이트 전극들(GE)은, 예를 들어, 도핑된 반도체(ex, 도핑된 실리콘 등), 금속(ex, 텅스텐, 구리, 알루미늄 등), 도전성 금속질화물 (ex, 질화티타늄, 질화탄탈늄 등) 또는 전이금속(ex, 티타늄, 탄탈늄 등) 등에서 선택된 적어도 하나를 포함할 수 있다. 절연막들(ILD)은 예를 들어, 실리콘 산화막 또는 저유전막을 포함할 수 있다.
전극 구조체들(ST) 각각은 한 쌍의 전극 분리 구조체들(ESS) 사이에 배치될 수 있으며, 전극 분리 구조체들(ESS)에 인접한 양측벽들을 가질 수 있다. 게이트 전극들(GE)의 측벽들과 절연막들(ILD)의 측벽들은 오프셋될 수 있으며, 전극 구조체들(ST)의 양측벽들은 수직적으로 인접하는 게이트 전극들(GE) 사이에 정의된 리세스 영역들을 가질 수 있다. 즉, 절연막들(ILD)의 측벽들은 기판(10)의 상면에 평행한 제 2 방향(D2)으로 공통 소오스 플러그(CSP)의 측벽으로부터 제 1 거리만큼 이격될 수 있으며, 게이트 전극들(GE)의 측벽들은 제 2 방향(D2)으로 공통 소오스 플러그(CSP)의 측벽으로부터 제 1 거리보다 작은 제 2 거리만큼 이격될 수 있다. 제 2 방향(D2)으로, 게이트 전극들(GE)의 폭이 절연막들(ILD)의 폭보다 클 수 있다.
도 2 및 도 3a를 참조하면, 게이트 전극들(GE) 각각은 수직 구조체들(VS)과 인접한 내측 부분(GEa) 및 전극 분리 구조체들(ESS)과 인접한 외측 부분(GEb)을 포함할 수 있다. 보다 상세하게, 게이트 전극(GE)의 내측 부분(GEa)은 절연막들(ILD) 사이에 배치될 수 있으며, 게이트 전극(GE)의 외측 부분(GEb)은 절연막들(ILD)의 측벽들로부터 제 2 방향(D2)으로 돌출될 수 있다.
게이트 전극(GE)의 내측 부분(GEa)은 제 1 두께(T1)를 가질 수 있으며, 게이트 전극(GE)의 외측 부분(GEb)은 제 1 두께(T1)와 같거나 작은 제 2 두께(T2)를 가질 수 있다. 게이트 전극(GE)의 내측 부분(GEa)은 실질적으로 균일한 제 1 두께(T1)를 가질 수 있다. 게이트 전극(GE)의 외측 부분(GEb)의 두께는 전극 분리 구조체들(ESS)에 가까워질수록 점차 감소하거나 증가할 수 있다. 게이트 전극들(GE) 간의 간격은 내측 부분들(GEa) 사이보다 외측 부분들(GEb) 사이에서 클 수 있다. (S1<S2) 이에 따라, 게이트 전극들(GE)의 외측 부분들(GEb) 사이에서 용량성 커플링이 증가되는 것을 방지할 수 있다. 본 발명의 실시예들에 따른 게이트 전극들(GE)에 대해서는 도 3a 내지 도 3h를 참조하여 보다 상세히 설명하기로 한다.
복수 개의 수직 구조체들(VS)이 기판(10)의 상면에 대해 수직하는 제 3 방향(D3)으로 연장될 수 있으며, 각 전극 구조체(ST)를 관통할 수 있다. 수직 구조체들(VS)은, 평면적 관점에서, 제 1 방향(D1) 및 제 2 방향(D2)을 따라 지그재그로 배열될 수 있다.
수직 구조체들(VS) 각각은 전극 구조체(ST)를 관통하여 기판(10)과 연결되는 수직 반도체 패턴(LSP, USP) 및 수직 반도체 패턴(LSP, USP)과 전극 구조체(ST) 사이에 개재된 데이터 저장 패턴(DS)을 포함할 수 있다. 나아가, 수직 구조체들(VS) 각각의 상단에 도전 물질로 이루어진 비트 라인 도전 패드(BCP)가 제공될 수 있다. 일 예로, 비트 라인 도전 패드(BCP)는 불순물이 도핑된 반도체 물질로 이루어질 수 있다.
수직 반도체 패턴(LSP, USP)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 수직 반도체 패턴(LSP, USP)은 수직형 NAND 플래시 메모리 장치에서 접지 및 스트링 선택 트랜지스터들 및 메모리 셀 트랜지스터들의 채널들로써 사용될 수 있다. 여기서, 수직 반도체 패턴(LSP, USP)은 전극 구조체(ST)의 하부 부분을 관통하여 기판(10)과 접촉하는 하부 반도체 패턴(LSP) 및 전극 구조체(ST)의 상부 부분을 관통하여 하부 반도체 패턴(LSP)과 접촉하는 상부 반도체 패턴(USP)을 포함할 수 있다. 하부 반도체 패턴(LSP)은 에피택시얼 패턴일 수 있으며, 기둥(pillar) 형태를 가질 수 있다. 상부 반도체 패턴(USP)은 내부에 빈 공간을 정의하는 U자 형태, 하단이 닫힌 파이프 형태 또는 마카로니 형태를 가질 수 있으며, 상부 반도체 패턴(USP)의 내부는 매립 절연 패턴(도 3a의 VI 참조)으로 채워질 수 있다.
데이터 저장 패턴(DS)은 수직형 NAND 플래시 메모리 장치의 데이터 저장막으로서, 도 3a 내지 도 3h에 도시된 바와 같이, 터널 절연막(TIL), 전하 저장막(CIL), 및 블록킹 절연막(BLK)을 포함할 수 있다. 나아가, 수평 절연 패턴(HIP)이 게이트 전극들(GE)과 수직 구조체들(VS) 사이에서 게이트 전극들(GE)의 상면들 및 하면들로 연장될 수 있다.
공통 소오스 영역들(CSR)이 전극 구조체들(ST) 사이의 기판(10) 내에 제공될 수 있다. 공통 소오스 영역들(CSR)은 전극 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다. 각 전극 구조체(ST)는, 평면적 관점에서, 서로 인접하는 공통 소오스 영역들(CSR) 사이에 배치될 수 있다. 일 예로, 공통 소오스 영역들(CSR)은 제 1 도전형의 기판(10) 내에 제 2 도전형의 불순물을 도핑하여 형성될 수 있으며, 예를 들어, N형의 불순물(예를 들어, 비소(As) 또는 인(P))을 포함할 수 있다.
전극 분리 구조체들(ESS)이 전극 구조체들(ST) 사이에 각각 배치될 수 있으며, 전극 구조체들(ST)의 양측벽들을 덮을 수 있다. 전극 분리 구조체들(ESS)은 전극 구조체들(ST)과 나란하게 제 1 방향(D1)으로 연장될 수 있으며, 각 전극 분리 구조체(ESS)는 공통 소오스 플러그(CSP) 및 절연 스페이서들(SS)을 포함할 수 있다. 공통 소오스 플러그(CSP)는 공통 소오스 영역(CSR)에 접속될 수 있으며, 제 1 방향(D1)으로 연장되는 라인 형태를 가질 수 있다. 절연 스페이서들(SS)은 공통 소오스 플러그(CSP)와 전극 구조체들(ST)의 측벽들 사이에 배치될 수 있다. 절연 스페이서들(SS)은 전극 구조체들(ST)의 양측벽들에 정의된 리세스 영역들을 채울 수 있다. 절연 스페이서들(SS)은 게이트 전극들(GE)의 외측 부분들(GEb)의 상면들 및 하면들과 직접 접촉할 수 있다. 절연 스페이서들(SS)은 실리콘 산화막 또는 절연막들(ILD)보다 유전상수가 낮은 저유전막으로 이루어질 수 있다.
제 1 층간 절연막(50)이 전극 구조체들(ST) 상에 배치되어 수직 구조체들(VS)의 상면들을 덮을 수 있다. 제 2 층간 절연막(60)이 제 1 층간 절연막(50) 상에 배치되며, 전극 분리 구조체들(ESS)의 상면들을 덮을 수 있다.
서브 비트 라인들(SBL)이 제 2 층간 절연막(60) 상에 배치될 수 있으며, 비트 라인 콘택 플러그들(BPLG)을 통해 수직 구조체들(VS)에 전기적으로 연결될 수 있다. 제 3 층간 절연막(70)이 제 2 층간 절연막(60) 상에 배치되며 서브 비트 라인들(SBL)을 덮을 수 있다. 비트 라인들(BL)이 제 3 층간 절연막(70) 상에 배치될 수 있으며, 전극 구조체(ST)를 가로질러 제 2 방향(D2)으로 연장될 수 있다. 비트 라인들(BL)은 콘택 플러그(CP)를 통해 서브 비트 라인들(SBL)에 접속될 수 있다.
이하 도 3a 내지 도 3h를 참조하여 본 발명의 실시예들에 따른 게이트 전극들(GE)에 대해 보다 상세히 설명하기로 한다.
도 2를 참조하여 설명한 것처럼, 게이트 전극들(GE) 각각은 수직 구조체들(VS)과 인접한 내측 부분(GEa) 및 전극 분리 구조체(ESS)와 인접한 외측 부분(GEb)을 포함할 수 있다.
도 3a 내지 도 3h를 참조하면, 게이트 전극들(GE) 각각은 차례로 적층된 배리어 금속 패턴(152) 및 금속 패턴(154a, 154b)을 포함할 수 있다. 배리어 금속 패턴(152)은, 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화물을 포함할 수 있다. 금속 패턴(154a, 154b)은 예를 들어, W, Al, Ti, Ta, 또는 Co 또는 Cu와 같은 금속 물질을 포함할 수 있다.
금속 패턴(154a, 154b)은 절연막들(ILD) 사이에 위치하는 제 1 부분(154a)과 절연막들(ILD)의 측벽들로부터 수평적으로 돌출된 제 2 부분(154b)을 포함할 수 있다.
배리어 금속 패턴(152)은 실질적으로 균일한 두께를 가질 수 있으며, 배리어 금속 패턴(152)의 측벽은 금속 패턴(154a, 154b)의 측벽과 수평적으로 이격될 수 있다. 배리어 금속 패턴(152)의 측벽은 절연막들(ILD)의 측벽들에 정렬될 수 있다. 배리어 금속 패턴(152)은 수직 구조체들(VS)과 금속 패턴의 제 1 부분(154a)의 측벽 사이에서 절연막들(ILD)과 금속 패턴의 제 1 부분(154a) 상면 및 하면 사이로 연장될 수 있다. 또한, 배리어 금속 패턴(152)과 절연막들(ILD) 사이에 수평 절연 패턴(HIP)이 배치될 수 있다. 수평 절연 패턴(HIP)은 NAND 플래시 메모리 장치의 데이터 저장막의 일부로서, 블록킹 절연막일 수 있다.
도 3a 내지 도 3e를 참조하면, 게이트 전극(GE)의 내측 부분(GEa)은 제 1 두께(T1)를 가질 수 있으며, 게이트 전극(GE)의 외측 부분(GEb)은 제 1 두께(T1)와 같거나 작은 제 2 두께(T2)를 가질 수 있다. 게이트 전극들(GE) 간의 간격은 내측 부분들(GEa) 사이보다 외측 부분들(GEb) 사이에서 클 수 있다. (S1<S2) 금속 패턴의 제 1 부분(154a) 두께는 금속 패턴의 제 2 부분(154b)보다 클 수 있다. 일부 실시예들에서, 금속 패턴의 제 1 부분(154a)과 제 2 부분(154b)의 두께 차이에 의해 금속 패턴(154a, 154b)은 단차 부분(SP; stepped portion)을 가질 수 있다.
도 3a 및 도 3b를 참조하면, 금속 패턴의 제 2 부분(154b)은 절연막들(ILD)의 측벽들과 인접한 부분에서 최소 두께를 가질 수 있다. 금속 패턴의 제 2 부분(154b) 두께는 공통 소오스 플러그(CSP)에 가까워질수록 점차 증가될 수 있다. 이와 달리, 금속 패턴의 제 2 부분(154b) 두께는 도 3c 및 도 3d에 도시된 바와 같이 균일한 두께를 가질 수도 있다.
도 3a 내지 도 3d를 참조하면, 절연 스페이서(SS)는 서로 인접하는 게이트 전극들(GE) 사이의 리세스 영역들 채우며, 금속 패턴(154)의 제 2 부분(154b)의 상면 및 하면과 직접 접촉할 수 있다.
도 3b, 도 3c, 및 도 3d를 참조하면, 절연 스페이서(SS)는 게이트 전극들(GE)의 외측 부분들(GEb) 사이에 정의된 에어 갭(AG)을 포함할 수도 있다.
도 3f, 도 3g, 및 도 3h를 참조하면, 게이트 전극(GE)의 내측 부분(GEa)은 제 1 두께(T1)를 가질 수 있으며, 게이트 전극(GE)의 외측 부분(GEb)은 제 1 두께(T1)와 같거나 큰 제 3 두께(T3)를 가질 수도 있다. 게이트 전극들(GE) 간의 간격은 내측 부분들(GEa) 사이보다 외측 부분들(GEb) 사이에서 작을 수 있다. (S1>S3) 앞서 설명한 것처럼, 게이트 전극들(GE) 각각은 금속 패턴(154) 및 배리어 금속 패턴(152)을 포함하며, 도 3f, 도 3g, 및 도 3h에 도시된 바와 같이, 금속 패턴(154) 및 배리어 금속 패턴(152)이 절연막들(ILD)의 측벽들로부터 수평적으로 돌출될 수 있다. 배리어 금속 패턴(152)과 금속 패턴(154)의 측벽들이 서로 정렬될 수 있다.
도 3e 내지 도 3h를 참조하면, 절연 스페이서(SS)는 게이트 전극들(GE)의 측벽들을 덮되 전극 구조체(ST)의 절연막들(ILD)의 측벽들과 이격될 수 있다. 절연 스페이서(SS)와 절연막들(ILD)의 측벽들, 그리고 게이트 전극들(GE)의 외측 부분들(GEb)에 의해 에어 갭(AG)이 정의될 수 있다. 즉, 게이트 전극들(GE)의 외측 부분들(GEb) 사이에서 유전율이 내측 부분들(GEa) 사이의 유전율보다 작을 수 있다. 절연 스페이서(SS)는 불균일한 두께를 가지면서 전극 구조체들(ST)의 양측벽들을 덮을 수 있다. 절연 스페이서(SS)는 도 3e 내지 도 3g에 도시된 바와 같이, 전극 구조체들(ST)의 측벽들과 접촉하는 제 1 측벽과 공통 소오스 플러그(CSP)와 접촉하는 제 2 측벽을 가질 수 있다. 여기서, 제 1 측벽은 비평평(uneven)할 수 있으며, 제 2 측벽은 실질적으로 평평(even)할 수 있다. 이와 달리, 도 3h에 도시된 바와 같이, 절연 스페이서(SS)의 제 1 및 제 2 측벽들이 비평평할 수 있다. 도 3f에 도시된 실시예에서, 절연 스페이서(SS)는 열 산화막일 수 있으며, 절연 스페이서(SS)와 게이트 전극들(GE) 측벽들 사이에 반도체 물질이 일부 잔류할 수 있다. 도 3g에 도시된 실시예에서, 전극 분리 구조체(ESS)는 제 1 및 제 2 절연 스페이서들(SS1, SS2)을 포함할 수 있으며, 제 1 및 제 2 절연 스페이서들(SS1, SS2)는 서로 다른 절연 물질을 포함할 수 있다.
도 3f, 도 3g, 및 도 3h에 도시된 실시예들에 따르면, 게이트 전극들(GE)의 외측 부분들(GEb) 간의 간격이 내측 부분들(GEa) 간의 간격보다 작더라도, 게이트 전극들(GE)의 외측 부분들(GEb) 사이에 에어 갭들(AG)이 존재하므로, 게이트 전극들(GE)의 외측 부분들(GEb) 간의 유효거리를 확보할 수 있다. 이에 따라, 게이트 전극들(GE)의 외측 부분들(GEb) 간의 용량성 커플링이 증가되는 것을 방지할 수 있다.
도 4 및 도 5는 본 발명의 다양한 실시예들에 다른 3차원 반도체 메모리 장치의 단면도들이다. 설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
도 4를 참조하면, 반도체 기판(10) 상에 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)가 차례로 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)가 평면적 관점에서 오버랩될 수 있다.
반도체 기판(10)은 반도체 특성을 갖는 물질을 포함하며, 예를 들어, 벌크(bulk) 실리콘 기판일 수 있다. 반도체 기판(10) 내에 활성 영역들을 정의하는 소자 분리막(11)이 배치될 수 있다.
주변 로직 구조체(PS)는 반도체 기판(10) 상에 집적된 로우 및 칼럼 디코더들, 페이지 버퍼, 및 제어 회로들을 포함할 수 있다. 즉, 주변 로직 구조체(PS)는 셀 어레이 구조체(CS)와 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 저항(resistor) 및 캐패시터(capacitor)를 포함할 수 있다.
주변 로직 구조체(PS)는 주변 게이트 전극들(PG), 주변 게이트 전극들(PG) 양측의 소오스 및 드레인 불순물 영역들, 주변 콘택 플러그들(PCP), 주변 회로 배선들(ICL)을 덮는 하부 매립 절연막(90)을 포함할 수 있다.
주변 회로 배선들(ICL)은 주변 콘택 플러그들(PCP)을 통해 주변 회로들과 전기적으로 연결될 수 있다. 예를 들어, NMOS 및 PMOS 트랜지스터들에 주변 콘택 플러그들(PCP) 및 주변회로 배선들(ICL)이 접속될 수 있다.
하부 매립 절연막(90)은 주변 회로들, 주변 콘택 플러그들(PCP), 및 주변 회로 배선들(ICL)을 덮을 수 있다. 하부 매립 절연막(90)은 다층으로 적층된 절연막들을 포함할 수 있다.
하부 매립 절연막(90) 상에 셀 어레이 구조체(CS)가 배치될 수 있다. 셀 어레이 구조체(CS)는 도 1, 도 2, 및 도 3a 내지 도 3h를 참조하여 설명된 3차원 반도체 메모리 장치와 실질적으로 동일한 구성들을 포함할 수 있다. 따라서, 설명의 간략함을 위해 앞서 설명된 3차원 반도체 메모리 장치와 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
셀 어레이 구조체(CS)는 수평 반도체층(100), 전극 구조체들(ST), 수직 구조체들(VS), 전극 분리 구조체들(ESS), 및 비트 라인들(BL)을 포함한다. 수평 반도체층(100)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 수평 반도체층(100)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
전극 구조체들(ST)은 게이트 전극들(GE)과 주변 로직 구조체(PS) 간의 전기적 연결을 위해 일부 영역에서 계단식 구조를 가질 수 있다. 전극 구조체들(ST)의 끝단들을 덮는 상부 매립 절연막(120)이 수평 반도체층(100) 상에 배치될 수 있다. 전극 구조체들(ST)의 끝단들에 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)를 전기적으로 연결하기 위한 배선 구조체가 배치될 수 있다. 배선 구조체는 상부 매립 절연막(120)을 관통하여 게이트 전극들(GE)의 끝단들에 콘택 플러그들(PLG)과, 상부 매립 절연막(120) 상에서 콘택 플러그들(PLG)에 접속되는 연결 라인들(CL, PCL)을 포함한다.
연결 플러그(CPLG)는 셀 어레이 구조체(CS)와 주변 로직 구조체(PS)는 전기적으로 연결시킬 수 있다. 연결 플러그(CPLG)는 상부 매립 절연막(120) 및 수평 반도체층(100)을 관통하여 주변 로직 구조체(PS)의 주변회로 배선들(ICL)에 접속될 수 있다.
도 5를 참조하면, 전극 구조체들(ST)이 기판(10) 상에 배치될 수 있으며, 절연 물질로 이루어진 전극 분리막(ESL)에 의해 서로 이격될 수 있다. 전극 구조체들(ST)은, 앞서 설명된 3차원 반도체 메모리 장치에서와 동일한 기술적 특징들을 포함할 수 있으며, 이에 대한 설명은 생략될 수 있다.
채널 구조체(CHS)가 전극 구조체들(ST)을 관통할 수 있다. 채널 구조체(CHS)는 전극 분리막(ESL)에 의해 이격된 전극 구조체들(ST)을 각각 관통하는 제 1 및 제 2 수직 채널들(VC1, VC2) 및 전극 구조체들(ST) 아래에서 제 1 및 제 2 수직 채널들(VC1, VC2)을 연결하는 수평 채널(HS)을 포함할 수 있다. 제 1 및 제 2 수직 채널들(VC1, VC2)은 전극 구조체들(ST)을 관통하는 수직 홀들 내에 제공될 수 있다. 수평 채널(HS)은 기판(10)에 형성된 리세스 영역 내에 제공될 수 있다. 일 예에서, 수평 채널(HS)은 제 1 및 제 2 수직 채널들(VC1, VC2)과 연속적으로 연결되는 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 즉, 제 1 및 제 2 수직 채널들(VC1, VC2)과 수평 채널(HS)은 일체형 파이프 형태를 가질 수 있다. 제 1 및 제 2 수직 채널들(VC1, VC2)과 수평 채널(HS)은 경계면 없이 연속적으로 연장되는 하나의 반도체막으로 이루어질 수 있다.
일 예에 따르면, 각 채널 구조체(CHS)의 제 1 수직 채널(VC1)은 비트 라인(BL)에 연결될 수 있으며, 제 2 수직 채널(VC2)은 공통 소오스 라인(CSL)에 연결될 수 있다. 이 실시예에서, 각 채널 구조체(CHS)는 하나의 셀 스트링을 구성하는 메모리 셀 트랜지스터들, 및 접지 및 스트링 선택 트랜지스터들의 채널로서 이용될 수 있다.
도 6a 내지 도 13a 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 단면도들로서, 도 1의 의 I-I' 선을 따라 자른 단면을 나타낸다. 도 6b 내지 도 13b는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 6a 내지 도 13a의 A 부분을 나타낸다.
도 1, 도 6a, 및 도 6b를 참조하면, 기판(10) 상에 희생막들(SL) 및 절연막들(ILD)을 번갈아 증착하여 박막 구조체(110)가 형성될 수 있다. 박막 구조체(110)에서, 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 일 예로, 희생막들(SL) 및 절연막들(ILD)은 절연 물질로 형성되되, 서로 식각 선택성을 가질 수 있다. 희생막들(SL) 및 절연막들(ILD)은 실리콘막, 실리콘 산화막, 실리콘 카바이드, 실리콘 저마늄, 실리콘 산질화막, 또는 실리콘 질화막 중에서 선택될 수 있다. 일 예로, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 실리콘 산화막으로 형성될 수 있다. 박막 구조체(110)를 형성하기 전에, 기판의 상면에 열 산화막으로 이루어진 버퍼 절연막(101)이 형성될 수 있다.
이어서, 박막 구조체(110)를 관통하여 기판(10)과 연결되는 수직 구조체들(VS)이 형성될 수 있다. 수직 구조체들(VS)을 형성하는 것은, 박막 구조체(110) 및 버퍼 절연막(101)을 관통하여 기판(10)을 노출시키는 수직 홀들을 형성하는 것, 및 각각의 수직 홀들 내에 하부 반도체 패턴(LSP), 상부 반도체 패턴(USP), 및 데이터 저장 패턴(DS)을 형성하는 것을 포함할 수 있다.
하부 반도체 패턴(LSP)은, 수직 홀들에 노출된 기판(10)을 씨드층(seed layer)으로 사용하는 선택적 에피택시얼 성장(Selective Epitaxial Growth; SEG) 공정을 수행하여 형성된 에피택시얼 패턴일 수 있다. 하부 반도체 패턴(LSP)은 수직 홀들의 하부 부분들을 채우는 필라(pillar) 형태로 형성될 수 있다. 다른 예로, 하부 반도체 패턴(LSP)을 형성하는 것은 생략될 수도 있다.
상부 반도체 패턴(USP)은 하부 반도체 패턴(LSP)이 형성된 수직 홀들 내에 형성될 수 있다. 상부 반도체 패턴(USP)은 수직 홀들 내에 반도체층을 균일한 두께로 증착하여 형성될 수 있다. 여기서, 반도체층은 수직 홀들을 완전히 매립하지 않는 두께를 가지고 컨포말하게 형성될 수 있다. 이에 따라, 상부 반도체 패턴들(USP)은 수직 홀들 내에 빈 공간(또는 갭 영역)을 정의할 수 있으며, 빈 공간은 매립 절연 패턴(VI) 또는 에어(air)로 채워질 수 있다. 나아가, 상부 반도체 패턴(USP)의 상단에 비트라인 도전 패드(BCP)가 형성될 수 있다. 비트라인 도전 패드(BCP)는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다.
도 1, 도 7a, 및 도 7b를 참조하면, 수직 구조체들(VS)의 상면들을 덮는 제 1 층간 절연막(50)이 형성될 수 있다. 제 1 층간 절연막(50)을 형성한 후, 제 1 층간 절연막(50) 및 박막 구조체(110)를 관통하여 기판(10)을 노출시키는 트렌치들(T)이 형성될 수 있다. 트렌치들(T)은 제 1 방향(D1)으로 연장될 수 있으며, 제 2 방향(D2)으로 서로 이격될 수 있다. 트렌치들(T)은 수직 구조체들(VS)로부터 이격되어, 희생막들(SL) 및 절연막들(ILD)의 측벽들을 노출시키도록 형성될 수 있다. 트렌치들(T)은 박막 구조체(110)에 대한 이방성 식각 공정을 수행하여 형성될 수 있으며, 이방성 식각 공정 동안 절연막들(ILD) 및 희생막들(SL)은 낮은 식각 선택비를 가질 수 있다.
트렌치들(T)을 형성함에 따라 기판(10) 상에 복수 개의 몰드 구조체들(110m)이 형성될 수 있다. 몰드 구조체들(110m)은 제 1 방향(D1)으로 연장된 라인 형태를 가지며, 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다. 몰드 구조체들(110m) 사이에서 기판(10)의 일부가 트렌치(T)에 노출될 수 있으며, 복수 개의 수직 구조체들(VS)은 각각의 몰드 구조체들(110m)을 관통할 수 있다.
도 1, 도 8a, 및 도 8b를 참조하면, 트렌치들(T)에 노출된 희생막들(SL)을 제거하여, 절연막들(ILD) 사이에 게이트 영역들(GR)이 형성될 수 있다. 게이트 영역들(GR)은 절연막들(ILD), 수직 구조체들(VS) 및 기판(10)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방적으로 식각하여 형성될 수 있다. 여기서, 희생막들(SL)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 희생막들(SL)이 실리콘 질화막이고, 절연막들(ILD)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 등방성 식각 공정이 수행될 수 있다.
실시예들에 따르면, 게이트 영역들(GR)을 형성하는 동안 절연막들(ILD)의 두께가 수직 구조체들(VS)과 인접한 내측 부분에 비해 트렌치(T)에 인접한 외측 부분에서 감소할 수 있다. (S1a>S1b) 상세하게, 게이트 영역들(GR)을 형성하는 것은, 절연막들(ILD)과 희생막들(SL)에 대한 식각 선택비가 낮은 에천트를 이용한 1차 식각 공정 및 절연막들(ILD)과 희생막들(SL)에 대한 식각 선택비가 높은 에천트를 이용한 2차 식각 공정을 포함할 수 있다. 1차 식각 공정 동안 희생막들(SL)이 제거됨과 동시에 절연막들(ILD) 일부의 두께가 감소할 수 있다. 일 예로, 1차 식각 공정 및 2차 식각 공정은 단일(single) 공정 챔버에서 인-시츄(in-situ)로 수행될 수 있으며, 이러한 경우, 절연막들(ILD)의 두께는 트렌치(T)에 인접할수록 점차 감소할 수 있으며, 게이트 영역들(GR)은 트렌치(T)에 인접할수록 넓어질 수 있다. 일 예로, 1차 및 2차 식각 공정들을 수행하는 동안 인산을 포함하는 에천트에 혼합되는 초순수(DI-water)의 양 또는 에천트의 온도를 조절하여 절연막들(ILD)과 희생막들(SL) 간의 선택비를 조절할 수 있다.
도 1, 도 9a, 및 도 9b를 참조하면, 게이트 영역들(GR) 내에 수평 절연막(HIL) 및 게이트 도전막(150)이 차례로 형성될 수 있다. 수평 절연막(HIL)은 게이트 영역들(GR)이 형성된 몰드 구조체(110m)의 표면 상에 실질적으로 균일한 두께로 형성될 수 있다. 게이트 도전막(150)은 트렌치들(T)을 부분적으로 채우거나, 트렌치들(T)을 완전히 채울 수 있다. 한편, 수평 절연막(HIL)을 형성하기 전에, 게이트 영역들(GR)에 노출된 하부 반도체 패턴(LSP)의 측벽들 상에 열 산화막들이 형성될 수 있다.
게이트 도전막(150)은 트렌치들(T)로부터 게이트 영역들(GR)로 증착 가스를 공급하여 증착될 수 있다. 트렌치들(T)과 가까울수록 절연막들(ILD) 간의 간격이 증가하므로, 게이트 도전막(150)으로 게이트 영역들(GR)을 채우는 동안 보이드(void) 생성은 억제될 수 있다.
일 예로, 게이트 도전막(150)을 형성하는 것은, 배리어 금속막(151) 및 금속막(153)을 차례로 증착하는 것을 포함할 수 있다. 배리어 금속막(151)은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막(153)은 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다. 일 예로, 게이트 도전막(150)은 텅스텐 헥사플루오라이드(WF6)와 실란(SiH4) 또는 수소(H2) 가스를 사용한 화학 기상 증착(CVD) 방법을 이용하여 형성될 수 있다.
도 1, 도 10a, 및 도 10b를 참조하면, 트렌치들(T) 내에 형성된 게이트 도전막(150)의 일부를 제거하여, 게이트 영역들(GR) 내에 예비 게이트 전극들(PGE)이 각각 형성될 수 있다.
예비 게이트 전극들(PGE)은 트렌치(T) 내에 증착된 게이트 도전막(150)을 이방성 식각 또는 등방성 식각하여 형성될 수 있다. 게이트 도전막(150)을 식각하는 공정에서 수평 절연막(HIL)이 식각 정지막으로 사용될 수 있으며, 예비 게이트 전극들(PGE)을 형성함에 따라 절연막들(ILD)의 측벽들 상에 증착된 수평 절연막(HIL)이 트렌치들(T)에 노출될 수 있다. 예비 게이트 전극들(PGE)의 측벽들은 절연막들(ILD)의 측벽들보다 리세스될 수 있다. 예비 게이트 전극들(PGE) 각각은 배리어 금속 패턴(152) 및 금속 패턴(154)을 포함할 수 있다. 예비 게이트 전극들(PGE)은 수직 구조체들(VS)과 인접한 내측 부분에 비해 트렌치들(T)과 인접한 외측 부분들에서 두꺼울 수 있다.
도 1, 도 11a, 및 도 11b를 참조하면, 예비 게이트 전극들(PGE)을 형성한 후, 트렌치들(T)에 노출된 절연막들(ILD)의 측벽들이 리세스될 수 있다. 이에 따라 수직적으로 인접하는 예비 게이트 전극들(PGE) 사이에 리세스 영역들(RS)이 형성될 수 있다.
리세스 영역들(RS)을 형성하는 것은 트렌치들(T) 내에 노출된 수평 절연막(HIL) 및 절연막들(ILD)을 차례로 등방성 식각하는 것을 포함할 수 있다. 리세스 영역들(RS) 형성함에 따라, 게이트 영역들(GR) 내에 수평 절연 패턴들(HIP)이 각각 형성될 수 있으며, 예비 게이트 전극들(PGE)의 배리어 금속 패턴(152)의 일부분이 노출될 수 있다.
도 1, 도 12a, 및 도 12b를 참조하면, 리세스 영역들(RS)에 노출된 예비 게이트 전극들(PGE)의 일부분들을 트리밍하는 공정이 수행될 수 있다. 트리밍 공정은 예비 게이트 전극들(PGE)의 일부분들에 대한 등방성 식각 공정을 포함할 수 있다. 예비 게이트 전극들(PGE)의 일부분들에 대한 등방성 식각 공정을 수행함에 따라 배리어 금속 패턴(152) 및 금속 패턴(154)의 일부분이 차례로 식각될 수 있다. 이에 따라, 배리어 금속 패턴(152)의 일부가 제거되어 금속 패턴 (154)이 노출될 수 있으며, 리세스 영역들(RS)에 노출된 금속 패턴(154)의 두께가 감소될 수 있다. 이와 같이 트리밍 공정을 수행함에 따라, 기판(10) 상에 수직적으로 번갈아 적층된 게이트 전극들(GE) 및 절연막들(ILD)을 포함하는 전극 구조체들(ST)이 형성될 수 있다. 여기서, 전극 구조체들(ST)의 측벽들은 게이트 전극들(GE) 사이에 리세스 영역들(RS)을 가질 수 있다.
도 1, 도 13a, 및 도 13b를 참조하면, 게이트 전극들(GE)을 형성한 후, 트렌치들(T) 내에 전극 구조체들(ST)의 측벽들을 덮는 절연 스페이서(SS)가 형성될 수 있다.
절연 스페이서(SS)은 전극 구조체들(ST)의 리세스 영역들을 채우도록 절연막을 증착한 후, 기판(10)의 상면을 덮는 절연막을 식각하여 형성될 수 있다. 여기서, 절연막을 증착하는 동안 리세스 영역 일부에 에어 갭(AG)이 형성될 수도 있다. 절연 스페이서(SS)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 형성될 수 있다. 이와 달리, 절연 스페이서(SS)는 스텝 커버리지 특성이 낮은 절연막을 게이트 전극들(GE)의 측벽들 상에 증착하여 형성될 수 있으며, 이에 따라, 절연 스페이서(SS)가 절연막들(ILD)의 측벽들과 이격될 수도 있다.
도 14, 도 15, 도 16a 내지 18a, 및 도 16b 내지 도 18b는 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 2의 A 부분을 나타낸다. 설명의 간략함을 위해, 앞서 설명된 3차원 반도체 메모리 장치의 제조 방법과 동일한 기술적 특징들에 대한 설명은 생략될 수 있다.
앞서 도 7a 및 도 7b를 참조하여 설명한 것처럼, 박막 구조체(110)를 관통하는 트렌치들(T)을 형성한 후, 희생막들(SL)을 제거하여 게이트 영역들(GR)을 형성할 수 있다.
도 14를 참조하면, 게이트 영역들(GR)을 형성하는 것은, 트렌치들(T)에 노출된 희생막들(SL)의 일부분들을 제거하여 예비 리세스 영역들을 형성하는 것, 예비 리세스 영역들에 노출된 절연막들(ILD)의 일부분들을 식각하여 절연막들(ILD)의 두께를 감소시키는 것, 및 수직 구조체들(VS)의 일부분들이 노출되도록 희생막들(SL)을 완전히 제거하는 것을 포함할 수 있다. 이에 따라, 절연막들(ILD) 각각은 트렌치(T)와 인접한 외측 부분에서 수직 구조체들(VS)과 인접한 내측 부분에서보다 얇아질 수 있다. (S1a>S1b) 또한, 절연막들(ILD)의 외측 부분들과 내측 부분들 사이에 단차 부분을 가질 수 있다.
도 15를 참조하면, 게이트 영역들(GR) 내에 수평 절연막(HIL) 및 예비 게이트 전극들(PGE)이 형성될 수 있다. 예비 게이트 전극들(PGE)은 앞서 도 10a 및 도 10b를 참조하여 설명한 것처럼, 수직 구조체(VS)와 인접한 내측 부분에 비해 트렌치들(T)과 인접한 외측 부분에서 두꺼울 수 있다. 또한, 예비 게이트 전극들(PGE)은 차례로 적층된 배리어 금속 패턴(152) 및 금속 패턴(154)을 포함할 수 있다.
도 16a 및 도 16b를 참조하면, 절연막들(ILD)의 측벽들을 리세스하여 예비 게이트 전극들(PGE) 사이에 리세스 영역들(RS)을 형성할 수 있다. 여기서, 리세스 영역들(RS)의 수평적 깊이에 따라, 절연막들(ILD)이 예비 게이트 전극들(PGE)의 단차 부분(SP)을 덮거나 노출시킬 수 있다.
도 17a 및 도 17b를 참조하면, 앞서 도 12a 및 도 12b를 참조하여 설명한 것처럼, 리세스 영역들(RS)에 노출된 예비 게이트 전극들(PGE)에 대한 등방성 식각 공정이 수행될 수 있다. 이에 따라, 두께가 감소된 외측 부분들을 포함하는 게이트 전극들(GE)이 형성될 수 있다. 절연막들(ILD)의 측벽들의 위치에 따라, 게이트 전극들(GE) 각각은 국소적으로 두께가 증가하거나 감소된 영역을 가질 수 있다.
도 18a 및 도 18b를 참조하면, 앞서 도 13a 및 도 13b를 참조하여 설명한 것처럼, 서로 인접하는 게이트 전극들(GE) 사이를 채우는 절연 스페이서(SS)가 형성될 수 있다.
도 19 내지 도 21은 본 발명의 다양한 실시예들에 따른 3차원 반도체 메모리 장치의 제조 방법을 설명하기 위한 도면들로서, 도 2의 A 부분을 나타낸다.
앞서 도 10a 및 도 10b를 참조하여 설명한 것처럼, 게이트 영역들(GR) 내에 각각 예비 게이트 전극들(PGE)이 형성될 수 있다. 예비 게이트 전극들(PGE)의 측벽들은 절연막들(ILD)의 측벽들에 비해 수평적으로 리세스될 수 있다.
도 19를 참조하면, 예비 게이트 전극들(PGE)을 형성한 후, 예비 게이트 전극들(PGE)의 측벽들 상에 측벽 반도체 패턴들(SSP)이 형성될 수 있다. 측벽 반도체 패턴들(SSP)은 트렌치들(T)의 내벽들을 덮는 반도체막을 증착하고, 이어서 절연막들(ILD)의 측벽들 상의 수평 절연막(HIL)을 노출되도록 반도체막을 이방성 식각하여 형성될 수 있다. 이에 따라, 수직적으로 서로 분리된 측벽 반도체 패턴들(SSP)이 형성될 수 있다.
도 20을 참조하면, 측벽 반도체 패턴들(SSP)을 형성한 후, 앞서 도 11a 및 도 11b를 참조하여 설명한 것처럼, 트렌치들(T)에 노출된 절연막들(ILD)의 측벽들을 수평적으로 리세스하여 리세스 영역들(RS)이 형성될 수 있다. 이에 따라, 측벽 반도체 패턴들(SSP)의 상면들 및 하면들과, 예비 게이트 전극들(PGE)의 상면들 및 하면들 일부분들이 노출될 수 있다.
도 21을 참조하면, 측벽 반도체 패턴들(SSP)의 측벽들 상에 절연 스페이서(SS)가 형성될 수 있다. 여기서, 절연 스페이서(SS)는 측벽 반도체 패턴들(SSP)에 대한 열 산화 공정을 수행하여 형성될 수 있다. 이에 따라, 절연 스페이서(SS)는 불균일한 두께를 가질 수 있으며, 비평탄한 측벽을 가질 수 있다. 절연 스페이서(SS)는 절연막들(ILD)의 측벽들과 이격될 수 있으며, 절연 스페이서(SS)와 절연막들(ILD)의 측벽들 사이에 에어 갭들(AG)이 형성될 수 있다.
이어서, 절연 스페이서(SS)가 형성된 트렌치(T) 내에 공통 소오스 플러그(도 2의 CSP 참조)가 형성될 수 있으며, 공통 소오스 플러그(도 2의 CSP 참조)를 형성하기 전에, 불균일한 두께를 갖는 절연 스페이서(SS)에 대한 이방성 식각 공정이 수행될 수도 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 기판 상에서 일 방향으로 나란히 연장되는 전극 구조체들로서, 상기 전극 구조체들 각각은 상기 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 것;
    상기 전극 구조체들을 관통하는 수직 구조체들;
    상기 수직 구조체들과 상기 전극 구조체들 사이에 배치되는 데이터 저장 패턴;
    상기 전극들 각각의 상면 및 하면과 상기 전극들 각각의 내측벽을 덮는 수평 절연 패턴으로서, 상기 전극들의 내측벽들은 상기 수직 구조체들과 인접하는 것; 및
    상기 전극 구조체들 사이에 배치된 전극 분리 구조체를 포함하되,
    상기 전극들 각각은 상기 전극 분리 구조체와 인접한 외측 부분 및 상기 수직 구조체들과 인접한 내측 부분을 포함하며, 상기 외측 부분의 두께가 상기 내측 부분의 두께보다 작고,
    상기 내측 부분은 상기 절연막들과 수직적으로 중첩되고,
    상기 수평 절연 패턴은 상기 전극들의 외측벽들과 수평적으로 이격되는 3차원 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 전극들의 외측 부분들은 상기 절연막들의 측벽들로부터 수평적으로 돌출되는 3차원 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 전극 구조체들은 상기 절연막들의 측벽들이 리세스되어 상기 전극들의 상기 외측 부분들 사이에 각각 정의된 리세스 영역들을 포함하며,
    상기 전극 분리 구조체는 상기 리세스 영역들을 채우며 상기 전극 구조체들의 측벽들을 덮는 절연 스페이서를 포함하는 3차원 반도체 메모리 장치.
  4. 제 3 항에 있어서,
    상기 전극들 각각은 배리어 금속 패턴 및 금속 패턴을 포함하되,
    상기 각 전극의 상기 외측 부분에서 상기 금속 패턴은 상기 절연 스페이서와 접촉하는 3차원 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 전극들 각각은:
    금속 패턴; 및
    상기 수직 구조체들과 상기 금속 패턴의 측벽 사이에서 상기 절연막들과 상기 금속 패턴 사이로 연장되는 배리어 금속 패턴을 포함하되,
    상기 금속 패턴의 두께는 상기 각 전극의 상기 내측 부분에서보다 상기 각 전극의 상기 외측 부분에서 작은 3차원 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 배리어 금속 패턴의 측벽은 상기 금속 패턴의 측벽과 수평적으로 이격되는 3차원 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 전극들의 상기 외측 부분들은 경사진 상면들 및 하면들을 갖는 3차원 반도체 메모리 장치.
  8. 제 1 항에 있어서,
    상기 각 전극은 상기 외측 부분과 상기 내측 부분 사이에 단차 부분(stepped portion)을 포함하는 3차원 반도체 메모리 장치.
  9. 제 1 항에 있어서,
    상기 전극 분리 구조체는:
    상기 전극 구조체들과 나란하게 상기 일 방향으로 연장되며 상기 기판과 연결되는 공통 소오스 플러그; 및
    상기 공통 소오스 플러그와 상기 전극 구조체들의 측벽들 사이에 배치된 절연 스페이서를 포함하되,
    상기 절연 스페이서는 상기 전극들의 상기 외측 부분들의 상면들 및 하면들을 덮는 3차원 반도체 메모리 장치.
  10. 삭제
  11. 제 1 항에 있어서,
    상기 전극들의 상기 외측 부분들 사이에서 유전율이 상기 전극들의 상기 내측 부분들 사이에서 유전율보다 작은 3차원 반도체 메모리 장치.
  12. 제 1 항에 있어서,
    상기 전극 분리 구조체는 상기 전극 구조체들의 측벽들을 덮는 절연 스페이서를 포함하되,
    상기 절연 스페이서는 상기 전극들의 상기 외측 부분들 사이에 정의된 에어 갭을 포함하는 3차원 반도체 메모리 장치.
  13. 제 1 항에 있어서,
    상기 전극 분리 구조체는 상기 전극 구조체들의 측벽들을 덮는 절연 스페이서를 포함하되,
    상기 절연 스페이서는 상기 절연막들의 측벽들과 이격되어 서로 인접하는 상기 전극들의 상기 외측 부분들 사이에 에어 갭을 정의하는 3차원 반도체 메모리 장치.
  14. 기판 상에 번갈아 적층된 전극들 및 절연막들을 포함하는 전극 구조체로서, 상기 전극들 각각은 상기 절연막들의 측벽들로부터 수평적으로 돌출된 외측 부분을 포함하는 것; 및
    상기 전극 구조체를 관통하는 수직 구조체들을 포함하되,
    상기 전극들 각각은 금속 패턴 및 상기 수직 구조체들과 상기 금속 패턴의 측벽 사이에서 상기 절연막들과 상기 금속 패턴 사이로 연장되는 배리어 금속 패턴을 포함하고,
    상기 각 전극의 상기 외측 부분에서 상기 금속 패턴의 두께는 상기 절연막들 사이에서 상기 금속 패턴의 두께보다 작은 3차원 반도체 메모리 장치.
  15. 제 14 항에 있어서,
    상기 배리어 금속 패턴의 측벽은 상기 금속 패턴의 측벽과 수평적으로 이격되는 3차원 반도체 메모리 장치.
  16. 제 14 항에 있어서,
    상기 전극 구조체의 측벽 상에 배치되며, 상기 전극들의 상기 외측 부분들 사이로 돌출되어 상기 금속 패턴과 접촉하는 절연 스페이서를 더 포함하는 3차원 반도체 메모리 장치.
  17. 제 14 항에 있어서,
    상기 전극 구조체와 나란하게 일 방향으로 연장되며 상기 기판과 연결되는 공통 소오스 플러그; 및
    상기 공통 소오스 플러그와 상기 전극 구조체의 측벽 사이에 배치된 절연 스페이서를 더 포함하되,
    상기 절연 스페이서는 상기 전극들의 상기 외측 부분들의 상면들 및 하면들을 덮는 3차원 반도체 메모리 장치.
  18. 제 14 항에 있어서,
    상기 절연막들의 측벽들과 이격되어 상기 전극들의 상기 외측 부분들 사이에 에어 갭들을 각각 정의하는 절연 스페이서를 더 포함하는 3차원 반도체 메모리 장치.
  19. 제 14 항에 있어서,
    상기 수직 구조체들과 상기 배리어 금속 패턴 사이와 상기 절연막들과 상기 배리어 금속 패턴 사이에 배치된 수평 절연 패턴을 더 포함하는 3차원 반도체 메모리 장치.
  20. 기판 상에서 일 방향으로 나란히 연장되는 전극 구조체들로서, 상기 전극 구조체들 각각은 상기 기판 상에 수직적으로 적층된 전극들을 포함하는 것;
    상기 전극 구조체들을 관통하는 수직 구조체들; 및
    상기 수직 구조체들과 이격되어 상기 전극 구조체들 사이의 상기 기판 상에 제공된 전극 분리 구조체; 및
    상기 전극들 각각의 상면 및 하면과 상기 전극들 각각의 내측벽을 덮는 수평 절연 패턴으로서, 상기 전극들의 내측벽들은 상기 수직 구조체들과 인접하는 것;
    상기 수직 구조체들과 상기 수평 절연 패턴 사이의 데이터 저장 패턴을 포함하되,
    상기 전극들 각각은 상기 전극 분리 구조체와 인접한 외측 부분 및 상기 수직 구조체와 인접한 내측 부분을 포함하며,
    수직적으로 인접하는 상기 전극들에서 상기 외측 부분들 간의 거리는 상기 내측 부분들 간의 거리보다 크고,
    상기 수평 절연 패턴은 상기 전극들 각각의 외측벽으로부터 수평적으로 이격되고,
    상기 전극들 각각의 외측벽들은 상기 전극 분리 구조체와 인접하는 3차원 반도체 메모리 장치.



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