KR20110132865A - 3차원 반도체 메모리 장치 및 그 제조 방법 - Google Patents
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Abstract
3차원 반도체 메모리 장치 및 그 제조 방법이 제공된다. 3차원 반도체 메모리 장치는 기판 상에 배치되며, 적층된 복수 개의 게이트 전극들을 포함하는 게이트 구조체, 게이트 구조체와 기판 사이의 도전 라인들, 게이트 구조체와 도전 라인 사이의 수평 반도체 패턴 및 게이트 구조체를 관통하여 수평 반도체 패턴에 접속된 수직 반도체 패턴을 포함한다.
Description
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것으로서, 더욱 상세하게는 전기적 특성이 향상된 3차원 반도체 메모리 장치 및 그 제조 방법에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 메모리 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 메모리 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 메모리 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 메모리 장치의 집적도는 증가하고는 있지만 여전히 제한적이다.
이러한 한계를 극복하기 위한, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다. 그러나, 3차원 반도체 메모리 장치의 대량 생산을 위해서는, 비트당 제조 비용을 2차원 반도체 메모리 장치의 그것보다 줄일 수 있으면서 신뢰성 있는 제품 특성을 구현할 수 있는 공정 기술이 요구되고 있다.
본원 발명이 해결하고자 하는 과제는 전기적 특성이 보다 향상된 3차원 반도체 메모리 장치를 제공하는데 있다.
본원 발명이 해결하고자 하는 다른 과제는 전기적 특성이 보다 향상된 3차원 반도체 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치는 기판 상에 배치되며, 적층된 복수 개의 게이트 전극들을 포함하는 게이트 구조체, 게이트 구조체와 상기 기판 사이의 도전 라인들, 게이트 구조체와 상기 도전 라인 사이의 수평 반도체 패턴 및 게이트 구조체를 관통하여 상기 수평 반도체 패턴에 접속된 수직 반도체 패턴을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위한 기판과 게이트 구조체 사이의 도전 라인을 포함하는 3차원 반도체 메모리 장치의 제조 방법에서, 상기 제조 방법은 대체(replacement) 공정을 수행하여 상기 도전 라인을 형성하는 것을 포함하되, 대체 공정은, 기판과 게이트 구조체 사이에 희생막을 형성하고, 희생막의 일부를 제거하여 리세스 영역을 형성하고, 리세스 영역 내에 도전 물질을 채우는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 일 실시예에 따르면, 3차원 구조의 낸드 플래시 메모리 장치에서 공통 소오스 라인을 비저항이 낮은 금속 물질로 형성할 수 있다. 이에 따라, 3차원 낸드 플래시 메모리 장치의 동작 속도를 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 3은 도 2에 도시된 3차원 반도체 메모리 장치의 단면도이다.
도 4 내지 도 8은 본 발명의 변형 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들이다.
도 9 내지 도 12는 본 발명의 또다른 변형 실시예들에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 도면으로서, 도 2의 A 부분을 나타낸다.
도 13은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 14는 도 13에 도시된 3차원 반도체 메모리 장치의 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 16은 도 15에 도시된 3차원 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 17a 내지 도 26a는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법 나타내는 사시도들이다.
도 17b 내지 도 26b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법 나타내는 단면도들이다.
도 27 내지 도 33은 도 13 및 도 14에 도시된 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법 나타내는 단면도들이다.
도 34는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 35는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 36은 본 발명에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 3은 도 2에 도시된 3차원 반도체 메모리 장치의 단면도이다.
도 4 내지 도 8은 본 발명의 변형 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들이다.
도 9 내지 도 12는 본 발명의 또다른 변형 실시예들에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 도면으로서, 도 2의 A 부분을 나타낸다.
도 13은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 14는 도 13에 도시된 3차원 반도체 메모리 장치의 단면도이다.
도 15는 본 발명의 또 다른 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다.
도 16은 도 15에 도시된 3차원 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 17a 내지 도 26a는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법 나타내는 사시도들이다.
도 17b 내지 도 26b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법 나타내는 단면도들이다.
도 27 내지 도 33은 도 13 및 도 14에 도시된 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법 나타내는 단면도들이다.
도 34는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 35는 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 36은 본 발명에 따른 3차원 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 회로도이다.
도 1을 참조하면, 일 실시예에 따른 3차원 반도체 메모리 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2) 및 공통 소오스 라인(CSL0-CSL2)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL0, CSL1 또는 CSL2) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 일 실시예에 따르면, 공통 소오스 라인(CSL0-CSL2)은 복수 개가 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL0-CSL2)에는 전기적으로 동일한 전압이 인가될 수 있으며, 또는 공통 소오스 라인들 각각이 전기적으로 제어될 수도 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL0-CSL2)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST), 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 그리고, 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다.
공통 소오스 라인(CSL0-CSL2)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL0-CSL2)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL0-GSL2), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들로서 각각 사용될 수 있다. 또한, 메모리 셀 트랜지스터들(MCT) 각각은 정보저장체를 포함한다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL0-CSL2)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL0-CSL2)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다.
공통 소오스 라인(CSL0-CSL2)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들은 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀 트랜지스터들(MCT)의 게이트 전극들이 공통 소오스 라인(CSL0-CSL2)으로부터 실질적으로 동일한 거리에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
도 2는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다. 도 3은 도 2에 도시된 3차원 반도체 메모리 장치의 단면도이다. 도 4 내지 도 8은 본 발명의 변형 실시예들에 따른 3차원 반도체 메모리 장치의 단면도들이다. 도 9 내지 도 12는 본 발명의 또다른 변형 실시예들에 따른 3차원 반도체 메모리 장치의 일부분을 나타내는 도면으로서, 도 2의 A 부분을 나타낸다.
도 1 및 도 2를 참조하면, 3차원 반도체 메모리 장치는 기판(100) 상에 적층된 복수의 게이트 전극들(171~178)을 포함하는 게이트 구조체(170)와, 게이트 구조체(170)와 기판(100) 사이의 수평 반도체 패턴(125), 수평 반도체 패턴(125)과 기판(100) 사이의 공통 소오스 도전 라인(190)들과, 게이트 전극들(171~178)의 일 측벽들을 가로지르며 수평 반도체 패턴(125)에 접속되는 수직 반도체 패턴들(145)과, 게이트 구조체(170) 상에서 게이트 전극들(171~178)을 가로질러 수직 반도체 패턴들(145)과 접속되는 비트 라인들(195)을 포함한다.
기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼, 실리콘막, 게르마늄막, 실리콘 게르마늄막), 절연성 물질(예를 들면, 절연막(산화물, 질화물 등), 유리) 및 절연성 물질에 의해 덮인 반도체(예를 들어, SOI(silicon-on-insulator) 기판) 중에서 선택된 하나일 수 있다.
일 실시예에 따르면, 게이트 구조체(170)의 상부 및 하부에서 연속적으로 적층된 2개 이상의 게이트 전극들(171~ 172, 177~178)은 도 1에 도시된 접지 및 스트링 선택 라인들(도 1의 GSL0-GSL2 또는 도 1의 SSL0-SSL2)로 이용될 수 있다. 다른 실시예에 따르면, 게이트 구조체(170)에서, 최상층 및 최하층의 게이트 전극들(171, 178)은 도 1에서 설명한 스트링 및 접지 선택 라인들(GSL0-GSL2, SSL0-SSL2)로 이용되고, 나머지 게이트 전극들(173~176)은 도 1에서 설명한 워드 라인들(WL0~WL3)로 이용될 수 있다. 또한, 접지 또는 스트링 선택 라인(GSL0-GSL2 또는 SSL0-SSL2)으로 사용되는 게이트 전극들(171~178)은, 워드 라인들(도 1의 WL0~WL3)로 사용되는 게이트 전극들(171~178)보다 두꺼울 수 있다.
게이트 전극들(171~178)은 각각 일방향으로 연장된 라인 형태로 형성될 수 있으며 기판(100) 상에 3차원적으로 배치될 수 있다. 게이트 전극들(171~178)의 형태에 따라, 게이트 구조체(170) 또한 일방향으로 연장된 라인 형태를 가질 수 있다. 게이트 구조체(170)에서 다른 층에 배치된 게이트 전극들(171~178)은 전기적으로 분리될 수 있다. 그리고, 게이트 구조체(170)에서 동일 층에 배치된 게이트 전극들(171~178)은 전기적으로 공통 연결되거나, 전기적으로 분리될 수도 있다. 또한, 수직적으로 인접한 게이트 전극들(171~178) 사이에는 절연막(131~138)이 개재될 수 있으며, 라인형 게이트 전극들(171~178)의 일 측벽들 상에는 복수의 수직 반도체 패턴(145)들이 배치될 수 있다. 일 실시예에 따르면 라인형 게이트 전극들(171~178)은 도 2에 도시된 바와 같이, 수직 반도체 패턴(145)의 양측벽 상에 배치될 수 있다. 또는, 도 13에 도시된 바와 같이 복수의 수직 반도체 패턴(145)이 라인형 게이트 전극(171~178)을 관통할 수 있다.
게이트 전극들(171~178)은 도전성 물질들 중의 적어도 하나일 수 있다. 예를 들면, 게이트 전극들(171~178)은 도핑된 반도체(예를 들어, 도핑된 실리콘, 도핑된 게르마늄, 도핑된 실리콘-게르마늄 등), 금속들(예를 들어, 텅스텐, 티타늄, 탄탈늄 알루미늄 등), 금속 질화물들(예를 들어, 질화티타늄, 질화탄탈늄 등) 및 금속 실리사이드들(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 니켈 실리사이드 등) 중의 적어도 하나를 포함할 수 있다. 절연막들(131~138)은 산화물, 질화물, 탄화물 및 산화질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
또한, 수직 반도체 패턴(145)과 이격된 게이트 구조체(170)의 외측벽에는 스페이서(180)가 형성되며, 스페이서(180)는 절연성 물질로 이루어질 수 있다. 예를 들어, 스페이서(180)는 산화물, 질화물, 탄화물 및 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있다.
이와 같은 게이트 구조체(170)는 기판(100) 상에 복수 개가 배치될 수 있으며, 한 쌍의 게이트 구조체(170) 하부에는 수평 반도체 패턴(125)이 배치될 수 있다. 그리고, 인접한 게이트 구조체들(170) 사이에는 수직 반도체 패턴(145)과 이격된 게이트 분리 절연 패턴(191)이 배치된다. 게이트 분리 절연 패턴(191)은 질화물, 탄화물 및 산화 질화물 중에서 선택된 적어도 하나를 포함할 수 있으며, 스페이서(180)와 동일한 물질로 형성될 수도 있다. 또한, 게이트 분리 절연 패턴(191)은 인접한 수평 반도체 패턴(125)들 사이로 연장되어 기판(100)과 직접 접촉될 수 있다. 이와 달리 게이트 분리 절연 패턴(191)은 도 7에 도시된 것처럼, 인접한 수평 반도체 패턴(125)들 사이로 연장되어 공통 소오스 도전 라인(190)의 상면과 접촉될 수도 있다.
수평 반도체 패턴(125)은 게이트 구조체(170) 하부 또는 한쌍의 게이트 구조체(170) 하부에 배치되며, 기판(100)의 상면과 이격될 수 있다. 일 실시예에 따르면, 수평 반도체 패턴(125)은 게이트 전극들(171~178)과 실질적으로 평행한 라인 형태의 도전 패턴일 수 있다. 다른 실시예에 따르면, 도 4에 도시된 것처럼, 라인 형태의 수평 반도체 패턴(125)을 복수의 수직 반도체 패턴(145)들이 관통할 수 있다. 이러한 경우, 수평 반도체 패턴(125)에는 복수의 관통 영역들이 정의될 수 있다.
일 실시예에 따르면, 도 2에 도시된 것처럼, 수평 반도체 패턴(125) 상에는 수직 반도체 패턴(145) 공유하는 한 쌍의 게이트 구조체들(170)이 배치될 수 있다. 다른 실시예에 따르면, 도 13에 도시된 것처럼, 수평 반도체 패턴(125) 상에는 복수의 수직 반도체 패턴들(145)이 관통하는 하나의 라인형 게이트 구조체(170)가 배치될 수도 있다.
이러한 수평 반도체 패턴(125)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 수평 반도체 패턴(125)은 단결정 반도체, 비정질 반도체 및 다결정 반도체 중 적어도 어느 하나를 포함할 수 있다. 또한, 수평 반도체 패턴(125)은 열처리를 통해 비정질실리콘 또는 폴리실리콘을 상전이시켜 형성된 단결정 반도체일 수 있으며, 또는, 기판(100)을 시드(seed)로 이용하는 에피택시얼 성장 공정을 통해 형성된 단결정 반도체일 수도 있다.
또한, 수평 반도체 패턴(125)은 불순물이 도핑된 반도체일 수 있으며, 또는, 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 수평 반도체 패턴(125)이 불순물이 도핑된 반도체 물질로 형성될 경우, 수평 반도체 패턴(125)의 전체 또는 수직 반도체 패턴(145)과 접하는 수평 반도체 패턴(125)의 상부 부분에서 수직 반도체 패턴(145)과 동일한 도전형을 가질 수 있다.
한편, 수평 반도체 패턴(125)의 두께는 도 9를 참조하여 후술할 것처럼, 거기에 형성되는 반전층의 두께보다 작거나 동일할 수 있다. 또한, 수평 반도체 패턴(125)의 두께는 반전층의 두께보다 클 수도 있다.
수직 반도체 패턴(145)은 수평 반도체 패턴(125) 상에 2차원적으로 배열될 수 있으며, 수평 반도체 패턴(125)에 대해 수직할 수 있다. 수직 반도체 패턴(145)은 기판(100)에 대해 수직한 기둥 모양, 중공의 실린더 모양(hollow cylindrical shape), 컵(cup) 모양, 또는 U자 모양일 수 있으며, 중공의 실린더 모양을 갖는 수직 반도체 패턴(145)의 내부에는 매립 절연 패턴이 채워질 수 있다. 또한, 수직 반도체 패턴(145)의 두께는 수평 반도체 패턴(125)의 두께와 동일하거나 얇을 수 있다. 또한, 수직 반도체 패턴(145)은 비트 라인과 연결되는 영역에서, 수직 반도체 패턴(145)의 도전형과 다른 도전형을 갖는 불순물 영역(D)을 더 포함할 수 있다.
또한, 수직 반도체 패턴(145)은 수평 반도체 패턴(125)의 상면과 직접 접촉되거나, 수평 반도체 패턴(125)에 삽입된 구조를 가질 수 있다. 구체적으로, 수직 반도체 패턴(145)은, 도 4에 도시된 것처럼, 수평 반도체 패턴(125)을 관통하여 지지 패턴(118) 상에 형성될 수 있다. 즉, 수직 반도체 패턴(145)은 수평 반도체 패턴(125)의 측벽과 직접 접촉될 수 있다. 다른 실시예에 따르면, 도 5에 도시된 것처럼, 수직 반도체 패턴(145)은 공통 소오스 도전 라인(190)의 측벽 일부분과도 직접 접촉될 수 있다. 또한, 도 6에 도시된 것처럼, 수직 반도체 패턴(145)은 수평 반도체 패턴(125)을 관통하여 기판(100)과 직접 접촉될 수도 있다. 이러한 경우, 수직 반도체 패턴(145)의 양측벽이 공통 소오스 도전 라인(190)과 직접 접촉될 수 있다. 그리고, 수직 반도체 패턴(145)이 공통 소오스 도전 라인(190)과 직접 접촉되는 경우, 수평 반도체 패턴(128)은 절연 물질로 형성될 수도 있으며, 수평 반도체 패턴(125)의 두께가 게이트 전극들(171~178) 사이의 절연막(131~139)의 두께와 같거나 작을 수 있다. 도 5 및 도 6에 도시된 바와 같이, 공통 소오스 도전 라인(190)과 수평 반도체 패턴(125)이 직접 접촉되는 경우, 공통 소오스 도전 라인(190)과 수평 반도체 패턴(125) 사이에는 쇼트키-배리어 접합(Schottky-barrier junction)이 형성될 수도 있다.
이러한 수직 반도체 패턴(145)은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있다. 수직 반도체 패턴(145)은 비정질 반도체, 단결정 반도체 및 다결정 반도체 중 적어도 어느 하나를 포함할 수 있다. 또한, 수직 반도체 패턴(145)은 열처리을 통해 비정질실리콘 또는 폴리실리콘을 상전이시켜 형성된 단결정 반도체일 수 있으며, 또는, 수평 반도체 패턴(125)을 시드(seed)로 이용하는 에피택시얼 성장 공정을 통해 형성된 반도체일 수도 있다. 또한, 수직 반도체 패턴(145)은 수평 반도체 패턴(125)과 동일한 도전형의 불순물이 도핑된 반도체일 수 있으며, 또는, 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다.
또한, 수직 반도체 패턴(145)은 수평 반도체 패턴(125)과 접하는 계면에서 불연속적인 경계면을 가질 수 있다. 또는, 수직 반도체 패턴(145)은 불연속적이 경계면 없이 수평 반도체 패턴(125)으로부터 수직하게 연장될 수도 있다.
공통 소오스 도전 라인(190)은 수평 반도체 패턴(125)과 기판(100) 사이에 배치된 도전 패턴일 수 있다. 공통 소오스 도전 라인(190)은 수평 반도체 패턴(125) 하부면의 일부분과 직접 접촉된다. 공통 소오스 도전 라인(190)은 금속(예를 들어, 텅스텐, 티타늄, 탄탈늄, 알루미늄 등), 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈늄 등), 금속 실리사이드(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 니켈 실리사이드 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 예를 들어, 도 9 내지 도 12에 도시된 것처럼, 공통 소오스 도전 라인(190)은 비저항이 낮은 금속막(예를 들면, 텅스텐; 190b)으로 형성될 수 있으며, 수평 반도체 패턴(125)과 금속막(190b) 사이에 배리어 금속막(barrier metal layer; 예를 들면, 도전성 금속 질화물; 190a) 또는 실리사이드막(미도시)이 더 형성될 수 있다. 공통 소오스 도전 라인(190)은 비저항이 낮은 금속성 물질로 형성되므로, 3차원 반도체 메모리 장치의 동작시 동작 속도를 향상시킬 수 있다.
일 실시예에 따르면, 공통 소오스 도전 라인(190)들은 도 3에 도시된 바와 같이, 수직 반도체 패턴(145) 양측의 하부에 이격되어 배치될 수 있으며, 공통 소오스 도전 라인(190)들 사이에는 절연성 물질로 이루어진 지지 패턴(118)이 형성될 수 있다. 지지 패턴(118)은 게이트 구조체(170)의 절연막들(131~139)에 대해 식각 선택비를 갖는 절연물질로 형성된다. 지지 패턴(118)은 산화물, 질화물, 탄화물 및 산화질화물 중에서 선택된 적어도 하나를 포함할 수 있다. 공통 소오스 도전 라인(190)들과 지지 패턴(118)의 수평적 폭은, 후술할 것처럼, 공통 소오스 도전 라인(190)을 형성하기 위한 대체(replacement) 공정에 따라, 달라질 수 있다. 또한, 지지 패턴(118)의 두께는 공통 소오스 도전 라인(190)의 두께와 동일할 수 있다. 한편, 다른 실시예에 따르면, 도 5에 도시된 것처럼, 지지 패턴(118)의 두께는 공통 소오스 도전 라인(190)의 두께보다 얇을 수 있다. 또한, 또 다른 실시예에 따르면, 도 6에 도시된 바와 같이, 수직 반도체 패턴(145)이 기판(100)과 접속되는 경우, 지지 패턴(118)은 생략될 수도 있다.
또한, 도 7에 도시된 실시예에 따르면, 공통 소오스 도전 라인(190)은 인접한 게이트 구조체들(170) 하부에 공통으로 배치될 수 있다. 즉, 인접한 수평 반도체 패턴들(125) 사이에 각각 배치될 수 있다. 이러한 경우, 공통 소오스 도전 라인(190) 상에, 게이트 구조체(170)들 사이의 게이트 분리 절연 패턴(191)이 형성될 수 있다. 또한, 도 8에 도시된 실시예에 따르면, 공통 소오스 도전 라인(190)은 게이트 구조체(170)의 하부에서 게이트 구조체(170)들 사이로 연장될 수 있다. 이러한 경우, 공통 소오스 도전 라인(190)의 상면(top surface)이 상승되므로, 공통 소오스 도전 라인(190)과 전기적으로 연결되는 배선을 형성하는 공정이 용이할 수 있다. 또한, 공통 소오스 도전 라인(190)은 게이트 구조체(170)들 사이에서 차폐막으로 기능할 수 있기 때문에, 수평적으로 인접하는 도전 패턴들(230) 사이의 용량성 결합(capacitive coupling)을 감소시킬 수 있다. 따라서, 3차원 반도체 메모리 장치의 프로그램 및 읽기 동작에서의 교란(disturbance) 문제를 줄일 수 있다.
또한, 도 2 내지 도 8에 도시된 실시예들에 따르면, 수직 반도체 패턴(145)과 게이트 전극들(171~178) 사이에는 정보 저장막(162; data storage layer)이 개재될 수 있다. 일 실시예에 따르면, 정보 저장막(162)은 전하저장막일 수 있다. 예를 들면, 전하 저장막은 전하 트랩 절연막, 플로팅 게이트 전극 또는 도전성 나노 도트들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다. 정보 저장막(162)이 전하 저장막인 경우, 정보 저장막(162)에 저장되는 정보는 수직 반도체막 패턴과 게이트 도전 패턴들 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 한편, 스트링 선택 라인 및 접지 선택 라인으로 이용되는 게이트 전극과 접하는 정보 저장막(162)은, 게이트 절연막으로 이용될 수 있다. 접지 및 스트링 선택 트랜지스터들(GST, SST) 중의 적어도 하나의 게이트 절연막은 메모리 셀 트랜지스터(MCT)의 정보저장막과 동일한 물질로 형성될 수 있지만, 통상적인 모오스펫(MOSFET)을 위한 게이트 절연막(예를 들면, 실리콘 산화막)일 수도 있다. 한편, 정보 저장막(162)은 다른 동작 원리에 기초하여 정보를 저장하는 것이 가능한 박막(예를 들면, 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막)일 수도 있다.
일 실시예에 따르면, 정보 저장막(162)은 전하를 저장하는 트랩들을 갖는 전하 트랩 절연막일 수 있으며, 정보 저장막(162)은 도 9 및 도 10에 도시된 바와 같이, 수직 반도체 패턴(145)과 게이트 전극(171, 172) 사이에서 게이트 전극(171, 172)의 상부면 및 하부면으로 연장될 수 있다. 또한, 정보 저장막(162)은, 수직 반도체 패턴(145)과 이격된 절연막(131, 132)의 측벽을 덮을 수도 있다. 또한, 정보 저장막(162)은 최하층의 게이트 전극(171)의 하부면과 수평 반도체 패턴(125) 사이에 개재되어, 접지 선택 트랜지스터(도 1의 GST)의 게이트 절연막으로 이용될 수 있다.
또한, 다른 실시예에 따르면, 도 11에 도시된 것처럼, 정보 저장막(162)은 수직적으로 인접한 절연막들(131, 132) 사이에 국소적으로 형성되어, 수직적으로 인접하는 다른 정보 저장막(162)과 분리될 수 있다. 이와 같이 정보 저장막(162)들이 수직적으로 서로 분리된 경우 정보 저장막(162)에 트랩된 전하들이 인접한 다른 전하 트랩 절연막으로 이동(spreading)하는 것을 방지할 수 있다. 정보 저장막(162)이 수직적으로 인접한 절연막들(131, 132) 사이에 국소적으로 형성되는 경우에도, 최하층의 정보 저장막(162)은 최하층 게이트 전극(171)의 하부면과 수평 반도체 패턴(125) 사이에 개재될 수 있다.
또한, 정보 저장막(162)은 도 11에 도시된 것처럼, 차례로 적층되는 블록킹 절연막(162a), 전하 트랩막(162b) 및 터널 절연막(162c)을 포함할 수 있다. 이 때, 블록킹 절연막(162a)은 게이트 전극(171, 172)과 접촉되며, 터널 절연막(162c)은 수직 반도체 패턴(145)과 접촉될 수 있다. 터널 절연막(162c)은 산화물, 질화물 또는 산화질화물 등에서 선택된 적어도 하나를 포함할 수 있다. 블로킹 절연막(162a)은 산화물, 및 터널 절연막(162c) 보다 높은 유전상수를 갖는 고유전물(예를 들어, 하프늄 산화물, 알루미늄 산화물등과 같은 금속질화물 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 또한, 전하 트랩막(162b)은 질화물, 산화물, 나노 도트들을 포함하는 유전물, 및 금속질화물등에서 선택된 적어도 하나를 포함할 수 있다.
또한, 차례로 적층되는 블록킹 절연막(162a), 전하 트랩막(162b) 및 터널 절연막(162c)을 포함하는 정보 저장막(162)에서, 터널 절연막(162c)은 도 12에 도시된 것처럼, 게이트 전극(171, 172)의 일측에서 수직 반도체 패턴(145)과 절연막(131, 132) 사이로 연장될 수 있다. 그리고, 블록킹 절연막(162a)과 전하 트랩막(162b)은 게이트 전극(171, 172)의 상부면 및 하부면으로 연장될 수 있다. 또한, 도면에는 도시하지 않았으나, 터널 절연막(162c)과 전하 트랩막(162b)이 게이트 전극(171, 172)의 일측에서 수직 반도체 패턴(145)과 절연막(131, 132) 사이로 연장되고, 블록킹 절연막(162a)이 게이트 전극(171, 172)의 상부면 및 하부면으로 연장될 수 있다.
이와 같은 실시예들에 따른 3차원 반도체 메모리 장치에서, 하나의 수직 반도체 패턴(145)에 도 1을 참조하여 설명된 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)가 형성될 수 있다. 하나의 메모리 셀 트랜지스터(MCT)는 게이트 전극(173, 174, 175 또는 176), 게이트 전극(173, 174, 175 또는 176)과 인접한 수직 반도체 패턴(145)의 일부분 및 이들 사이의 정보 저장막(162)을 포함할 수 있다. 그리고, 게이트 전극들(171~178)에 인접한 수직 반도체 패턴(145)의 적어도 일부는 스트링, 메모리 셀 및 접지 트랜지스터들(SST, MCT, GST)의 채널 영역들로 이용된다.
3차원 반도체 메모리 장치가 동작할 때, 게이트 전극들(171~178)에 인접한 수직 반도체 패턴(145)에는 반전층(inversion layer)이 생성될 수 있다. 반전층은, 소정 전압이 인가되는 게이트 전극들(171~178)로부터의 프린징 전계(fringing field)에 의해, 게이트 전극들(171~178) 사이의 절연막들(131~139)과 인접한 부분으로 연장될 수 있다. 그리고, 절연막들(131~139)과 인접한 반전층은 트랜지스터들의 소오스/드레인 영역으로 이용될 수 있다. 이러한 경우, 소정 전압이 인가된 게이트 전극들(171~178)로부터 프린징 전계(fringing field)에 의해 형성되는 반전층들을 공유함으로써, 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터(SST)가 전기적으로 연결될 수 있다. 이와 같이 프린징 전계에 의하여 반전층이 공유될 수 있도록, 게이트 전극들(171~178) 사이의 절연막(131~139)의 두께가 조절될 수 있다. 여기서, 수직 반도체 패턴(145)에 생성되는 반전층의 수평적 두께는, 수직 반도체 패턴(145)의 두께와 동일하거나 얇을 수 있다. 반전층의 수평적 두께와 수직 반도체 패턴(145)의 두께가 동일한 경우, 3차원 반도체 메모리 장치의 동작시 수직 반도체 패턴(145)은 완전 공핍될 수 있다.
한편, 최하층 게이트 전극(171)에 소정 전압이 인가될 때 형성되는 반전층은, 최하층 게이트 전극(171)에 인접한 수직 반도체 패턴(145)뿐만 아니라 수평 반도체 패턴(125)에서도 생성될 수 있다. 즉, 소정 전압이 인가된 최하층 게이트 전극(171)에 의해 형성되는 반전층은, 수직 반도체 패턴(145)에 형성되는 수직 영역과 수평 반도체 패턴(125)에 형성되는 수평 영역을 포함할 수 있다. 그리고, 반전층의 수직 영역과 수평 영역은 컨포말하게 연결될 수 있다. 여기서, 반전층의 수평 영역은 접지 선택 트랜지스터(도 1의 GST)의 소오스 영역으로 이용될 수 있으며, 반전층의 수직 영역은 접지 선택 트랜지스터(도 1의 GST)의 채널 영역으로 이용될 수 있다.
그리고, 일 실시예에 따르면, 수평 반도체 패턴(125)에 생성된 반전층의 수평 영역 두께는, 수평 반도체 패턴(125)의 두께와 실질적으로 동일할 수 있다. 이러한 경우, 수평 반도체 패턴(125)에서 공통 소오스 도전 라인(190)과 최하층 게이트 전극(171) 사이의 일부분이 완전 공핍될 수 있다. 즉, 3차원 반도체 메모리 장치의 동작시, 수평 반도체 패턴(125)에 형성되는 반전층에 의해 접지 선택 트랜지스터(도 1의 GST)와 공통 소오스 도전 라인(190(즉, 도 1의 CSL))이 전기적으로 연결될 수 있다. 이에 따라, 3차원 반도체 메모리 장치의 동작시, 수직 및 수평 반도체 패턴들(125, 145)에 형성된 반전층을 통해 공통 소오스 라인(도 1의 CSL)에서 비트 라인(BL0, BL1, 또는 BL2)으로 전하들이 이동할 수 있다.
다른 실시예에 따르면, 도 10에 도시된 바와 같이, 수평 반도체 패턴(125)의 두께가, 최하층의 게이트 전극(171)에 의해 수평 반도체 패턴(125)에 생성되는 반전층의 두께보다 클 수 있다. 이러한 경우, 접지 선택 트랜지스터(도 1의 GST)와 공통 소오스 라인(도 1의 CSL)의 전기적 연결을 위해, 공통 소오스 도전 라인(190)과 인접한 수평 반도체 패턴(125)의 하부 영역에 수직 반도체 패턴(145)의 도전형과 반대되는 불순물이 도핑될 수 있다. 즉, 수평 반도체 패턴(125) 하부 부분에는 제 1 불순물 영역(125a)이 형성될 수 있으며, 수평 반도체 패턴(125) 상부 부분에는 수직 반도체 패턴(145)과 동일한 도전형의 제 2 불순물 영역(125b)이 형성될 수 있다. 이러한 경우, 소정 전압이 인가된 최하층의 게이트 전극(171)에 의해 수평 반도체 패턴(125)의 상부 부분(125b)에 반전층이 생성될 수 있으며, 반전층은 제 1 불순물 영역(125a)과 전기적으로 연결될 수 있다.
한편, 도 5 및 도 6에 도시된 실시예 따르면, 수직 반도체 패턴(145)은 수평 반도체 패턴(125)을 관통하여 공통 소오스 도전 라인(190)과 직접 접촉된다. 이러한 경우, 3차원 반도체 메모리 장치가 동작할 때, 소정 전압이 인가된 최하층 게이트 전극(171)에 의해 수직 반도체 패턴(145)에 형성된 반전층이, 공통 소오스 도전 라인(190) 측벽과 인접한 부분으로 연장될 수 있다. 이에 따라, 수평 반도체 패턴(125)에 형성된 반전층과, 수직 반도체 패턴(145)의 하부에 형성된 반전층이 접지 선택 트랜지스터(도 1의 GST)의 소오스 영역으로 이용될 수 있다. 이와 같이, 수직 반도체 패턴(145)이 공통 소오스 도전 라인(190)과 직접 접촉하는 경우, 공통 소오스 도전 라인(190)과 최하층 게이트 전극 사이에 수평 반도체 패턴(125) 대신 절연막이 개재될 수도 있다.
도 13은 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다. 도 14는 도 13에 도시된 3차원 반도체 메모리 장치의 단면도이다.
도 13 및 도 14를 참조하면, 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치는 일 실시예에서 설명한 것과 유사하게, 기판(100) 상에 게이트 전극들(171~178)이 적층된 게이트 구조체(170)와, 게이트 구조체(170)와 기판(100) 사이의 수평 반도체 패턴(125), 수평 반도체 패턴(125)과 기판(100) 사이의 공통 소오스 도전 라인(190)들과, 게이트 전극들(171~178)의 일 측벽들을 가로지르며 수평 반도체 패턴(125)에 접속되는 수직 반도체 패턴(145)들과, 게이트 구조체(170) 상에서 게이트 전극들(171~178)을 가로질러 수직 반도체 패턴(145)과 접속되는 비트 라인들(195)을 포함한다. 이 실시예에 따르면, 아래의 차이점을 제외하고 상술한 실시예들과 실질적으로 동일한 구조를 가질 수 있다.
이 실시예에 따르면, 게이트 구조체(170)는 라인 형태를 갖되, 복수의 수직 반도체 패턴들(145)이 하나의 게이트 구조체(170)를 관통한다. 또한, 수직 반도체 패턴(145)은 수평 반도체 패턴(125)을 관통할 수 있으며, 이러한 경우 수평 반도체 패턴(125)과 그 상부의 게이트 전극들(171~178)은 실질적으로 동일한 형태를 가질 수 있다.
또한, 이 실시예에 따르면, 정보 저장막(142)이 복수의 게이트 전극들(171~178)과 절연막들(131~139)의 일측벽들을 가로지를 수 있으며, 수직 반도체 패턴(145)의 둘레에 형성될 수 있다. 또한, 최하층의 게이트 전극(171)과 수평 반도체 패턴(125) 사이에 버퍼 유전막(131)이 개재될 수 있다. 버퍼 유전막(131)은 열산화 공정을 통해 형성되는 실리콘 산화막일 수 있다.
도 15는 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 사시도이다. 도 16은 도 15에 도시된 3차원 반도체 메모리 장치를 설명하기 위한 회로도이다.
도 15 및 도 16을 참조하면, 이 실시예에 따른 3차원 반도체 메모리 장치는 수평 반도체 패턴(125) 상에 복수 개의 수직 반도체 패턴들(145)이 2차원적으로 배열된다. 그리고, 게이트 구조체(170) 상에는 게이트 전극들(171~178)을 가로지르면서, 복수 개의 수직 반도체 패턴들(145)과 접속되는 비트 라인들(195)이 배치된다. 또한, 수직 반도체 패턴(145) 상부에는 비트 라인(195)들과의 전기적 접속을 위해 수직 반도체 패턴(145)의 도전형과 다른 도전형을 갖는 불순물 영역(D)이 형성될 수 있다. 이에 따라, 수직 반도체 패턴(145)과 비트 라인(195) 사이에 피엔 정션(PN junction, 즉, 다이오드)이 형성될 수 있다. 그리고, 도 10을 참조하여 설명한 것처럼, 수평 반도체 패턴(125)의 상부 부분이 수직 반도체 패턴(145)과 동일한 도전형을 갖고, 수평 반도체 패턴(125)의 하부 부분이 수직 반도체 패턴(145)과 반대의 도전형을 가질 수 있다. 이러한 경우, 수평 반도체 패턴(125)에 피엔 정션이 형성될 수 있다. 또한, 수평 반도체 패턴(125)에 피엔 정션을 형성하지 않고, 수평 반도체 패턴(125) 내의 반전층 생성 유무에 의해 수직 반도체 패턴과 공통 소오스 도전 라인 사이의 전기적 연결이 제어될 수 있다.
한편, 수평 반도체 패턴(145) 상에 배치된 수직 반도체 패턴들(145) 중 적어도 어느 하나에는, 수평 및 수직 반도체 패턴들(125, 145)에 직접 전압을 인가하기 위한 배선(197)이 연결될 수 있다. 배선(197)과 수직 반도체 패턴(145)이 연결되는 영역에서 드레인 영역이 형성되지 않고, 배선(197)과 수직 반도체 패턴(145)이 직접 연결될 수 있다. 그리고, 수평 및 수직 반도체 패턴들(125, 145)은 동일한 도전형을 가지므로, 반도체 메모리 장치의 동작시 배선(197)을 통해 인가되는 전압에 의해 수직 및 수평 반도체 패턴들(125, 145)의 전위가 직접 제어될 수 있다. 따라서, 본 발명의 실시예들에 따른 3차원 반도체 메모리 장치의 소거 동작시, 선택된 게이트 전극(173, 174, 175, 또는 176)에 접지 전압을 인가하고, 수직 반도체 패턴(145)에 양의 전압인 소거 전압을 인가하는 것이 가능할 수 있다. 그러므로, 파울러-노던하임 터널링 현상에 의하여 정보 저장막에 저장된 데이터를 소거하는 것이 가능할 수 있다.
이하, 도 17a 내지 도 26a와, 도 17b 내지 도 26b를 참조하여, 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법에 대해 설명한다.
도 17a 내지 도 26a는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법 나타내는 사시도들이다. 도 17b 내지 도 26b는 본 발명의 일 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법 나타내는 단면도들이다.
도 17a 및 도 17b를 참조하면, 기판(100) 상에 하부 희생막(110) 및 수평 반도체막(120)을 순서대로 적층한다.
기판(100)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼, 실리콘막, 게르마늄막, 실리콘 게르마늄막), 절연성 물질(예를 들면, 절연막(산화물, 질화물 등), 유리) 및 절연성 물질에 의해 덮인 반도체 중의 하나일 수 있다.
하부 희생막(110)은 기판(100), 수평 반도체막(120) 및 후속해서 하부 희생막(110) 상에 형성될 절연막들(131~139)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 하부 희생막(110)은 화학기상증착 또는 원자층 증착 기술과 같은 증착 기술을 이용하여 형성될 수 있다. 그리고, 하부 희생막(110)의 두께에 따라 공통 소오스 도전 라인(190)의 두께가 결정될 수 있다. 하부 희생막(110)은 예를 들어, 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되되, 절연막들(131~139)과 다른 물질일 수 있다.
수평 반도체막(120)은 반도체 특성을 갖는 물질로 형성될 수 있다. 예를 들어, 수평 반도체막(120)은 실리콘(Si), 게르마늄(Ge) 및 이들의 혼합물들 중에서 선택될 수 있다. 또한, 수평 반도체막(120)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
수평 반도체막(120)은 화학기상증착 또는 원자층 증착 기술과 같은 증착 기술을 이용하여 반도체 물질을 증착함으로써, 하부 희생막(110) 상에 형성될 수 있다. 일 실시예에 따르면, 수평 반도체막(120)은 비정질실리콘 또는 다결정실리콘을 증착한 후에 레이저 어닐링과 같은 열처리 공정을 통해 비정질실리콘 또는 다결정실리콘을 상전이시킴으로써 단결정 실리콘으로 형성될 수도 있다. 또한, 다른 실시예에 따르면, 수평 반도체막(120)은 기판(100)을 시드(seed)로 이용하는 에피택시얼 성장 공정을 통해 형성된 단결정 반도체일 수도 있다. 또한, 수평 반도체막(120)을 형성하는 동안 수평 반도체막(120)에는 제 1 및/또는 제 2 도전형의 불순물이 도핑될 수 있다.
일 실시예에 따르면, 수평 반도체막(120)의 두께는, 상술한 것처럼, 소정 전압이 인가되는 최하부 게이트 전극(도 2의 171)으로부터 프린징 전계에 의해 형성되는 반전층의 두께와 실질적으로 동일하거나 얇을 수 있다. 다른 실시예에 따르면, 수평 반도체막(120)의 두께는, 소정 전압이 인가되는 최하부 게이트 전극(도 2의 171)으로부터 프린징 전계에 의해 수평 반도체막(120)에 형성되는 반전층의 두께보다 클 수 있다. 이러한 경우, 수평 반도체막(120)은 반도체 물질을 증착할 때, 하부에 제 1 도전형의 불순물이 도핑될 수 있으며 상부 제 2 도전형의 불순물이 도핑될 수 있다. 수평 반도체막(120)에 서로 다른 도전형의 불순물을 도핑하는 것은 수평 반도체막(120)을 증착하는 동안 인-시츄(in-situ)로 진행될 수 있다. 또는, 제 1 도전형의 불순물이 도핑된 수평 반도체막(120)을 형성한 후, 수평 반도체막(120)의 상부에 제 2 도전형의 불순물을 도핑할 수 있다. 즉, 수평 반도체막(120)은, 도 10을 참조하여 설명한 것처럼, 하부 희생막(110)과 인접한 제 1 도전 영역(125a)과, 제 1 도전 영역(125a) 상의 제 2 도전 영역(125b)을 포함할 수 있다.
이어서, 수평 반도체막(120) 상에 상부 희생막들(SC1~SC8) 및 절연막들(131~139)을 번갈아 적층된 박막 구조체(ST)를 형성한다.
절연막들(131~139) 및 상부 희생막들(SC1~SC8)은, 도시된 것처럼, 교대로 그리고 반복적으로 적층될 수 있다. 절연막들(131~139) 및 상부 희생막들(SC1~SC8)은 식각 선택성을 가질 수 있도록 선택된 물질들로 형성될 수 있다. 예를 들어, 절연막들(131~139)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중의 적어도 하나일 수 있으며, 상부 희생막들(SC1~SC8)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막 중에서 선택되는 절연막과 다른 물질일 수 있다. 또한, 일 실시예에 따르면, 상부 희생막들(SC1~SC8)은 하부 희생막(110)과 동일한 물질로 형성될 수 있다.
일 실시예에 따르면, 상부 희생막들(SC1~SC8)은 서로 동일한 두께로 형성될 수 있다. 이와 달리, 다른 실시예에 따르면, 상부 희생막들(SC1~SC8) 중 최하층의 상부 희생막(SC1)과 최상층의 상부 희생막(SC8)은 그것들 사이에 위치한 상부 희생막들(SC2~SC7)에 비해 두껍게 형성될 수 있다. 이 경우에, 최하층 및 최상층의 상부 희생막들(SC1, SC8) 사이의 상부 희생막들(SC2~SC7)은 서로 동일한 두께로 형성될 수 있다.
또한, 절연막들(131~139) 중에서 소정 층에 형성되는 절연막들(132, 136)은, 도면에 도시된 것처럼, 다른 절연막들(131, 133~135, 138)보다 두껍게 형성될 수 있다. 또한, 다른 실시예에 따르면, 절연막들(131~139) 중에서 최상부의 절연막(139)은 그 아래의 절연막들(131~138)에 비하여 두껍게 형성될 수 있다. 그리고, 최상부의 절연막(139) 아래의 절연막들(131~139)은 서로 동일한 두께로 형성될 수 있다.
다음으로, 박막 구조체(ST)를 패터닝하여 수평 반도체막(120)을 노출시키는 개구부(140)들을 형성한다.
구체적으로, 개구부(140)들을 형성하는 단계는, 박막 구조체(ST) 상에 개구부(140)들의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계와, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(ST)를 이방성 식각하는 단계를 포함할 수 있다.
개구부(140)들은 상부 희생막들(SC1~SC8) 및 절연막들(131~139)의 측벽들을 노출시키도록 형성될 수 있다. 수평적 모양에 있어서, 개구부(140)들은 라인 형태 또는 직사각형으로 형성될 수 있으며, 2차원적으로 그리고 규칙적으로 형성될 수 있다. 다른 실시예에 따르면, 개구부(140)들 각각은 원통형 또는 직육면체의 홀 형태로 형성될 수 있다. 개구부(140)는 이방성 식각 공정에 의해 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다.
일 실시예에 따르면, 개구부들(140)은 수평 반도체막(120)의 상부면을 노출시키도록 형성될 수 있다. 또한, 개구부(140)들을 형성하는 동안 오버 식각(over etch)에 의해 개구부(140)에 노출되는 수평 반도체막(120)의 상부면이 소정 깊이 리세스될 수 있다. 다른 실시예에 따르면, 개구부(140)들은 수평 반도체막(120)을 관통하여 하부 희생막(110)의 상면을 노출시킬 수도 있다. 이러한 경우에도, 개구부(140)를 형성하는 이방성 식각 공정에 의해 개구부(140)에 노출되는 하부 희생막(110)의 상부면이 소정 깊이 리세스될 수 있다. 또한, 또 다른 실시예에 따르면, 개구부(140)들은 박막 구조체(ST), 수평 반도체막(120) 및 하부 희생막(110)을 관통하여 기판(100)의 상부면을 노출시킬 수도 있다.
도 18a 및 도 18b를 참조하면, 개구부(140)들 내에 수직 반도체 패턴들(145)을 형성한다.
수직 반도체 패턴(145)은 화학기상증착 기술 또는 원자층 증착 기술을 사용하여 개구부(140)들 내에 형성될 수 있다. 이에 따라, 수직 반도체 패턴(145)은 개구부(140) 내에 컨포말하게 형성되어 수평 반도체막(120)과 직접 접촉될 수 있으며, 수평 반도체막(120)에 대해 실질적으로 수직할 수 있다. 이 때, 수직 반도체 패턴(145)은 개구부(140)의 폭의 절반 이하의 두께로 증착될 수 있다. 이러한 경우, 수직 반도체 패턴(145)은 개구부(140)의 일부를 채우고 개구부(140)의 중심 부분에 빈 영역을 정의할 수 있다. 또한, 반도체막의 두께(즉, 쉘의 두께)는 거기에 생성될 공핍 영역의 폭보다 얇거나 다결정 실리콘을 구성하는 실리콘 그레인들의 평균 길이보다 작을 수 있다.
즉, 수직 반도체 패턴(145)은 중공의 실린더 형태(hollow cylindrical type), 컵(cup) 모양, 또는 U자 모양으로 형성될 수 있다. 그리고, 수직 반도체 패턴(145)에 의해 정의되는 빈 영역 내에는 매립 절연 패턴(147)이 채워질 수 있다. 매립 절연 패턴(147)은 갭필 특성이 우수한 절연물질로 형성될 수 있다. 예를 들어, 매립 절연 패턴(147)은 고밀도 플라즈마 산화막, SOG막(Spin On Glass layer) 및/또는 CVD 산화막등으로 형성될 수 있다. 한편, 다른 실시예에 다르면, 수직 반도체 패턴(145)은 증착 공정에 의해 개구부(140) 내에 완전히 채워질 수도 있다. 이러한 경우, 수직 반도체 패턴(145)을 증착한 후에 수직 반도체 패턴(145)에 대한 평탄화 공정이 수행될 수 있다.
이러한 수직 반도체 패턴(145)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 수직 반도체 패턴(145)과 접하는 수평 반도체막(120)과 동일한 도전형을 갖도록 형성될 수 있다. 또한, 수평 반도체막(120)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 그리고, 증착 기술을 이용하여 수직 반도체 패턴(145)을 형성하는 경우, 수직 반도체 패턴(145)과 수평 반도체막(120) 사이에는 불연속적인 경계면이 형성될 수 있다. 또한, 일 실시예에 따르면, 수직 반도체 패턴(145)은 비정질실리콘 또는 다결정실리콘을 증착한 후에 레이저 어닐링과 같은 열처리 공정을 통해 비정질실리콘 또는 다결정실리콘을 상전이시킴으로써 단결정 실리콘으로 형성될 수도 있다. 이와 달리, 다른 실시예에 따르면, 개구부(140)들에 의해 노출된 수평 반도체막(120)을 씨드층(seed layer)으로 이용하는 에피택시얼 공정을 수행하여, 개구부(140)들 내에 수직 반도체 패턴(145)을 형성할 수도 있다.
한편, 일 실시예에 따르면, 수직 반도체 패턴(145)을 형성하는 것은, 라인 형태의 개구부(140)들을 차례로 채우는 수직 반도체막 및 매립 절연막들을 형성한 후, 수직 반도체막을 패터닝하는 단계를 포함할 수 있다. 즉, 수직 반도체막을 패터닝하여, 라인 형태의 개구부(140) 내에 서로 분리된 복수의 수직 반도체 패턴(145)을 형성한 후, 수직 반도체 패턴(145)들 사이의 공간을 채우는 매립 절연 패턴들(149)을 더 형성할 수 있다.
도 19a 및 도 19b를 참조하면, 인접하는 수직 반도체 패턴(145)들 사이에 수평 반도체(120)을 노출시키는 상부 트렌치들(150)을 형성한다.
구체적으로, 상부 트렌치들(150)을 형성하는 단계는, 박막 구조체(ST) 상에 상부 트렌치들(150)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계와, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체(ST)를 이방성 식각하는 단계를 포함할 수 있다.
상부 트렌치(150)는 수직 반도체 패턴(145)들로부터 이격되어, 상부 희생막들(SC1~SC8) 및 절연막들(131~139)의 측벽들을 노출시키도록 형성될 수 있다. 수평적 모양에 있어서, 상부 트렌치(150)는 라인 형태 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 상부 트렌치(150)는 수평 반도체막(120)의 상부면을 노출시키도록 형성될 수 있다. 이에 따라, 박막 구조체(ST)가 서로 평한한 라인 형태를 가질 수 있다. 그리고, 하나의 라인 형태의 박막 구조체(ST)에는 복수의 수직 반도체 패턴(145)들이 관통할 수 있다.
상부 트렌치(150)는 이방성 식각 공정에 의해 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다. 또한, 상부 트렌치들(150)을 형성하는 동안 오버 식각(over etch)에 의해 상부 트렌치(150)에 노출되는 수평 반도체막(120)의 상부면이 소정 깊이 리세스될 수 있다.
도 20a 및 도 20b를 참조하면, 상부 트렌치들(150)에 노출된 상부 희생막들(SC1~SC8)을 제거하여, 절연막들(131~139) 사이에 리세스 영역들(155)을 형성한다.
리세스 영역들(155)은 상부 트렌치(150)로부터 절연막들(131~139) 사이로 수평적으로 연장될 수 있으며, 수직 반도체 패턴(145)의 측벽 일부분들을 노출시킬 수 있다. 리세스 영역들(155)을 형성하는 단계는, 절연막들(131~139)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 상부 희생막들(SC1~SC8)을 등방적으로 식각하는 단계를 포함할 수 있다. 여기서, 상부 희생막들(SC1~SC8)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 상부 희생막들(SC1~SC8)이 실리콘 질화막이고, 절연막들(131~139)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 수행될 수 있다.
도 21a 및 도 20b를 참조하면, 리세스 영역들(155) 내에 정보 저장막(160)을 형성한다.
정보저장막(160)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 그리고, 정보 저장막(160)은 리세스 영역들(155) 두께의 절반보다 얇은 두께로 형성될 수 있다. 이에 따라, 정보저장막은 리세스 영역들(155)이 형성된 박막 구조체(ST)를 실질적으로 컨포말하게 덮도록 형성될 수 있다. 즉, 리세스 영역(155)에 노출된 수직 반도체 패턴(145)의 측벽들에 정보 저장막(160)이 형성될 수 있으며, 정보 저장막(160)은 리세스 영역(155)을 정의하는 절연막의 하부면 및 상부면으로 연장될 수 있다. 또한, 정보 저장막(160)은 라인 형태의 박막 구조체(ST) 사이에 노출된 수평 반도체막(120)의 상부면에도 형성될 수 있다.
또한, 일 실시예에 따르면, 정보 저장막(160)은 전하저장막을 포함할 수 있다. 예를 들면, 정보저장막은 트랩 절연막, 부유 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다.
또한, 일 실시예에 따르면, 정보 저장막(160)은 차례로 적층되는 블록킹 절연막, 전하트랩막 및 터널 절연막을 포함할 수 있다. 블록킹 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 이때, 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막을 포함할 수 있다. 터널 절연막은 블록킹 절연막보다 낮은 유전 상수를 갖는 물질로 형성될 수 있으며, 전하 트랩막은 전하 트랩 사이트들이 풍부한 절연성 박막(예를 들면, 실리콘 질화막)이거나, 도전성 그레인들을 포함하는 절연성 박막일 수 있다. 일 실시예에 따르면, 터널 절연막은 실리콘 산화막이고, 전하 트랩막은 실리콘 질화막이고, 블록킹 절연막은 알루미늄 산화막을 포함하는 절연막일 수 있다.
이어서, 정보 저장막(160)이 형성된 리세스 영역들(155) 각각에 게이트 전극(171~178)을 형성한다.
게이트 전극들(171~178)을 형성하는 것은, 정보 저장막(160)이 형성된 리세스 영역들(155) 및 상부 트렌치(150) 내에 게이트 도전막을 형성하는 것과, 상부 트렌치(150) 내에서 게이트 도전막을 제거하여 수직적으로 서로 분리된 게이트 전극들(171~178)을 형성하는 것을 포함한다.
게이트 도전막은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있다. 이에 따라, 게이트 도전막은 리세스 영역들(155)을 채우면서 상부 트렌치(150) 내에 컨포말하게 형성될 수 있다. 구체적으로, 게이트 도전막은 리세스 영역(155)의 두께의 절반 이상의 두께로 증착될 수 있다. 또한, 상부 트렌치(150)의 평면적 폭이 리세스 영역(155)의 두께보다 큰 경우, 게이트 도전막은 상부 트렌치(150)의 일부를 채우고 상부 트렌치(150)의 중심 부분에 빈 영역을 정의할 수 있다. 이 때, 빈 영역은 위로 개방(opened)될 수 있다.
또한, 게이트 도전막은 도핑된 실리콘, 텅스텐, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 한편, 본 발명의 기술적 사상은 플래시 메모리 장치에 한정적으로 적용되는 것이 아니므로, 게이트 도전막은 물질 및 구조 등에서 다양하게 변형될 수 있다.
일 실시예에 따르면, 게이트 전극들(171~178)을 형성하는 것은, 상부 트렌치(150) 내에 채워진 게이트 도전막을 이방성 식각함으로써, 상부 트렌치(150)를 재 형성하는 것을 포함한다. 구체적으로, 상부 트렌치(150)에서 게이트 도전막을 제거하는 것은, 박막 구조체(ST)를 구성하는 최상부의 절연막 또는 그 상부에 추가적으로 형성되는 하드 마스크 패턴(미도시)을 식각 마스크로 사용하여, 게이트 도전막을 이방성 식각하는 단계를 포함할 수 있다. 게이트 도전막을 이방성 식각할 때, 수평 반도체막(120)의 상면과 접하는 정보 저장막은 식각 정지막으로 이용될 수 있다. 이와 달리, 게이트 도전막을 이방성 식각함에 따라 상부 트렌치(150)에 수평 반도체막(120)의 상면이 노출될 수도 있다.
다른 실시예에 따르면, 게이트 전극들(171~178)은, 빈 영역을 갖는 게이트 도전막에 등방성 식각 공정을 수행하여 형성될 수 있다. 등방성 식각 공정은 게이트 전극들(171~178)이 서로 분리될 때까지 수행될 수 있다. 즉, 등방성 식각 공정에 의해 절연막들(131~138)의 측벽들 및 수평 반도체막(120) 상면의 정보 저장막(160)이 노출될 수 있다. 여기서, 빈 영역을 통해 등방성 식각 공정이 수행됨에 따라 빈 영역의 측벽 및 바닥 부분의 게이트 도전막이 실질적으로 동시에 식각될 수 있다. 빈 영역을 통해 등방성 식각 공정을 수행함에 따라 박막 구조체의 상부와 수평 반도체막(120) 상부에서 게이트 도전막이 균일하게 식각 될 수 있다. 이에 따라, 게이트 전극들(171~178)의 수평적 두께가 균일할 수 있다. 또한, 등방성 식각 공정시 공정 시간에 따라, 게이트 전극들(171~178)의 수평적 두께가 달라질 수 있다. 예를 들어, 게이트 전극들(171~178)은 리세스 영역(155)의 일부분을 채우도록 형성될 수 있다.
이와 같이, 리세스 영역들 각각에 국소적으로 형성된 게이트 전극들(171~178)은 게이트 구조체(170)를 구성할 수 있다. 즉, 서로 인접하는 상부 트렌치(150)들 사이에 게이트 구조체(170)가 형성될 수 있다. 그리고, 게이트 전극들(171~178)은 상부 트렌치(150)에 인접한 외측벽들 및 수직 반도체 패턴(145)에 인접한 내측벽들을 갖는다.
다른 실시예에 따르면, 게이트 구조체(170)를 형성한 후, 절연막들(131~139)의 측벽 및 수평 반도체막(120) 표면에 형성된 정보저장막(160)을 선택적으로 제거하는 공정이 더 수행될 수 있다. 정보 저장막(160)을 제거하는 공정은, 게이트 도전막에 대해 식각 선택비를 갖는 식각 가스 또는 식각 용액을 이용할 수 있다. 예를 들어, 등방성 식각 공정을 통해, 절연막들(131~139) 측벽의 정보 저장막(160)을 제거하는 경우, HF, O3/HF, 인산, 황산 및 LAL과 같은 식각 용액이 이용될 수 있다. 또한, 정보 저장막(160)을 제거하기 위해, 불화물(fluoride) 계열의 식각 용액과, 인산 또는 황산 용액이 순차적으로 이용될 수도 있다.
게이트 구조체(170)들을 형성한 다음에는, 기판(100)과 수평 반도체막(120) 사이에 공통 소오스 도전 라인(190)을 형성한다. 공통 소오스 도전 라인(190)을 형성하는 것은, 도 23a 및 도 23b에 도시된 바와 같이 수평 반도체막(120)과 하부 희생막(110)을 패터닝하여 상부 트렌치(도 21a 및 도 21b의 150)로부터 연장된 하부 트렌치(185)를 형성하는 것과, 도 24a 및 도 25a에 도시된 바와 같이, 하부 희생막(110)의 일부를 금속성 물질막으로 대체(replace)하는 것을 포함할 수 있다.
하부 트렌치(185)를 형성하기 위해 도 23a 및 도 23b에 도시된 바와 같이, 정보 저장막(160) 또는 수평 반도체막(120) 상에서 게이트 구조체(170)의 측벽을 덮는 스페이서(180)가 형성될 수 있다.
스페이서(180)는 게이트 구조체(170)의 표면을 따라 컨포말하게 절연막을 형성하고, 절연막을 이방성 식각함으로써 게이트 구조체(170)의 외측벽 상에 형성될 수 있다. 즉, 스페이서(180)는 상부 트렌치(150)에 노출된 게이트 전극들(171~178)의 측벽들을 덮는다. 스페이서(180)들은 정보 저장막(160)을 식각하는 패터닝 공정에서 정보저장막(160)에 대한 식각 손상을 감소시킬 수 있다.
일 실시예에 따르면, 스페이서(180)는 게이트 전극들(171~178)및 정보 저장막(160)에 대해 식각 선택성을 갖는 절연물질로 형성될 수 있다. 예를 들어, 스페이서(180)들은 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드 중에서 선택된 물질로 형성될 수 있다.
하부 트렌치(185)를 형성하는 것은, 도 23a 및 도 23b에 도시된 바와 같이, 게이트 구조체(170) 및 스페이서(180)를 식각 마스크로 이용하여, 수평 반도체막(120) 및 하부 희생막(110)을 이방성 식각하는 것을 포함한다. 이에 따라 형성된 하부 트렌치(185)는 상부 트렌치(150)로부터 연장되어 기판(100)의 상면을 노출시킬 수 있다. 또한, 하부 트렌치(185)를 형성하는 동안 오버 식각(over etch)에 의해 하부 트렌치(185)에 노출되는 기판(100)의 상부면이 소정 깊이 리세스될 수 있다. 하부 트렌치(185)를 형성함에 따라, 상부 트렌치(150)들에 의해 라인 형태를 갖는 게이트 구조체(170)들 각각의 하부에 수평 반도체 패턴(125)과, 하부 희생막 패턴(115)이 형성될 수 있다.
하부 희생막(110)의 일부를 금속성 물질막으로 대체하는 것은, 도 24a 및 도 24b에 도시된 바와 같이, 하부 트렌치(185)에 노출된 하부 희생막 패턴(115)의 일부를 제거하여 하부 리세스 영역(187)을 형성하는 것과, 도 25a 및 도 25b에 도시된 바와 같이, 하부 리세스 영역(187)에 공통 소오스 도전 라인(190)을 형성하는 것을 포함한다.
보다 상세히 설명하면, 하부 리세스 영역(187)을 형성하는 것은, 수평 반도체막(120), 절연막들(131~139) 및 스페이서(180)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 하부 희생막 패턴(115)을 등방적으로 식각하는 것을 포함할 수 있다. 여기서, 하부 희생막 패턴(115)들은 등방성 식각 공정에 의해 일부가 제거될 수 있다. 예를 들면, 하부 희생막 패턴(115)들이 실리콘 질화막이고, 절연막들(131~139) 및 스페이서(180)가 실리콘 산화막인 경우, 등방성 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다. 등방성 식각 공정을 수행함에 따라, 하부 트렌치(185)로부터 수평적으로 연장된 하부 리세스 영역(187)이 형성될 수 있다. 또한, 하부 리세스 영역(187)의 수평적 폭은 등방성 식각 공정에 의해 제거되는 하부 희생막 패턴(115)의 식각량에 따라, 결정될 수 있다. 이와 같이 형성되는 하부 리세스 영역(187)은 게이트 전극들(171~178) 하부에서 수평 반도체 패턴(125)의 하부면 일부를 노출시킬 수 있다.
또한, 등방성 식각 공정은 하부 희생막 패턴(115) 상에 형성된 게이트 구조체(170)가 쓰러지지 않는 범위 내에서 수행될 수 있다. 즉, 하부 리세스 영역(187)을 형성함에 따라, 수평 반도체 패턴(125)의 하부면의 일부가 노출될 수 있으며, 잔류하는 하부 희생막 패턴(115)으로 이루어진 지지 패턴(supporting pattern; 118)이 수평 반도체 패턴(125)과 기판(100) 사이에 형성될 수 있다.
도 25a 및 도 25b를 참조하면, 하부 리세스 영역(187) 내에 공통 소오스 도전 라인(190)을 형성한다.
상세하게, 공통 소오스 도전 라인(190)을 형성하는 것은, 하부 리세스 영역(187)과 하부 및 상부 트렌치(185)들을 채우는 도전막을 형성하는 것을 포함한다. 여기서, 도전막은 단차 도포성이 우수한 증착 기술을 이용하여 형성될 수 있다. 이에 따라 도전막은 수평 반도체 패턴(125)의 하부면과 직접 접촉될 수 있다. 또한, 공통 소오스 도전 라인(190)을 형성하기 위한 도전막은 게이트 구조체(170)의 상부까지 증착될 수 있으며, 최상층의 절연막을 노출되도록 도전막을 평탄화하여 게이트 구조체(170)들 사이에 매립될 수 있다. 또한, 도전막은 게이트 구조체(170)들 하부에서 게이트 구조체(170)들 사이로 연장된 구조를 가질 수 있다. 게이트 구조체(170)들 사이에(즉, 하부 및 상부 트렌치(150)들 내에) 채워진 도전막은 스페이서(180)에 의해 게이트 전극들(171~178)과 분리될 수 있다.
공통 소오스 도전 라인(190)은 금속(예를 들어, 텅스텐, 티타늄, 탄탈늄, 알루미늄 등), 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈늄 등), 금속 실리사이드(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 니켈 실리사이드 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 공통 소오스 도전 라인(190)은 금속 배리어 물질인 도전성 금속 질화물을 먼저 형성하고, 금속 물질을 증착하여 형성될 수 있다. 즉, 도 9에 도시된 바와 같이, 도전성 금속 질화막이 수평 반도체 패턴(125)의 하부면과 직접 접촉될 수 있다.
하부 및 상부 트렌치(185)들 내에 도전막을 형성한 후에 하부 및 상부 트렌치(185)들 내에 채워진 도전막을 제거하여 하부 리세스 영역(187)에 각각 국소적으로 공통 소오스 도전 라인(190)을 형성할 수 있다. 즉, 도전막을 제거하는 것은, 게이트 구조체(170)들 사이에 상부 및 하부 트렌치(185)들을 재형성하여 기판(100)의 상부면을 노출시키는 것을 포함할 수 있다. 상세하게, 도전막을 제거하는 것은, 박막 구조체(ST)를 구성하는 최상부의 절연막(139) 또는 그 상부에 추가적으로 형성되는 하드 마스크 패턴(미도시)을 식각 마스크로 사용하여, 도전막을 이방성 식각하는 단계를 포함할 수 있다.
또한, 다른 실시예에 따르면, 도 7에 도시된 것처럼, 공통 소오스 도전 라인(190)이 어느 하나의 게이트 구조체(170) 하부에서 이에 인접한 다른 게이트 구조체(170)의 하부로 연장될 수도 있다.
이어서, 도 26a 및 도 26b을 참조하면, 하부 및 상부 트렌치(185)들 내에 게이트 분리 절연 패턴(191)을 형성한다.
게이트 분리 절연 패턴(191)을 형성하는 단계는, 절연성 물질들 중의 적어도 하나로, 도전막이 제거된 상부 및 하부 트렌치들(185)을 채우는 단계를 포함한다. 일 실시예에 따르면, 게이트 분리 절연 패턴(191)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지일 수 있다. 일 실시예에 따르면, 게이트 분리 절연 패턴(191)은 게이트 구조체(170) 측벽의 스페이서(180)와 동일한 물질로 형성될 수도 있다.
또한, 일 실시예에 따르면, 게이트 분리 절연 패턴(191)은 게이트 구조체(170)들 사이에서 인접하는 공통 소오스 도전 라인(190)들 사이로 연장되어 기판(100)과 직접 접촉될 수 있다. 다른 실시예에 따르면 게이트 분리 절연 패턴(191)은 공통 소오스 도전 라인(190) 상부에 형성될 수도 있다.
공통 소오스 도전 라인(190)을 형성한 후에는, 수직 반도체 패턴(145)의 상부 부분에 수직 반도체 패턴(145)와 반대되는 도전형의 불순물을 주입하여 드레인 영역(D)을 형성할 수 있다. 이와 달리, 다른 실시예에 따르면 드레인 영역(D)은 도 19에 도시된 바와 같이, 상부 트렌치(150)들을 형성하기 전에 수직 반도체 패턴(145) 상부에 형성될 수도 있다.
또한, 공통 소오스 도전 라인(190)을 형성한 후에, 게이트 구조체의(170) 상부에 수직 반도체 패턴(145)들을 전기적으로 연결하는 비트라인들(195)이 형성될 수 있다. 비트라인들(195)은 도시된 것처럼 라인 형태로 형성된 게이트 구조체(170)를 가로지르는 방향을 따라 형성될 수 있다. 한편, 비트라인들(195)은 콘택 플러그에 의해 수직 반도체 패턴(145)들 상의 드레인 영역(D)과 연결될 수도 있다.
이하, 도 27 내지 도 33을 참조하여, 본 발명의 다른 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법에 대해 설명한다.
도 27 내지 도 33은 도 13 및 도 14에 도시된 실시예에 따른 3차원 반도체 메모리 장치의 제조 방법 나타내는 단면도들이다.
도 27을 참조하면, 도 17을 참조하여 설명한 것처럼, 기판(100) 상에 하부 희생막(110) 및 수평 반도체막(120)을 순서대로 적층한다.
하부 희생막(110)은 기판(100), 수평 반도체막(120) 및 후속해서 하부 희생막(110) 상에 형성될 절연막들(132~139)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 하부 희생막(110)은 화학기상증착 또는 원자층 증착 기술과 같은 증착 기술을 이용하여 형성될 수 있다. 하부 희생막(110)의 두께는, 후속 공정에서 형성될 공통 소오스 도전 라인(170)의 두께를 고려하여 결정될 수 있다. 하부 희생막(110)은 실리콘막, 실리콘 산화막, 실리콘 카바이드 및 실리콘 질화막과 같은 절연 물질로 형성될 수 있으며, 절연막들(132~139)과 다른 물질로 형성될 수 있다.
수평 반도체막(120)은 반도체 특성을 갖는 물질로 형성될 수 있다. 예를 들어, 수평 반도체막(120)은 실리콘(Si), 게르마늄(Ge) 및 이들의 혼합물들 중에서 선택될 수 있다. 또한, 수평 반도체막(120)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다.
수평 반도체막(120)은 화학기상증착 또는 원자층 증착 기술과 같은 증착 기술을 이용하여 반도체 물질을 증착함으로써, 하부 희생막(110) 상에 형성될 수 있다. 그리고, 수평 반도체막(120)을 형성하는 동안 수평 반도체막(120)에는 n형 및/또는 p형 의 불순물이 도핑될 수 있다. 또한, 일 실시예에 따르면, 수평 반도체막(120)은 비정질실리콘 또는 다결정실리콘을 증착한 후에 레이저 어닐링과 같은 열처리 공정을 통해 비정질실리콘 또는 다결정실리콘을 상전이시킴으로써 단결정 실리콘으로 형성될 수도 있다. 또한, 다른 실시예에 따르면, 수평 반도체막(120)은 기판(100)을 시드(seed)로 이용하는 에피택시얼 성장 공정을 통해 형성된 단결정 반도체일 수도 있다.
수평 반도체막(120)의 두께는 도 17a 및 도 17b를 참조하여 설명한 것처럼, 소정 전압이 인가되는 최하부 게이트 전극(GP1)으로부터의 프린징 전계에 의해 수평 반도체막(120)에 형성되는 반전층의 두께와 실질적으로 동일하거나 얇을 수 있다. 또한, 다른 실시예에 따르면, 수평 반도체막(120)의 두께는 소정 전압이 인가되는 최하부 게이트 전극(GP1~GP8)으로부터 프린징 전계에 의해 형성되는 반전층의 두께보다 클 수도 있다. 이러한 경우, 수평 반도체막(120)은 반도체 물질을 증착할 때, 하부에 제 1 도전형의 불순물이 도핑될 수 있으며, 상부에 제 1 도전형과 반대 타입의 제 2 도전형의 불순물이 도핑될 수 있다. 수평 반도체막(120)에 서로 다른 도전형의 불순물을 도핑하는 것은, 수평 반도체막(120)을 증착하는 동안 인-시츄(in-situ)로 진행될 수 있다. 또는, 제 1 도전형의 불순물이 전체에 도핑된 수평 반도체막(120)을 형성한 후, 수평 반도체막(120)의 상부 부분에 제 2 도전형의 불순물을 도핑할 수 있다. 즉, 수평 반도체막(120)은 하부 희생막(110)과 인접한 제 1 도전 영역과, 제 1 도전 영역 상의 제 2 도전 영역을 포함할 수 있다.
이어서, 도 17a 및 도 17b를 참조하여 설명한 것과 달리, 수평 반도체막(120) 상에 게이트 도전막들(GP1~GP8) 및 절연막들(132~139)을 번갈아 적층된 박막 구조체를 형성한다.
절연막들(132~139)은 열산화막, 실리콘 산화막, 실리콘 질화막 및 실리콘 산질화막 중의 적어도 하나일 수 있다. 게이트 도전막들(GP1~GP8)은 게이트 전극들로 사용될 수 있도록 도전성 물질들 중의 적어도 한가지로 형성된다. 예를 들어, 게이트 도전막들(GP1~GP8)은 도핑된 폴리실리콘, 금속막, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다.
수평 반도체막(120) 상에 게이트 도전막들(GP1~GP8) 및 절연막들(132~139)을 형성하기 전에, 수평 반도체막(120) 상에 버퍼 유전막(131)이 형성될 수 있다. 그리고, 게이트 도전막들(GP1~GP8) 및 절연막들(132~139)은 버퍼 유전막(131) 상에 형성될 수 있다. 버퍼 유전막(131)은 최하부의 게이트 도전막(GP1)과 직접 접촉될 수 있으며, 게이트 도전막들(GP1~GP8)에 대하여 식각선택비를 갖는 유전물질로 형성될 수 있다. 예를 들어 버퍼 유전막(131)은 산화물, 특히, 열산화물로 형성될 수 있다.
이 실시예에 따르면, 박막 구조체에서 하부에 위치하는 게이트 도전막들(GP1, GP2)은 도 1을 참조하여 설명된 접지 선택 라인(GSL0-GSL2)으로 사용될 수 있으며, 박막 구조체 상부에 위치하는 게이트 도전막들(GP7, GP8)은 도 1을 참조하여 설명된 스트링 선택 라인들(SSL)로 사용될 수 있다. 그리고, 나머지 게이트 도전막들(GP3~GP6)은 도 1을 참조하여 설명된 워드라인들(WL)로 사용될 수 있다.
본 발명에 따른 메모리 셀 트랜지스터들의 게이트 전극들로 사용되는 게이트 도전막들(GP3~GP6)의 두께는 메모리 셀 트랜지스터의 채널 길이를 결정한다. 일 실시예에 따르면, 게이트 도전막들(GP1~GP8)은 증착 공정을 통해 형성되므로, 채널 길이는 패터닝 기술을 사용하여 형성되는 경우에 비해 더욱 정밀하게 제어될 수 있다. 또한, 메모리 셀 트랜지스터들의 채널의 길이 방향이 기판(100)에 수직하기 때문에, 본 발명에 따른 반도체 메모리 장치의 집적도는 게이트 도전막들(GP1~GP8)의 두께에 독립적이다. 또한, 앞에서 설명한 것처럼, 메모리 셀 트랜지스터들의 게이트 전극들로 사용되는 게이트 도전막들(GP1~GP8) 사이의 간격(즉, 절연막들(132~139)의 두께)은 후속하여 형성되는 수직 반도체 패턴(145)에 생성되는 반전 영역의 최대 폭보다 작은 범위를 갖도록 형성될 수 있다.
한편, 도 1에서 설명된 접지 선택 라인(GSL0-GSL2) 및 스트링 선택 라인(SSL) 각각은 도면에 도시된 바와 같이, 수직적으로 인접한 복수의 게이트 도전막들로 구성될 수도 있다. 또한, 다른 실시예에 따르면, 접지 선택 라인(GSL0-GSL2) 및 스트링 선택 라인(SSL0-SSL2)으로 사용되는 하부 및 상부 게이트 도전막들(GP1, GP8)은 다른 게이트 도전막들(GP2~GP7)에 비해 보다 두껍게 형성될 수 있다.
이와 같은 박막 구조체를 구성하는 박막들의 수, 그 각각의 두께, 그 각각의 물질 등은, 메모리 셀 트랜지스터의 전기적 특성 및 이들을 패터닝하는 공정에서의 기술적 어려움들을 고려하여, 다양하게 변형될 수 있다.
이어서, 도 27을 참조하면, 박막 구조체를 패터닝하여 수평 반도체막(120)을 노출시키는 개구부들(140)을 형성한다.
구체적으로, 개구부들(140)을 형성하는 단계는, 박막 구조체 상에 개구부들(140)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 단계와, 마스크 패턴을 식각 마스크로 사용하여 박막 구조체를 이방성 식각하는 단계를 포함할 수 있다.
개구부들(140)은 게이트 도전막들(GP1~GP8) 및 절연막들(132~139)의 측벽들을 노출시키도록 형성될 수 있다. 수평적 모양에 있어서, 개구부들(140) 각각은 원통형 또는 직육면체의 홀 형태로 형성될 수 있으며, 2차원적으로 그리고 규칙적으로 형성될 수 있다. 또한, 개구부(140)는 이방성 식각 공정에 의해 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다. 또한, 개구부들(140)은 일 실시예를 참조하여 설명한 것처럼, 라인 형태 또는 직사각형으로 형성될 수도 있다.
일 실시예에 따르면 개구부들(140)은 수평 반도체막(120)의 상부면을 노출시키도록 형성될 수 있다. 또한, 개구부들(140)을 형성하는 동안 오버 식각(over etch)에 의해 개구부(140)에 노출되는 수평 반도체막(120)의 상부면이 소정 깊이 리세스될 수 있다. 다른 실시예에 따르면, 개구부들(140)은 수평 반도체막(120)을 관통하여 하부 희생막(110)의 상면을 노출시킬 수도 있다. 이러한 경우에도, 개구부(140)를 형성하는 이방성 식각 공정에 의해 개구부(140)에 노출되는 하부 희생막(110)의 상부면이 소정 깊이 리세스될 수 있다. 또한, 또 다른 실시예에 따르면, 개구부들(140)은 박막 구조체, 수평 반도체막(120) 및 하부 희생막(110)을 관통하여 기판(100)의 상부면을 노출시킬 수도 있다.
도 28을 참조하면, 개구부들(140) 내에 정보 저장막(142) 및 수직 반도체 패턴(145)을 형성한다.
정보저장막(142)은 우수한 단차 도포성을 제공할 수 있는 증착 기술(예를 들면, 화학기상증착 또는 원자층 증착 기술)을 사용하여 형성될 수 있으며, 개구부(140)의 폭의 절반보다 얇은 두께로 형성될 수 있다. 이에 따라, 정보저장막(142)은 개구부(140)에 노출된 게이트 도전막들(GP1~GP8) 및 절연막들(132~139)의 일측벽들을 실질적으로 컨포말하게 덮을 수 있다. 또한, 정보저장막(142)이 증착 기술을 이용하여 형성되기 때문에 개구부(140)에 의해 노출된 수평 반도체막(120)의 상부면에도 정보저장막(142)이 컨포말하게 증착될 수 있다.
플래시 메모리를 위한 본 발명의 일 실시예에 따르면, 정보저장막(142)은 전하 저장막을 포함할 수 있으며, 예를 들어, 전하 저장막은 전하 트랩 절연막, 부유(floating) 게이트 전극 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지를 포함할 수 있다.
또한, 일 실시예에 따르면, 정보 저장막(142)은 차례로 적층되는 블록킹 절연막, 전하트랩막 및 터널 절연막을 포함할 수 있다. 블록킹 절연막은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, 및 고유전막들 중의 적어도 하나를 포함할 수 있으며, 복수의 막들로 구성될 수 있다. 이때, 고유전막은 실리콘 산화막보다 높은 유전 상수를 갖는 절연성 물질들을 의미하며, 탄탈륨 산화막, 티타늄 산화막, 하프늄 산화막, 지르코늄 산화막, 알루미늄 산화막, 이트륨 산화막, 니오븀 산화막, 세슘 산화막, 인듐 산화막, 이리듐 산화막, BST막 및 PZT막을 포함할 수 있다. 터널 절연막은 블록킹 절연막보다 낮은 유전 상수를 갖는 물질로 형성될 수 있으며, 전하 트랩막은 전하 트랩 사이트들이 풍부한 절연성 박막(예를 들면, 실리콘 질화막)이거나, 도전성 그레인들을 포함하는 절연성 박막일 수 있다. 일 실시예에 따르면, 터널 절연막은 실리콘 산화막이고, 전하 트랩막은 실리콘 질화막이고, 블록킹 절연막은 알루미늄 산화막을 포함하는 절연막일 수 있다.
한편, 개구부들(140) 내에 형성되는 수직 반도체 패턴(145)은 수평 반도체막(120)과 전기적으로 연결되어야 한다. 이에 따라, 개구부들(140) 내에 수직 반도체 패턴(145)을 형성하기 전에 정보 저장막(142)을 패터닝하여 수평 반도체막(120)의 상부면을 노출시킨다. 정보 저장막(142)을 패터닝하기 위해, 개구부(140) 내에서 정보 저장막(142)의 내측벽을 덮는 임시 스페이서들(미도시)을 형성할 수 있다. 임시 스페이서들은 정보 저장막(142)을 식각하는 패터닝 공정에서 정보저장막(142)에 대한 식각 손상을 감소시킬 수 있다. 일 실시예에 따르면, 임시 스페이서들은 정보 저장막(142)에 대한 식각 손상을 최소화하면서 제거될 수 있는 물질들 중의 한가지일 수 있다. 예를 들어, 임시 스페이서들에 접촉하는 정보 저장막(142)이 실리콘 산화막일 경우, 임시 스페이서들은 실리콘 질화막을 형성될 수 있다. 변형된 실시예에 따르면, 스페이서들은 수직 반도체 패턴(145)과 같은 물질로 형성될 수 있다. 예를 들면, 임시 스페이서들은 비정질 또는 다결정 실리콘으로 형성될 수 있다. 이 경우, 스페이서는 별도의 제거 공정 없이 수직 반도체 패턴(145)으로 사용될 수 있다. 이어서, 임시 스페이서들을 식각 마스크로 사용하여 정보 저장막(142)을 식각한다. 이에 따라, 개구부들(140)의 바닥에서 수평 반도체막(120)의 상부면이 노출될 수 있다. 정보 저장막(142)을 식각한 후에, 정보 저장막(142)에 대한 식각 손상을 최소화하면서, 임시 스페이서들이 제거될 수 있다.
이 후, 정보 저장막(142)을 덮으면서 개구부(140)의 바닥에서 수평 반도체막(120)과 접촉하는 수직 반도체 패턴(145)을 형성한다. 수직 반도체 패턴(145)은 단차 도포성이 우수한 증착 기술들 중의 한가지를 사용하여 형성될 수 있다. 이 때, 수직 반도체 패턴(145)은 개구부의 폭의 절반 이하의 두께로 증착될 수 있다. 이러한 경우, 수직 반도체 패턴(145)은 개구부의 일부를 채우고 개구부의 중심 부분에 빈 영역을 정의할 수 있다. 즉, 수직 반도체 패턴(145)은 중공의 실린더 형태(hollow cylindrical type) 또는 쉘(shell) 모양으로 형성될 수 있다. 또한, 수직 반도체 패턴(145)의 두께(즉, 쉘의 두께)는 거기에 생성될 공핍 영역의 폭보다 얇거나 다결정 실리콘을 구성하는 실리콘 그레인들의 평균 길이보다 작을 수 있다. 그리고, 수직 반도체 패턴(145)에 의해 정의되는 빈 영역 내에는 매립 절연 패턴(147)이 채워질 수 있다. 한편, 다른 실시예에 다르면, 수직 반도체 패턴(145)은 증착 공정에 의해 개구부 내에 완전히 채워질 수도 있다. 이러한 경우, 수직 반도체막을 증착한 후에 수직 반도체 패턴(145)에 대한 평탄화 공정이 수행될 수 있다.
또한, 다른 실시예에 따르면, 수직 반도체 패턴(145)은 비정질실리콘 또는 다결정실리콘을 증착한 후에 레이저 어닐링과 같은 열처리 공정을 통해 비정질실리콘 또는 다결정실리콘을 상전이시킴으로써 단결정 실리콘으로 형성될 수도 있다. 또한, 다른 실시예에 따르면, 수직 반도체 패턴(145)은 수평 반도체막(120)을 시드(seed)로 이용하는 에피택시얼 성장 공정을 통해 형성된 단결정 반도체일 수도 있다.
이러한 수직 반도체 패턴(145)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 수직 반도체 패턴(145)은 그것과 접하는 수평 반도체막(120)과 동일한 도전형을 갖도록 형성될 수 있다. 또한, 수평 반도체막(120)은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 또한, 일 실시예에 따르면, 수평 반도체막(120)과 수직 반도체 패턴(145) 사이에는 결정 구조에서의 불연속적 경계면이 형성될 수 있다.
도 29를 참조하면, 도 19a 및 도 19b를 참조하여 설명한 것과 유사하게, 인접하는 수직 반도체 패턴(145)들 사이에 수평 반도체막(120)을 노출시키는 상부 트렌치들(150)을 형성한다.
상부 트렌치(150)는 수직 반도체 패턴(145)들로부터 이격되어, 게이트 도전막들(GP1~GP8) 및 절연막들(132~139)의 측벽들을 노출시키도록 형성될 수 있다. 수평적 모양에 있어서, 상부 트렌치들(150)은 서로 평행한 라인 형태 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 상부 트렌치(150)는 수평 반도체막(120) 상의 버퍼 유전막(131)을 노출시키도록 형성될 수 있다. 이와 달리 상부 트렌치들(150)은 수평 반도체막(120)의 상부면을 노출시키도록 형성될 수 있다. 그리고, 상부 트렌치들(150)을 형성하는 동안 오버 식각(over etch)에 의해 상부 트렌치(150)에 노출되는 수평 반도체막(120)의 상부면이 소정 깊이 리세스될 수 있다. 또한, 상부 트렌치(150)는 이방성 식각 공정에 의해 기판(100)으로부터의 거리에 따라 다른 폭을 가질 수 있다.
상부 트렌치들(150)을 형성함에 따라 도 13에 도시된 것처럼, 게이트 도전막 및 절연막들로 구성된 박막 구조체가 서로 평한한 라인 형태를 가질 수 있다. 그리고, 하나의 라인 형태의 박막 구조체에는 복수의 수직 반도체 패턴(145)들이 관통할 수 있다. 즉, 이 실시예에 따르면, 상부 트렌치들(150)을 형성함에 따라, 수평 반도체막(120) 상에 라인 형태의 게이트 전극들(GP1~GP8)이 적층된 게이트 구조체(GP)가 형성될 수 있으며, 복수의 수직 반도체 패턴(145)들이 하나의 게이트 구조체(GP)를 관통하여 수평 반도체막(120)에 접속될 수 있다.
이와 같이, 수평 반도체막(120) 상에 복수의 게이트 구조체들(GP)을 형성한 후에는, 도 23a 내지 도 25a를 참조하여 설명한 것처럼, 기판(100)과 수평 반도체막(120) 사이에 공통 소오스 도전 라인(170)을 형성한다. 공통 소오스 도전 라인(170)을 형성하는 것은, 수평 반도체막(120)과 하부 희생막(110)을 패터닝하여 하부 트렌치(155)를 형성하는 것과, 하부 희생막(110)의 일부를 금속성 물질막으로 대체하는 것을 포함할 수 있다.
상세히 설명하면, 하부 트렌치(155)를 형성하기 전에, 도 30에 도시된 것처럼, 버퍼 유전막(131) 또는 수평 반도체막(120) 상에서 게이트 구조체(GP)의 측벽을 덮는 스페이서(160)를 형성한다. 스페이서(160)는 게이트 구조체(GP)의 표면을 따라 컨포말하게 절연막을 형성하고, 절연막을 이방성 식각함으로써 게이트 구조체(GP)의 외측벽 상에 형성될 수 있다. 즉, 스페이서(160)는 상부 트렌치(150)에 노출된 게이트 전극들(GP1~GP8)의 측벽들을 덮는다. 일 실시예에 따르면. 스페이서(160)는 게이트 전극(GP1~GP8)에 대해 식각 선택성을 갖는 절연물질로 형성될 수 있다. 예를 들어, 스페이서(160)는 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막, 실리콘 카바이드 중에서 선택된 물질로 형성될 수 있다.
또한, 하부 트렌치(155)를 형성하는 것은, 도 30에 도시된 바와 같이, 게이트 구조체(GP) 및 스페이서(160)를 식각 마스크로 이용하여, 수평 반도체막(120) 및 하부 희생막(110)을 이방성 식각하는 것을 포함한다. 이에 따라 형성된 하부 트렌치(155)는 게이트 구조체들(GP) 사이의 상부 트렌치(150)로부터 연장되어 기판(100)의 상면을 노출시킬 수 있다. 또한, 하부 트렌치(155)를 형성하는 동안 오버 식각(over etch)에 의해 하부 트렌치(155)에 노출되는 기판(100)의 상부면이 소정 깊이 리세스될 수 있다. 하부 트렌치(155)를 형성함에 따라, 상부 트렌치들(150)에 의해 라인 형태를 갖는 게이트 구조체들(GP) 각각의 하부에 수평 반도체 패턴(125)과, 하부 희생막 패턴(115)이 형성될 수 있다.
하부 희생막(110)의 일부를 금속성 물질막으로 대체하는 것은, 도 24a 및 도 24b를 참조하여 설명한 것처럼, 하부 트렌치(155)에 노출된 하부 희생막(110)의 일부를 제거하여 하부 리세스 영역을 형성하는 것과, 도 25a 및 도 25b를 참조하여 설명한 것처럼, 하부 리세스 영역에 공통 소오스 도전 라인을 형성하는 것을 포함한다.
즉, 도 31을 참조하면, 하부 리세스 영역(157)을 형성하는 것은, 하부 희생막(110)의 측벽을 노출시키는 하부 트렌치(155)로 등방성 식각액을 제공하여, 하부 희생막(110)의 일부를 등방성 식각하는 것을 포함한다. 예를 들어, 하부 희생막(110)들이 실리콘 질화막이고, 절연막들(132~139) 및 스페이서(160)가 실리콘 산화막인 경우, 등방성 식각 공정은 인산을 포함하는 식각액을 사용하여 수행될 수 있다. 등방성 식각 공정을 수행함에 따라, 하부 트렌치(155)로부터 수평적으로 연장된 하부 리세스 영역(157)이 형성될 수 있다. 여기서, 하부 리세스 영역(157)의 수평적 폭은 등방성 식각 공정에 의해 제거되는 하부 희생막(110)의 식각량에 따라, 결정될 수 있다. 이와 같이 형성되는 하부 리세스 영역(157)은 게이트 구조체(GP)의 하부에서 수평 반도체 패턴(125)의 하부면 일부를 노출시킬 수 있다.
또한, 등방성 식각 공정은 하부 희생막(110) 상에 형성된 게이트 구조체(GP)가 쓰러지지 않는 범위 내에서 수행될 수 있다. 즉, 하부 리세스 영역(157)을 형성함에 따라, 수평 반도체 패턴(125)의 하부면의 일부가 노출될 수 있으며, 잔류하는 하부 희생막으로 이루어진 지지 패턴(118; supporting pattern)이 수평 반도체 패턴(125)과 기판(100) 사이에 형성될 수 있다.
이어서, 도 32를 참조하면, 하부 리세스 영역(157) 내에 공통 소오스 도전 라인(170)을 형성한다. 하부 리세스 영역(157)에 형성되는 공통 소오스 도전 라인(170)은 하부 리세스 영역(157)의 일부 또는 전체를 채울 수 있다.
공통 소오스 도전 라인(170)을 형성하는 것은, 도 25a 및 도 25b를 참조하여 설명한 것처럼, 하부 리세스 영역(157)과 하부 트렌치들(155)을 채우는 도전막을 형성하는 것을 포함한다. 여기서, 도전막은 단차 도포성이 우수한 증착 기술을 이용하여 형성될 수 있다. 이에 따라 도전막은 수평 반도체 패턴(125)의 하부면과 직접 접촉될 수 있다. 또한, 공통 소오스 도전 라인(170)을 형성하기 위한 도전막은, 게이트 구조체(GP)의 상부까지 증착될 수 있으며, 게이트 구조체 최상부의 절연막(139)이 노출되도록 도전막을 평탄화하여 게이트 구조체들(GP) 사이에 형성될 수 있다. 즉, 도전막은 게이트 구조체들(GP) 하부에서 게이트 구조체들(GP) 사이로 연장된 구조를 가질 수 있다. 그리고, 게이트 구조체들(GP) 사이에(즉, 하부 및 상부 트렌치들(150) 내에) 채워진 도전막은 스페이서(160)에 의해 게이트 전극들(GP1~GP8)과 분리될 수 있다.
공통 소오스 도전 라인(170)은 금속 물질(예를 들어, 텅스텐, 티타늄, 탄탈늄, 알루미늄 등), 도전성 금속질화물(예를 들어, 질화티타늄, 질화탄탈늄 등), 금속 실리사이드(예를 들어, 텅스텐 실리사이드, 코발트 실리사이드, 티타늄 실리사이드, 니켈 실리사이드 등) 중에서 선택된 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 공통 소오스 도전 라인(170)은 금속 배리어 물질인 도전성 금속 질화물을 먼저 형성하고, 금속 물질을 증착하여 형성될 수 있다. 즉, 도 9에 도시된 바와 같이, 도전성 금속 질화막(도 9의 190a)이 수평 반도체막(120)의 하부면과 직접 접촉될 수 있다.
하부 트렌치들(155) 내에 도전막을 형성한 후에, 도전막을 제거하는 것은, 박막 구조체를 구성하는 최상부의 절연막 또는 그 상부에 추가적으로 형성되는 하드 마스크 패턴(미도시)을 식각 마스크로 사용하여, 도전막을 이방성 식각하는 단계를 포함할 수 있다.
일 실시예에 따르면, 하부 트렌치들(155) 내에 채워진 도전막을 제거하여 하부 리세스 영역들(157) 각각에 국소적으로 공통 소오스 도전 라인(170)을 형성할 수 있다. 즉, 도전막을 제거하는 것은, 게이트 구조체들(GP) 사이에 스페이서(160)를 노출시키는 상부 및 하부 트렌치들(150, 155)을 재형성하여 기판(100)의 상부면을 노출시키는 것을 포함할 수 있다. 또한, 다른 실시예에 따르면, 도 7에 도시된 것처럼, 공통 소오스 도전 라인(170)이 어느 하나의 게이트 구조체(GP) 하부에서 이에 인접한 다른 게이트 구조체(GP)의 하부로 연장될 수도 있다. 또한, 게이트 구조체들(GP) 사이에서 도전막을 제거하지 않을 수도 있다.
도 33을 참조하면, 게이트 구조체들(GP) 사이에 게이트 분리 절연 패턴(180)을 형성한다. 게이트 분리 절연 패턴(180)을 형성하는 단계는, 절연성 물질들 중의 적어도 하나로, 스페이서(160)를 노출시키는 상부 및 하부 트렌치들을 채우는 단계를 포함한다. 일 실시예에 따르면, 게이트 분리 절연 패턴(180)은 실리콘 산화막, 실리콘 질화막 및 실리콘 산화질화막 중의 적어도 한가지일 수 있다. 일 실시예에 따르면, 게이트 분리 절연 패턴(180)은 게이트 구조체(GP) 측벽의 스페이서(150)와 동일한 물질로 형성될 수도 있다. 또한, 일 실시예에 따르면, 게이트 분리 절연 패턴(180)은 게이트 구조체들(GP) 사이에서 인접하는 공통 소오스 도전 라인(170)들 사이로 연장되어 기판(100)과 직접 접촉될 수 있다. 다른 실시예에 따르면, 게이트 분리 절연 패턴(180)은 공통 소오스 도전 라인(170) 상부에 형성될 수도 있다.
이후, 게이트 분리 절연 패턴(180) 및 수직 반도체 패턴(145)의 상부 부분에는 드레인 영역(D)이 형성될 수 있다. 또한, 게이트 구조체(GP)의 상부에는 도 13 및 도 14에 도시된 것처럼, 수직 반도체 패턴(145)들을 전기적으로 연결하는 비트라인들(195)이 형성될 수 있다. 비트라인들(195)은 도시된 것처럼 라인 형태의 게이트 구조체(GP)를 가로지르는 방향을 따라 형성될 수 있다. 한편, 비트라인들(195)은 콘택 플러그에 의해 드레인 영역들(D)과 연결될 수도 있다.
도 34는 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 34를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 35는 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 35를 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
도 36은 본 발명의 실시예들의 제조 방법에 따라 제조된 반도체 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 36을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(760)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
Claims (10)
- 기판 상에 배치되며, 적층된 복수 개의 게이트 전극들을 포함하는 게이트 구조체;
상기 게이트 구조체와 상기 기판 사이의 도전 라인들;
상기 게이트 구조체와 상기 도전 라인 사이의 수평 반도체 패턴; 및
상기 게이트 구조체를 관통하여 상기 수평 반도체 패턴에 접속된 수직 반도체 패턴을 포함하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 도전 라인은 상기 수평 반도체 패턴의 하부면과 직접 접촉하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 도전 라인은 금속 물질, 도전성 금속 질화물 및 금속 실리사이드 중에서 선택된 적어도 어느 하나를 포함하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 도전 라인들은 상기 게이트 전극들과 실질적으로 평행한 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 수평 반도체 패턴은 상기 수직 반도체 패턴과 인접하는 부분에서 상기 수직 반도체 패턴과 동일한 도전형을 갖는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 수평 반도체 패턴은 상기 도전 라인들과 인접한 하부 영역과, 상기 게이트 전극과 인접한 상부 영역을 포함하되,
상기 상부 영역은 상기 수직 반도체 패턴과 동일한 도전형을 가지며, 상기 하부 영역은 상기 상부 영역과 반대되는 도전형을 갖는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 수직 반도체 패턴은 중공의 실린더 형태를 갖되, 상기 수직 반도체 패턴의 두께는 상기 수평 반도체 패턴의 두께보다 얇은 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 수평 반도체 패턴의 두께는 최하층의 상기 게이트 전극에 인가되는 소정 전압에 의해 상기 수평 반도체 패턴에 생성되는 반전층의 두께와 실질적으로 동일한 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 수직 반도체 패턴은 상기 수평 반도체 패턴을 관통하여 상기 도전 라인과 직접 접촉하는 3차원 반도체 메모리 장치. - 제 1 항에 있어서,
상기 게이트 전극들 사이의 절연막들과, 상기 수평 반도체 패턴 하부에서 상기 도전 라인들 사이에 배치된 지지 패턴을 더 포함하되,
상기 지지 패턴은 상기 절연막들에 대해 식각 선택성을 갖는 절연 물질로 형성된 3차원 반도체 메모리 장치.
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