JP2003142599A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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Abstract
(57)【要約】
【課題】 デザインルールが小さくなっても、層間絶縁
膜上の配線層のエッチングの際のメタル残渣の発生を防
ぐ。 【解決手段】 半導体基板１２にＭＯＳ型ＦＥＴ素子１
４，１６を複数配設し、この上に下部層間絶縁膜２０を
配設し、この下部層間絶縁膜２０に複数のＦＥＴ素子の
ゲート電極１４ｃからソース・ドレイン領域１４ｂ，１
６ａを経由して延在した貫通孔２２を設け、この貫通孔
２２に局部配線２４を埋設してゲート電極１４ｃおよび
ソース・ドレイン領域１４ｂ，１６ａを接続すると共
に、この局部配線２４および下部層間絶縁膜２０の上に
上部層間絶縁膜２６を配設し、この上部層間絶縁膜２６
の表面上に上部電極層２８を配設したものである。
膜上の配線層のエッチングの際のメタル残渣の発生を防
ぐ。 【解決手段】 半導体基板１２にＭＯＳ型ＦＥＴ素子１
４，１６を複数配設し、この上に下部層間絶縁膜２０を
配設し、この下部層間絶縁膜２０に複数のＦＥＴ素子の
ゲート電極１４ｃからソース・ドレイン領域１４ｂ，１
６ａを経由して延在した貫通孔２２を設け、この貫通孔
２２に局部配線２４を埋設してゲート電極１４ｃおよび
ソース・ドレイン領域１４ｂ，１６ａを接続すると共
に、この局部配線２４および下部層間絶縁膜２０の上に
上部層間絶縁膜２６を配設し、この上部層間絶縁膜２６
の表面上に上部電極層２８を配設したものである。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置及び
その製造方法に係り、特に半導体集積回路の半導体素子
と配線層との接続構造とその製造方法に関するものであ
る。
その製造方法に係り、特に半導体集積回路の半導体素子
と配線層との接続構造とその製造方法に関するものであ
る。
【０００２】
【従来の技術】半導体集積回路の高密度化は近年益々進
み、配線の幅や配線間の間隔をさらに狭くなる傾向にあ
り、デザインルールが０．１５μｍ級の集積回路装置を
目指して開発が進められている。
み、配線の幅や配線間の間隔をさらに狭くなる傾向にあ
り、デザインルールが０．１５μｍ級の集積回路装置を
目指して開発が進められている。
【０００３】図３０は従来の集積回路装置の一部透過平
面図である。また図３１は図３０のＸＸＸＩ−ＸＸＸＩ
断面における従来の集積回路装置の断面図である。図３
０および図３１において、２００は半導体集積回路、例
えばＳＲＡＭでここではその一部のＣＭＯＳを示してい
る。２０２はシリコン基板、２０４は半導体集積回路２
００を構成するＮＭＯＳで、２０４ａ、２０４ｂはＮＭ
ＯＳ２０４のソース・ドレイン領域、２０４ｃはＮＭＯ
Ｓ２０４のゲート電極、図３１において２０４ｄはＮＭ
ＯＳ２０４のゲート絶縁膜、２０４ｅはソース・ドレイ
ン領域２０４ａ、２０４ｂの間にある活性領域である。
面図である。また図３１は図３０のＸＸＸＩ−ＸＸＸＩ
断面における従来の集積回路装置の断面図である。図３
０および図３１において、２００は半導体集積回路、例
えばＳＲＡＭでここではその一部のＣＭＯＳを示してい
る。２０２はシリコン基板、２０４は半導体集積回路２
００を構成するＮＭＯＳで、２０４ａ、２０４ｂはＮＭ
ＯＳ２０４のソース・ドレイン領域、２０４ｃはＮＭＯ
Ｓ２０４のゲート電極、図３１において２０４ｄはＮＭ
ＯＳ２０４のゲート絶縁膜、２０４ｅはソース・ドレイ
ン領域２０４ａ、２０４ｂの間にある活性領域である。
【０００４】２０６は半導体集積回路２００を構成する
ＰＭＯＳで、２０６ａ、２０６ｂはＰＭＯＳ２０６のソ
ース・ドレイン領域、２０６ｃはＰＭＯＳ２０６のゲー
ト電極、図３１において２０６ｄはＰＭＯＳ２０６のゲ
ート絶縁膜、２０６ｅはソース・ドレイン領域２０６
ａ、２０６ｂの間にある活性領域である。図３１におい
て、２０８は分離酸化膜、２１０はエッチングストッパ
ー層、２１２は層間絶縁膜、図３０および図３１におい
て、２１４はコンタクトホールで、２１４ａ、２１４
ｂ、２１４ｃ、２１４ｄおよび２１４ｅはコンタクトホ
ールの接続導体、２１６（２１６ａ、２１６ｂおよび２
１６ｃ）は配線層である。なお、図３０はエッチングス
トッパー層２１０および層間絶縁膜２１２を省略して描
かれている。
ＰＭＯＳで、２０６ａ、２０６ｂはＰＭＯＳ２０６のソ
ース・ドレイン領域、２０６ｃはＰＭＯＳ２０６のゲー
ト電極、図３１において２０６ｄはＰＭＯＳ２０６のゲ
ート絶縁膜、２０６ｅはソース・ドレイン領域２０６
ａ、２０６ｂの間にある活性領域である。図３１におい
て、２０８は分離酸化膜、２１０はエッチングストッパ
ー層、２１２は層間絶縁膜、図３０および図３１におい
て、２１４はコンタクトホールで、２１４ａ、２１４
ｂ、２１４ｃ、２１４ｄおよび２１４ｅはコンタクトホ
ールの接続導体、２１６（２１６ａ、２１６ｂおよび２
１６ｃ）は配線層である。なお、図３０はエッチングス
トッパー層２１０および層間絶縁膜２１２を省略して描
かれている。
【０００５】図３２はもう一つの従来の集積回路装置の
一部透過平面図である。また図３３は図３２のＸＸＸＩ
ＩＩ−ＸＸＸＩＩＩ断面におけるこの従来の集積回路装
置の断面図である。図３２および図３３において、２２
０は半導体集積回路、例えばＮＭＯＳで構成されたＦｌ
ａｓｈ（不揮発性メモリ）でここではその一部を示して
いる。図３２および図３３において、図３０および図３
１と同じ符号は同一かまたは相当のものを示す。これは
以下の各図においても同様である。
一部透過平面図である。また図３３は図３２のＸＸＸＩ
ＩＩ−ＸＸＸＩＩＩ断面におけるこの従来の集積回路装
置の断面図である。図３２および図３３において、２２
０は半導体集積回路、例えばＮＭＯＳで構成されたＦｌ
ａｓｈ（不揮発性メモリ）でここではその一部を示して
いる。図３２および図３３において、図３０および図３
１と同じ符号は同一かまたは相当のものを示す。これは
以下の各図においても同様である。
【０００６】２２２は接続拡散領域で、ＮＭＯＳ２０４
それぞれのソース・ドレイン領域の一方を、例えばソー
ス領域を等電位に保持するために各ＮＭＯＳのソース領
域を互いに接続するためのものである。図３２におい
て、接続拡散領域２２２に斜線を施したのは断面を表す
ためではなく他の部分との差異を明確にするためであ
る。２２４（２２４ａ、２２４ｂ、２２４ｃ）は配線層
である。また図３２はエッチングストッパー層２１０お
よび層間絶縁膜２１２を省略して描かれている。
それぞれのソース・ドレイン領域の一方を、例えばソー
ス領域を等電位に保持するために各ＮＭＯＳのソース領
域を互いに接続するためのものである。図３２におい
て、接続拡散領域２２２に斜線を施したのは断面を表す
ためではなく他の部分との差異を明確にするためであ
る。２２４（２２４ａ、２２４ｂ、２２４ｃ）は配線層
である。また図３２はエッチングストッパー層２１０お
よび層間絶縁膜２１２を省略して描かれている。
【０００７】
【発明が解決しようとする課題】この様な構造を持つ半
導体集積回路２００や半導体集積回路２２０において
は、シリコン基板２０２に設けられたソース・ドレイン
領域２０４ａ、２０４ｂ、２０６ａ、２０６ｂ、やゲー
ト電極２０４ｃと接続されるコンタクトホール２１４の
接続導体２１４ａ、２１４ｂ、２１４ｃ、２１４ｄおよ
び２１４ｅと配線層２１６とをチタン膜、チタン窒化膜
およびタングステン膜から構成される高融点金属の複合
膜を用いて、同じ工程で形成してきた。
導体集積回路２００や半導体集積回路２２０において
は、シリコン基板２０２に設けられたソース・ドレイン
領域２０４ａ、２０４ｂ、２０６ａ、２０６ｂ、やゲー
ト電極２０４ｃと接続されるコンタクトホール２１４の
接続導体２１４ａ、２１４ｂ、２１４ｃ、２１４ｄおよ
び２１４ｅと配線層２１６とをチタン膜、チタン窒化膜
およびタングステン膜から構成される高融点金属の複合
膜を用いて、同じ工程で形成してきた。
【０００８】しかしながらこのような高融点金属の複合
膜を用いて接続導体２１４ａ、２１４ｂ、２１４ｃ、２
１４ｄおよび２１４ｅと配線層２１６とを同じ工程で形
成するメタル配線では、デザインルールが０．１５μｍ
以下になってくると、配線間のエッチング幅が減少する
にともなってドライエッチングのエッチングガスが配線
間の狭いエッチング領域に到達しにくくなるという現象
が発生し、高融点金属のエッチング残渣が発生するとい
う不具合が生じるという問題点があった。
膜を用いて接続導体２１４ａ、２１４ｂ、２１４ｃ、２
１４ｄおよび２１４ｅと配線層２１６とを同じ工程で形
成するメタル配線では、デザインルールが０．１５μｍ
以下になってくると、配線間のエッチング幅が減少する
にともなってドライエッチングのエッチングガスが配線
間の狭いエッチング領域に到達しにくくなるという現象
が発生し、高融点金属のエッチング残渣が発生するとい
う不具合が生じるという問題点があった。
【０００９】さらに、半導体集積回路２２０においては
配列されたＮＭＯＳ２０４それぞれのソース・ドレイン
領域の一方、例えばソースを等電位に保持するために各
ＮＭＯＳのソースを互いに接続することが必要となる
が、ゲート電極２０４ｃと並行して配線層を設け難いた
めに、接続拡散領域２２２により接続している。しかし
接続拡散領域２２２による接続では接続拡散領域２２２
の幅が狭くなると急激に抵抗値が高くなるという不都合
が生じ、ソース抵抗が高くなると時定数の増加による速
度の低下やトランジスタの駆動電流が低下するなどデバ
イス特性が低下する可能性がある。また例えばソース領
域へ不純物を高濃度に注入するという方法も考えられる
がｐｎ接合のリーク特性を劣化させるという問題点があ
った。
配列されたＮＭＯＳ２０４それぞれのソース・ドレイン
領域の一方、例えばソースを等電位に保持するために各
ＮＭＯＳのソースを互いに接続することが必要となる
が、ゲート電極２０４ｃと並行して配線層を設け難いた
めに、接続拡散領域２２２により接続している。しかし
接続拡散領域２２２による接続では接続拡散領域２２２
の幅が狭くなると急激に抵抗値が高くなるという不都合
が生じ、ソース抵抗が高くなると時定数の増加による速
度の低下やトランジスタの駆動電流が低下するなどデバ
イス特性が低下する可能性がある。また例えばソース領
域へ不純物を高濃度に注入するという方法も考えられる
がｐｎ接合のリーク特性を劣化させるという問題点があ
った。
【００１０】この発明は上記の問題点を解消するために
なされたもので、第１の目的は、複数のＭＯＳ型素子を
備えた半導体集積回路において、デザインルールが小さ
くなっても、層間絶縁膜上の配線層の間隔を広くするこ
とが出来る構成とすることであり、第２の目的はデザイ
ンルールが小さくなっても、層間絶縁膜上の配線層の間
隔を広く構成することが出来る半導体装置を簡単な工程
で製造することである。
なされたもので、第１の目的は、複数のＭＯＳ型素子を
備えた半導体集積回路において、デザインルールが小さ
くなっても、層間絶縁膜上の配線層の間隔を広くするこ
とが出来る構成とすることであり、第２の目的はデザイ
ンルールが小さくなっても、層間絶縁膜上の配線層の間
隔を広く構成することが出来る半導体装置を簡単な工程
で製造することである。
【００１１】なお、特開平６−１１２４０８号公報、特
開２０００−２２０８０号公報および特開平８−３１６
３２０号公報には、１層の層間絶縁膜を有し、ゲート電
極とソース領域とを電気的に接続した構造を有するＭＩ
ＳＦＥＴの例が記載されている。
開２０００−２２０８０号公報および特開平８−３１６
３２０号公報には、１層の層間絶縁膜を有し、ゲート電
極とソース領域とを電気的に接続した構造を有するＭＩ
ＳＦＥＴの例が記載されている。
【００１２】
【課題を解決するための手段】この発明に係る半導体装
置は、一主面を有する半導体基板と、この半導体基板の
主面に配設されたソース領域及びドレイン領域、および
このソース領域とドレイン領域との間の活性領域上に絶
縁膜を介して配設されたゲート電極を有する第１の半導
体素子と、この第１の半導体素子と分離領域を介して配
設され、半導体基板の主面に配設されたソース領域及び
ドレイン領域、およびこのソース領域とドレイン領域と
の間の活性領域上に絶縁膜を介して配設されたゲート電
極を有する第２の半導体素子と、第１、第２の半導体素
子を介して半導体基板上に配設されるとともに第１の半
導体素子のソース領域またはドレイン領域と第２の半導
体素子のソース領域またはドレイン領域とを経由して延
在した貫通孔を有する第１の絶縁膜と、この第１の絶縁
膜の貫通孔に埋設され、第１の半導体素子のソース領域
またはドレイン領域と第２の半導体素子のソース領域ま
たはドレイン領域とを接続した第１の配線層と、この第
１の配線層を覆い第１の絶縁膜上に配設されるとともに
表面上に第２の配線層が配設された第２の絶縁膜と、を
備えたもので、この構成により第１の半導体素子のソー
ス領域またはドレイン領域と第２の半導体素子のソース
領域またはドレイン領域とを接続した第１の配線層が第
２の配線層により覆われるので、第２の配線層の配線間
ピッチを広くすることが出来る。
置は、一主面を有する半導体基板と、この半導体基板の
主面に配設されたソース領域及びドレイン領域、および
このソース領域とドレイン領域との間の活性領域上に絶
縁膜を介して配設されたゲート電極を有する第１の半導
体素子と、この第１の半導体素子と分離領域を介して配
設され、半導体基板の主面に配設されたソース領域及び
ドレイン領域、およびこのソース領域とドレイン領域と
の間の活性領域上に絶縁膜を介して配設されたゲート電
極を有する第２の半導体素子と、第１、第２の半導体素
子を介して半導体基板上に配設されるとともに第１の半
導体素子のソース領域またはドレイン領域と第２の半導
体素子のソース領域またはドレイン領域とを経由して延
在した貫通孔を有する第１の絶縁膜と、この第１の絶縁
膜の貫通孔に埋設され、第１の半導体素子のソース領域
またはドレイン領域と第２の半導体素子のソース領域ま
たはドレイン領域とを接続した第１の配線層と、この第
１の配線層を覆い第１の絶縁膜上に配設されるとともに
表面上に第２の配線層が配設された第２の絶縁膜と、を
備えたもので、この構成により第１の半導体素子のソー
ス領域またはドレイン領域と第２の半導体素子のソース
領域またはドレイン領域とを接続した第１の配線層が第
２の配線層により覆われるので、第２の配線層の配線間
ピッチを広くすることが出来る。
【００１３】さらに、第１の半導体素子と第２の半導体
素子とが互いに異なる導電型の半導体素子で、第１の配
線層が第１、第２の半導体素子の一方の半導体素子のソ
ース領域と他方の半導体素子のドレイン領域とを接続す
ると共にさらに一方の半導体素子のゲート電極と接続さ
れたもので、この構成によりＣＭＯＳ構成を有する半導
体装置において第２の配線層の配線間ピッチを広くする
ことが出来る。
素子とが互いに異なる導電型の半導体素子で、第１の配
線層が第１、第２の半導体素子の一方の半導体素子のソ
ース領域と他方の半導体素子のドレイン領域とを接続す
ると共にさらに一方の半導体素子のゲート電極と接続さ
れたもので、この構成によりＣＭＯＳ構成を有する半導
体装置において第２の配線層の配線間ピッチを広くする
ことが出来る。
【００１４】さらに第１、第２の半導体素子の第１の配
線層と接続されていない側のソース領域およびドレイン
領域それぞれが第２の絶縁膜上に配設された第２の配線
層とコンタクトホールを介して第１、第２の絶縁膜界面
近傍で材質の連続した導電体により接続されたもので、
この構成により第２の配線層とソース領域およびドレイ
ン領域とを接続する導電体を一工程で形成することが出
来て、コンタクトホールを簡単な構成にすることが出来
る。
線層と接続されていない側のソース領域およびドレイン
領域それぞれが第２の絶縁膜上に配設された第２の配線
層とコンタクトホールを介して第１、第２の絶縁膜界面
近傍で材質の連続した導電体により接続されたもので、
この構成により第２の配線層とソース領域およびドレイ
ン領域とを接続する導電体を一工程で形成することが出
来て、コンタクトホールを簡単な構成にすることが出来
る。
【００１５】またさらに、第１の絶縁膜と第２の絶縁膜
との間に、第２の絶縁膜をエッチングするエッチング媒
体によるエッチング速度が第２の絶縁膜のエッチング速
度より小さい第３の絶縁膜がさらに配設されるととも
に、第１、第２の半導体素子の第１の配線層と接続され
ていない側のソース領域およびドレイン領域それぞれが
第２の絶縁膜上に配設された第２の配線層と、第１の絶
縁膜に配設された第１のコンタクトホールに配設された
導電体および第２の絶縁膜と第３の絶縁膜とに配設され
た第２のコンタクトホールに配設された導電体の両者に
より接続されたもので、この構成により第１のコンタク
トホールの貫通孔の深さが浅くなるので、この貫通孔を
形成するエッチングの制御が容易になり、ソース領域お
よびドレイン領域のエッチングの際のダメージを少なく
することが出来る。また第１、第２のコンタクトホール
の貫通孔のアスペクト比が小さくなることによりエッチ
ングによる開口が容易になる。
との間に、第２の絶縁膜をエッチングするエッチング媒
体によるエッチング速度が第２の絶縁膜のエッチング速
度より小さい第３の絶縁膜がさらに配設されるととも
に、第１、第２の半導体素子の第１の配線層と接続され
ていない側のソース領域およびドレイン領域それぞれが
第２の絶縁膜上に配設された第２の配線層と、第１の絶
縁膜に配設された第１のコンタクトホールに配設された
導電体および第２の絶縁膜と第３の絶縁膜とに配設され
た第２のコンタクトホールに配設された導電体の両者に
より接続されたもので、この構成により第１のコンタク
トホールの貫通孔の深さが浅くなるので、この貫通孔を
形成するエッチングの制御が容易になり、ソース領域お
よびドレイン領域のエッチングの際のダメージを少なく
することが出来る。また第１、第２のコンタクトホール
の貫通孔のアスペクト比が小さくなることによりエッチ
ングによる開口が容易になる。
【００１６】またさらに、第１の半導体素子と第２の半
導体素子とが同じ導電型の半導体素子で、第１の配線層
が第１、第２の半導体素子のソース領域同士またはドレ
イン領域同士に接続されたもので、この構成により同じ
導電型の素子が隣接して配列された半導体装置におい
て、第２の配線層の配線間ピッチを広くすることが出来
る。また、ソース領域同士またはドレイン領域同士を低
抵抗の共通配線で接続することができる。
導体素子とが同じ導電型の半導体素子で、第１の配線層
が第１、第２の半導体素子のソース領域同士またはドレ
イン領域同士に接続されたもので、この構成により同じ
導電型の素子が隣接して配列された半導体装置におい
て、第２の配線層の配線間ピッチを広くすることが出来
る。また、ソース領域同士またはドレイン領域同士を低
抵抗の共通配線で接続することができる。
【００１７】さらに第１、第２の半導体素子の第１の配
線層と接続されていない側のソース領域またはドレイン
領域が第２の絶縁膜上に配設された第２の配線層とコン
タクトホールを介して第１、第２の絶縁膜界面近傍で材
質の連続した導電体により接続されたもので、この構成
により第２の配線層とソース領域またはドレイン領域と
を接続する導電体を一工程で形成することが出来て、コ
ンタクトホールを簡単な構成にすることが出来る。
線層と接続されていない側のソース領域またはドレイン
領域が第２の絶縁膜上に配設された第２の配線層とコン
タクトホールを介して第１、第２の絶縁膜界面近傍で材
質の連続した導電体により接続されたもので、この構成
により第２の配線層とソース領域またはドレイン領域と
を接続する導電体を一工程で形成することが出来て、コ
ンタクトホールを簡単な構成にすることが出来る。
【００１８】またさらに、第１の絶縁膜と第２の絶縁膜
との間に、第２の絶縁膜をエッチングするエッチング媒
体によるエッチング速度が第２の絶縁膜のエッチング速
度より小さい第３の絶縁膜がさらに配設されるととも
に、第１、第２の半導体素子の第１の配線層と接続され
ていない側のソース領域またはドレイン領域が第２の絶
縁膜上に配設された第２の配線層と、第１の絶縁膜に配
設された第１のコンタクトホールに配設された導電体お
よび第２の絶縁膜と第３の絶縁膜とに配設された第２の
コンタクトホールに配設された導電体の両者により接続
されたもので、この構成により第１のコンタクトホール
の貫通孔の深さが浅くなるので、この貫通孔を形成する
エッチングの制御が容易になり、ソース領域およびドレ
イン領域のエッチングの際のダメージを少なくすること
が出来る。また第１、第２のコンタクトホールの貫通孔
のアスペクト比が小さくなることにより開口が容易にな
る。
との間に、第２の絶縁膜をエッチングするエッチング媒
体によるエッチング速度が第２の絶縁膜のエッチング速
度より小さい第３の絶縁膜がさらに配設されるととも
に、第１、第２の半導体素子の第１の配線層と接続され
ていない側のソース領域またはドレイン領域が第２の絶
縁膜上に配設された第２の配線層と、第１の絶縁膜に配
設された第１のコンタクトホールに配設された導電体お
よび第２の絶縁膜と第３の絶縁膜とに配設された第２の
コンタクトホールに配設された導電体の両者により接続
されたもので、この構成により第１のコンタクトホール
の貫通孔の深さが浅くなるので、この貫通孔を形成する
エッチングの制御が容易になり、ソース領域およびドレ
イン領域のエッチングの際のダメージを少なくすること
が出来る。また第１、第２のコンタクトホールの貫通孔
のアスペクト比が小さくなることにより開口が容易にな
る。
【００１９】またこの発明に係る半導体装置の製造方法
は、半導体基板の一主面に、第１の半導体素子のソース
領域及びドレイン領域と第２の半導体素子のソース領域
およびドレイン領域とを分離領域を介して形成し、第
１、第２の半導体素子のソース領域とドレイン領域との
間に介在する活性領域それぞれの上に絶縁膜を介してゲ
ート電極を形成し、第１、第２の半導体素子を形成する
第１の工程と、第１、第２の半導体素子を介して半導体
基板上に第１の絶縁膜を形成する第２の工程と、半導体
基板の主面に対向し第１の半導体素子のソース領域また
はドレイン領域と第２の半導体素子のソース領域または
ドレイン領域とを経由して延在する貫通孔を第１の絶縁
膜に形成する第３の工程と、貫通孔に第１の配線層を埋
設し、この第１の配線層により第１の半導体素子のソー
ス領域またはドレイン領域と第２の半導体素子のソース
領域またはドレイン領域とを接続する第４の工程と、第
１の配線層および第１の絶縁膜上に第２の絶縁膜を形成
し、第２の絶縁膜の表面上に第２の配線層を形成する第
５の工程と、を含むので、第２の配線層の配線間ピッチ
を広くすることが出来て、第２の配線層を形成するエッ
チングの際にメタル残渣を残すことなくエッチングする
ことができる。
は、半導体基板の一主面に、第１の半導体素子のソース
領域及びドレイン領域と第２の半導体素子のソース領域
およびドレイン領域とを分離領域を介して形成し、第
１、第２の半導体素子のソース領域とドレイン領域との
間に介在する活性領域それぞれの上に絶縁膜を介してゲ
ート電極を形成し、第１、第２の半導体素子を形成する
第１の工程と、第１、第２の半導体素子を介して半導体
基板上に第１の絶縁膜を形成する第２の工程と、半導体
基板の主面に対向し第１の半導体素子のソース領域また
はドレイン領域と第２の半導体素子のソース領域または
ドレイン領域とを経由して延在する貫通孔を第１の絶縁
膜に形成する第３の工程と、貫通孔に第１の配線層を埋
設し、この第１の配線層により第１の半導体素子のソー
ス領域またはドレイン領域と第２の半導体素子のソース
領域またはドレイン領域とを接続する第４の工程と、第
１の配線層および第１の絶縁膜上に第２の絶縁膜を形成
し、第２の絶縁膜の表面上に第２の配線層を形成する第
５の工程と、を含むので、第２の配線層の配線間ピッチ
を広くすることが出来て、第２の配線層を形成するエッ
チングの際にメタル残渣を残すことなくエッチングする
ことができる。
【００２０】さらに、第１の半導体素子と第２の半導体
素子とが互いに異なる導電型の半導体素子であって、第
３の工程において貫通孔は第１、第２の半導体素子の一
方の半導体素子のソース領域と他方の半導体素子のドレ
イン領域とを経由して延在されるとともに貫通孔がさら
に一方の半導体素子のゲート電極まで延在される工程を
含むので、ＣＭＯＳ構成を有する半導体装置の第２の配
線層を形成するエッチングの際にメタル残渣を残すこと
なくエッチングすることができる。
素子とが互いに異なる導電型の半導体素子であって、第
３の工程において貫通孔は第１、第２の半導体素子の一
方の半導体素子のソース領域と他方の半導体素子のドレ
イン領域とを経由して延在されるとともに貫通孔がさら
に一方の半導体素子のゲート電極まで延在される工程を
含むので、ＣＭＯＳ構成を有する半導体装置の第２の配
線層を形成するエッチングの際にメタル残渣を残すこと
なくエッチングすることができる。
【００２１】さらに、第５の工程において、さらに第
１、第２の半導体素子の第１の配線層と接続されていな
い側のソース領域およびドレイン領域それぞれに第２の
絶縁膜表面からコンタクトホールを形成し、このコンタ
クトホールを介してソース領域およびドレイン領域それ
ぞれが導電体により第２の絶縁膜上の第２の配線層と接
続される工程を含むので、第２の配線層とソース領域お
よびドレイン領域とを接続する導電体を一工程で形成す
ることが出来て、コンタクトホールを簡単な工程で形成
することが出来る。
１、第２の半導体素子の第１の配線層と接続されていな
い側のソース領域およびドレイン領域それぞれに第２の
絶縁膜表面からコンタクトホールを形成し、このコンタ
クトホールを介してソース領域およびドレイン領域それ
ぞれが導電体により第２の絶縁膜上の第２の配線層と接
続される工程を含むので、第２の配線層とソース領域お
よびドレイン領域とを接続する導電体を一工程で形成す
ることが出来て、コンタクトホールを簡単な工程で形成
することが出来る。
【００２２】またさらに、第３の工程において、第１、
第２の半導体素子の貫通孔に対向しない側のソース領域
およびドレイン領域それぞれに第１のコンタクトホール
を形成する工程を、第４の工程において第１のコンタク
トホールに導電体を埋設する工程を、第５の工程におい
て第１の絶縁膜と第２の絶縁膜との間に第２の絶縁膜を
エッチングするエッチング媒体によるエッチング速度が
第２の絶縁膜のエッチング速度より小さい第３の絶縁膜
を形成するとともに第２の絶縁膜と第３の絶縁膜とに第
１のコンタクトホールと接続する第２のコンタクトホー
ルを形成し、第２のコンタクトホールを介して導電体に
より第１のコンタクトホールに埋設された導電体と第２
の配線層とを接続する工程を、さらに含むので、第１の
コンタクトホールの貫通孔の深さが浅くなり、この貫通
孔を形成するエッチングの制御が容易になる。このため
ソース領域およびドレイン領域に加えられるダメージの
少ないエッチングを行うことが出来る。また第１、第２
のコンタクトホールの貫通孔のアスペクト比が小さくな
ることにより開口の形成を容易に行うことが出来る。
第２の半導体素子の貫通孔に対向しない側のソース領域
およびドレイン領域それぞれに第１のコンタクトホール
を形成する工程を、第４の工程において第１のコンタク
トホールに導電体を埋設する工程を、第５の工程におい
て第１の絶縁膜と第２の絶縁膜との間に第２の絶縁膜を
エッチングするエッチング媒体によるエッチング速度が
第２の絶縁膜のエッチング速度より小さい第３の絶縁膜
を形成するとともに第２の絶縁膜と第３の絶縁膜とに第
１のコンタクトホールと接続する第２のコンタクトホー
ルを形成し、第２のコンタクトホールを介して導電体に
より第１のコンタクトホールに埋設された導電体と第２
の配線層とを接続する工程を、さらに含むので、第１の
コンタクトホールの貫通孔の深さが浅くなり、この貫通
孔を形成するエッチングの制御が容易になる。このため
ソース領域およびドレイン領域に加えられるダメージの
少ないエッチングを行うことが出来る。また第１、第２
のコンタクトホールの貫通孔のアスペクト比が小さくな
ることにより開口の形成を容易に行うことが出来る。
【００２３】またさらに、第１の半導体素子と第２の半
導体素子とが同じ導電型の半導体素子であって、第３の
工程において貫通孔は第１、第２の半導体素子のソース
領域同士またはドレイン領域同士を接続するもので、同
じ導電型の素子が隣接して配列された半導体装置の第２
の配線層を形成するエッチングの際にメタル残渣を残す
ことなくエッチングすることができる。
導体素子とが同じ導電型の半導体素子であって、第３の
工程において貫通孔は第１、第２の半導体素子のソース
領域同士またはドレイン領域同士を接続するもので、同
じ導電型の素子が隣接して配列された半導体装置の第２
の配線層を形成するエッチングの際にメタル残渣を残す
ことなくエッチングすることができる。
【００２４】さらに、第５の工程において、さらに第
１、第２の半導体素子の第１の配線層と接続されていな
い側のソース領域またはドレイン領域および第１の配線
層に第２の絶縁膜表面からコンタクトホールを形成し、
このコンタクトホールを介して導電体によりソース領域
またはドレイン領域および第１の配線層を第２の絶縁膜
上の第２の配線層と接続する工程を含むので、第２の配
線層とソース領域またはドレイン領域とを接続する導電
体を一工程で形成することが出来て、コンタクトホール
を簡単な工程で形成することが出来る。
１、第２の半導体素子の第１の配線層と接続されていな
い側のソース領域またはドレイン領域および第１の配線
層に第２の絶縁膜表面からコンタクトホールを形成し、
このコンタクトホールを介して導電体によりソース領域
またはドレイン領域および第１の配線層を第２の絶縁膜
上の第２の配線層と接続する工程を含むので、第２の配
線層とソース領域またはドレイン領域とを接続する導電
体を一工程で形成することが出来て、コンタクトホール
を簡単な工程で形成することが出来る。
【００２５】またさらに、第３の工程において、第１、
第２の半導体素子の貫通孔に対向しない側のソース領域
またはドレイン領域に第１のコンタクトホールを形成す
る工程を、第４の工程において第１のコンタクトホール
に導電体を埋設する工程を、第５の工程において第１の
絶縁膜と第２の絶縁膜との間に第２の絶縁膜をエッチン
グするエッチング媒体によるエッチング速度が第２の絶
縁膜のエッチング速度より小さい第３の絶縁膜を形成す
るとともに第２の絶縁膜および第３の絶縁膜に第１のコ
ンタクトホールおよび貫通孔に接続する第２のコンタク
トホールを形成し、第２のコンタクトホールを介して導
電体により第１のコンタクトホールに埋設された導電体
および第１の配線層と第２の配線層とを接続する工程
を、さらに含むので、第１のコンタクトホールの貫通孔
の深さが浅くなり、この貫通孔を形成するエッチングの
制御が容易になる。このためソース領域およびドレイン
領域に加えられるダメージの少ないエッチングを行うこ
とが出来る。また第１、第２のコンタクトホールの貫通
孔のアスペクト比が小さくなることにより開口の形成を
容易に行うことが出来る。
第２の半導体素子の貫通孔に対向しない側のソース領域
またはドレイン領域に第１のコンタクトホールを形成す
る工程を、第４の工程において第１のコンタクトホール
に導電体を埋設する工程を、第５の工程において第１の
絶縁膜と第２の絶縁膜との間に第２の絶縁膜をエッチン
グするエッチング媒体によるエッチング速度が第２の絶
縁膜のエッチング速度より小さい第３の絶縁膜を形成す
るとともに第２の絶縁膜および第３の絶縁膜に第１のコ
ンタクトホールおよび貫通孔に接続する第２のコンタク
トホールを形成し、第２のコンタクトホールを介して導
電体により第１のコンタクトホールに埋設された導電体
および第１の配線層と第２の配線層とを接続する工程
を、さらに含むので、第１のコンタクトホールの貫通孔
の深さが浅くなり、この貫通孔を形成するエッチングの
制御が容易になる。このためソース領域およびドレイン
領域に加えられるダメージの少ないエッチングを行うこ
とが出来る。また第１、第２のコンタクトホールの貫通
孔のアスペクト比が小さくなることにより開口の形成を
容易に行うことが出来る。
【００２６】
【発明の実施の形態】この実施の形態に係る半導体装置
においては、半導体基板にＭＯＳ型ＦＥＴ素子を複数配
設し、この上に第１層の層間絶縁膜を配設し、この第１
層の層間絶縁膜に複数のＦＥＴ素子のソース領域とドレ
イン領域、ソース領域同士、ドレイン領域同士を経由し
て延在した貫通孔を設け、この貫通孔に第１の配線層を
埋設してソース領域、ドレイン領域を接続すると共に、
この第１の配線層および第１層の層間絶縁膜の上に第２
層の層間絶縁膜を配設し、この第２層の層間絶縁膜の表
面に第２の配線層を配設したものである。
においては、半導体基板にＭＯＳ型ＦＥＴ素子を複数配
設し、この上に第１層の層間絶縁膜を配設し、この第１
層の層間絶縁膜に複数のＦＥＴ素子のソース領域とドレ
イン領域、ソース領域同士、ドレイン領域同士を経由し
て延在した貫通孔を設け、この貫通孔に第１の配線層を
埋設してソース領域、ドレイン領域を接続すると共に、
この第１の配線層および第１層の層間絶縁膜の上に第２
層の層間絶縁膜を配設し、この第２層の層間絶縁膜の表
面に第２の配線層を配設したものである。
【００２７】実施の形態１．図１はこの実施の形態１に
係る集積回路装置の一部透過平面図である。また図２は
図１のＩＩ−ＩＩ断面におけるこの実施の形態１に係る
集積回路装置の断面図である。図１及び図２において、
１０は半導体集積回路、例えばＳＲＡＭでここではその
一部のＣＭＯＳを示している。１２はｐ型のシリコン基
板、１４は半導体集積回路１０を構成する第１の半導体
素子としての例えばＮＭＯＳで、１４ａ、１４ｂはシリ
コン基板１２にＰウエル（図示せず）を形成し、Ｎ型ド
ーパントが注入された不純物領域のソース・ドレイン領
域、１４ｃはＮＭＯＳ１４のゲート電極、図２において
１４ｄはＮＭＯＳ１４のゲート絶縁膜、１４ｅはソース
・ドレイン領域１４ａ、１４ｂの間にある活性領域であ
る。
係る集積回路装置の一部透過平面図である。また図２は
図１のＩＩ−ＩＩ断面におけるこの実施の形態１に係る
集積回路装置の断面図である。図１及び図２において、
１０は半導体集積回路、例えばＳＲＡＭでここではその
一部のＣＭＯＳを示している。１２はｐ型のシリコン基
板、１４は半導体集積回路１０を構成する第１の半導体
素子としての例えばＮＭＯＳで、１４ａ、１４ｂはシリ
コン基板１２にＰウエル（図示せず）を形成し、Ｎ型ド
ーパントが注入された不純物領域のソース・ドレイン領
域、１４ｃはＮＭＯＳ１４のゲート電極、図２において
１４ｄはＮＭＯＳ１４のゲート絶縁膜、１４ｅはソース
・ドレイン領域１４ａ、１４ｂの間にある活性領域であ
る。
【００２８】１６は半導体集積回路１０を構成する第２
の半導体素子としての例えばＰＭＯＳで、１６ａ、１６
ｂはシリコン基板１２にＮウエル（図示せず）を形成
し、ＮウエルにＰ型ドーパントが注入された不純物領域
のソース・ドレイン領域、１６ｃはＰＭＯＳ１６のゲー
ト電極、図２において１６ｄはＰＭＯＳ１６のゲート絶
縁膜、１６ｅはソース・ドレイン領域１６ａ、１６ｂと
の間にある活性領域である。１８は素子を分離する分離
酸化膜である。
の半導体素子としての例えばＰＭＯＳで、１６ａ、１６
ｂはシリコン基板１２にＮウエル（図示せず）を形成
し、ＮウエルにＰ型ドーパントが注入された不純物領域
のソース・ドレイン領域、１６ｃはＰＭＯＳ１６のゲー
ト電極、図２において１６ｄはＰＭＯＳ１６のゲート絶
縁膜、１６ｅはソース・ドレイン領域１６ａ、１６ｂと
の間にある活性領域である。１８は素子を分離する分離
酸化膜である。
【００２９】図１及び図２において、２０は第１の絶縁
膜としての下部層間絶縁膜で、この実施の形態１では下
部層間絶縁膜２０はエッチングストッパー層としての機
能を有する下側の第１下部層間絶縁膜２０ａと上側の第
２下部層間絶縁膜２０ｂで構成されている。第１下部層
間絶縁膜２０ａは熱ＣＶＤやプラズマＣＶＤで形成され
た層厚２００〜５００オングストロームのシリコン窒化
膜である。また第２下部層間絶縁膜２０ｂは熱ＣＶＤや
プラズマＣＶＤで形成された層厚３０００〜７０００オ
ングストローム、さらに望ましくは５０００オングスト
ローム程度のシリコン酸化膜である。
膜としての下部層間絶縁膜で、この実施の形態１では下
部層間絶縁膜２０はエッチングストッパー層としての機
能を有する下側の第１下部層間絶縁膜２０ａと上側の第
２下部層間絶縁膜２０ｂで構成されている。第１下部層
間絶縁膜２０ａは熱ＣＶＤやプラズマＣＶＤで形成され
た層厚２００〜５００オングストロームのシリコン窒化
膜である。また第２下部層間絶縁膜２０ｂは熱ＣＶＤや
プラズマＣＶＤで形成された層厚３０００〜７０００オ
ングストローム、さらに望ましくは５０００オングスト
ローム程度のシリコン酸化膜である。
【００３０】２２は下部層間絶縁膜２０を貫通する貫通
孔で、ＮＭＯＳ１４のゲート電極１４ｃ、ソース・ドレ
イン領域１４ｂを経由しさらに分離酸化膜１８上を介し
てＰＭＯＳ１６のソース・ドレイン領域１６ａまでシリ
コン基板１２に沿って穿孔されている。２４は第１の配
線層としての局所配線で、シリコン基板１２側からチタ
ン膜／チタン窒化膜／タングステン膜を順次積層した高
融点金属複合膜で構成されている。この局所配線２４は
貫通孔２２に埋設され、ＮＭＯＳ１４のゲート電極１４
ｃ、ソース・ドレイン領域１４ｂを接続しさらに分離酸
化膜１８上を経由してＰＭＯＳ１６のソース・ドレイン
領域１６ａを接続している。
孔で、ＮＭＯＳ１４のゲート電極１４ｃ、ソース・ドレ
イン領域１４ｂを経由しさらに分離酸化膜１８上を介し
てＰＭＯＳ１６のソース・ドレイン領域１６ａまでシリ
コン基板１２に沿って穿孔されている。２４は第１の配
線層としての局所配線で、シリコン基板１２側からチタ
ン膜／チタン窒化膜／タングステン膜を順次積層した高
融点金属複合膜で構成されている。この局所配線２４は
貫通孔２２に埋設され、ＮＭＯＳ１４のゲート電極１４
ｃ、ソース・ドレイン領域１４ｂを接続しさらに分離酸
化膜１８上を経由してＰＭＯＳ１６のソース・ドレイン
領域１６ａを接続している。
【００３１】２６は第２の絶縁膜としての上部層間絶縁
膜で、上部層間絶縁膜２６は熱ＣＶＤやプラズマＣＶＤ
で形成された層厚３０００〜７０００オングストロー
ム、さらに望ましくは５０００オングストローム程度の
シリコン酸化膜である。２８は上部層間絶縁膜２６の表
面上に形成された第２の配線層としての上部電極層で、
シリコン基板１２側からチタン膜／チタン窒化膜／タン
グステン膜を順次積層した高融点金属複合膜またはアル
ミニウム材料膜で構成されている。３０はコンタクトホ
ールで、上部層間絶縁膜２６からシリコン基板１２のソ
ース・ドレイン領域１４ａ、１６ｂまで穿孔された貫通
孔３０ａとこの貫通孔３０ａに配設された接続導体３０
ｂで構成される。接続導体３０ｂはシリコン基板１２側
からチタン膜／チタン窒化膜／タングステン膜を順次積
層した高融点金属複合膜で構成されている。
膜で、上部層間絶縁膜２６は熱ＣＶＤやプラズマＣＶＤ
で形成された層厚３０００〜７０００オングストロー
ム、さらに望ましくは５０００オングストローム程度の
シリコン酸化膜である。２８は上部層間絶縁膜２６の表
面上に形成された第２の配線層としての上部電極層で、
シリコン基板１２側からチタン膜／チタン窒化膜／タン
グステン膜を順次積層した高融点金属複合膜またはアル
ミニウム材料膜で構成されている。３０はコンタクトホ
ールで、上部層間絶縁膜２６からシリコン基板１２のソ
ース・ドレイン領域１４ａ、１６ｂまで穿孔された貫通
孔３０ａとこの貫通孔３０ａに配設された接続導体３０
ｂで構成される。接続導体３０ｂはシリコン基板１２側
からチタン膜／チタン窒化膜／タングステン膜を順次積
層した高融点金属複合膜で構成されている。
【００３２】接続導体３０ａが上部電極層２８と同一工
程で形成されるときには、高融点金属複合膜で形成さ
れ、シリコン基板１２表面および貫通孔３０ａの壁面上
にチタン膜／チタン窒化膜／タングステン膜を順次積層
した複合膜になる。またコンタクトホール３０がコンタ
クトプラグ構造により形成されてもよい。このときに
は、貫通孔３０ａを介してシリコン基板１２表面上にチ
タン膜／チタン窒化膜／タングステン膜が順次積層さ
れ、上部層間絶縁膜２６表面まで積層された余剰の高融
点金属複合膜をＣＭＰ（Chemical Mechanical Polishin
g）法により除去したのち、上部層間絶縁膜２６表面上
にアルミニウム材料膜で上部電極層２８が形成され、貫
通孔３０ａに埋設された高融点金属複合膜の接続導体３
０ａと上部電極層２８とが接続される。
程で形成されるときには、高融点金属複合膜で形成さ
れ、シリコン基板１２表面および貫通孔３０ａの壁面上
にチタン膜／チタン窒化膜／タングステン膜を順次積層
した複合膜になる。またコンタクトホール３０がコンタ
クトプラグ構造により形成されてもよい。このときに
は、貫通孔３０ａを介してシリコン基板１２表面上にチ
タン膜／チタン窒化膜／タングステン膜が順次積層さ
れ、上部層間絶縁膜２６表面まで積層された余剰の高融
点金属複合膜をＣＭＰ（Chemical Mechanical Polishin
g）法により除去したのち、上部層間絶縁膜２６表面上
にアルミニウム材料膜で上部電極層２８が形成され、貫
通孔３０ａに埋設された高融点金属複合膜の接続導体３
０ａと上部電極層２８とが接続される。
【００３３】なお、図１においては、下部層間絶縁膜２
０および上部層間絶縁膜２６を透過して記載している。
つぎに製造方法について説明する。図３、図４、図５、
図６、図７、および図８はこの実施の形態１に係る半導
体集積回路の製造工程の各段階で示した半導体集積回路
１０の部分断面図である。図３を参照して、まずｐ型の
シリコン基板１２に公知の製造方法によりＮＭＯＳ１４
およびＰＭＯＳ１６が分離酸化膜１８を介して隣接して
形成される。この工程の結果が図３である。図４を参照
して、次にＮＭＯＳ１４およびＰＭＯＳ１６を介してシ
リコン基板１２の上にエッチングストッパー層としての
機能を有する下側の第１下部層間絶縁膜２０ａと上側の
第２下部層間絶縁膜２０ｂが形成される。この工程の結
果が図４である。
０および上部層間絶縁膜２６を透過して記載している。
つぎに製造方法について説明する。図３、図４、図５、
図６、図７、および図８はこの実施の形態１に係る半導
体集積回路の製造工程の各段階で示した半導体集積回路
１０の部分断面図である。図３を参照して、まずｐ型の
シリコン基板１２に公知の製造方法によりＮＭＯＳ１４
およびＰＭＯＳ１６が分離酸化膜１８を介して隣接して
形成される。この工程の結果が図３である。図４を参照
して、次にＮＭＯＳ１４およびＰＭＯＳ１６を介してシ
リコン基板１２の上にエッチングストッパー層としての
機能を有する下側の第１下部層間絶縁膜２０ａと上側の
第２下部層間絶縁膜２０ｂが形成される。この工程の結
果が図４である。
【００３４】図５を参照して、次にＮＭＯＳ１４のゲー
ト電極１４ｃからソース・ドレイン領域１４ｂを経由し
さらに分離酸化膜１８上を介してＰＭＯＳ１６のソース
・ドレイン領域１６ａまでシリコン基板１２に沿って延
在する貫通孔２２が、第１下部層間絶縁膜２０ａをエッ
チングストッパー層として、写真製版とエッチングを用
いてまず第２下部層間絶縁膜２０ｂが貫通するように穿
孔される。この工程の結果が図５である。図６を参照し
て、次に第１下部層間絶縁膜２０ａを除去し、ソース・
ドレイン領域１４ｂと分離酸化膜１８上とソース・ドレ
イン領域１６ａとを含むシリコン基板１２表面およびゲ
ート電極１４ｃ表面を露呈させる。ついで貫通孔２２を
介してシリコン基板１２表面上および下部層間絶縁膜２
０表面上に、シリコン基板１２側からチタン膜／チタン
窒化膜／タングステン膜を順次積層した高融点金属複合
膜を熱ＣＶＤやプラズマＣＶＤにより形成する。この
後、下部層間絶縁膜２０表面が露呈されるまで余剰の高
融点金属複合膜がＣＭＰ法により除去され、貫通孔２２
に高融点金属複合膜が埋設される。この段階で局部配線
２４が形成される。この工程の結果が図６である。
ト電極１４ｃからソース・ドレイン領域１４ｂを経由し
さらに分離酸化膜１８上を介してＰＭＯＳ１６のソース
・ドレイン領域１６ａまでシリコン基板１２に沿って延
在する貫通孔２２が、第１下部層間絶縁膜２０ａをエッ
チングストッパー層として、写真製版とエッチングを用
いてまず第２下部層間絶縁膜２０ｂが貫通するように穿
孔される。この工程の結果が図５である。図６を参照し
て、次に第１下部層間絶縁膜２０ａを除去し、ソース・
ドレイン領域１４ｂと分離酸化膜１８上とソース・ドレ
イン領域１６ａとを含むシリコン基板１２表面およびゲ
ート電極１４ｃ表面を露呈させる。ついで貫通孔２２を
介してシリコン基板１２表面上および下部層間絶縁膜２
０表面上に、シリコン基板１２側からチタン膜／チタン
窒化膜／タングステン膜を順次積層した高融点金属複合
膜を熱ＣＶＤやプラズマＣＶＤにより形成する。この
後、下部層間絶縁膜２０表面が露呈されるまで余剰の高
融点金属複合膜がＣＭＰ法により除去され、貫通孔２２
に高融点金属複合膜が埋設される。この段階で局部配線
２４が形成される。この工程の結果が図６である。
【００３５】図７を参照して、次に局部配線２４を覆
い、下部層間絶縁膜２０表面上に、上部層間絶縁膜２６
が形成される。この工程の結果が図７である。図８を参
照して、次に写真製版とエッチングを用いて、上部層間
絶縁膜２６表面からシリコン基板１２のソース・ドレイ
ン領域１４ａ、１６ｂが露呈するまで穿孔され、コンタ
クトホール３０の貫通孔３０ａが形成される。この工程
で、第１下部層間絶縁膜２０ａをエッチングストッパー
層として一旦エッチングを停止し、改めて第１下部層間
絶縁膜２０ａをエッチングしてもよいし、一度にソース
・ドレイン領域１４ａ、１６ｂが露呈するまでエッチン
グしてもよい。この工程の結果が図８である。
い、下部層間絶縁膜２０表面上に、上部層間絶縁膜２６
が形成される。この工程の結果が図７である。図８を参
照して、次に写真製版とエッチングを用いて、上部層間
絶縁膜２６表面からシリコン基板１２のソース・ドレイ
ン領域１４ａ、１６ｂが露呈するまで穿孔され、コンタ
クトホール３０の貫通孔３０ａが形成される。この工程
で、第１下部層間絶縁膜２０ａをエッチングストッパー
層として一旦エッチングを停止し、改めて第１下部層間
絶縁膜２０ａをエッチングしてもよいし、一度にソース
・ドレイン領域１４ａ、１６ｂが露呈するまでエッチン
グしてもよい。この工程の結果が図８である。
【００３６】次いで、上部層間絶縁膜２６表面上から、
チタン膜／チタン窒化膜／タングステン膜を順次積層
し、貫通孔３０ａを介してシリコン基板１２および上部
層間絶縁膜２６表面上に、チタン膜／チタン窒化膜／タ
ングステン膜の高融点金属複合膜を形成し、写真製版と
エッチングを用いて上部電極層２８と接続導体３０ｂと
を同一工程で形成する。この接続導体３０ｂは先に述べ
た如くコンタクトプラグ構造にしてもよく、このときは
接続導体３０ｂとして高融点金属複合膜を貫通孔３０ａ
に埋設した後、上部層間絶縁膜２６表面上にアルミニウ
ム材料膜で上部電極層２８が形成され、接続導体３０ａ
と上部電極層２８とが接続される。この工程の結果が、
図１および図２の半導体集積回路１０である。
チタン膜／チタン窒化膜／タングステン膜を順次積層
し、貫通孔３０ａを介してシリコン基板１２および上部
層間絶縁膜２６表面上に、チタン膜／チタン窒化膜／タ
ングステン膜の高融点金属複合膜を形成し、写真製版と
エッチングを用いて上部電極層２８と接続導体３０ｂと
を同一工程で形成する。この接続導体３０ｂは先に述べ
た如くコンタクトプラグ構造にしてもよく、このときは
接続導体３０ｂとして高融点金属複合膜を貫通孔３０ａ
に埋設した後、上部層間絶縁膜２６表面上にアルミニウ
ム材料膜で上部電極層２８が形成され、接続導体３０ａ
と上部電極層２８とが接続される。この工程の結果が、
図１および図２の半導体集積回路１０である。
【００３７】また、この実施の形態１においては、コン
タクトホール３０の貫通孔３０ａが上部層間絶縁膜２６
と下部層間絶縁膜２０とは一工程で穿孔されており、接
続導体３０ｂは、コンタクトプラグ構造の場合でも上部
電極層２８と同一工程で形成された場合でも、下部層間
絶縁膜２０と上部層間絶縁膜２６との境界近傍では材質
や組織が連続している。このため構成が簡単で半導体集
積回路１０を安価に提供することが出来る。
タクトホール３０の貫通孔３０ａが上部層間絶縁膜２６
と下部層間絶縁膜２０とは一工程で穿孔されており、接
続導体３０ｂは、コンタクトプラグ構造の場合でも上部
電極層２８と同一工程で形成された場合でも、下部層間
絶縁膜２０と上部層間絶縁膜２６との境界近傍では材質
や組織が連続している。このため構成が簡単で半導体集
積回路１０を安価に提供することが出来る。
【００３８】この実施の形態１に係る半導体集積回路１
０は、ＮＭＯＳ１４およびＰＭＯＳ１６と上部電極層２
８との間に介在する層間絶縁膜を下部層間絶縁膜２０お
よび上部層間絶縁膜２６の２層で構成している。そして
ＮＭＯＳ１４のソース・ドレイン領域１４ｂおよびゲー
ト電極１４ｃとＰＭＯＳ１６のソース・ドレイン領域１
６ａとを高融点金属複合膜で構成された局所配線２４で
接続し、これを下部層間絶縁膜２０の貫通孔２２に埋設
するとともに局所配線２４を覆って下部層間絶縁膜２０
の上に上部層間絶縁膜２６を配設し、この上部層間絶縁
膜２６の上に上部電極層２８を設けている。
０は、ＮＭＯＳ１４およびＰＭＯＳ１６と上部電極層２
８との間に介在する層間絶縁膜を下部層間絶縁膜２０お
よび上部層間絶縁膜２６の２層で構成している。そして
ＮＭＯＳ１４のソース・ドレイン領域１４ｂおよびゲー
ト電極１４ｃとＰＭＯＳ１６のソース・ドレイン領域１
６ａとを高融点金属複合膜で構成された局所配線２４で
接続し、これを下部層間絶縁膜２０の貫通孔２２に埋設
するとともに局所配線２４を覆って下部層間絶縁膜２０
の上に上部層間絶縁膜２６を配設し、この上部層間絶縁
膜２６の上に上部電極層２８を設けている。
【００３９】さらに、ＮＭＯＳ１４のもう一方のソース
・ドレイン領域１４ａ、ＰＭＯＳ１６のもう一方のソー
ス・ドレイン領域１６ｂそれぞれとコンタクトホール３
０を介して接続された上部電極層２８が上部層間絶縁膜
２６に配設されている。従来構造であれば、ＮＭＯＳ１
４のソース・ドレイン領域１４ｂおよびゲート電極１４
ｃとＰＭＯＳ１６のソース・ドレイン領域１６ａとを接
続するための上部電極層が層間絶縁膜上に必要となり、
半導体集積回路１０の構成上この上部電極層は、ＮＭＯ
Ｓ１４のソース・ドレイン領域１４ａ、ＰＭＯＳ１６の
ソース・ドレイン領域１６ｂそれぞれとコンタクトホー
ル３０を介して接続されたそれぞれの上部電極層間に配
置されることになるために、上部電極層の配線層間隔が
狭くなり、配線層を形成するためのエッチングに際し
て、ドライエッチングのエッチングガスが配線間隙深く
に入りにくくなり配線材料の金属残査を残す結果となっ
ていたのである。
・ドレイン領域１４ａ、ＰＭＯＳ１６のもう一方のソー
ス・ドレイン領域１６ｂそれぞれとコンタクトホール３
０を介して接続された上部電極層２８が上部層間絶縁膜
２６に配設されている。従来構造であれば、ＮＭＯＳ１
４のソース・ドレイン領域１４ｂおよびゲート電極１４
ｃとＰＭＯＳ１６のソース・ドレイン領域１６ａとを接
続するための上部電極層が層間絶縁膜上に必要となり、
半導体集積回路１０の構成上この上部電極層は、ＮＭＯ
Ｓ１４のソース・ドレイン領域１４ａ、ＰＭＯＳ１６の
ソース・ドレイン領域１６ｂそれぞれとコンタクトホー
ル３０を介して接続されたそれぞれの上部電極層間に配
置されることになるために、上部電極層の配線層間隔が
狭くなり、配線層を形成するためのエッチングに際し
て、ドライエッチングのエッチングガスが配線間隙深く
に入りにくくなり配線材料の金属残査を残す結果となっ
ていたのである。
【００４０】しかしながらこの実施の形態１に係る半導
体集積回路１０においては、ＮＭＯＳ１４のソース・ド
レイン領域１４ｂおよびゲート電極１４ｃとＰＭＯＳ１
６のソース・ドレイン領域１６ａとを接続する局所配線
２４が下部層間絶縁膜２０の貫通孔２２に埋設されると
ともに局所配線２４を覆って下部層間絶縁膜２０の上に
上部層間絶縁膜２６が配設されている。このため半導体
集積回路１０の構成上、局所配線２４がＮＭＯＳ１４の
ソース・ドレイン領域１４ａおよびＰＭＯＳ１６のソー
ス・ドレイン領域１６ｂと接続されたコンタクトホール
３０それぞれの間に配置されたとしても、局所配線２４
は上部層間絶縁膜２６に覆われているので、ＮＭＯＳ１
４のソース・ドレイン領域１４ａ、ＰＭＯＳ１６のソー
ス・ドレイン領域１６ｂそれぞれとコンタクトホール３
０を介して接続されたそれぞれの上部電極層２８の間隔
は、従来構造に比べて十分広くなる。従って、上部電極
層２８のパターン形成に際してドライエッチングのエッ
チングガスが配線間隙に十分供給されるためにエッチン
グが滞り無く行われ、配線材料の金属残査が残るという
ことはない。
体集積回路１０においては、ＮＭＯＳ１４のソース・ド
レイン領域１４ｂおよびゲート電極１４ｃとＰＭＯＳ１
６のソース・ドレイン領域１６ａとを接続する局所配線
２４が下部層間絶縁膜２０の貫通孔２２に埋設されると
ともに局所配線２４を覆って下部層間絶縁膜２０の上に
上部層間絶縁膜２６が配設されている。このため半導体
集積回路１０の構成上、局所配線２４がＮＭＯＳ１４の
ソース・ドレイン領域１４ａおよびＰＭＯＳ１６のソー
ス・ドレイン領域１６ｂと接続されたコンタクトホール
３０それぞれの間に配置されたとしても、局所配線２４
は上部層間絶縁膜２６に覆われているので、ＮＭＯＳ１
４のソース・ドレイン領域１４ａ、ＰＭＯＳ１６のソー
ス・ドレイン領域１６ｂそれぞれとコンタクトホール３
０を介して接続されたそれぞれの上部電極層２８の間隔
は、従来構造に比べて十分広くなる。従って、上部電極
層２８のパターン形成に際してドライエッチングのエッ
チングガスが配線間隙に十分供給されるためにエッチン
グが滞り無く行われ、配線材料の金属残査が残るという
ことはない。
【００４１】つまり上部電極層２８の配線のピッチが緩
和され、上部電極層２８の形成不良による歩留まり低下
を防止することが出来る。延いては安価で信頼性の高い
半導体集積回路装置を構成することができる。またこの
実施の形態１で述べた製造方法によれば信頼性が高く歩
留まりの高い半導体集積回路を簡単な工程により製造す
ることが出来るので、信頼性が高く歩留まりの高い半導
体集積回路を安価に提供することが出来る。
和され、上部電極層２８の形成不良による歩留まり低下
を防止することが出来る。延いては安価で信頼性の高い
半導体集積回路装置を構成することができる。またこの
実施の形態１で述べた製造方法によれば信頼性が高く歩
留まりの高い半導体集積回路を簡単な工程により製造す
ることが出来るので、信頼性が高く歩留まりの高い半導
体集積回路を安価に提供することが出来る。
【００４２】実施の形態２．図９はこの実施の形態２に
係る集積回路装置の部分断面図である。この集積回路装
置の平面図は、図１の一部透過平面図と同じとなり、図
３に対応する断面位置も図１のＩＩ−ＩＩ断面となる。
図９において、４０は半導体集積回路、例えばＳＲＡＭ
でここではその一部のＣＭＯＳを示している。４２は第
３の絶縁膜としてのエッチングストッパー層で、上部層
間絶縁膜２６と下部層間絶縁膜２０との間に挟まれて配
設されている。エッチングストッパー層４２は層厚が２
００〜５００オングストロームのシリコン窒化膜で、上
部層間絶縁膜２６をエッチングする際にエッチングを停
止する機能を有している。
係る集積回路装置の部分断面図である。この集積回路装
置の平面図は、図１の一部透過平面図と同じとなり、図
３に対応する断面位置も図１のＩＩ−ＩＩ断面となる。
図９において、４０は半導体集積回路、例えばＳＲＡＭ
でここではその一部のＣＭＯＳを示している。４２は第
３の絶縁膜としてのエッチングストッパー層で、上部層
間絶縁膜２６と下部層間絶縁膜２０との間に挟まれて配
設されている。エッチングストッパー層４２は層厚が２
００〜５００オングストロームのシリコン窒化膜で、上
部層間絶縁膜２６をエッチングする際にエッチングを停
止する機能を有している。
【００４３】４４は第１のコンタクトホールとしての下
部コンタクトホールで、下部層間絶縁膜２０を貫通する
下部貫通孔４４ａとこの下部貫通孔４４ａに配設された
下部接続導体４４ｂとで構成される。下部接続導体４４
ｂはシリコン基板１２側からチタン膜／チタン窒化膜／
タングステン膜を順次積層した高融点金属複合膜で構成
されている。下部コンタクトホール４４はコンタクトプ
ラグ構造となっている。４６は第２のコンタクトホール
としての上部コンタクトホールで、上部層間絶縁膜２６
とエッチングストッパー層４２とを貫通する上部貫通孔
４６ａとこの上部貫通孔４６ａに配設された上部接続導
体４６ｂとで構成される。上部貫通孔４６ａは上部層間
絶縁膜２６とエッチングストッパー層４２とを貫通する
のみであるのでその深さは比較的浅い。このため上部貫
通孔４６ａのアスペクト比が小さくなり開口が容易にな
る。上部接続導体４６ｂは上部電極層２８と同一工程
で、チタン膜／チタン窒化膜／タングステン膜を順次積
層した高融点金属複合膜あるいはアルミニウム材料膜で
形成される。もちろん上部コンタクトホール４６もコン
タクトプラグ構造により構成してもよい。
部コンタクトホールで、下部層間絶縁膜２０を貫通する
下部貫通孔４４ａとこの下部貫通孔４４ａに配設された
下部接続導体４４ｂとで構成される。下部接続導体４４
ｂはシリコン基板１２側からチタン膜／チタン窒化膜／
タングステン膜を順次積層した高融点金属複合膜で構成
されている。下部コンタクトホール４４はコンタクトプ
ラグ構造となっている。４６は第２のコンタクトホール
としての上部コンタクトホールで、上部層間絶縁膜２６
とエッチングストッパー層４２とを貫通する上部貫通孔
４６ａとこの上部貫通孔４６ａに配設された上部接続導
体４６ｂとで構成される。上部貫通孔４６ａは上部層間
絶縁膜２６とエッチングストッパー層４２とを貫通する
のみであるのでその深さは比較的浅い。このため上部貫
通孔４６ａのアスペクト比が小さくなり開口が容易にな
る。上部接続導体４６ｂは上部電極層２８と同一工程
で、チタン膜／チタン窒化膜／タングステン膜を順次積
層した高融点金属複合膜あるいはアルミニウム材料膜で
形成される。もちろん上部コンタクトホール４６もコン
タクトプラグ構造により構成してもよい。
【００４４】つぎに製造方法について説明する。図１
０、図１１、図１２、図１３、および図１４は製造工程
の各段階で示した半導体集積回路４０の部分断面図であ
る。シリコン基板１２へのＮＭＯＳ１４およびＰＭＯＳ
１６の形成および下部層間絶縁膜２０の形成は実施の形
態１と同じで、実施の形態１の図３および図４で説明し
たとおりである。次に、図１０を参照して、ＮＭＯＳ１
４のゲート電極１４ｃからソース・ドレイン領域１４ｂ
を経由しさらに分離酸化膜１８上を介してＰＭＯＳ１６
のソース・ドレイン領域１６ａまでシリコン基板１２に
沿って延在する貫通孔２２、およびソース・ドレイン領
域１４ａとソース・ドレイン領域１６ｂとの上に下部貫
通孔４４ａが、第１下部層間絶縁膜２０ａをエッチング
ストッパー層として、写真製版とエッチングを用いて第
２下部層間絶縁膜２０ｂが貫通するように穿孔される。
この工程の結果が図１０である。
０、図１１、図１２、図１３、および図１４は製造工程
の各段階で示した半導体集積回路４０の部分断面図であ
る。シリコン基板１２へのＮＭＯＳ１４およびＰＭＯＳ
１６の形成および下部層間絶縁膜２０の形成は実施の形
態１と同じで、実施の形態１の図３および図４で説明し
たとおりである。次に、図１０を参照して、ＮＭＯＳ１
４のゲート電極１４ｃからソース・ドレイン領域１４ｂ
を経由しさらに分離酸化膜１８上を介してＰＭＯＳ１６
のソース・ドレイン領域１６ａまでシリコン基板１２に
沿って延在する貫通孔２２、およびソース・ドレイン領
域１４ａとソース・ドレイン領域１６ｂとの上に下部貫
通孔４４ａが、第１下部層間絶縁膜２０ａをエッチング
ストッパー層として、写真製版とエッチングを用いて第
２下部層間絶縁膜２０ｂが貫通するように穿孔される。
この工程の結果が図１０である。
【００４５】図１１を参照して、次に第１下部層間絶縁
膜２０ａを除去し、ソース・ドレイン領域１４ｂと分離
酸化膜１８上とソース・ドレイン領域１６ａとを含むシ
リコン基板１２表面およびゲート電極１４ｃ表面、さら
にソース・ドレイン領域１４ａとソース・ドレイン領域
１６ｂとの表面を露呈させる。ついで貫通孔２２および
下部貫通孔４４ａを介してシリコン基板１２表面上およ
び下部層間絶縁膜２０表面上に、シリコン基板１２側か
らチタン膜／チタン窒化膜／タングステン膜を順次積層
した高融点金属複合膜を熱ＣＶＤやプラズマＣＶＤによ
り形成する。
膜２０ａを除去し、ソース・ドレイン領域１４ｂと分離
酸化膜１８上とソース・ドレイン領域１６ａとを含むシ
リコン基板１２表面およびゲート電極１４ｃ表面、さら
にソース・ドレイン領域１４ａとソース・ドレイン領域
１６ｂとの表面を露呈させる。ついで貫通孔２２および
下部貫通孔４４ａを介してシリコン基板１２表面上およ
び下部層間絶縁膜２０表面上に、シリコン基板１２側か
らチタン膜／チタン窒化膜／タングステン膜を順次積層
した高融点金属複合膜を熱ＣＶＤやプラズマＣＶＤによ
り形成する。
【００４６】この後、下部層間絶縁膜２０表面が露呈さ
れるまで余剰の高融点金属複合膜がＣＭＰ法により除去
され、貫通孔２２および下部貫通孔４４ａに高融点金属
複合膜が埋設される。この段階で局部配線２４および下
部接続導体４４ｂが形成される。この工程の結果が図１
１である。図１２を参照して、次に局部配線２４および
下部接続導体４４ｂを覆い、下部層間絶縁膜２０表面上
に、エッチングストッパー層４２および上部層間絶縁膜
２６が順次形成される。この工程の結果が図１２であ
る。
れるまで余剰の高融点金属複合膜がＣＭＰ法により除去
され、貫通孔２２および下部貫通孔４４ａに高融点金属
複合膜が埋設される。この段階で局部配線２４および下
部接続導体４４ｂが形成される。この工程の結果が図１
１である。図１２を参照して、次に局部配線２４および
下部接続導体４４ｂを覆い、下部層間絶縁膜２０表面上
に、エッチングストッパー層４２および上部層間絶縁膜
２６が順次形成される。この工程の結果が図１２であ
る。
【００４７】図１３を参照して、次に写真製版とエッチ
ングを用いて、下部接続導体４４ｂの直上に、上部層間
絶縁膜２６表面からエッチングストッパー層４２でエッ
チングが停止するまで穿孔され、上部層間絶縁膜２６を
貫通する上部貫通孔４６ａが形成される。この工程の結
果が図１３である。図１４を参照して、上部貫通孔４６
ａにより露呈したエッチングストッパー層４２を除去
し、下部接続導体４４ｂを露呈させる。この工程の結果
が図１４である。次いで、上部層間絶縁膜２６表面上か
ら、チタン膜／チタン窒化膜／タングステン膜を順次積
層し、上部貫通孔４６ａを介して下部接続導体４４ｂお
よび上部層間絶縁膜２６表面上に、チタン膜／チタン窒
化膜／タングステン膜の高融点金属複合膜を形成し、写
真製版とエッチングを用いて上部電極層２８と上部接続
導体４６ｂとを同一工程で形成する。この工程の結果
が、図９の半導体集積回路４０である。
ングを用いて、下部接続導体４４ｂの直上に、上部層間
絶縁膜２６表面からエッチングストッパー層４２でエッ
チングが停止するまで穿孔され、上部層間絶縁膜２６を
貫通する上部貫通孔４６ａが形成される。この工程の結
果が図１３である。図１４を参照して、上部貫通孔４６
ａにより露呈したエッチングストッパー層４２を除去
し、下部接続導体４４ｂを露呈させる。この工程の結果
が図１４である。次いで、上部層間絶縁膜２６表面上か
ら、チタン膜／チタン窒化膜／タングステン膜を順次積
層し、上部貫通孔４６ａを介して下部接続導体４４ｂお
よび上部層間絶縁膜２６表面上に、チタン膜／チタン窒
化膜／タングステン膜の高融点金属複合膜を形成し、写
真製版とエッチングを用いて上部電極層２８と上部接続
導体４６ｂとを同一工程で形成する。この工程の結果
が、図９の半導体集積回路４０である。
【００４８】また、アルミニウム材料膜を用いて上部電
極層２８と上部接続導体４６ｂとを同一工程で形成して
もよい。この実施の形態２に係る半導体集積回路４０は
実施の形態１の半導体集積回路１０の構成と大略同じで
あるが、半導体集積回路１０のコンタクトホール３０に
変えて、下部層間絶縁膜２０に設けられた下部コンタク
トホール４４と上部層間絶縁膜２６およびエッチングス
トッパー層４２に設けられた上部コンタクトホール４６
の２層のコンタクトホールが配設されている。このため
に、半導体集積回路４０では下部コンタクトホール４４
の下部貫通孔４４ａの深さが浅くなるので、半導体集積
回路１０のコンタクトホール３０の貫通孔３０ａを形成
するときに比べてエッチングの制御が容易になる。従っ
てソース・ドレイン領域１４ａ、１６ｂが、コンタクト
ホールの貫通孔形成のためのエッチングの際に受けるプ
ラズマによるダメージが少なくなり、ソース・ドレイン
領域１４ａ、１６ｂにおける電流リークが減少し、素子
特性が向上する。
極層２８と上部接続導体４６ｂとを同一工程で形成して
もよい。この実施の形態２に係る半導体集積回路４０は
実施の形態１の半導体集積回路１０の構成と大略同じで
あるが、半導体集積回路１０のコンタクトホール３０に
変えて、下部層間絶縁膜２０に設けられた下部コンタク
トホール４４と上部層間絶縁膜２６およびエッチングス
トッパー層４２に設けられた上部コンタクトホール４６
の２層のコンタクトホールが配設されている。このため
に、半導体集積回路４０では下部コンタクトホール４４
の下部貫通孔４４ａの深さが浅くなるので、半導体集積
回路１０のコンタクトホール３０の貫通孔３０ａを形成
するときに比べてエッチングの制御が容易になる。従っ
てソース・ドレイン領域１４ａ、１６ｂが、コンタクト
ホールの貫通孔形成のためのエッチングの際に受けるプ
ラズマによるダメージが少なくなり、ソース・ドレイン
領域１４ａ、１６ｂにおける電流リークが減少し、素子
特性が向上する。
【００４９】また半導体集積回路４０では下部コンタク
トホール４４の下部貫通孔４４ａ、上部コンタクトホー
ル４６の上部貫通孔４６ａともに、アスペクト比が小さ
くなることによりエッチングによる開口が容易になり、
下部コンタクトホール４４、上部コンタクトホール４６
を確実に形成することが出来る。延いては半導体集積回
路４０の歩留まりが向上する。
トホール４４の下部貫通孔４４ａ、上部コンタクトホー
ル４６の上部貫通孔４６ａともに、アスペクト比が小さ
くなることによりエッチングによる開口が容易になり、
下部コンタクトホール４４、上部コンタクトホール４６
を確実に形成することが出来る。延いては半導体集積回
路４０の歩留まりが向上する。
【００５０】実施の形態３．図１５はこの実施の形態３
に係る集積回路装置の一部透過平面図である。また図１
６は図１５のＸＶＩ−ＸＶＩ断面におけるこの実施の形
態３に係る集積回路装置の断面図である。図１５及び図
１６において、５０は半導体集積回路、例えばＦｌａｓ
ｈ（不揮発性メモリ）でここでは第１、第２の半導体素
子としてのＮＭＯＳの一部の配列を示している。５２は
第１の配線層としての局部配線で、例えば各素子のソー
ス・ドレイン領域の一方、例えばソース・ドレイン領域
１４ｂを等電位に保持するための共通配線である。この
局部配線５２は、下部層間絶縁膜２０にゲート電極１４
ｃと並行して配設されている貫通孔５４に埋設されてい
る。また局部配線５２はシリコン基板１２側からチタン
膜／チタン窒化膜／タングステン膜を順次積層した高融
点金属複合膜で構成されている。
に係る集積回路装置の一部透過平面図である。また図１
６は図１５のＸＶＩ−ＸＶＩ断面におけるこの実施の形
態３に係る集積回路装置の断面図である。図１５及び図
１６において、５０は半導体集積回路、例えばＦｌａｓ
ｈ（不揮発性メモリ）でここでは第１、第２の半導体素
子としてのＮＭＯＳの一部の配列を示している。５２は
第１の配線層としての局部配線で、例えば各素子のソー
ス・ドレイン領域の一方、例えばソース・ドレイン領域
１４ｂを等電位に保持するための共通配線である。この
局部配線５２は、下部層間絶縁膜２０にゲート電極１４
ｃと並行して配設されている貫通孔５４に埋設されてい
る。また局部配線５２はシリコン基板１２側からチタン
膜／チタン窒化膜／タングステン膜を順次積層した高融
点金属複合膜で構成されている。
【００５１】３０はコンタクトホールで、この半導体集
積回路５０においては、実施の形態１の半導体集積回路
１０と同様に上部層間絶縁膜２６表面からシリコン基板
１２のソース・ドレイン領域１４ａまで、あるいは上部
層間絶縁膜２６表面からゲート電極１４ｃ一端の表面ま
で穿孔された貫通孔３０ａとこの貫通孔３０ａに配設さ
れた接続導体３０ｂで構成される。５６もコンタクトホ
ールで、上部層間絶縁膜２６表面から局部配線５２の一
端の表面まで穿孔された貫通孔５６ａとこの貫通孔５６
ａに配設された接続導体５６ｂで構成される。接続導体
５６ｂはシリコン基板１２側からチタン膜／チタン窒化
膜／タングステン膜を順次積層した高融点金属複合膜あ
るいはアルミニウム材料膜で形成される。
積回路５０においては、実施の形態１の半導体集積回路
１０と同様に上部層間絶縁膜２６表面からシリコン基板
１２のソース・ドレイン領域１４ａまで、あるいは上部
層間絶縁膜２６表面からゲート電極１４ｃ一端の表面ま
で穿孔された貫通孔３０ａとこの貫通孔３０ａに配設さ
れた接続導体３０ｂで構成される。５６もコンタクトホ
ールで、上部層間絶縁膜２６表面から局部配線５２の一
端の表面まで穿孔された貫通孔５６ａとこの貫通孔５６
ａに配設された接続導体５６ｂで構成される。接続導体
５６ｂはシリコン基板１２側からチタン膜／チタン窒化
膜／タングステン膜を順次積層した高融点金属複合膜あ
るいはアルミニウム材料膜で形成される。
【００５２】またコンタクトホール３０やコンタクトホ
ール５６がコンタクトプラグ構造により形成されてもよ
い。このときには、貫通孔３０ａおよび貫通孔５６ａを
介してシリコン基板１２表面やゲート電極１４ｃ表面や
局部配線５２表面上にチタン膜／チタン窒化膜／タング
ステン膜が順次積層され、上部層間絶縁膜２６表面まで
積層された余剰の高融点金属複合膜をＣＭＰ（Chemical
Mechanical Polishing）法により除去したのち、上部
層間絶縁膜２６表面にアルミニウム材料膜で上部電極層
２８が形成され、貫通孔３０ａおよび貫通孔５６ａに埋
設された高融点金属複合膜の接続導体３０ａおよび接続
導体５６ｂと上部電極層２８とが接続される。
ール５６がコンタクトプラグ構造により形成されてもよ
い。このときには、貫通孔３０ａおよび貫通孔５６ａを
介してシリコン基板１２表面やゲート電極１４ｃ表面や
局部配線５２表面上にチタン膜／チタン窒化膜／タング
ステン膜が順次積層され、上部層間絶縁膜２６表面まで
積層された余剰の高融点金属複合膜をＣＭＰ（Chemical
Mechanical Polishing）法により除去したのち、上部
層間絶縁膜２６表面にアルミニウム材料膜で上部電極層
２８が形成され、貫通孔３０ａおよび貫通孔５６ａに埋
設された高融点金属複合膜の接続導体３０ａおよび接続
導体５６ｂと上部電極層２８とが接続される。
【００５３】なお、図１５においては、下部層間絶縁膜
２０および上部層間絶縁膜２６を透過して記載してい
る。つぎに製造方法について説明する。図１７、図１
８、図１９、図２０、図２１、および図２２は製造工程
の各段階で示した半導体集積回路５０の部分断面図であ
る。図１７を参照して、まずｐ型のシリコン基板１２に
公知の製造方法によりＮＭＯＳ１４が分離酸化膜１８を
介して隣接して形成される。この工程の結果が図１７で
ある。
２０および上部層間絶縁膜２６を透過して記載してい
る。つぎに製造方法について説明する。図１７、図１
８、図１９、図２０、図２１、および図２２は製造工程
の各段階で示した半導体集積回路５０の部分断面図であ
る。図１７を参照して、まずｐ型のシリコン基板１２に
公知の製造方法によりＮＭＯＳ１４が分離酸化膜１８を
介して隣接して形成される。この工程の結果が図１７で
ある。
【００５４】図１８を参照して、次にＮＭＯＳ１４を介
してシリコン基板１２の上にエッチングストッパー層と
しての機能を有する下側の第１下部層間絶縁膜２０ａと
上側の第２下部層間絶縁膜２０ｂが形成される。この工
程の結果が図１８である。図１９を参照して、次にＮＭ
ＯＳ１４のゲート電極１４ｃに並行して各ＮＭＯＳ１４
の一方のソース・ドレイン領域１４ｂを経由して延在す
る貫通孔５４が、第１下部層間絶縁膜２０ａをエッチン
グストッパー層として、写真製版とエッチングを用いて
まず第２下部層間絶縁膜２０ｂが貫通するように穿孔さ
れる。この工程の結果が図１９である。
してシリコン基板１２の上にエッチングストッパー層と
しての機能を有する下側の第１下部層間絶縁膜２０ａと
上側の第２下部層間絶縁膜２０ｂが形成される。この工
程の結果が図１８である。図１９を参照して、次にＮＭ
ＯＳ１４のゲート電極１４ｃに並行して各ＮＭＯＳ１４
の一方のソース・ドレイン領域１４ｂを経由して延在す
る貫通孔５４が、第１下部層間絶縁膜２０ａをエッチン
グストッパー層として、写真製版とエッチングを用いて
まず第２下部層間絶縁膜２０ｂが貫通するように穿孔さ
れる。この工程の結果が図１９である。
【００５５】図２０を参照して、次に第１下部層間絶縁
膜２０ａを除去し、ソース・ドレイン領域１４ｂ表面を
露呈させる。ついで貫通孔５４を介してシリコン基板１
２表面上および下部層間絶縁膜２０表面上に、シリコン
基板１２側からチタン膜／チタン窒化膜／タングステン
膜を順次積層した高融点金属複合膜を熱ＣＶＤやプラズ
マＣＶＤにより形成する。この後、下部層間絶縁膜２０
表面が露呈されるまで余剰の高融点金属複合膜がＣＭＰ
法により除去され、貫通孔５４に高融点金属複合膜が埋
設される。この段階で局部配線５２が形成される。この
工程の結果が図２０である。
膜２０ａを除去し、ソース・ドレイン領域１４ｂ表面を
露呈させる。ついで貫通孔５４を介してシリコン基板１
２表面上および下部層間絶縁膜２０表面上に、シリコン
基板１２側からチタン膜／チタン窒化膜／タングステン
膜を順次積層した高融点金属複合膜を熱ＣＶＤやプラズ
マＣＶＤにより形成する。この後、下部層間絶縁膜２０
表面が露呈されるまで余剰の高融点金属複合膜がＣＭＰ
法により除去され、貫通孔５４に高融点金属複合膜が埋
設される。この段階で局部配線５２が形成される。この
工程の結果が図２０である。
【００５６】図２１を参照して、次に局部配線５２を覆
い、下部層間絶縁膜２０表面上に、上部層間絶縁膜２６
が形成される。この工程の結果が図２１である。図２２
を参照して、次に写真製版とエッチングを用いて、上部
層間絶縁膜２６表面からシリコン基板１２のソース・ド
レイン領域１４ａまで、および上部層間絶縁膜２６表面
からゲート電極１４ｃ一端の表面まで穿孔され貫通孔３
０ａが、また上部層間絶縁膜２６表面から局部配線５２
の一端の表面まで穿孔されて貫通孔５６ａがそれぞれ形
成される。この工程の結果が図２２である。
い、下部層間絶縁膜２０表面上に、上部層間絶縁膜２６
が形成される。この工程の結果が図２１である。図２２
を参照して、次に写真製版とエッチングを用いて、上部
層間絶縁膜２６表面からシリコン基板１２のソース・ド
レイン領域１４ａまで、および上部層間絶縁膜２６表面
からゲート電極１４ｃ一端の表面まで穿孔され貫通孔３
０ａが、また上部層間絶縁膜２６表面から局部配線５２
の一端の表面まで穿孔されて貫通孔５６ａがそれぞれ形
成される。この工程の結果が図２２である。
【００５７】次いで、上部層間絶縁膜２６表面上から、
チタン膜／チタン窒化膜／タングステン膜を順次積層
し、貫通孔３０ａを介してシリコン基板１２および上部
層間絶縁膜２６表面上に、また貫通孔５６ａを介して局
部配線５２表面上に、チタン膜／チタン窒化膜／タング
ステン膜の高融点金属複合膜を形成し、写真製版とエッ
チングを用いて上部電極層２８と接続導体３０ｂおよび
接続導体５６ｂとを同一工程で形成する。この接続導体
３０ｂは先に述べた如くコンタクトプラグ構造にしても
よく、このときは接続導体３０ｂとして高融点金属複合
膜を貫通孔３０ａに埋設した後、上部層間絶縁膜２６表
面上にアルミニウム材料膜で上部電極層２８が形成さ
れ、接続導体３０ａおよび接続導体５６ｂと上部電極層
２８とが接続される。この工程の結果が、図１５および
図１６の半導体集積回路５０である。
チタン膜／チタン窒化膜／タングステン膜を順次積層
し、貫通孔３０ａを介してシリコン基板１２および上部
層間絶縁膜２６表面上に、また貫通孔５６ａを介して局
部配線５２表面上に、チタン膜／チタン窒化膜／タング
ステン膜の高融点金属複合膜を形成し、写真製版とエッ
チングを用いて上部電極層２８と接続導体３０ｂおよび
接続導体５６ｂとを同一工程で形成する。この接続導体
３０ｂは先に述べた如くコンタクトプラグ構造にしても
よく、このときは接続導体３０ｂとして高融点金属複合
膜を貫通孔３０ａに埋設した後、上部層間絶縁膜２６表
面上にアルミニウム材料膜で上部電極層２８が形成さ
れ、接続導体３０ａおよび接続導体５６ｂと上部電極層
２８とが接続される。この工程の結果が、図１５および
図１６の半導体集積回路５０である。
【００５８】従来構造であれば、各ＮＭＯＳ１４の一方
のソース・ドレイン領域１４ｂを等電位にするために不
純物拡散領域で接続していたので、素子が高密度に配置
され活性領域の幅が狭くなると急激に抵抗値が高くな
り、デバイス特性が低下する結果となっていたのであ
る。しかしながらこの実施の形態３に係る半導体集積回
路５０においては、各ＮＭＯＳ１４のソース・ドレイン
領域１４ｂが高融点金属複合膜からなる局所配線５２に
より接続される。例えばこの半導体集積回路５０であれ
ば、高融点金属膜で形成された局所配線５２を共通ソー
ス線とするので、この半導体集積回路５０のソース抵抗
を低く保持することが出来て、時定数の増加による速度
低下やトランジスタの駆動電流の低下といったデバイス
特性の低下を防止することが出来る。従って信頼性が高
く歩留まりの高い半導体集積回路を構成することができ
る。またこの実施の形態３で述べた製造方法によれば信
頼性が高く歩留まりの高い半導体集積回路を簡単な工程
により製造することが出来るので、信頼性が高く歩留ま
りの高い半導体集積回路を安価に提供することが出来
る。
のソース・ドレイン領域１４ｂを等電位にするために不
純物拡散領域で接続していたので、素子が高密度に配置
され活性領域の幅が狭くなると急激に抵抗値が高くな
り、デバイス特性が低下する結果となっていたのであ
る。しかしながらこの実施の形態３に係る半導体集積回
路５０においては、各ＮＭＯＳ１４のソース・ドレイン
領域１４ｂが高融点金属複合膜からなる局所配線５２に
より接続される。例えばこの半導体集積回路５０であれ
ば、高融点金属膜で形成された局所配線５２を共通ソー
ス線とするので、この半導体集積回路５０のソース抵抗
を低く保持することが出来て、時定数の増加による速度
低下やトランジスタの駆動電流の低下といったデバイス
特性の低下を防止することが出来る。従って信頼性が高
く歩留まりの高い半導体集積回路を構成することができ
る。またこの実施の形態３で述べた製造方法によれば信
頼性が高く歩留まりの高い半導体集積回路を簡単な工程
により製造することが出来るので、信頼性が高く歩留ま
りの高い半導体集積回路を安価に提供することが出来
る。
【００５９】実施の形態４．図２３はこの実施の形態４
に係る集積回路装置の断面図である。この集積回路装置
の平面図は、図１５の一部透過平面図と同じとなり、図
２３に対応する断面位置も図１５のＸＶＩ−ＸＶＩ断面
となる。図２３において、６０は半導体集積回路、例え
ばＤＲＡＭで、ここではその一部のＮＭＯＳを示してい
る。４２は第３の絶縁膜としてのエッチングストッパー
層で、実施の形態２のエッチングストッパー層４２と同
様の構成である。また下部コンタクトホール４４および
上部コンタクトホール４６も実施の形態２と同様の構成
である。
に係る集積回路装置の断面図である。この集積回路装置
の平面図は、図１５の一部透過平面図と同じとなり、図
２３に対応する断面位置も図１５のＸＶＩ−ＸＶＩ断面
となる。図２３において、６０は半導体集積回路、例え
ばＤＲＡＭで、ここではその一部のＮＭＯＳを示してい
る。４２は第３の絶縁膜としてのエッチングストッパー
層で、実施の形態２のエッチングストッパー層４２と同
様の構成である。また下部コンタクトホール４４および
上部コンタクトホール４６も実施の形態２と同様の構成
である。
【００６０】半導体集積回路６０の構成は大略実施の形
態３の半導体集積回路５０と同じでエッチングストッパ
ー層４２を用いることとソース・ドレイン領域１４ａお
よびゲート電極１４ｃへのコンタクトホールを２層にし
た構成が相違している。つぎに製造方法について説明す
る。図２４、図２５、図２６、図２７、図２８、および
図２９は製造工程の各段階で示した半導体集積回路６０
の部分断面図である。シリコン基板１２へのＮＭＯＳ１
４の形成および下部層間絶縁膜２０の形成は実施の形態
３と同じで、実施の形態３の図１７および図１８で説明
したとおりである。
態３の半導体集積回路５０と同じでエッチングストッパ
ー層４２を用いることとソース・ドレイン領域１４ａお
よびゲート電極１４ｃへのコンタクトホールを２層にし
た構成が相違している。つぎに製造方法について説明す
る。図２４、図２５、図２６、図２７、図２８、および
図２９は製造工程の各段階で示した半導体集積回路６０
の部分断面図である。シリコン基板１２へのＮＭＯＳ１
４の形成および下部層間絶縁膜２０の形成は実施の形態
３と同じで、実施の形態３の図１７および図１８で説明
したとおりである。
【００６１】次に、図２４を参照して、写真製版とエッ
チングを用いて、第１下部層間絶縁膜２０ａをエッチン
グストッパー層として、ソース・ドレイン領域１４ａお
よびゲート電極１４ｃの一端の表面上に下部貫通孔４４
ａが、第２下部層間絶縁膜２０ｂを貫通するように穿孔
される。この工程の結果が図２４である。図２５を参照
して、次にＮＭＯＳ１４のゲート電極１４ｃに並行して
各ＮＭＯＳ１４の一方のソース・ドレイン領域１４ｂを
経由して延在する貫通孔５４が、第１下部層間絶縁膜２
０ａをエッチングストッパー層として、写真製版とエッ
チングを用いてまず第２下部層間絶縁膜２０ｂが貫通す
るように穿孔される。この工程の結果が図２５である。
チングを用いて、第１下部層間絶縁膜２０ａをエッチン
グストッパー層として、ソース・ドレイン領域１４ａお
よびゲート電極１４ｃの一端の表面上に下部貫通孔４４
ａが、第２下部層間絶縁膜２０ｂを貫通するように穿孔
される。この工程の結果が図２４である。図２５を参照
して、次にＮＭＯＳ１４のゲート電極１４ｃに並行して
各ＮＭＯＳ１４の一方のソース・ドレイン領域１４ｂを
経由して延在する貫通孔５４が、第１下部層間絶縁膜２
０ａをエッチングストッパー層として、写真製版とエッ
チングを用いてまず第２下部層間絶縁膜２０ｂが貫通す
るように穿孔される。この工程の結果が図２５である。
【００６２】図２６を参照して、次に第１下部層間絶縁
膜２０ａを除去し、ソース・ドレイン領域１４ａ、１４
ｂのシリコン基板１２表面およびゲート電極１４ｃ表面
を露呈させる。ついで貫通孔５４および下部貫通孔４４
ａを介してゲート電極１４ｃ表面上、シリコン基板１２
表面上および下部層間絶縁膜２０表面上に、シリコン基
板１２側からチタン膜／チタン窒化膜／タングステン膜
を順次積層した高融点金属複合膜を熱ＣＶＤやプラズマ
ＣＶＤにより形成する。
膜２０ａを除去し、ソース・ドレイン領域１４ａ、１４
ｂのシリコン基板１２表面およびゲート電極１４ｃ表面
を露呈させる。ついで貫通孔５４および下部貫通孔４４
ａを介してゲート電極１４ｃ表面上、シリコン基板１２
表面上および下部層間絶縁膜２０表面上に、シリコン基
板１２側からチタン膜／チタン窒化膜／タングステン膜
を順次積層した高融点金属複合膜を熱ＣＶＤやプラズマ
ＣＶＤにより形成する。
【００６３】この後、下部層間絶縁膜２０表面が露呈さ
れるまで余剰の高融点金属複合膜がＣＭＰ法により除去
され、貫通孔５４および下部貫通孔４４ａに高融点金属
複合膜が埋設される。この段階で局部配線５２および下
部接続導体４４ｂが形成される。この工程の結果が図２
６である。図２７を参照して、次に局部配線５２および
下部接続導体４４ｂを覆い、下部層間絶縁膜２０表面上
に、エッチングストッパー層４２および上部層間絶縁膜
２６が順次形成される。この工程の結果が図２７であ
る。図２８を参照して、次に写真製版とエッチングを用
いて、下部接続導体４４ｂおよび局部配線５２の一端の
直上に、上部層間絶縁膜２６表面からエッチングストッ
パー層４２でエッチングが停止するまで穿孔され、上部
層間絶縁膜２６を貫通する上部貫通孔４６ａおよび貫通
孔５６ａが形成される。この工程の結果が図２８であ
る。
れるまで余剰の高融点金属複合膜がＣＭＰ法により除去
され、貫通孔５４および下部貫通孔４４ａに高融点金属
複合膜が埋設される。この段階で局部配線５２および下
部接続導体４４ｂが形成される。この工程の結果が図２
６である。図２７を参照して、次に局部配線５２および
下部接続導体４４ｂを覆い、下部層間絶縁膜２０表面上
に、エッチングストッパー層４２および上部層間絶縁膜
２６が順次形成される。この工程の結果が図２７であ
る。図２８を参照して、次に写真製版とエッチングを用
いて、下部接続導体４４ｂおよび局部配線５２の一端の
直上に、上部層間絶縁膜２６表面からエッチングストッ
パー層４２でエッチングが停止するまで穿孔され、上部
層間絶縁膜２６を貫通する上部貫通孔４６ａおよび貫通
孔５６ａが形成される。この工程の結果が図２８であ
る。
【００６４】図２９を参照して、上部貫通孔４６ａおよ
び貫通孔５６ａにより露呈したエッチングストッパー層
４２を除去し、下部接続導体４４ｂおよび局部配線５２
を露呈させる。この工程の結果が図２９である。次い
で、上部層間絶縁膜２６表面上から、チタン膜／チタン
窒化膜／タングステン膜を順次積層し、貫通孔４６ａお
よび貫通孔５６ａを介して下部接続導体４４ｂ、局部配
線５２および上部層間絶縁膜２６表面上に、チタン膜／
チタン窒化膜／タングステン膜の高融点金属複合膜を形
成し、写真製版とエッチングを用いて上部電極層２８と
上部接続導体４６ｂおよび接続導体５６ｂとを同一工程
で形成する。この工程の結果が、図２３の半導体集積回
路６０である。
び貫通孔５６ａにより露呈したエッチングストッパー層
４２を除去し、下部接続導体４４ｂおよび局部配線５２
を露呈させる。この工程の結果が図２９である。次い
で、上部層間絶縁膜２６表面上から、チタン膜／チタン
窒化膜／タングステン膜を順次積層し、貫通孔４６ａお
よび貫通孔５６ａを介して下部接続導体４４ｂ、局部配
線５２および上部層間絶縁膜２６表面上に、チタン膜／
チタン窒化膜／タングステン膜の高融点金属複合膜を形
成し、写真製版とエッチングを用いて上部電極層２８と
上部接続導体４６ｂおよび接続導体５６ｂとを同一工程
で形成する。この工程の結果が、図２３の半導体集積回
路６０である。
【００６５】また、アルミニウム材料膜を用いて上部電
極層２８と上部接続導体４６ｂおよび接続導体５６ｂと
を同一工程で形成してもよい。この実施の形態４に係る
半導体集積回路６０は実施の形態３の半導体集積回路５
０の構成と大略同じであるが、下部層間絶縁膜２０と上
部層間絶縁膜２６との間にエッチングストッパー層４２
が設けられ、半導体集積回路５０のコンタクトホール３
０に変えて、下部層間絶縁膜２０に設けられた下部コン
タクトホール４４と上部層間絶縁膜２６およびエッチン
グストッパー層４２に設けられた上部コンタクトホール
４６の２層のコンタクトホールが配設されている。
極層２８と上部接続導体４６ｂおよび接続導体５６ｂと
を同一工程で形成してもよい。この実施の形態４に係る
半導体集積回路６０は実施の形態３の半導体集積回路５
０の構成と大略同じであるが、下部層間絶縁膜２０と上
部層間絶縁膜２６との間にエッチングストッパー層４２
が設けられ、半導体集積回路５０のコンタクトホール３
０に変えて、下部層間絶縁膜２０に設けられた下部コン
タクトホール４４と上部層間絶縁膜２６およびエッチン
グストッパー層４２に設けられた上部コンタクトホール
４６の２層のコンタクトホールが配設されている。
【００６６】従って実施の形態４に係る半導体集積回路
６０は実施の形態３の半導体集積回路５０に対して、実
施の形態２の半導体集積回路２０が実施の形態１の半導
体集積回路１０に対して有すると同様の効果を有してい
る。つまり、半導体集積回路６０は半導体集積回路５０
の効果に加えて、コンタクトホールの開口のアスペクト
比が小さくなることによりエッチングにより開口を形成
することが容易になり、下部コンタクトホール４４、上
部コンタクトホール４６を確実に形成することが出来
る。延いては半導体集積回路６０の歩留まりが向上す
る。
６０は実施の形態３の半導体集積回路５０に対して、実
施の形態２の半導体集積回路２０が実施の形態１の半導
体集積回路１０に対して有すると同様の効果を有してい
る。つまり、半導体集積回路６０は半導体集積回路５０
の効果に加えて、コンタクトホールの開口のアスペクト
比が小さくなることによりエッチングにより開口を形成
することが容易になり、下部コンタクトホール４４、上
部コンタクトホール４６を確実に形成することが出来
る。延いては半導体集積回路６０の歩留まりが向上す
る。
【００６７】なお実施の形態２および実施の形態４にお
いては、エッチングストッパー層４２を設けた構成とし
たが、プロセスを簡略にするために、エッチングストッ
パー層４２を用いない構成としてもよい。
いては、エッチングストッパー層４２を設けた構成とし
たが、プロセスを簡略にするために、エッチングストッ
パー層４２を用いない構成としてもよい。
【００６８】
【発明の効果】この発明に係る半導体装置及びその製造
方法は以上に説明したような構成または工程を備えてい
るので、以下のような効果を有する。この発明に係る半
導体装置においては、一主面を有する半導体基板と、こ
の半導体基板の主面に配設されたソース領域及びドレイ
ン領域、およびこのソース領域とドレイン領域との間の
活性領域上に絶縁膜を介して配設されたゲート電極を有
する第１の半導体素子と、この第１の半導体素子と分離
領域を介して配設され、半導体基板の主面に配設された
ソース領域及びドレイン領域、およびこのソース領域と
ドレイン領域との間の活性領域上に絶縁膜を介して配設
されたゲート電極を有する第２の半導体素子と、第１、
第２の半導体素子を介して半導体基板上に配設されると
ともに第１の半導体素子のソース領域またはドレイン領
域と第２の半導体素子のソース領域またはドレイン領域
とを経由して延在した貫通孔を有する第１の絶縁膜と、
この第１の絶縁膜の貫通孔に埋設され、第１の半導体素
子のソース領域またはドレイン領域と第２の半導体素子
のソース領域またはドレイン領域とを接続した第１の配
線層と、この第１の配線層を覆い第１の絶縁膜上に配設
されるとともに表面上に第２の配線層が配設された第２
の絶縁膜と、を備えたもので、この構成により第１の半
導体素子のソース領域またはドレイン領域と第２の半導
体素子のソース領域またはドレイン領域とを接続した第
１の配線層が第２の配線層により覆われるので、第２の
配線層の配線間ピッチを広くすることが出来る。このた
め第２の配線層の形成不良による歩留まり低下を防止す
ることが出来る。延いては安価で信頼性の高い半導体装
置を構成することができる。
方法は以上に説明したような構成または工程を備えてい
るので、以下のような効果を有する。この発明に係る半
導体装置においては、一主面を有する半導体基板と、こ
の半導体基板の主面に配設されたソース領域及びドレイ
ン領域、およびこのソース領域とドレイン領域との間の
活性領域上に絶縁膜を介して配設されたゲート電極を有
する第１の半導体素子と、この第１の半導体素子と分離
領域を介して配設され、半導体基板の主面に配設された
ソース領域及びドレイン領域、およびこのソース領域と
ドレイン領域との間の活性領域上に絶縁膜を介して配設
されたゲート電極を有する第２の半導体素子と、第１、
第２の半導体素子を介して半導体基板上に配設されると
ともに第１の半導体素子のソース領域またはドレイン領
域と第２の半導体素子のソース領域またはドレイン領域
とを経由して延在した貫通孔を有する第１の絶縁膜と、
この第１の絶縁膜の貫通孔に埋設され、第１の半導体素
子のソース領域またはドレイン領域と第２の半導体素子
のソース領域またはドレイン領域とを接続した第１の配
線層と、この第１の配線層を覆い第１の絶縁膜上に配設
されるとともに表面上に第２の配線層が配設された第２
の絶縁膜と、を備えたもので、この構成により第１の半
導体素子のソース領域またはドレイン領域と第２の半導
体素子のソース領域またはドレイン領域とを接続した第
１の配線層が第２の配線層により覆われるので、第２の
配線層の配線間ピッチを広くすることが出来る。このた
め第２の配線層の形成不良による歩留まり低下を防止す
ることが出来る。延いては安価で信頼性の高い半導体装
置を構成することができる。
【００６９】さらに、第１の半導体素子と第２の半導体
素子とが互いに異なる導電型の半導体素子で、第１の配
線層が第１、第２の半導体素子の一方の半導体素子のソ
ース領域と他方の半導体素子のドレイン領域とを接続す
ると共にさらに一方の半導体素子のゲート電極と接続さ
れたもので、この構成によりＣＭＯＳ構成を有する半導
体装置において第２の配線層の配線間ピッチを広くする
ことが出来る。このため第２の配線層の形成不良による
歩留まり低下を防止することが出来る。延いては安価で
信頼性の高いＣＭＯＳ構成を有する半導体装置を構成す
ることができる。
素子とが互いに異なる導電型の半導体素子で、第１の配
線層が第１、第２の半導体素子の一方の半導体素子のソ
ース領域と他方の半導体素子のドレイン領域とを接続す
ると共にさらに一方の半導体素子のゲート電極と接続さ
れたもので、この構成によりＣＭＯＳ構成を有する半導
体装置において第２の配線層の配線間ピッチを広くする
ことが出来る。このため第２の配線層の形成不良による
歩留まり低下を防止することが出来る。延いては安価で
信頼性の高いＣＭＯＳ構成を有する半導体装置を構成す
ることができる。
【００７０】さらに第１、第２の半導体素子の第１の配
線層と接続されていない側のソース領域およびドレイン
領域それぞれが第２の絶縁膜上に配設された第２の配線
層とコンタクトホールを介して第１、第２の絶縁膜界面
近傍で材質の連続した導電体により接続されたもので、
この構成により第２の配線層とソース領域およびドレイ
ン領域とを接続する導電体を一工程で形成することが出
来て、コンタクトホールを簡単な構成にすることが出来
る。延いては安価な半導体装置を提供することが出来
る。
線層と接続されていない側のソース領域およびドレイン
領域それぞれが第２の絶縁膜上に配設された第２の配線
層とコンタクトホールを介して第１、第２の絶縁膜界面
近傍で材質の連続した導電体により接続されたもので、
この構成により第２の配線層とソース領域およびドレイ
ン領域とを接続する導電体を一工程で形成することが出
来て、コンタクトホールを簡単な構成にすることが出来
る。延いては安価な半導体装置を提供することが出来
る。
【００７１】またさらに、第１の絶縁膜と第２の絶縁膜
との間に、第２の絶縁膜をエッチングするエッチング媒
体によるエッチング速度が第２の絶縁膜のエッチング速
度より小さい第３の絶縁膜がさらに配設されるととも
に、第１、第２の半導体素子の第１の配線層と接続され
ていない側のソース領域およびドレイン領域それぞれが
第２の絶縁膜上に配設された第２の配線層と、第１の絶
縁膜に配設された第１のコンタクトホールに配設された
導電体および第２の絶縁膜と第３の絶縁膜とに配設され
た第２のコンタクトホールに配設された導電体の両者に
より接続されたもので、この構成により第１のコンタク
トホールの貫通孔の深さが浅くなるので、この貫通孔を
形成するエッチングの制御が容易になり、ソース領域お
よびドレイン領域のエッチングの際のダメージを少なく
することが出来る。このため第１のコンタクトホールと
接続されたソース・ドレイン領域における電流リークが
減少し、素子特性が向上する。また第１、第２のコンタ
クトホールの貫通孔のアスペクト比が小さくなることに
よりエッチングによる開口が容易になる。このため第
１、第２のコンタクトホールが確実に形成される。延い
ては歩留まりが高く安価な半導体装置を提供することが
出来る。
との間に、第２の絶縁膜をエッチングするエッチング媒
体によるエッチング速度が第２の絶縁膜のエッチング速
度より小さい第３の絶縁膜がさらに配設されるととも
に、第１、第２の半導体素子の第１の配線層と接続され
ていない側のソース領域およびドレイン領域それぞれが
第２の絶縁膜上に配設された第２の配線層と、第１の絶
縁膜に配設された第１のコンタクトホールに配設された
導電体および第２の絶縁膜と第３の絶縁膜とに配設され
た第２のコンタクトホールに配設された導電体の両者に
より接続されたもので、この構成により第１のコンタク
トホールの貫通孔の深さが浅くなるので、この貫通孔を
形成するエッチングの制御が容易になり、ソース領域お
よびドレイン領域のエッチングの際のダメージを少なく
することが出来る。このため第１のコンタクトホールと
接続されたソース・ドレイン領域における電流リークが
減少し、素子特性が向上する。また第１、第２のコンタ
クトホールの貫通孔のアスペクト比が小さくなることに
よりエッチングによる開口が容易になる。このため第
１、第２のコンタクトホールが確実に形成される。延い
ては歩留まりが高く安価な半導体装置を提供することが
出来る。
【００７２】またさらに、第１の半導体素子と第２の半
導体素子とが同じ導電型の半導体素子で、第１の配線層
が第１、第２の半導体素子のソース領域同士またはドレ
イン領域同士に接続されたもので、この構成により同じ
導電型の素子が隣接して配列された半導体装置におい
て、第２の配線層の配線間ピッチを広くすることが出来
る。また、ソース領域同士またはドレイン領域同士を低
抵抗の共通配線で接続することができる。このため時定
数の増加による速度低下やトランジスタの駆動電流の低
下といったデバイス特性の低下を防止することが出来
る。延いては信頼性が高く歩留まりの高い半導体装置を
提供することができる。
導体素子とが同じ導電型の半導体素子で、第１の配線層
が第１、第２の半導体素子のソース領域同士またはドレ
イン領域同士に接続されたもので、この構成により同じ
導電型の素子が隣接して配列された半導体装置におい
て、第２の配線層の配線間ピッチを広くすることが出来
る。また、ソース領域同士またはドレイン領域同士を低
抵抗の共通配線で接続することができる。このため時定
数の増加による速度低下やトランジスタの駆動電流の低
下といったデバイス特性の低下を防止することが出来
る。延いては信頼性が高く歩留まりの高い半導体装置を
提供することができる。
【００７３】さらに第１、第２の半導体素子の第１の配
線層と接続されていない側のソース領域またはドレイン
領域が第２の絶縁膜上に配設された第２の配線層とコン
タクトホールを介して第１、第２の絶縁膜界面近傍で材
質の連続した導電体により接続されたもので、この構成
により第２の配線層とソース領域またはドレイン領域と
を接続する導電体を一工程で形成することが出来て、コ
ンタクトホールを簡単な構成にすることが出来る。延い
ては安価な半導体装置を提供することが出来る。
線層と接続されていない側のソース領域またはドレイン
領域が第２の絶縁膜上に配設された第２の配線層とコン
タクトホールを介して第１、第２の絶縁膜界面近傍で材
質の連続した導電体により接続されたもので、この構成
により第２の配線層とソース領域またはドレイン領域と
を接続する導電体を一工程で形成することが出来て、コ
ンタクトホールを簡単な構成にすることが出来る。延い
ては安価な半導体装置を提供することが出来る。
【００７４】またさらに、第１の絶縁膜と第２の絶縁膜
との間に、第２の絶縁膜をエッチングするエッチング媒
体によるエッチング速度が第２の絶縁膜のエッチング速
度より小さい第３の絶縁膜がさらに配設されるととも
に、第１、第２の半導体素子の第１の配線層と接続され
ていない側のソース領域またはドレイン領域が第２の絶
縁膜上に配設された第２の配線層と、第１の絶縁膜に配
設された第１のコンタクトホールに配設された導電体お
よび第２の絶縁膜と第３の絶縁膜とに配設された第２の
コンタクトホールに配設された導電体の両者により接続
されたもので、この構成により第１のコンタクトホール
の貫通孔の深さが浅くなるので、この貫通孔を形成する
エッチングの制御が容易になり、ソース領域またはドレ
イン領域のエッチングの際のダメージを少なくすること
が出来る。このため第１のコンタクトホールと接続され
たソース・ドレイン領域における電流リークが減少し、
素子特性が向上する。また第１、第２のコンタクトホー
ルの貫通孔のアスペクト比が小さくなることにより開口
が容易になる。このため第１、第２のコンタクトホール
が確実に形成される。延いては歩留まりが高く安価な半
導体装置を提供することが出来る。
との間に、第２の絶縁膜をエッチングするエッチング媒
体によるエッチング速度が第２の絶縁膜のエッチング速
度より小さい第３の絶縁膜がさらに配設されるととも
に、第１、第２の半導体素子の第１の配線層と接続され
ていない側のソース領域またはドレイン領域が第２の絶
縁膜上に配設された第２の配線層と、第１の絶縁膜に配
設された第１のコンタクトホールに配設された導電体お
よび第２の絶縁膜と第３の絶縁膜とに配設された第２の
コンタクトホールに配設された導電体の両者により接続
されたもので、この構成により第１のコンタクトホール
の貫通孔の深さが浅くなるので、この貫通孔を形成する
エッチングの制御が容易になり、ソース領域またはドレ
イン領域のエッチングの際のダメージを少なくすること
が出来る。このため第１のコンタクトホールと接続され
たソース・ドレイン領域における電流リークが減少し、
素子特性が向上する。また第１、第２のコンタクトホー
ルの貫通孔のアスペクト比が小さくなることにより開口
が容易になる。このため第１、第２のコンタクトホール
が確実に形成される。延いては歩留まりが高く安価な半
導体装置を提供することが出来る。
【００７５】またこの発明に係る半導体装置の製造方法
は、半導体基板の一主面に、第１の半導体素子のソース
領域及びドレイン領域と第２の半導体素子のソース領域
およびドレイン領域とを分離領域を介して形成し、第
１、第２の半導体素子のソース領域とドレイン領域との
間に介在する活性領域それぞれの上に絶縁膜を介してゲ
ート電極を形成し、第１、第２の半導体素子を形成する
第１の工程と、第１、第２の半導体素子を介して半導体
基板上に第１の絶縁膜を形成する第２の工程と、半導体
基板の主面に対向し第１の半導体素子のソース領域また
はドレイン領域と第２の半導体素子のソース領域または
ドレイン領域とを経由して延在する貫通孔を第１の絶縁
膜に形成する第３の工程と、貫通孔に第１の配線層を埋
設し、この第１の配線層により第１の半導体素子のソー
ス領域またはドレイン領域と第２の半導体素子のソース
領域またはドレイン領域とを接続する第４の工程と、第
１の配線層および第１の絶縁膜上に第２の絶縁膜を形成
し、第２の絶縁膜の表面上に第２の配線層を形成する第
５の工程と、を含むので、第２の配線層の配線間ピッチ
を広くすることが出来て、第２の配線層を形成するエッ
チングの際にメタル残渣を残すことなくエッチングする
ことができる。このため第２の配線層の形成不良による
歩留まり低下を防止することが出来る。延いては安価で
信頼性の高い半導体装置を簡単な工程で製造することが
できる。
は、半導体基板の一主面に、第１の半導体素子のソース
領域及びドレイン領域と第２の半導体素子のソース領域
およびドレイン領域とを分離領域を介して形成し、第
１、第２の半導体素子のソース領域とドレイン領域との
間に介在する活性領域それぞれの上に絶縁膜を介してゲ
ート電極を形成し、第１、第２の半導体素子を形成する
第１の工程と、第１、第２の半導体素子を介して半導体
基板上に第１の絶縁膜を形成する第２の工程と、半導体
基板の主面に対向し第１の半導体素子のソース領域また
はドレイン領域と第２の半導体素子のソース領域または
ドレイン領域とを経由して延在する貫通孔を第１の絶縁
膜に形成する第３の工程と、貫通孔に第１の配線層を埋
設し、この第１の配線層により第１の半導体素子のソー
ス領域またはドレイン領域と第２の半導体素子のソース
領域またはドレイン領域とを接続する第４の工程と、第
１の配線層および第１の絶縁膜上に第２の絶縁膜を形成
し、第２の絶縁膜の表面上に第２の配線層を形成する第
５の工程と、を含むので、第２の配線層の配線間ピッチ
を広くすることが出来て、第２の配線層を形成するエッ
チングの際にメタル残渣を残すことなくエッチングする
ことができる。このため第２の配線層の形成不良による
歩留まり低下を防止することが出来る。延いては安価で
信頼性の高い半導体装置を簡単な工程で製造することが
できる。
【００７６】さらに、第１の半導体素子と第２の半導体
素子とが互いに異なる導電型の半導体素子であって、第
３の工程において貫通孔は第１、第２の半導体素子の一
方の半導体素子のソース領域と他方の半導体素子のドレ
イン領域とを経由して延在されるとともに貫通孔がさら
に一方の半導体素子のゲート電極まで延在される工程を
含むので、ＣＭＯＳ構成を有する半導体装置の第２の配
線層を形成するエッチングの際にメタル残渣を残すこと
なくエッチングすることができる。このため第２の配線
層の形成不良による歩留まり低下を防止することが出来
る。延いては安価で信頼性の高いＣＭＯＳ構成を有する
半導体装置を簡単な工程で製造することが出来る。
素子とが互いに異なる導電型の半導体素子であって、第
３の工程において貫通孔は第１、第２の半導体素子の一
方の半導体素子のソース領域と他方の半導体素子のドレ
イン領域とを経由して延在されるとともに貫通孔がさら
に一方の半導体素子のゲート電極まで延在される工程を
含むので、ＣＭＯＳ構成を有する半導体装置の第２の配
線層を形成するエッチングの際にメタル残渣を残すこと
なくエッチングすることができる。このため第２の配線
層の形成不良による歩留まり低下を防止することが出来
る。延いては安価で信頼性の高いＣＭＯＳ構成を有する
半導体装置を簡単な工程で製造することが出来る。
【００７７】さらに、第５の工程において、さらに第
１、第２の半導体素子の第１の配線層と接続されていな
い側のソース領域およびドレイン領域それぞれに第２の
絶縁膜表面からコンタクトホールを形成し、このコンタ
クトホールを介してソース領域およびドレイン領域それ
ぞれが導電体により第２の絶縁膜上の第２の配線層と接
続される工程を含むので、第２の配線層とソース領域お
よびドレイン領域とを接続する導電体を一工程で形成す
ることが出来て、コンタクトホールを簡単な工程で形成
することが出来る。延いては安価な半導体装置を簡単な
工程で製造することが出来る。
１、第２の半導体素子の第１の配線層と接続されていな
い側のソース領域およびドレイン領域それぞれに第２の
絶縁膜表面からコンタクトホールを形成し、このコンタ
クトホールを介してソース領域およびドレイン領域それ
ぞれが導電体により第２の絶縁膜上の第２の配線層と接
続される工程を含むので、第２の配線層とソース領域お
よびドレイン領域とを接続する導電体を一工程で形成す
ることが出来て、コンタクトホールを簡単な工程で形成
することが出来る。延いては安価な半導体装置を簡単な
工程で製造することが出来る。
【００７８】またさらに、第３の工程において、第１、
第２の半導体素子の貫通孔に対向しない側のソース領域
およびドレイン領域それぞれに第１のコンタクトホール
を形成する工程を、第４の工程において第１のコンタク
トホールに導電体を埋設する工程を、第５の工程におい
て第１の絶縁膜と第２の絶縁膜との間に第２の絶縁膜を
エッチングするエッチング媒体によるエッチング速度が
第２の絶縁膜のエッチング速度より小さい第３の絶縁膜
を形成するとともに第２の絶縁膜と第３の絶縁膜とに第
１のコンタクトホールと接続する第２のコンタクトホー
ルを形成し、第２のコンタクトホールを介して導電体に
より第１のコンタクトホールに埋設された導電体と第２
の配線層とを接続する工程を、さらに含むので、第１の
コンタクトホールの貫通孔の深さが浅くなり、この貫通
孔を形成するエッチングの制御が容易になる。このため
ソース領域およびドレイン領域に加えられるダメージの
少ないエッチングを行うことが出来る。また第１、第２
のコンタクトホールの貫通孔のアスペクト比が小さくな
ることにより開口の形成を容易に行うことが出来る。こ
のため第１のコンタクトホールと接続されたソース・ド
レイン領域における電流リークが減少し、優れた素子特
性を有するとともに、信頼性の高いコンタクトホールを
有する半導体装置を簡単な工程で製造することができ
る。延いては歩留まりが高く安価な半導体装置を簡単な
工程で製造することが出来る。
第２の半導体素子の貫通孔に対向しない側のソース領域
およびドレイン領域それぞれに第１のコンタクトホール
を形成する工程を、第４の工程において第１のコンタク
トホールに導電体を埋設する工程を、第５の工程におい
て第１の絶縁膜と第２の絶縁膜との間に第２の絶縁膜を
エッチングするエッチング媒体によるエッチング速度が
第２の絶縁膜のエッチング速度より小さい第３の絶縁膜
を形成するとともに第２の絶縁膜と第３の絶縁膜とに第
１のコンタクトホールと接続する第２のコンタクトホー
ルを形成し、第２のコンタクトホールを介して導電体に
より第１のコンタクトホールに埋設された導電体と第２
の配線層とを接続する工程を、さらに含むので、第１の
コンタクトホールの貫通孔の深さが浅くなり、この貫通
孔を形成するエッチングの制御が容易になる。このため
ソース領域およびドレイン領域に加えられるダメージの
少ないエッチングを行うことが出来る。また第１、第２
のコンタクトホールの貫通孔のアスペクト比が小さくな
ることにより開口の形成を容易に行うことが出来る。こ
のため第１のコンタクトホールと接続されたソース・ド
レイン領域における電流リークが減少し、優れた素子特
性を有するとともに、信頼性の高いコンタクトホールを
有する半導体装置を簡単な工程で製造することができ
る。延いては歩留まりが高く安価な半導体装置を簡単な
工程で製造することが出来る。
【００７９】またさらに、第１の半導体素子と第２の半
導体素子とが同じ導電型の半導体素子であって、第３の
工程において貫通孔は第１、第２の半導体素子のソース
領域同士またはドレイン領域同士を接続するもので半導
体装置の第２の配線層を形成するエッチングの際にメタ
ル残渣を残すことなくエッチングすることができる。こ
のため第２の配線層の形成不良による歩留まり低下を防
止することが出来る。延いては安価で信頼性の高い、同
じ導電型の素子が隣接して配列された半導体装置を簡単
な工程で製造することが出来る。
導体素子とが同じ導電型の半導体素子であって、第３の
工程において貫通孔は第１、第２の半導体素子のソース
領域同士またはドレイン領域同士を接続するもので半導
体装置の第２の配線層を形成するエッチングの際にメタ
ル残渣を残すことなくエッチングすることができる。こ
のため第２の配線層の形成不良による歩留まり低下を防
止することが出来る。延いては安価で信頼性の高い、同
じ導電型の素子が隣接して配列された半導体装置を簡単
な工程で製造することが出来る。
【００８０】さらに、第５の工程において、さらに第
１、第２の半導体素子の第１の配線層と接続されていな
い側のソース領域またはドレイン領域および第１の配線
層に第２の絶縁膜表面からコンタクトホールを形成し、
このコンタクトホールを介して導電体によりソース領域
またはドレイン領域および第１の配線層を第２の絶縁膜
上の第２の配線層と接続する工程を含むので、第２の配
線層とソース領域またはドレイン領域とを接続する導電
体を一工程で形成することが出来て、コンタクトホール
を簡単な工程で形成することが出来る。延いては安価な
半導体装置を簡単な工程で製造することが出来る。
１、第２の半導体素子の第１の配線層と接続されていな
い側のソース領域またはドレイン領域および第１の配線
層に第２の絶縁膜表面からコンタクトホールを形成し、
このコンタクトホールを介して導電体によりソース領域
またはドレイン領域および第１の配線層を第２の絶縁膜
上の第２の配線層と接続する工程を含むので、第２の配
線層とソース領域またはドレイン領域とを接続する導電
体を一工程で形成することが出来て、コンタクトホール
を簡単な工程で形成することが出来る。延いては安価な
半導体装置を簡単な工程で製造することが出来る。
【００８１】またさらに、第３の工程において、第１、
第２の半導体素子の貫通孔に対向しない側のソース領域
またはドレイン領域に第１のコンタクトホールを形成す
る工程を、第４の工程において第１のコンタクトホール
に導電体を埋設する工程を、第５の工程において第１の
絶縁膜と第２の絶縁膜との間に第２の絶縁膜をエッチン
グするエッチング媒体によるエッチング速度が第２の絶
縁膜のエッチング速度より小さい第３の絶縁膜を形成す
るとともに第２の絶縁膜および第３の絶縁膜に第１のコ
ンタクトホールおよび貫通孔に接続する第２のコンタク
トホールを形成し、第２のコンタクトホールを介して導
電体により第１のコンタクトホールに埋設された導電体
および第１の配線層と第２の配線層とを接続する工程
を、さらに含むので、第１のコンタクトホールの貫通孔
の深さが浅くなり、この貫通孔を形成するエッチングの
制御が容易になる。このためソース領域またはドレイン
領域に加えられるダメージの少ないエッチングを行うこ
とが出来る。また第１、第２のコンタクトホールの貫通
孔のアスペクト比が小さくなることにより開口の形成を
容易に行うことが出来る。このため第１のコンタクトホ
ールと接続されたソース・ドレイン領域における電流リ
ークが減少し、優れた素子特性を有するとともに、信頼
性の高いコンタクトホールを有する半導体装置を簡単な
工程で製造することができる。延いては歩留まりが高く
安価な半導体装置を簡単な工程で製造することが出来
る。
第２の半導体素子の貫通孔に対向しない側のソース領域
またはドレイン領域に第１のコンタクトホールを形成す
る工程を、第４の工程において第１のコンタクトホール
に導電体を埋設する工程を、第５の工程において第１の
絶縁膜と第２の絶縁膜との間に第２の絶縁膜をエッチン
グするエッチング媒体によるエッチング速度が第２の絶
縁膜のエッチング速度より小さい第３の絶縁膜を形成す
るとともに第２の絶縁膜および第３の絶縁膜に第１のコ
ンタクトホールおよび貫通孔に接続する第２のコンタク
トホールを形成し、第２のコンタクトホールを介して導
電体により第１のコンタクトホールに埋設された導電体
および第１の配線層と第２の配線層とを接続する工程
を、さらに含むので、第１のコンタクトホールの貫通孔
の深さが浅くなり、この貫通孔を形成するエッチングの
制御が容易になる。このためソース領域またはドレイン
領域に加えられるダメージの少ないエッチングを行うこ
とが出来る。また第１、第２のコンタクトホールの貫通
孔のアスペクト比が小さくなることにより開口の形成を
容易に行うことが出来る。このため第１のコンタクトホ
ールと接続されたソース・ドレイン領域における電流リ
ークが減少し、優れた素子特性を有するとともに、信頼
性の高いコンタクトホールを有する半導体装置を簡単な
工程で製造することができる。延いては歩留まりが高く
安価な半導体装置を簡単な工程で製造することが出来
る。
【図１】 この発明の一実施の形態に係る半導体装置の
一部透過平面図である。
一部透過平面図である。
【図２】 この発明の一実施の形態に係る半導体装置の
図１のＩＩ−ＩＩ断面における断面図である。
図１のＩＩ−ＩＩ断面における断面図である。
【図３】 この発明の一実施の形態に係る半導体装置の
製造工程の各段階で示した半導体装置の部分断面図であ
る。
製造工程の各段階で示した半導体装置の部分断面図であ
る。
【図４】 この発明の一実施の形態に係る半導体装置の
製造工程の各段階で示した半導体装置の部分断面図であ
る。
製造工程の各段階で示した半導体装置の部分断面図であ
る。
【図５】 この発明の一実施の形態に係る半導体装置の
製造工程の各段階で示した半導体装置の部分断面図であ
る。
製造工程の各段階で示した半導体装置の部分断面図であ
る。
【図６】 この発明の一実施の形態に係る半導体装置の
製造工程の各段階で示した半導体装置の部分断面図であ
る。
製造工程の各段階で示した半導体装置の部分断面図であ
る。
【図７】 この発明の一実施の形態に係る半導体装置の
製造工程の各段階で示した半導体装置の部分断面図であ
る。
製造工程の各段階で示した半導体装置の部分断面図であ
る。
【図８】 この発明の一実施の形態に係る半導体装置の
製造工程の各段階で示した半導体装置の部分断面図であ
る。
製造工程の各段階で示した半導体装置の部分断面図であ
る。
【図９】 この発明の一実施の形態に係る半導体装置の
部分断面図である。
部分断面図である。
【図１０】 この発明の一実施の形態に係る半導体装置
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
【図１１】 この発明の一実施の形態に係る半導体装置
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
【図１２】 この発明の一実施の形態に係る半導体装置
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
【図１３】 この発明の一実施の形態に係る半導体装置
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
【図１４】 この発明の一実施の形態に係る半導体装置
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
【図１５】 この発明の一実施の形態に係る半導体装置
の一部透過平面図である。
の一部透過平面図である。
【図１６】 この発明の一実施の形態に係る半導体装置
の図１５のＸＶＩ−ＸＶＩ断面における断面図である。
の図１５のＸＶＩ−ＸＶＩ断面における断面図である。
【図１７】 この発明の一実施の形態に係る半導体装置
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
【図１８】 この発明の一実施の形態に係る半導体装置
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
【図１９】 この発明の一実施の形態に係る半導体装置
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
【図２０】 この発明の一実施の形態に係る半導体装置
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
【図２１】 この発明の一実施の形態に係る半導体装置
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
【図２２】 この発明の一実施の形態に係る半導体装置
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
【図２３】 この発明の一実施の形態に係る半導体装置
の部分断面図である。
の部分断面図である。
【図２４】 この発明の一実施の形態に係る半導体装置
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
【図２５】 この発明の一実施の形態に係る半導体装置
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
【図２６】 この発明の一実施の形態に係る半導体装置
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
【図２７】 この発明の一実施の形態に係る半導体装置
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
【図２８】 この発明の一実施の形態に係る半導体装置
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
【図２９】 この発明の一実施の形態に係る半導体装置
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
の製造工程の各段階で示した半導体装置の部分断面図で
ある。
【図３０】 従来の集積回路装置の一部透過平面図であ
る。
る。
【図３１】 図３０のＸＸＸＩ−ＸＸＸＩ断面における
従来の集積回路装置の断面図である。
従来の集積回路装置の断面図である。
【図３２】 従来の集積回路装置の一部透過平面図であ
る。
る。
【図３３】 図３２のＸＸＸＩＩＩ−ＸＸＸＩＩＩ断面
における従来の集積回路装置の断面図である。
における従来の集積回路装置の断面図である。
１２ 半導体基板、 １４ 第１の半導体素子、 １６
第２の半導体素子、１８ 分離領域、 ２０ 第１の
絶縁膜、 ２４，５２ 第１の配線層、 ２６ 第２の
絶縁膜、 ２８ 第２の配線層、 ３０，５６ コンタ
クトホール、４２ 第３の絶縁膜、 ４４ 第１のコン
タクトホール、 ４６ 第２のコンタクトホール。
第２の半導体素子、１８ 分離領域、 ２０ 第１の
絶縁膜、 ２４，５２ 第１の配線層、 ２６ 第２の
絶縁膜、 ２８ 第２の配線層、 ３０，５６ コンタ
クトホール、４２ 第３の絶縁膜、 ４４ 第１のコン
タクトホール、 ４６ 第２のコンタクトホール。
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フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 27/08 １０２Ｄ
27/108 １０２Ｈ
29/41 27/10 ６８１
29/43 ６８１Ｂ
６８１Ｃ
(72)発明者 福井 勝一
東京都千代田区丸の内二丁目２番３号 三
菱電機株式会社内
(72)発明者 正光 毅
兵庫県伊丹市瑞原四丁目１番地 菱電セミ
コンダクタシステムエンジニアリング株式
会社内
Ｆターム(参考） 4M104 AA01 BB14 CC01 CC05 DD16
DD17 DD43 DD72 DD75 EE03
EE05 EE09 EE12 EE16 EE17
FF17 FF18 GG09 GG10 GG16
5F033 HH08 HH18 HH19 HH33 JJ01
JJ18 JJ19 JJ33 KK01 MM05
MM08 MM13 NN06 NN07 NN37
PP06 PP09 PP12 QQ09 QQ10
QQ21 QQ25 QQ37 QQ48 RR04
RR06 SS11 SS13 SS15 TT02
VV06 VV16 XX03 XX21 XX34
5F048 AB01 AC01 AC03 BA01 BE03
BF02 BF07 BF15 BF16 BG01
BG13
5F083 AD00 BS27 BS48 ER22 GA06
JA36 JA39 JA40 JA56 KA11
KA20 LA10 MA02 MA06 MA16
MA19 PR06 PR40
Claims (14)
- 【請求項１】 一主面を有する半導体基板と、 この半導体基板の主面に配設されたソース領域及びドレ
イン領域、およびこのソース領域とドレイン領域との間
の活性領域上に絶縁膜を介して配設されたゲート電極を
有する第１の半導体素子と、 この第１の半導体素子と分離領域を介して配設され、上
記半導体基板の主面に配設されたソース領域及びドレイ
ン領域、およびこのソース領域とドレイン領域との間の
活性領域上に絶縁膜を介して配設されたゲート電極を有
する第２の半導体素子と、 上記第１、第２の半導体素子を介して上記半導体基板上
に配設されるとともに上記第１の半導体素子のソース領
域またはドレイン領域と上記第２の半導体素子のソース
領域またはドレイン領域とを経由して延在した貫通孔を
有する第１の絶縁膜と、 この第１の絶縁膜の上記貫通孔に埋設され、上記第１の
半導体素子のソース領域またはドレイン領域と上記第２
の半導体素子のソース領域またはドレイン領域とを接続
した第１の配線層と、 この第１の配線層を覆い上記第１の絶縁膜上に配設され
るとともに表面上に第２の配線層が配設された第２の絶
縁膜と、を備えた半導体装置。 - 【請求項２】 第１の半導体素子と第２の半導体素子と
が互いに異なる導電型の半導体素子で、第１の配線層が
上記第１、第２の半導体素子の一方の半導体素子のソー
ス領域と他方の半導体素子のドレイン領域とを接続する
と共にさらに一方の半導体素子のゲート電極と接続され
たことを特徴とする請求項１記載の半導体装置。 - 【請求項３】 第１、第２の半導体素子の第１の配線層
と接続されていない側のソース領域およびドレイン領域
それぞれが第２の絶縁膜上に配設された第２の配線層と
コンタクトホールを介して第１、第２の絶縁膜界面近傍
で材質の連続した導電体により接続されたことを特徴と
する請求項２記載の半導体装置。 - 【請求項４】 第１の絶縁膜と第２の絶縁膜との間に、
上記第２の絶縁膜をエッチングするエッチング媒体によ
るエッチング速度が上記第２の絶縁膜のエッチング速度
より小さい第３の絶縁膜がさらに配設されるとともに、
第１、第２の半導体素子の第１の配線層と接続されてい
ない側のソース領域およびドレイン領域それぞれが第２
の絶縁膜上に配設された第２の配線層と、第１の絶縁膜
に配設された第１のコンタクトホールに配設された導電
体および第２の絶縁膜と第３の絶縁膜とに配設された第
２のコンタクトホールに配設された導電体の両者により
接続されたことを特徴とする請求項２記載の半導体装
置。 - 【請求項５】 第１の半導体素子と第２の半導体素子と
が同じ導電型の半導体素子で、第１の配線層が上記第
１、第２の半導体素子のソース領域同士またはドレイン
領域同士に接続されたことを特徴とする請求項１記載の
半導体装置。 - 【請求項６】 第１、第２の半導体素子の第１の配線層
と接続されていない側のソース領域またはドレイン領域
が第２の絶縁膜上に配設された第２の配線層とコンタク
トホールを介して第１、第２の絶縁膜界面近傍で材質の
連続した導電体により接続されたことを特徴とする請求
項５記載の半導体装置。 - 【請求項７】 第１の絶縁膜と第２の絶縁膜との間に、
上記第２の絶縁膜をエッチングするエッチング媒体によ
るエッチング速度が上記第２の絶縁膜のエッチング速度
より小さい第３の絶縁膜がさらに配設されるとともに、
第１、第２の半導体素子の第１の配線層と接続されてい
ない側のソース領域またはドレイン領域が第２の絶縁膜
上に配設された第２の配線層と、第１の絶縁膜に配設さ
れた第１のコンタクトホールに配設された導電体および
第２の絶縁膜と第３の絶縁膜とに配設された第２のコン
タクトホールに配設された導電体の両者により接続され
たことを特徴とする請求項５記載の半導体装置。 - 【請求項８】 半導体基板の一主面に、第１の半導体素
子のソース領域及びドレイン領域と第２の半導体素子の
ソース領域およびドレイン領域とを分離領域を介して形
成し、第１、第２の半導体素子のソース領域とドレイン
領域との間に介在する活性領域それぞれの上に絶縁膜を
介してゲート電極を形成し、第１、第２の半導体素子を
形成する第１の工程と、 第１、第２の半導体素子を介して半導体基板上に第１の
絶縁膜を形成する第２の工程と、 半導体基板の主面に対向し第１の半導体素子のソース領
域またはドレイン領域と第２の半導体素子のソース領域
またはドレイン領域とを経由して延在する貫通孔を第１
の絶縁膜に形成する第３の工程と、 貫通孔に第１の配線層を埋設し、この第１の配線層によ
り第１の半導体素子のソース領域またはドレイン領域と
第２の半導体素子のソース領域またはドレイン領域とを
接続する第４の工程と、 第１の配線層および第１の絶縁膜上に第２の絶縁膜を形
成し、第２の絶縁膜の表面上に第２の配線層を形成する
第５の工程と、を含む半導体装置の製造方法。 - 【請求項９】 第１の半導体素子と第２の半導体素子と
が互いに異なる導電型の半導体素子であって、第３の工
程において貫通孔は第１、第２の半導体素子の一方の半
導体素子のソース領域と他方の半導体素子のドレイン領
域とを経由して延在されるとともに貫通孔がさらに一方
の半導体素子のゲート電極まで延在される工程を含むこ
とを特徴とする請求項８記載の半導体装置の製造方法。 - 【請求項１０】 第５の工程において、さらに第１、第
２の半導体素子の第１の配線層と接続されていない側の
ソース領域およびドレイン領域それぞれに第２の絶縁膜
表面からコンタクトホールを形成し、このコンタクトホ
ールを介してソース領域およびドレイン領域それぞれが
導電体により第２の絶縁膜上の第２の配線層と接続され
る工程を含むことを特徴とする請求項９記載の半導体装
置の製造方法。 - 【請求項１１】 第３の工程において、第１、第２の半
導体素子の貫通孔に対向しない側のソース領域およびド
レイン領域それぞれに第１のコンタクトホールを形成す
る工程を、第４の工程において第１のコンタクトホール
に導電体を埋設する工程を、第５の工程において第１の
絶縁膜と第２の絶縁膜との間に第２の絶縁膜をエッチン
グするエッチング媒体によるエッチング速度が第２の絶
縁膜のエッチング速度より小さい第３の絶縁膜を形成す
るとともに第２の絶縁膜と第３の絶縁膜とに第１のコン
タクトホールと接続する第２のコンタクトホールを形成
し、第２のコンタクトホールを介して導電体により第１
のコンタクトホールに埋設された導電体と第２の配線層
とを接続する工程を、さらに含むことを特徴とする請求
項９記載の半導体装置の製造方法。 - 【請求項１２】 第１の半導体素子と第２の半導体素子
とが同じ導電型の半導体素子であって、第３の工程にお
いて貫通孔は第１、第２の半導体素子のソース領域同士
またはドレイン領域同士を接続することを特徴とする請
求項８記載の半導体装置の製造方法。 - 【請求項１３】 第５の工程において、さらに第１、第
２の半導体素子の第１の配線層と接続されていない側の
ソース領域またはドレイン領域および第１の配線層に第
２の絶縁膜表面からコンタクトホールを形成し、このコ
ンタクトホールを介して導電体によりソース領域または
ドレイン領域および第１の配線層を第２の絶縁膜上の第
２の配線層と接続する工程を含むことを特徴とする請求
項１２記載の半導体装置の製造方法。 - 【請求項１４】 第３の工程において、第１、第２の半
導体素子の貫通孔に対向しない側のソース領域またはド
レイン領域に第１のコンタクトホールを形成する工程
を、第４の工程において第１のコンタクトホールに導電
体を埋設する工程を、第５の工程において第１の絶縁膜
と第２の絶縁膜との間に第２の絶縁膜をエッチングする
エッチング媒体によるエッチング速度が第２の絶縁膜の
エッチング速度より小さい第３の絶縁膜を形成するとと
もに第２の絶縁膜および第３の絶縁膜に第１のコンタク
トホールおよび貫通孔に接続する第２のコンタクトホー
ルを形成し、第２のコンタクトホールを介して導電体に
より第１のコンタクトホールに埋設された導電体および
第１の配線層と第２の配線層とを接続する工程を、さら
に含むことを特徴とする請求項１２記載の半導体装置の
製造方法。
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