JPH08316320A

JPH08316320A - 半導体装置の製造方法

Info

Publication number: JPH08316320A
Application number: JP14682695A
Authority: JP
Inventors: Takeshi Hirayama; 武司平山
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-05-22
Filing date: 1995-05-22
Publication date: 1996-11-29

Abstract

(57)【要約】（修正有）【目的】シリサイド化したゲート電極と拡散層を有す
るＭＯＳ型トランジスタと金属配線を接合するコンタク
トをゲート電極上と拡散層上のエッチング終点到達時間
を等しくし、コンタクトを歩留り良く形成する。【構成】小径のコンタクト開口部（１６）をゲート電
極上に、大径のコンタクト開口部（１５）をソース、ド
レイン拡散層チタンシリサイド上に開口部を設ける。次
いで、配線間層間膜（１）に対してコンタクト開口の傾
斜エッチングを行い、コンタクト内は窒化チタン（１
１）をスパッタした上にタングステン埋め込みプラグ
（１２）が形成され、金属配線（１３）と窒化チタン
（１４）スパッタし、金属配線（１３）とＮチャネル型
ＭＯＳトランジスタのゲート電極（３）とソース、ドレ
イン拡散層（８）を電気的に接続する半導体装置の製造
方法である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に半導体集積回路の半導体素子と金属配線の
接続部の構造の製造方法にに関するものである。

【０００２】

【従来の技術】半導体集積回路は、情報処理技術の発展
に伴いシステムレベルの高集積化や高速化といった要求
から、半導体集積回路の高速化及び高集積化が進んでい
る。最近は情報技術の発展により多くの装置に半導体集
積回路が用いられるようになり、炊飯器や洗濯機のよう
に生活に密着した装置から自動車、信号機や遮断機とい
った人命に深く関わり合う大型の装置にも多くの半導体
集積回路が使用され、半導体集積回路は人々の生活に深
くとけ込み、ほとんどの人々が意思しないうちに半導体
集積回路による恩恵を受けている。

【０００３】半導体集積回路が人々の生活に深く関わる
装置で使われている理由は、半導体集積回路は多くの場
合マイクロコンピュータに代表されるように半導体集積
回路を組み込んだ装置自身のインテリジェント化を実現
するものであり、装置のインテリジェント化によって装
置は人々の代わりに様々な事を行い人々により安楽でよ
り快適な環境を提供するものだからである。上述の半導
体集積回路の応用分野の拡大は、情報処理技術の発展と
人々の生活が切り離せるものでは無くなった事を意味
し、人々の生活に対する様々な要求や希望が情報処理技
術の発展を推進し、半導体集積回路の高速化および高集
積化をも押し進める原動力となっていることを意味して
いる。

【０００４】従来、ＣＭＯＳに代表されるＭＯＳトラン
ジスタで構成される半導体集積回路の高集積化は、スケ
ーリング則に代表される縮小化規則に従う形で微細化実
現の努力が行われ、各種加工技術の発展に支えられて高
速化とともに実現されてきた事は良く知られている。し
かし、スケーリング則を中心とするＭＯＳトランジスタ
の微細化が進行し、ゲート電極の長さ（ゲート長）が
０．５μｍ（サブミクロン）を下回る段階に達したとこ
ろで、微細化によるＭＯＳトランジスタを構成するゲー
ト電極とソース、ドレイン拡散層の高抵抗化が半導体集
積回路の電子回路の動作に与える影響が無視できなくな
ってきた。該ゲート電極とソース、ドレイン拡散層の高
抵抗化を回避する有望な一つの手段としてシリサイド化
と呼ばれるゲート電極とソース、ドレイン拡散層をチタ
ン（Ｔｉ）に代表される高融点金属と合金化する手法が
開発され、実用化および量産化の努力が広く行われてい
るところである。

【０００５】他方で、ゲート電極の長さ（ゲート長）が
０．５μｍを下回る半導体集積回路では半導体集積回路
内の素子配置自由度を向上し、回路設計の自由度を向上
し、エレクトロマイグレーションやストレスマイグレー
ションによる配線寿命劣化を阻止する目的で配線間層間
膜の化学研磨法（ＣＭＰ：ＣｈｅｍｉｃａｌＭｅｃｈ
ａｎｉｃａｌＰｏｌｉｓｈｉｎｇ）に代表される完全
平坦化が検討開発され、報告されている。化学研磨法に
ついては、Ｂ．Ｄａｖａｒｉ，ｅｔａｌ．Ｔｅｃｈ．
Ｄｉｇｅｓｔ，ＩＥＥＥ−ＩＥＤＭ（１９８９）や
Ｐ．Ｒｅｎｔｌｅｎ，Ｍ．Ｅ．Ｔｈｏｍａｓ，
Ｊ．Ｍ．Ｐｉｅｒｃｅ，ｐｒｏｃ．ｏｆＩＥＥＥ−
ＶＭＩＣ，ｐ．５７（１９９０）に開示されている。

【０００６】図３（ａ）〜（ｄ）は、従来のＮチャネル
型トランジスタの配線工程を示す図であり、Ｎチャネル
型ＭＯＳトランジスタのゲート電極とソース、ドレイン
拡散層をチタン（Ｔｉ）を用い、８５０℃，６０秒の高
温短時間の熱処理によってシリサイド化を行ったゲート
長０．４μｍのＭＯＳトランジスタの第１の配線間層間
膜の完成から第１金属配線の完成までの製造工程を示し
た断面図である。図４は、図３に製造工程を示したＮチ
ャネル型ＭＯＳトランジスタの上面図で、従来のＮチャ
ネル型トランジスタのパタン図である。

【０００７】図３（ａ）は、Ｐ型シリコン基板（６）、
Ｎ^＋ソース、ドレイン拡散層（８）、ソース、ドレイン
拡散層上のチタンシリサイド層（９）、及びゲート酸化
膜（４）、ゲート電極のポリシリコン層（３）、ゲート
電極上のチタンシリサイド層（２）、第１の配線間層間
膜（１）が、上述の一般的手法によって形成されたもの
で、シリサイド化されたゲート電極とソース、ドレイン
拡散層を持つＮチャネル型ＭＯＳトランジスタの第１の
配線間層間膜（ＢＰＳＧ）（１）の平坦化処理が終了し
た時点を示したものである。

【０００８】図３（ｂ）では、第１の配線間層間膜
（１）に金属配線とＭＯＳトランジスタのゲート電極
（３）やソース、ドレイン拡散層（８）を電気的に接続
するためのコンタクトと称する０．６μｍ□の開口を設
けるために、ポジ型フォトレジスト（１０）を一般的な
フォトリソグラフィーの手法で第１の配線間層間膜
（１）上にコンタクトを開口する位置に０．６μｍ□の
開口を設ける。ＲＩＥ方式のドライエッチャーによって
第１の配線間層間膜（１）に対してコンタクト開口エッ
チングを行う。このときエッチングの終了は、膜厚５０
０Åのソース、ドレイン拡散層上のチタンシリサイド
（９）が半分（２５０Å）エッチングされた時点で終了
する。図３（ｃ）に示す断面図はコンタクト開口エッチ
ングが終了し、ポジ型フォトレジスト（１０）を除去し
た時点を示す。

【０００９】図３（ｄ）は、第１の金属配線（１３）と
Ｎチャネル型ＭＯＳトランジスタのゲート電極（３）と
ソース、ドレイン拡散層（８）を電気的に接続する配線
工程の完成を示す。ここでは、コンタクト内は窒化チタ
ン（１１）を５００Åスパッタした上にタングステン埋
め込みプラグ（１２）が形成され、第１の金属配線（１
３）である金属（Ａｌ−Ｃｕ）と窒化チタン（１４）５
００Åを連続スパッタし、第１の金属配線（１３）にフ
ォトリソグラフィックな手法によるエッチングを行いパ
タニングを行っている。

【００１０】上記図３に示した一般的なゲート電極
（３）とソース、ドレイン拡散層（８）をシリサイド化
したＮチャネル型ＭＯＳトランジスタのコンタクト開口
エッチングは、ＲＩＥエッチングの第１の配線間層間膜
（ＢＰＳＧ）（１）とゲート電極上に形成されたチタン
シリサイド（２）とソース、ドレイン拡散層上のチタン
シリサイド（９）のエッチング速度がほぼ等しく、図３
（ｄ）に示したようにソース、ドレイン拡散層上のチタ
ンシリサイドを半分（２５０Å）残してエッチングを終
了すると、エッチング開口部はゲート電極上ではチタン
シリサイド（５００Å）を貫通してしまい、ゲート電極
上の電気的な接続はタングステン埋め込みプラグの側面
から厚さ５００Åのチタンシリサイドの側面を通じて行
われ、ゲート電極のチタンシリサイド化によるゲート抵
抗低減効果が十分に得られない。

【００１１】また、０．６μｍ程度のコンタクト開口で
は、開口部分の深さが深くなるほどエッチング時間がか
かるというローディング効果によるエッチング速度の低
下が顕著になり、上記のゲート電極上のコンタクトとソ
ース、ドレイン拡散層上のコンタクトのエッチング終了
時間の差が大きくなり、エッチング時間の制御が難しく
なってきた。

【００１２】図５は、ＲＩＥによるコンタクト開口時の
フォトマスク上のコンタクトサイズとエッチング速度の
特性曲線を示した図で、層間膜厚をパラメータにコンタ
クトのフォトマスク上の口径と第１の層間膜（ＢＰＳ
Ｇ）のエッチング速度（エッチレート）との関係を示
す。該ローディング効果によるエッチング速度の低下
は、様々な対策が提案されている。例えば、特開平３−
４６３２７はローディング効果によるエッチング速度の
低下が開口する深さによっても変化することに着目し、
エッチングで開口する層間膜の厚さに応じてフォトレジ
ストの厚さを加減してエッチング速度に対するローディ
ング効果を低減する基本的な方法を提案している。量産
を考慮にした生産工程では、多種類の半導体集積回路が
同時期に生産され、各半導体集積回路で層間膜下の段差
は半導体集積回路毎に異なっており、上記公知例では全
ての半導体集積回路の層間膜厚に応じたフォトレジスト
の膜厚を準備して生産にのぞむ必要があり、大量生産に
は向かない。

【００１３】また、特開昭６１−１８７２３５では、上
述した図３に示すような下地構造に段差を持つ配線間層
間膜にドライエッチングで開口する場合に、２層のフォ
トレジストを使用して深くエッチングで開口する配線間
層間膜厚が厚い部分は２層とも開口して露出させてから
エッチングを行い、ゲート電極上の如く浅くエッチング
する部分は上層のフォトレジストのみ開口してエッチン
グを行い下層のフォトレジストのエッチングを終了した
時点で配線間層間膜をエッチングすることにより、段差
を有する下地構造の段の上と下でエッチングの終了時間
を一致させる方法を提案している。

【００１４】この従来例では、１回のエッチングによる
コンタクト開口に対して最低２枚のフォトマスクを製造
する必要があり、２枚めのフォトマスクの高度な重ね合
わせ精度（ゲート長０．４μｍのＭＯＳトランジスタを
使用する半導体集積回路では±０．０１μｍ程度）が要
求され、かつ製造工程も長くなる。周知の通り０．４μ
ｍレベルのＭＯＳトランジスタを使用する半導体集積回
路のフォトマスクは製造難易度が高く製造コストも高
く、半導体集積回路を製造する上で必要な全フォトマス
クの製造コストは半導体集積回路の製造原価の２割を越
えるものもあり、フォトマスクの使用枚数の増加は現実
的ではない。また、フォトマスクが増えることによる製
造工程が増加する手法は、ＡＳＩＣをはじめとする製造
ＴＡＴが最重要視される半導体集積回路に適用すること
が難しい。

【００１５】また、米国特許第５２６８３３２では、Ｍ
ＯＳトランジスタのゲート電極上に第１の配線間層間膜
（ＢＰＳＧ）よりもエッチング速度の遅いシリコン酸化
膜を形成して、ゲート電極上とソース、ドレイン拡散層
上でコンタクト開口エッチングの終点を一致させる提案
をしているが、この従来例はゲート電極上だけにシリコ
ン酸化膜を設けるため、サリサイド構造と呼ばれるゲー
ト電極上とソース、ドレイン拡散層上で同時に同じ高融
点金属でシリサイド化したＭＯＳ型トランジスタでは該
シリコン酸化膜の形成が困難である。

【００１６】

【発明が解決しようとする課題】上述の従来技術の半導
体集積回路において、高速動作および高集積化を目指し
たＭＯＳトランジスタのデバイスサイズの縮小をめざ
し、ゲート電極とソース、ドレイン拡散層に高融点金属
を使用したサリサイド層を使用したサリサイドゲートと
完全に平坦化した配線間層間膜を使用する場合、該ＭＯ
Ｓトランジスタの縮小に伴って金属配線とＭＯＳトラン
ジスタを接続するコンタクトのサイズ縮小が要求される
が、ＲＩＥ方式のドライエッチングによる０．６μｍ未
満のコンタクト開口においてはローディング効果による
エッチング速度がエッチングの進行に伴って低下し、層
間膜厚が薄いＭＯＳトランジスタのゲート電極上のコン
タクトと層間膜厚が厚いソース、ドレイン拡散層上のコ
ンタクトではエッチングの終了時間が著しく異なり、ソ
ース、ドレイン拡散層上のコンタクト開口エッチングが
終了する時点でゲート電極上のコンタクト開口はゲート
電極上に形成されたシリサイド層を貫通し金属配線とゲ
ート電極上のシリサイド層と十分な電気的接続が得られ
ないという欠点がある。

【００１７】

【課題を解決するための手段】本発明は、半導体回路の
拡散層上に厚い部分と薄い部分を有する配線間層間膜に
複数のコンタクト開口部を形成し配線を接合する半導体
装置の製造方法において、配線間層間膜が厚い部分のコ
ンタクト開口部に大きい開口パターンを形成し、配線間
層間膜が薄い部分のコンタクト開口部に小さい開口パタ
ーンを形成し、次いで、前記異なるサイズの開口パター
ンを有する配線間層間膜をエッチングすることを特徴と
する半導体装置の製造方法である。

【００１８】また、本発明は、半導体集積回路のＭＯＳ
型トランジスタのゲート電極の拡散層及びソース、ドレ
インの拡散層上の配線間層間膜にコンタクト開口部を形
成し、前記ゲート電極の拡散層及び前記ソース、ドレイ
ンの拡散層を金属配線に接合する半導体装置の製造方法
において、ゲート電極拡散層上に形成するコンタクト開
口部と、ソース、ドレイン拡散層上には形成するコンタ
クト開口部を、配線間層間膜が厚い部分のコンタクト開
口部を大径開口部とし、配線間層間膜が薄い部分のコン
タクト開口部を小径開口部とし、次いで、大径開口部と
小径開口部より配線間層間膜をエッチングすることを特
徴とする半導体装置の製造方法である。また、本発明
は、ＭＯＳ型トランジスタのゲート電極拡散層とソー
ス、ドレイン拡散層が、Ｔｉ等の高融点金属によってシ
リサイド化されたサリサイドゲート構造であることを特
徴とする上記に記載の半導体装置製造方法である。

【００１９】

【作用】本発明においては、配線間層間膜が厚く深い開
口とする部分のコンタクト開口部を大きい開口パターン
とし、配線間層間膜が薄く浅い開口とする部分のコンタ
クト開口部を小さい開口パターンとし、このサイズの開
口パターンを有する配線間層間膜をエッチングするもの
で、開口部のサイズによってエッチング速度が異なるこ
とを利用して、配線間層間膜をエッチングする際に、拡
散層上のエッチング終点到達時間を等しくしたものであ
る。層上及びソース、ドレイン拡散層上のコンタクト抵
抗を低減し、安定させることができるものである。

【００２０】また、本発明においては、半導体集積回路
のＭＯＳ型トランジスタのゲート電極の拡散層及びソー
ス、ドレインの拡散層上の配線間層間膜にコンタクト開
口部を形成し、ゲート電極の拡散層及びソース、ドレイ
ンの拡散層を金属配線に接合する半導体装置の製造方法
において、金属配線とＭＯＳトランジスタのゲート電極
拡散層やソース、ドレイン拡散層を接続するコンタクト
の形成を、配線間層間膜の厚さに応じてサイズの異なる
コンタクトを形成することにより、配線間層間膜の傾斜
エッチングのエッチング終点到達時間を等しくし、シリ
サイド化したゲート電極拡散層上及びソース、ドレイン
拡散層上のコンタクト抵抗を低減し、安定させることが
できるものである。

【００２１】

【実施例】本発明の実施例を図面を参照して説明する。
図１（ａ）〜（ｄ）は、本発明の実施例のＮチャネル型
トランジスタの製造工程を示す図で、Ｎチャネル型ＭＯ
Ｓトランジスタのゲート電極とソース、ドレイン拡散層
をチタン（Ｔｉ）を用い、８５０℃，６０秒の高温短時
間の熱処理によってシリサイド化を行ったサリサイド構
造を有するゲート長０．３μｍのＭＯＳトランジスタの
第１の配線間層間膜の完成から第１金属配線の完成まで
の製造工程を示した断面図である。図２は本発明の実施
例のＮチャネル型トランジスタのパタン図で、図１に製
造工程を示したＮチャネル型ＭＯＳトランジスタの上面
図である。

【００２２】図１（ａ）には、Ｐ型シリコン基板
（６）、Ｎ^＋ソース、ドレイン拡散層（８）、ソース、
ドレイン拡散層上のチタンシリサイド層（９）、及びゲ
ート酸化膜（４）、ゲート電極のポリシリコン層
（３）、ゲート電極上のチタンシリサイド層（２）、第
１の配線間層間膜（１）が形成されているもので、Ｎチ
ャネル型ＭＯＳトランジスタの第１の配線間層間膜（Ｂ
ＰＳＧ）（１）の平坦化処理が終了した時点を示したも
のである。なお（５）はサイドウォールである。

【００２３】本実施例において、その構造の特徴は、図
１（ｃ）に示すように、エッチングするべき配線間層間
膜（１）の膜厚が薄い、ゲート電極のポリシリコン層
（３）、ゲート電極上のチタンシリサイド層（２）上
は、フォトマスク上で小径（０．３５μｍ□）（１６）
のサイズのコンタクトを開口する。エッチングするべき
配線間層間膜（１）の膜厚が厚い、ソース、ドレイン拡
散層（８）、ソース、ドレイン拡散層上のチタンシリサ
イド層（９）上は、フォトマスク上で大径（０．４μｍ
□）（１５）のサイズのコンタクトを開口する。

【００２４】ここで、ゲート電極は５００Åのシリサイ
ド層（２）と５００Åのポリシリコン（３）で構成され
合計の膜厚は１０００Åで、第１の配線間層間膜（１）
の膜厚はゲート電極上で３０００Åであり、ソース、ド
レイン拡散層（９）上は４０００Åである。該小径（１
６）と大径（１５）のコンタクトは同時にエッチング開
口されるため、半導体基板表面に対するコンタクト側面
の傾斜（テーパ角）は８０度で等しく、それぞれゲート
電極のチタンシリサイド層（２）あるいはソース、ドレ
イン拡散層上のチタンシリサイド層（９）上にコンタク
トが接する時点で０．２５μｍ□のコンタクトが開口す
る。該半導体基板表面に対するコンタクト側面の傾斜
（テーパ角）は、コンタクト内に形成するタングステン
埋め込みコンタクトを形成する工程を助けるために設け
ているものである。

【００２５】次に、本発明の実施例について、図１
（ａ）〜（ｄ）で、製造工程を詳細に説明する。図１
（ａ）は、上述したように、シリサイド化されたゲート
電極とソース、ドレイン拡散層を持つＮチャネル型ＭＯ
Ｓトランジスタの第１の配線間層間膜（ＢＰＳＧ）
（１）の平坦化処理が終了した時点を示すものである。
図１（ｂ）では、第１の配線間層間膜（１）に金属配線
（１３）（図１（ｄ）に示す）とＭＯＳトランジスタの
ゲート電極（３）やソース、ドレイン拡散層（８）を電
気的に接続するためのコンタクトと称する開口部を設け
るために、ポジ型フォトレジスト（１０）を一般的なフ
ォトリソグラフィーの手法で第１の配線間層間膜（１）
上に形成する。

【００２６】小径のコンタクト（１６）を形成するゲー
ト電極のポリシリコン層（３）、ゲート電極上のチタン
シリサイド層（２）上には、フォトマスク上０．３５μ
ｍ□のサイズで開口部を設け、大径のコンタクト（１
５）を形成するソース、ドレイン拡散層チタンシリサイ
ド（９）の上には、フォトマスク上０．４０μｍ□のサ
イズで開口部を設ける。次いで、ＲＩＥ方式のドライエ
ッチャーによって第１の配線間層間膜（１）に対してコ
ンタクト開口のエッチングを行う。このときエッチング
の終了は、膜厚５００Åのソース、ドレイン拡散層上の
チタンシリサイド（９）が半分（２５０Å）エッチング
された時点で終了する。図１（ｃ）に示す図は、コンタ
クト開口のエッチングが終了し、ポジ型フォトレジスト
（１０）を除去した時点を示すもので、この時点で、ゲ
ート電極上のシリサイド層（２）も２５０Åエッチング
されている。

【００２７】図１（ｄ）は、第１の金属配線（１３）と
Ｎチャネル型ＭＯＳトランジスタのゲート電極（３）と
ソース、ドレイン拡散層（８）を電気的に接続する配線
工程の完成を示す。ここでは、コンタクト内は窒化チタ
ン（１１）を１００Åスパッタした上にタングステン埋
め込みプラグ（１２）が形成され、第１の金属配線（１
３）である金属（Ａｌ−Ｃｕ）と窒化チタン（１４）１
００Åを連続スパッタし、第１の金属配線（１３）にフ
ォトリソグラフィックな手法によるエッチングを行いパ
タニングを行っている。

【００２８】本実施例では、フォトマスク上小径０．３
５μｍ□と大径０．４μｍ□のコンタクトをＲＩＥで開
口し、ＭＯＳトランジスタのゲート電極とソース、ドレ
イン拡散層に接するサイズは０．２５μｍ□の開口を
得、ゲート電極上のコンタクト抵抗とソース、ドレイン
拡散層上のコンタクト抵抗は、共に５Ωを得た。６イン
チウェハで試作を行い、従来の７５％から９０％以上ま
での歩留り向上と、コンタクト抵抗のばらつきは従来の
１０％から５％以下への低減を確認した。

【００２９】本発明の適用により、フォトマスクの枚数
の増加や工程数を増加することなく、高融点金属を使用
したシリサイド化したゲート電極とソース、ドレイン拡
散層を有するサリサイド構造のＭＯＳトランジスタと第
１の金属配線との物理的にも電気的にも良好なコンタク
トを形成することができた。上記実施例は、Ｎチャネル
型ＭＯＳトランジスタによって構成された半導体集積回
路についての例であるが、Ｐチャネル型ＭＯＳトランジ
スタによって構成される半導体集積回路あるいはＣＭＯ
Ｓによって構成される半導体集積回路についても同様に
して容易に展開できることは明らかである。

【００３０】

【発明の効果】以上説明したように本発明によれば、ゲ
ート電極とソース、ドレイン拡散層を高融点金属でシリ
サイド化したサリサイド構造を有するＭＯＳトランジス
タと金属配線との接続するコンタクトのフォトマスク上
の寸法をゲート電極上とソース、ドレイン拡散層上で配
線間層間膜厚によって異ならせることにより、ゲート電
極上とソース、ドレイン拡散層上のコンタクト開口エッ
チングの終了時間を等しくすると共に、シリサイド化し
たゲート電極上並びにソース、ドレイン拡散層上のコン
タクト抵抗を低減し、安定させる効果がある。

【図面の簡単な説明】

【図１】本発明の実施例のＮチャネル型トランジスタの
製造工程を示す図

【図２】本発明の実施例のＮチャネル型トランジスタの
パタン図

【図３】従来のＮチャネル型トランジスタの配線工程を
示す図

【図４】従来のＮチャネル型トランジスタのパタン図

【図５】ＲＩＥによるコンタクト開口時のフォトマスク
上のコンタクトサイズとエッチング速度の特性曲線を示
す図

【符号の説明】

１第１の配線間層間膜（ＢＰＳＧ）２ゲート電極上のチタンシリサイド層３ゲート電極のポリシリコン層４ゲート酸化膜５サイドウォール６Ｐ型シリコン基板７Ｎ⁻拡散層８Ｎ^＋ソース、ドレイン拡散層９ソース、ドレイン拡散層上のチタンシリサイド層１０ポジ型フォトレジスト１１窒化チタン１２タングステン埋め込みプラグ１３第１の金属配線（Ａｌ−Ｃｕ）１４窒化チタン１５大径コンタクト１６小径コンタクト

Claims

【特許請求の範囲】

【請求項１】半導体回路の拡散層上に厚い部分と薄い
部分を有する配線間層間膜に複数のコンタクト開口部を
形成し配線を接合する半導体装置の製造方法において、
配線間層間膜が厚い部分のコンタクト開口部に大きい開
口パターンを形成し、配線間層間膜が薄い部分のコンタ
クト開口部に小さい開口パターンを形成し、次いで、前
記異なるサイズの開口パターンを有する配線間層間膜を
エッチングすることを特徴とする半導体装置の製造方
法。
【請求項２】半導体集積回路のＭＯＳ型トランジスタ
のゲート電極の拡散層及びソース、ドレインの拡散層上
の配線間層間膜にコンタクト開口部を形成し、前記ゲー
ト電極の拡散層及び前記ソース、ドレインの拡散層を金
属配線に接合する半導体装置の製造方法において、ゲー
ト電極拡散層上に形成するコンタクト開口部と、ソー
ス、ドレイン拡散層上には形成するコンタクト開口部
を、配線間層間膜が厚い部分のコンタクト開口部を大径
開口部とし、配線間層間膜が薄い部分のコンタクト開口
部を小径開口部とし、次いで、大径開口部と小径開口部
より配線間層間膜をエッチングすることを特徴とする半
導体装置の製造方法。