JPH08227938A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH08227938A JPH08227938A JP7032226A JP3222695A JPH08227938A JP H08227938 A JPH08227938 A JP H08227938A JP 7032226 A JP7032226 A JP 7032226A JP 3222695 A JP3222695 A JP 3222695A JP H08227938 A JPH08227938 A JP H08227938A
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- H01—ELECTRIC ELEMENTS
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
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Abstract
(57)【要約】
【目的】MOSトランジスタの拡散層と配線とを接続す
るコンタクトホールの拡散層と重なる領域を減らして拡
散層の幅を縮小し、拡散層における寄生容量を低減す
る。 【構成】素子分離用の溝の底部に埋込んだ酸化シリコン
膜2の上に窒化シリコン膜3を堆積してCMP法で上面
を研磨して溝内に埋込み素子分離層を形成し、素子形成
領域に形成した拡散層4の端部及び隣接する素子分離層
上を含む領域に設けるコンタクトホールを層間絶縁膜6
に形成し、拡散層4の表面に設けたチタンシリサイド層
5及びコンタクトホール内に埋込んだタングステンプラ
グ9を介して拡散層4とアルミニウム配線10を電気的
に接続する。なお、窒化シリコン膜3はコンタクトホー
ルを形成するときのエッチングストッパとなる。
るコンタクトホールの拡散層と重なる領域を減らして拡
散層の幅を縮小し、拡散層における寄生容量を低減す
る。 【構成】素子分離用の溝の底部に埋込んだ酸化シリコン
膜2の上に窒化シリコン膜3を堆積してCMP法で上面
を研磨して溝内に埋込み素子分離層を形成し、素子形成
領域に形成した拡散層4の端部及び隣接する素子分離層
上を含む領域に設けるコンタクトホールを層間絶縁膜6
に形成し、拡散層4の表面に設けたチタンシリサイド層
5及びコンタクトホール内に埋込んだタングステンプラ
グ9を介して拡散層4とアルミニウム配線10を電気的
に接続する。なお、窒化シリコン膜3はコンタクトホー
ルを形成するときのエッチングストッパとなる。
Description
【0001】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関し、特にコンタクト部及びその形成方法に関す
る。
方法に関し、特にコンタクト部及びその形成方法に関す
る。
【0002】
【従来の技術】従来の半導体装置の第1の例では、半導
体基板表面に形成された拡散層と金属配線とを電気的に
接続する場合、まず、図3(a)に示すように、シリコ
ン基板11の表面を選択酸化してフィールド酸化膜12
を形成して素子形成領域を形成し、その素子形成領域に
シリコン基板11の導電型と逆導電型の不純物を導入し
てMOSトランジスタの拡散層13を形成する。
体基板表面に形成された拡散層と金属配線とを電気的に
接続する場合、まず、図3(a)に示すように、シリコ
ン基板11の表面を選択酸化してフィールド酸化膜12
を形成して素子形成領域を形成し、その素子形成領域に
シリコン基板11の導電型と逆導電型の不純物を導入し
てMOSトランジスタの拡散層13を形成する。
【0003】次に、拡散層13の抵抗を低減するために
全面にチタン膜をスパッタして堆積した後熱処理し、チ
タン膜と接しているシリコン層の表面とチタン膜を反応
させ、チタンシリサイド層14を形成し、未反応のチタ
ン膜をアンモニアと過酸化水素水の混合溶液により除去
する。次に、全面に層間絶縁膜15を形成する。
全面にチタン膜をスパッタして堆積した後熱処理し、チ
タン膜と接しているシリコン層の表面とチタン膜を反応
させ、チタンシリサイド層14を形成し、未反応のチタ
ン膜をアンモニアと過酸化水素水の混合溶液により除去
する。次に、全面に層間絶縁膜15を形成する。
【0004】次に、図3(b)に示すように、層間絶縁
膜15を選択的にエッチングしてコンタクトホール16
を形成する。このとき、コンタクトホール16の底部全
面が拡散層13上のチタンシリサイド層14が存在する
領域内におさまる必要があるが、マスクの位置ずれによ
りコンタクトホール16が拡散層13からはみ出し、フ
ィールド酸化膜12上にかかるとコンタクトホール16
内に露出したフィールド酸化膜12もエッチングされて
シリコン基板11の表面が露出し、コンタクトホール1
6内に埋込むタングステンプラグとシリコン基板11と
の短絡を生じてしまうためである。コンタクトホールを
確実に拡散層内におさめるためには、拡散層面積はコン
タクトホールの口径と、コンタクトホール形成時の目ず
れ及び寸法ばらつきを考慮し、直径0.5μmのコンタ
クトホールの場合、拡散層幅は最小限1μm必要であ
る。
膜15を選択的にエッチングしてコンタクトホール16
を形成する。このとき、コンタクトホール16の底部全
面が拡散層13上のチタンシリサイド層14が存在する
領域内におさまる必要があるが、マスクの位置ずれによ
りコンタクトホール16が拡散層13からはみ出し、フ
ィールド酸化膜12上にかかるとコンタクトホール16
内に露出したフィールド酸化膜12もエッチングされて
シリコン基板11の表面が露出し、コンタクトホール1
6内に埋込むタングステンプラグとシリコン基板11と
の短絡を生じてしまうためである。コンタクトホールを
確実に拡散層内におさめるためには、拡散層面積はコン
タクトホールの口径と、コンタクトホール形成時の目ず
れ及び寸法ばらつきを考慮し、直径0.5μmのコンタ
クトホールの場合、拡散層幅は最小限1μm必要であ
る。
【0005】このような問題点を改善するために、特開
昭61−224414号公報に記載されているように、
シリサイド膜をフィールド酸化膜上にまで伸長させるこ
とによりコンタクトホールの目ずれ余裕を増加させる方
法がある。
昭61−224414号公報に記載されているように、
シリサイド膜をフィールド酸化膜上にまで伸長させるこ
とによりコンタクトホールの目ずれ余裕を増加させる方
法がある。
【0006】図4は従来の半導体装置の第2の例を説明
するための断面図である。
するための断面図である。
【0007】図4に示すように、拡散層13の上に形成
するチタンシリサイド膜14の形成時にチタン膜を50
nmの厚さに堆積して700℃の温度で熱処理し、チタ
ンシリサイド膜14をフィールド酸化膜12上に約1μ
m伸長させることにより、コンタクトホール16が拡散
層13上からはずれ、フィールド酸化膜12上に僅か位
置ずれして形成されてもチタンシリサイド膜14がエッ
チングストッパとなってフィールド酸化膜12のエッチ
ングを防ぐことができ、配線と半導体基板との間で短絡
を生じることがなく、チタンシリサイド膜14により拡
散層13とのコンタクトが得られる。この方法を用いれ
ば拡散層面積を縮小することが可能である。
するチタンシリサイド膜14の形成時にチタン膜を50
nmの厚さに堆積して700℃の温度で熱処理し、チタ
ンシリサイド膜14をフィールド酸化膜12上に約1μ
m伸長させることにより、コンタクトホール16が拡散
層13上からはずれ、フィールド酸化膜12上に僅か位
置ずれして形成されてもチタンシリサイド膜14がエッ
チングストッパとなってフィールド酸化膜12のエッチ
ングを防ぐことができ、配線と半導体基板との間で短絡
を生じることがなく、チタンシリサイド膜14により拡
散層13とのコンタクトが得られる。この方法を用いれ
ば拡散層面積を縮小することが可能である。
【0008】
【発明が解決しようとする課題】この従来の半導体装置
の第1の例では、拡散層の幅をコンタクトホールの口径
分だけ広くする必要があり、その分だけ拡散層容量が大
きくなってしまうという問題点がある。また、第2の例
では、コンタクトホールの口径が1μm、拡散層幅が2
〜3μmという比較的寸法が大きい場合には可能である
が、現在のように微細化が進んだ半導体装置ではチタン
シリサイド膜の伸長幅の制御が難しくゲート電極と拡散
層間及び隣接する拡散層間で短絡を引き起こす可能性が
高いという問題点がある。
の第1の例では、拡散層の幅をコンタクトホールの口径
分だけ広くする必要があり、その分だけ拡散層容量が大
きくなってしまうという問題点がある。また、第2の例
では、コンタクトホールの口径が1μm、拡散層幅が2
〜3μmという比較的寸法が大きい場合には可能である
が、現在のように微細化が進んだ半導体装置ではチタン
シリサイド膜の伸長幅の制御が難しくゲート電極と拡散
層間及び隣接する拡散層間で短絡を引き起こす可能性が
高いという問題点がある。
【0009】本発明の目的は、微細な半導体素子の拡散
層とコンタクトホールの重なる領域を小さくしても半導
体基板との短絡を防ぎ、且つ拡散層の幅を縮減して寄生
容量を低減した半導体装置を提供することにある。
層とコンタクトホールの重なる領域を小さくしても半導
体基板との短絡を防ぎ、且つ拡散層の幅を縮減して寄生
容量を低減した半導体装置を提供することにある。
【0010】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板の一主面に形成した素子分離用の溝に埋込ん
で形成した素子分離層と、前記素子分離層により分離さ
れた素子形成領域に形成した拡散層と、前記拡散層の表
面に形成した第1のシリサイド層と、前記第1のシリサ
イド層及び前記素子分離層を含む表面に形成した層間絶
縁膜と、前記拡散層端部の前記第1のシリサイド層及び
前記素子分離層を含む領域上の前記層間絶縁膜に形成し
たコンタクトホールと、前記コンタクトホール内の底面
及び側壁に形成した第2のシリサイド層及び窒化チタン
層の積層を介して前記コンタクトホール内に埋込んだタ
ングステンプラグと、前記タングステンプラグと接続し
前記層間絶縁膜上に延在した金属配線とを有する。
半導体基板の一主面に形成した素子分離用の溝に埋込ん
で形成した素子分離層と、前記素子分離層により分離さ
れた素子形成領域に形成した拡散層と、前記拡散層の表
面に形成した第1のシリサイド層と、前記第1のシリサ
イド層及び前記素子分離層を含む表面に形成した層間絶
縁膜と、前記拡散層端部の前記第1のシリサイド層及び
前記素子分離層を含む領域上の前記層間絶縁膜に形成し
たコンタクトホールと、前記コンタクトホール内の底面
及び側壁に形成した第2のシリサイド層及び窒化チタン
層の積層を介して前記コンタクトホール内に埋込んだタ
ングステンプラグと、前記タングステンプラグと接続し
前記層間絶縁膜上に延在した金属配線とを有する。
【0011】本発明の半導体装置の製造方法は、シリコ
ン基板の一主面に素子分離用の溝を形成し前記溝の底部
に埋込んだ酸化シリコン膜を含む前記シリコン基板の表
面に窒化シリコン膜を堆積した後化学的機械的研磨によ
り前記窒化シリコン膜の表面を研削して前記シリコン基
板の表面を露出させ且つ前記窒化シリコン膜を前記溝内
に埋込み前記酸化シリコン膜及び前記窒化シリコン膜の
積層からなる素子分離層を形成する工程と、前記素子分
離層により素子分離された素子形成領域の前記シリコン
基板の表面に不純物を導入して拡散層を形成した後前記
拡散層を含む表面に高融点金属膜を堆積して熱処理し前
記拡散層の表面と反応させた第1のシリサイド層を形成
する工程と、未反応の前記高融点金属膜を除去した後全
面に層間絶縁膜を堆積する工程と、前記層間絶縁膜を選
択的にエッチングして前記拡散層の端部の前記第1のシ
リサイド層及び隣接する前記素子分離層の表面を露出さ
せるコンタクトホールを形成する工程と、前記コンタク
トホールの内壁を含む表面に前記第1のシリサイド層と
同じ材質の第2のシリサイド層及び窒化チタン層を積層
して形成した後前記コンタクトホールを含む表面にタン
グステン膜を堆積してエッチバックし前記コンタクトホ
ール内に埋込んだタングステンプラグを形成する工程
と、前記タングステンプラグを含む表面に金属膜を金属
してパターニングし前記タングステンプラグを介して前
記拡散層と電気的に接続する配線を形成する工程とを含
んで構成される。
ン基板の一主面に素子分離用の溝を形成し前記溝の底部
に埋込んだ酸化シリコン膜を含む前記シリコン基板の表
面に窒化シリコン膜を堆積した後化学的機械的研磨によ
り前記窒化シリコン膜の表面を研削して前記シリコン基
板の表面を露出させ且つ前記窒化シリコン膜を前記溝内
に埋込み前記酸化シリコン膜及び前記窒化シリコン膜の
積層からなる素子分離層を形成する工程と、前記素子分
離層により素子分離された素子形成領域の前記シリコン
基板の表面に不純物を導入して拡散層を形成した後前記
拡散層を含む表面に高融点金属膜を堆積して熱処理し前
記拡散層の表面と反応させた第1のシリサイド層を形成
する工程と、未反応の前記高融点金属膜を除去した後全
面に層間絶縁膜を堆積する工程と、前記層間絶縁膜を選
択的にエッチングして前記拡散層の端部の前記第1のシ
リサイド層及び隣接する前記素子分離層の表面を露出さ
せるコンタクトホールを形成する工程と、前記コンタク
トホールの内壁を含む表面に前記第1のシリサイド層と
同じ材質の第2のシリサイド層及び窒化チタン層を積層
して形成した後前記コンタクトホールを含む表面にタン
グステン膜を堆積してエッチバックし前記コンタクトホ
ール内に埋込んだタングステンプラグを形成する工程
と、前記タングステンプラグを含む表面に金属膜を金属
してパターニングし前記タングステンプラグを介して前
記拡散層と電気的に接続する配線を形成する工程とを含
んで構成される。
【0012】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【0013】図1(a)〜(d)は本発明の一実施例の
製造方法を説明するための工程順に示した断面図であ
る。
製造方法を説明するための工程順に示した断面図であ
る。
【0014】まず、図1(a)に示すように、シリコン
基板1の一主面に深さ300nmの素子分離用の溝を形
成してCVD法により酸化シリコン膜2を400nmの
厚さに堆積してエッチバックし、溝の上端より100n
mの深さまで上面を除去して溝内に埋込む。次に、溝に
埋込んだ酸化シリコン膜2の上にCVD法により窒化シ
リコン膜3を300nmの厚さに堆積し溝の上部に充填
する。
基板1の一主面に深さ300nmの素子分離用の溝を形
成してCVD法により酸化シリコン膜2を400nmの
厚さに堆積してエッチバックし、溝の上端より100n
mの深さまで上面を除去して溝内に埋込む。次に、溝に
埋込んだ酸化シリコン膜2の上にCVD法により窒化シ
リコン膜3を300nmの厚さに堆積し溝の上部に充填
する。
【0015】次に、図1(b)に示すように、化学的機
械的研磨(CMP)法により窒化シリコン膜3の上部を
研削し、シリコン基板1の表面を露出させ、且つ表面を
平坦化して窒化シリコン膜3を溝内に埋込み、酸化シリ
コン膜2及び窒化シリコン膜3の積層からなる素子分離
層を形成する。次に、素子分離層により分離された素子
形成領域にシリコン基板1の導電型と逆導電型の不純物
を導入してMOSトランジスタ形成用の拡散層4を形成
する。次に、スパッタ法で全面にチタン膜を40nmの
厚さに堆積して650℃の温度で30秒間の熱処理を行
いチタン膜とシリコン膜が接している部分を反応させ、
チタンシリサイド層5を形成し、未反応のチタン膜をア
ンモニアと過酸化水素水の混合溶液によりエッチングし
て除去する。
械的研磨(CMP)法により窒化シリコン膜3の上部を
研削し、シリコン基板1の表面を露出させ、且つ表面を
平坦化して窒化シリコン膜3を溝内に埋込み、酸化シリ
コン膜2及び窒化シリコン膜3の積層からなる素子分離
層を形成する。次に、素子分離層により分離された素子
形成領域にシリコン基板1の導電型と逆導電型の不純物
を導入してMOSトランジスタ形成用の拡散層4を形成
する。次に、スパッタ法で全面にチタン膜を40nmの
厚さに堆積して650℃の温度で30秒間の熱処理を行
いチタン膜とシリコン膜が接している部分を反応させ、
チタンシリサイド層5を形成し、未反応のチタン膜をア
ンモニアと過酸化水素水の混合溶液によりエッチングし
て除去する。
【0016】次に、図1(c)に示すように、チタンシ
リサイド層5を含む全面にCVD法により厚さ100n
mの酸化シリコン膜および厚さ900nmのBPSG膜
を順次積層して800℃の温度で30秒間の熱処理によ
りリフローし層間絶縁膜6を形成する。次に、層間絶縁
膜6を選択的に異方性ドライエッチングして拡散層4の
端部上のチタンシリサイド層5及び隣接する素子分離層
の表面を露出させる口径0.5μmのコンタクトホール
を形成する。ここで、コンタクトホールの底面にチタン
シリサイド層5が0.15μm程度の幅で露出させるよ
うに位置設定する。また、素子分離層の窒化シリコン膜
5がエッチングストッパとなるので層間絶縁膜6のエッ
チングの際に素子分離層がエッチングされてシリコン基
板1まで突抜けることはない。次に、コンタクトホール
底部に露出したチタンシリサイド層5とコンタクトさせ
るための同じ材質の厚さ30nmのチタンシリサイド層
7及び厚さ50nmのバリアメタルとして窒化チタン層
8をコンタクトホールを含む表面にスパッタ法で順次堆
積した後、CVD法によりタングステン膜を1.5μm
の厚さに堆積してエッチバックしコンタクトホール内に
埋込まれたタングステンプラグ9を形成する。
リサイド層5を含む全面にCVD法により厚さ100n
mの酸化シリコン膜および厚さ900nmのBPSG膜
を順次積層して800℃の温度で30秒間の熱処理によ
りリフローし層間絶縁膜6を形成する。次に、層間絶縁
膜6を選択的に異方性ドライエッチングして拡散層4の
端部上のチタンシリサイド層5及び隣接する素子分離層
の表面を露出させる口径0.5μmのコンタクトホール
を形成する。ここで、コンタクトホールの底面にチタン
シリサイド層5が0.15μm程度の幅で露出させるよ
うに位置設定する。また、素子分離層の窒化シリコン膜
5がエッチングストッパとなるので層間絶縁膜6のエッ
チングの際に素子分離層がエッチングされてシリコン基
板1まで突抜けることはない。次に、コンタクトホール
底部に露出したチタンシリサイド層5とコンタクトさせ
るための同じ材質の厚さ30nmのチタンシリサイド層
7及び厚さ50nmのバリアメタルとして窒化チタン層
8をコンタクトホールを含む表面にスパッタ法で順次堆
積した後、CVD法によりタングステン膜を1.5μm
の厚さに堆積してエッチバックしコンタクトホール内に
埋込まれたタングステンプラグ9を形成する。
【0017】次に、図1(d)に示すように、タングス
テンプラグ9を含む窒化チタン膜8の上にスパッタ法に
よりアルミニウム膜を500nmの厚さに堆積してアル
ミニウム膜および窒化チタン膜8,チタンシリサイド膜
7を選択的に順次エッチング除去し、タングステンプラ
グ9を介して拡散層4と電気的に接続するアルミニウム
配線10を形成する。
テンプラグ9を含む窒化チタン膜8の上にスパッタ法に
よりアルミニウム膜を500nmの厚さに堆積してアル
ミニウム膜および窒化チタン膜8,チタンシリサイド膜
7を選択的に順次エッチング除去し、タングステンプラ
グ9を介して拡散層4と電気的に接続するアルミニウム
配線10を形成する。
【0018】この実施例によればコンタクトホールと重
なる拡散層4の幅を縮小できるため、拡散層4の寄生容
量を低減できる。また、拡散層4上のチタンシリサイド
層5とチタンシリサイド層7との接続により、拡散層4
とアルミニウム配線10との良好なコンタクトが得られ
る。
なる拡散層4の幅を縮小できるため、拡散層4の寄生容
量を低減できる。また、拡散層4上のチタンシリサイド
層5とチタンシリサイド層7との接続により、拡散層4
とアルミニウム配線10との良好なコンタクトが得られ
る。
【0019】図2はコンタクトホールと拡散層が重なる
幅xと、コンタクト抵抗の関係を示す図である。
幅xと、コンタクト抵抗の関係を示す図である。
【0020】図2に示すように、コンタクトホールの口
径が0.5μmのとき、コンタクトホールと拡散層が重
なる幅xが0.15μm以上であればコンタクト抵抗を
殆んど増加させることなく拡散層と配線を電気的に接続
されることができ、その結果、従来例では同じ口径
(0.5μm)のコンタクトホールであっても拡散上に
設けたシリサイド層の上にコンタクトホールの底面の全
面が重っていないと、素子分離層のオーバーエッチング
により半導体基板との短絡を生ずるため、コンタクトホ
ールの目ずれやエッチング寸法のばらつきを考慮して拡
散層は最小限1μmの幅を必要としたのに対して、本発
明では拡散層の幅は0.5μmあればよく、従って拡散
層容量をほぼ半減できるという利点がある。
径が0.5μmのとき、コンタクトホールと拡散層が重
なる幅xが0.15μm以上であればコンタクト抵抗を
殆んど増加させることなく拡散層と配線を電気的に接続
されることができ、その結果、従来例では同じ口径
(0.5μm)のコンタクトホールであっても拡散上に
設けたシリサイド層の上にコンタクトホールの底面の全
面が重っていないと、素子分離層のオーバーエッチング
により半導体基板との短絡を生ずるため、コンタクトホ
ールの目ずれやエッチング寸法のばらつきを考慮して拡
散層は最小限1μmの幅を必要としたのに対して、本発
明では拡散層の幅は0.5μmあればよく、従って拡散
層容量をほぼ半減できるという利点がある。
【0021】
【発明の効果】以上説明したように本発明は、素子分離
用の溝の上部に埋込んだ窒化シリコン膜をエッチングス
トッパとして層間絶縁膜にコンタクトホールを形成する
ことにより、素子形成領域に形成した拡散層と配線を接
続するコンタクトホールの底面の一部が拡散層と重なり
他の部分が隣接する素子分離層の上にはみ出して形成さ
れたコンタクトホールに埋込まれたタングステンプラグ
を介して拡散層と配線とをコンタクト抵抗を殆んど増加
させずに電気的に接続することができ、その結果、拡散
層の幅を縮減して拡散層容量を大幅に低減できるという
効果を有する。
用の溝の上部に埋込んだ窒化シリコン膜をエッチングス
トッパとして層間絶縁膜にコンタクトホールを形成する
ことにより、素子形成領域に形成した拡散層と配線を接
続するコンタクトホールの底面の一部が拡散層と重なり
他の部分が隣接する素子分離層の上にはみ出して形成さ
れたコンタクトホールに埋込まれたタングステンプラグ
を介して拡散層と配線とをコンタクト抵抗を殆んど増加
させずに電気的に接続することができ、その結果、拡散
層の幅を縮減して拡散層容量を大幅に低減できるという
効果を有する。
【図1】本発明の一実施例の製造方法を説明するための
工程順に示した断面図。
工程順に示した断面図。
【図2】コンタクトホールと拡散層が重なる幅とコンタ
クト抵抗の関係を示す図。
クト抵抗の関係を示す図。
【図3】従来の半導体装置の第1の例の製造方法を説明
するための工程順に示した断面図。
するための工程順に示した断面図。
【図4】従来の半導体装置の第2の例を説明するための
断面図。
断面図。
1,11 シリコン基板 2 酸化シリコン膜 3 窒化シリコン膜 4,13 拡散層 5,7,14 チタンシリサイド層 6,15 層間絶縁膜 8 窒化チタン膜 9 タングステンプラグ 10 アルミニウム配線 12 フィールド酸化膜 16 コンタクトホール
Claims (2)
- 【請求項1】 半導体基板の一主面に形成した素子分離
用の溝に埋込んで形成した素子分離層と、前記素子分離
層により分離された素子形成領域に形成した拡散層と、
前記拡散層の表面に形成した第1のシリサイド層と、前
記第1のシリサイド層及び前記素子分離層を含む表面に
形成した層間絶縁膜と、前記拡散層端部の前記第1のシ
リサイド層及び前記素子分離層を含む領域上の前記層間
絶縁膜に形成したコンタクトホールと、前記コンタクト
ホール内の底面及び側壁に形成した第2のシリサイド層
及び窒化チタン層の積層を介して前記コンタクトホール
内に埋込んだタングステンプラグと、前記タングステン
プラグと接続し前記層間絶縁膜上に延在した金属配線と
を有することを特徴とする半導体装置。 - 【請求項2】 シリコン基板の一主面に素子分離用の溝
を形成し前記溝の底部に埋込んだ酸化シリコン膜を含む
前記シリコン基板の表面に窒化シリコン膜を堆積した後
化学的機械的研磨により前記窒化シリコン膜の表面を研
削して前記シリコン基板の表面を露出させ且つ前記窒化
シリコン膜を前記溝内に埋込み前記酸化シリコン膜及び
前記窒化シリコン膜の積層からなる素子分離層を形成す
る工程と、前記素子分離層により素子分離された素子形
成領域の前記シリコン基板の表面に不純物を導入して拡
散層を形成した後前記拡散層を含む表面に高融点金属膜
を堆積して熱処理し前記拡散層の表面と反応させた第1
のシリサイド層を形成する工程と、未反応の前記高融点
金属膜を除去した後全面に層間絶縁膜を堆積する工程
と、前記層間絶縁膜を選択的にエッチングして前記拡散
層の端部の前記第1のシリサイド層及び隣接する前記素
子分離層の表面を露出させるコンタクトホールを形成す
る工程と、前記コンタクトホールの内壁を含む表面に前
記第1のシリサイド層と同じ材質の第2のシリサイド層
及び窒化チタン層を積層して形成した後前記コンタクト
ホールを含む表面にタングステン膜を堆積してエッチバ
ックし前記コンタクトホール内に埋込んだタングステン
プラグを形成する工程と、前記タングステンプラグを含
む表面に金属膜を金属してパターニングし前記タングス
テンプラグを介して前記拡散層と電気的に接続する配線
を形成する工程とを含むことを特徴とする半導体装置の
製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7032226A JP3022744B2 (ja) | 1995-02-21 | 1995-02-21 | 半導体装置及びその製造方法 |
US08/604,129 US5804862A (en) | 1995-02-21 | 1996-02-20 | Semiconductor device having contact hole open to impurity region coplanar with buried isolating region |
KR1019960004999A KR100255412B1 (ko) | 1995-02-21 | 1996-02-21 | 매립분리영역과 동일평면인 불순물영역에 개방된 콘택트홀을 갖는 반도체장치 및 그 제조방법 |
CN96105708A CN1087492C (zh) | 1995-02-21 | 1996-02-21 | 一种半导体器件及其制造工艺 |
TW085102061A TW303491B (ja) | 1995-02-21 | 1996-02-23 | |
US08/787,236 US5972774A (en) | 1995-02-21 | 1997-01-22 | Process for fabricating a semiconductor device having contact hole open to impurity region coplanar with buried isolating region |
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7032226A JP3022744B2 (ja) | 1995-02-21 | 1995-02-21 | 半導体装置及びその製造方法 |
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Publication Number | Publication Date |
---|---|
JPH08227938A true JPH08227938A (ja) | 1996-09-03 |
JP3022744B2 JP3022744B2 (ja) | 2000-03-21 |
Family
ID=12353060
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7032226A Expired - Lifetime JP3022744B2 (ja) | 1995-02-21 | 1995-02-21 | 半導体装置及びその製造方法 |
Country Status (5)
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---|---|
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CN (1) | CN1087492C (ja) |
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Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100328536B1 (ko) * | 1998-06-23 | 2002-03-25 | 다니구찌 이찌로오, 기타오카 다카시 | 향상된 층간 콘택을 가지는 반도체 디바이스 |
KR100421048B1 (ko) * | 2001-09-07 | 2004-03-04 | 삼성전자주식회사 | 국부배선층을 갖는 반도체 소자 및 그 제조방법 |
US6838374B2 (en) | 2001-06-29 | 2005-01-04 | Renesas Technology Corp. | Semiconductor integrated circuit device and method of fabricating the same |
JP2009065176A (ja) * | 2008-10-02 | 2009-03-26 | Renesas Technology Corp | 半導体装置及びその製造方法 |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6281562B1 (en) * | 1995-07-27 | 2001-08-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device which reduces the minimum distance requirements between active areas |
JP3058112B2 (ja) * | 1997-02-27 | 2000-07-04 | 日本電気株式会社 | 半導体装置およびその製造方法 |
JP3641342B2 (ja) | 1997-03-07 | 2005-04-20 | Tdk株式会社 | 半導体装置及び有機elディスプレイ装置 |
JP3120750B2 (ja) * | 1997-03-14 | 2000-12-25 | 日本電気株式会社 | 半導体装置およびその製造方法 |
US6146978A (en) * | 1998-05-06 | 2000-11-14 | Advanced Micro Devices, Inc. | Integrated circuit having an interlevel interconnect coupled to a source/drain region(s) with source/drain region(s) boundary overlap and reduced parasitic capacitance |
US6406987B1 (en) * | 1998-09-08 | 2002-06-18 | Taiwan Semiconductor Manufacturing Company | Method for making borderless contacts to active device regions and overlaying shallow trench isolation regions |
US6133105A (en) * | 1999-04-27 | 2000-10-17 | United Microelectronics Corp. | Method of manufacturing borderless contact hole including a silicide layer on source/drain and sidewall of trench isolation structure |
KR100518530B1 (ko) * | 1999-06-17 | 2005-10-04 | 삼성전자주식회사 | 보더리스 콘택홀을 갖는 반도체 소자 및 그 제조방법 |
US6211021B1 (en) * | 1999-07-26 | 2001-04-03 | United Microelectronics Corp. | Method for forming a borderless contact |
JP2001196380A (ja) * | 2000-01-12 | 2001-07-19 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
US6462417B1 (en) * | 2000-12-18 | 2002-10-08 | Advanced Micro Devices, Inc. | Coherent alloy diffusion barrier for integrated circuit interconnects |
KR20030001972A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
CN103367148B (zh) * | 2012-03-29 | 2016-07-06 | 中芯国际集成电路制造(上海)有限公司 | 晶体管及其制造方法 |
CN103594417A (zh) * | 2012-08-13 | 2014-02-19 | 中芯国际集成电路制造(上海)有限公司 | 互连结构的制作方法 |
JP2015122471A (ja) * | 2013-11-20 | 2015-07-02 | マイクロン テクノロジー, インク. | 半導体装置およびその製造方法 |
US9443772B2 (en) | 2014-03-19 | 2016-09-13 | Globalfoundries Inc. | Diffusion-controlled semiconductor contact creation |
US9397181B2 (en) | 2014-03-19 | 2016-07-19 | International Business Machines Corporation | Diffusion-controlled oxygen depletion of semiconductor contact interface |
CN105225944A (zh) * | 2014-06-06 | 2016-01-06 | 北大方正集团有限公司 | 一种金属层去除方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59204236A (ja) * | 1983-05-06 | 1984-11-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS62190847A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH03285344A (ja) * | 1990-03-31 | 1991-12-16 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH03286527A (ja) * | 1990-04-03 | 1991-12-17 | Sony Corp | 配線形成方法 |
JPH0472729A (ja) * | 1990-07-13 | 1992-03-06 | Mitsubishi Electric Corp | 半導体装置における素子分離方法 |
JPH05198526A (ja) * | 1991-08-23 | 1993-08-06 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4505333A (en) * | 1981-09-02 | 1985-03-19 | Ricks Sr Tom E | Methods of and means for low volume wellhead compression hydrocarbon _gas |
JPS61224414A (ja) * | 1985-03-29 | 1986-10-06 | Toshiba Corp | 半導体装置の製造方法 |
NL8701032A (nl) * | 1987-05-01 | 1988-12-01 | Philips Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting met interconnecties die zowel boven een halfgeleidergebied als boven een daaraan grenzend isolatiegebied liggen. |
US5162262A (en) * | 1989-03-14 | 1992-11-10 | Mitsubishi Denki Kabushiki Kaisha | Multi-layered interconnection structure for a semiconductor device and manufactured method thereof |
US5268329A (en) * | 1990-05-31 | 1993-12-07 | At&T Bell Laboratories | Method of fabricating an integrated circuit interconnection |
DE69023765T2 (de) * | 1990-07-31 | 1996-06-20 | Ibm | Verfahren zur Herstellung von Bauelementen mit übereinander angeordneten Feldeffekttransistoren mit Wolfram-Gitter und sich daraus ergebende Struktur. |
JPH05109762A (ja) * | 1991-05-16 | 1993-04-30 | Internatl Business Mach Corp <Ibm> | 半導体装置及びその製造方法 |
JP3285934B2 (ja) * | 1991-07-16 | 2002-05-27 | 株式会社東芝 | 半導体装置の製造方法 |
KR960005248B1 (ko) * | 1991-10-24 | 1996-04-23 | 마쯔시다덴기산교 가부시기가이샤 | 반도체기억장치 및 그 제조방법 |
US5244827A (en) * | 1991-10-31 | 1993-09-14 | Sgs-Thomson Microelectronics, Inc. | Method for planarized isolation for cmos devices |
JP2934353B2 (ja) * | 1992-06-24 | 1999-08-16 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
US5268330A (en) * | 1992-12-11 | 1993-12-07 | International Business Machines Corporation | Process for improving sheet resistance of an integrated circuit device gate |
US5244837A (en) * | 1993-03-19 | 1993-09-14 | Micron Semiconductor, Inc. | Semiconductor electrical interconnection methods |
JPH0714918A (ja) * | 1993-06-17 | 1995-01-17 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
US5604159A (en) * | 1994-01-31 | 1997-02-18 | Motorola, Inc. | Method of making a contact structure |
US5380671A (en) * | 1994-06-13 | 1995-01-10 | United Microelectronics Corporation | Method of making non-trenched buried contact for VLSI devices |
US5428240A (en) * | 1994-07-07 | 1995-06-27 | United Microelectronics Corp. | Source/drain structural configuration for MOSFET integrated circuit devices |
-
1995
- 1995-02-21 JP JP7032226A patent/JP3022744B2/ja not_active Expired - Lifetime
-
1996
- 1996-02-20 US US08/604,129 patent/US5804862A/en not_active Expired - Fee Related
- 1996-02-21 CN CN96105708A patent/CN1087492C/zh not_active Expired - Fee Related
- 1996-02-21 KR KR1019960004999A patent/KR100255412B1/ko not_active IP Right Cessation
- 1996-02-23 TW TW085102061A patent/TW303491B/zh active
-
1997
- 1997-01-22 US US08/787,236 patent/US5972774A/en not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59204236A (ja) * | 1983-05-06 | 1984-11-19 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPS62190847A (ja) * | 1986-02-18 | 1987-08-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
JPH03285344A (ja) * | 1990-03-31 | 1991-12-16 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH03286527A (ja) * | 1990-04-03 | 1991-12-17 | Sony Corp | 配線形成方法 |
JPH0472729A (ja) * | 1990-07-13 | 1992-03-06 | Mitsubishi Electric Corp | 半導体装置における素子分離方法 |
JPH05198526A (ja) * | 1991-08-23 | 1993-08-06 | Philips Gloeilampenfab:Nv | 半導体装置の製造方法 |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100328536B1 (ko) * | 1998-06-23 | 2002-03-25 | 다니구찌 이찌로오, 기타오카 다카시 | 향상된 층간 콘택을 가지는 반도체 디바이스 |
US6838374B2 (en) | 2001-06-29 | 2005-01-04 | Renesas Technology Corp. | Semiconductor integrated circuit device and method of fabricating the same |
KR100421048B1 (ko) * | 2001-09-07 | 2004-03-04 | 삼성전자주식회사 | 국부배선층을 갖는 반도체 소자 및 그 제조방법 |
JP2009065176A (ja) * | 2008-10-02 | 2009-03-26 | Renesas Technology Corp | 半導体装置及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
CN1087492C (zh) | 2002-07-10 |
US5804862A (en) | 1998-09-08 |
JP3022744B2 (ja) | 2000-03-21 |
CN1141510A (zh) | 1997-01-29 |
US5972774A (en) | 1999-10-26 |
KR100255412B1 (ko) | 2000-05-01 |
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A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980721 |