JP2934353B2 - 半導体装置およびその製造方法 - Google Patents
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Description
【0001】
【産業上の利用分野】この発明は、半導体装置およびそ
の製造方法に関し、特に、多層配線構造を有する半導体
装置およびその製造方法に関する。
の製造方法に関し、特に、多層配線構造を有する半導体
装置およびその製造方法に関する。
【0002】
【従来の技術】従来、多層配線構造を有する半導体装置
が知られている。これらは、たとえば、“Proceedings
of 11th International IEEE VLSI Multilevel Interco
nnectConference p.146”などに開示されている。図1
8は、その開示された従来の多層配線構造を有する半導
体装置を示した断面図である。図18を参照して、従来
の多層配線構造を有する半導体装置は、シリコン半導体
基板101と、シリコン半導体基板101上に形成さ
れ、溝aを有する第1の層間絶縁膜102と、溝a内に
形成された第1の配線層103と、第1の層間絶縁膜1
02および第1の配線層103上に形成され、所定の位
置に溝bおよびcを有する第2の層間絶縁膜104と、
溝bおよびc内に第1の配線層103と電気的に接続す
るように形成された第2の配線層105とを備えてい
る。
が知られている。これらは、たとえば、“Proceedings
of 11th International IEEE VLSI Multilevel Interco
nnectConference p.146”などに開示されている。図1
8は、その開示された従来の多層配線構造を有する半導
体装置を示した断面図である。図18を参照して、従来
の多層配線構造を有する半導体装置は、シリコン半導体
基板101と、シリコン半導体基板101上に形成さ
れ、溝aを有する第1の層間絶縁膜102と、溝a内に
形成された第1の配線層103と、第1の層間絶縁膜1
02および第1の配線層103上に形成され、所定の位
置に溝bおよびcを有する第2の層間絶縁膜104と、
溝bおよびc内に第1の配線層103と電気的に接続す
るように形成された第2の配線層105とを備えてい
る。
【0003】図19〜図26は、図18に示した従来の
多層配線構造を有する半導体装置の製造プロセス(第1
工程〜第8工程)を説明するための断面構造図である。
図18および図19〜図26を参照して、次に従来の多
層配線構造を有する半導体装置の製造プロセスについて
説明する。
多層配線構造を有する半導体装置の製造プロセス(第1
工程〜第8工程)を説明するための断面構造図である。
図18および図19〜図26を参照して、次に従来の多
層配線構造を有する半導体装置の製造プロセスについて
説明する。
【0004】まず、図19に示すように、シリコン半導
体基板101上に第1の層間絶縁膜102を形成する。
なお、シリコン半導体基板101の代わりに、トランジ
スタなどの回路を構成する素子またはその素子を覆う絶
縁層を形成し、それらの上に第1の層間絶縁膜102を
形成するようにしてもよい。
体基板101上に第1の層間絶縁膜102を形成する。
なお、シリコン半導体基板101の代わりに、トランジ
スタなどの回路を構成する素子またはその素子を覆う絶
縁層を形成し、それらの上に第1の層間絶縁膜102を
形成するようにしてもよい。
【0005】次に、図20に示すように、写真製版技術
およびエッチング技術を用いて、第1の層間絶縁膜10
2に第1の配線層103(図18参照)用の溝aを形成
する。
およびエッチング技術を用いて、第1の層間絶縁膜10
2に第1の配線層103(図18参照)用の溝aを形成
する。
【0006】次に、図21に示すように、全面に第1の
配線層103を形成した後、第1の層間絶縁膜102の
表面が露出するまで第1の配線層103をエッチングす
る。これにより、図22に示すような形状を有する第1
の配線層103が形成される。
配線層103を形成した後、第1の層間絶縁膜102の
表面が露出するまで第1の配線層103をエッチングす
る。これにより、図22に示すような形状を有する第1
の配線層103が形成される。
【0007】次に、図23に示すように、全面に第2の
層間絶縁膜104を形成する。
層間絶縁膜104を形成する。
【0008】次に、図24に示すように、写真製版技術
とエッチング技術とを用いてビアホールコンタクト用の
溝bを形成する。
とエッチング技術とを用いてビアホールコンタクト用の
溝bを形成する。
【0009】次に、図25に示すように、第2の配線層
105(図18参照)用の溝cを写真製版技術とエッチ
ング技術を用いて形成する。
105(図18参照)用の溝cを写真製版技術とエッチ
ング技術を用いて形成する。
【0010】次に、図26に示すように、全面に第2の
配線層105を形成した後、第2の層間絶縁膜104の
上表面が露出するまでエッチングする。これにより、図
18に示した形状を有する第2の配線層105が形成さ
れる。
配線層105を形成した後、第2の層間絶縁膜104の
上表面が露出するまでエッチングする。これにより、図
18に示した形状を有する第2の配線層105が形成さ
れる。
【0011】
【発明が解決しようとする課題】上記した従来の多層配
線構造を有する半導体装置には、以下のような問題点が
あった。すなわち、図24および図25に示した製造プ
ロセスにおいて、ビアホールコンタクト用の溝bおよび
第2の配線層105用の溝cを形成する際、パターンの
位置合わせずれが発生すると、第1の層間絶縁膜102
の上面がエッチングによって削られるという不都合があ
った。図27は、この従来の多層配線構造を有する半導
体装置の問題点を説明するための断面構造図である。図
27を参照して、上記したようにビアホールコンタクト
用の溝bおよび第2配線層105用の溝cを形成する際
にパターンずれが生じると第1の層間絶縁膜102にリ
セス部(凹部)dが形成されてしまうという問題点があ
った。すなわち、溝bおよびcの形成時のエッチングは
通常第1の配線層103によって止まるが、パターンず
れが生じると溝bおよびcの形成時のエッチングが第1
の層間絶縁膜102にも及ぶ。このため、リセス部dが
形成されることになる。このようにリセス部dが形成さ
れさらに第1の層間絶縁膜102の下層にまで達する
と、たとえば下層にトランジスタなどの回路構成素子が
形成されている場合には第2の配線層105と下層の回
路構成素子との間で短絡が生じたり、下層の回路構成素
子に損傷を与えるという問題点があった。
線構造を有する半導体装置には、以下のような問題点が
あった。すなわち、図24および図25に示した製造プ
ロセスにおいて、ビアホールコンタクト用の溝bおよび
第2の配線層105用の溝cを形成する際、パターンの
位置合わせずれが発生すると、第1の層間絶縁膜102
の上面がエッチングによって削られるという不都合があ
った。図27は、この従来の多層配線構造を有する半導
体装置の問題点を説明するための断面構造図である。図
27を参照して、上記したようにビアホールコンタクト
用の溝bおよび第2配線層105用の溝cを形成する際
にパターンずれが生じると第1の層間絶縁膜102にリ
セス部(凹部)dが形成されてしまうという問題点があ
った。すなわち、溝bおよびcの形成時のエッチングは
通常第1の配線層103によって止まるが、パターンず
れが生じると溝bおよびcの形成時のエッチングが第1
の層間絶縁膜102にも及ぶ。このため、リセス部dが
形成されることになる。このようにリセス部dが形成さ
れさらに第1の層間絶縁膜102の下層にまで達する
と、たとえば下層にトランジスタなどの回路構成素子が
形成されている場合には第2の配線層105と下層の回
路構成素子との間で短絡が生じたり、下層の回路構成素
子に損傷を与えるという問題点があった。
【0012】この発明は、上記のような課題を解決する
ためになされたもので、請求項1および2に記載の発明
の目的は、ビアホールコンタクト用の溝および第2の配
線層用の溝を形成する際にパターンずれが生じたとして
も第1の絶縁層にリセス部が形成されるのを有効に防止
することが可能な半導体装置およびその製造方法を提供
することである。
ためになされたもので、請求項1および2に記載の発明
の目的は、ビアホールコンタクト用の溝および第2の配
線層用の溝を形成する際にパターンずれが生じたとして
も第1の絶縁層にリセス部が形成されるのを有効に防止
することが可能な半導体装置およびその製造方法を提供
することである。
【0013】
【課題を解決するための手段】請求項1における半導体
装置は、多層配線構造を有する半導体装置であって、半
導体基板上に形成された第1の絶縁層と、この第1の絶
縁層上に形成された、PPSQ膜からなるエッチング防
止膜と、このエッチング防止膜を貫通して、第1の絶縁
膜に設けられた第1の開口と、この第1の開口内に形成
された第1の配線層と、エッチング防止膜と第1の配線
層との上に形成されるとともに、内部にエッチング防止
膜を介在することなく一体的に堆積形成された、第2の
絶縁層と、第1の開口と重なる領域において、第2の絶
縁層の内部から第1の配線層の上面に至るように第2の
絶縁層に形成された、ヴィアホールコンタクト用の第2
の開口と、第2の絶縁層の上面から第2の開口と連続す
るように形成された、第2の開口よりも大きな開口面積
および幅を有する第3の開口と、第2の開口内および第
3の開口内に、第1の配線層と電気的に接続するように
形成された第2の配線層とを備えている。
装置は、多層配線構造を有する半導体装置であって、半
導体基板上に形成された第1の絶縁層と、この第1の絶
縁層上に形成された、PPSQ膜からなるエッチング防
止膜と、このエッチング防止膜を貫通して、第1の絶縁
膜に設けられた第1の開口と、この第1の開口内に形成
された第1の配線層と、エッチング防止膜と第1の配線
層との上に形成されるとともに、内部にエッチング防止
膜を介在することなく一体的に堆積形成された、第2の
絶縁層と、第1の開口と重なる領域において、第2の絶
縁層の内部から第1の配線層の上面に至るように第2の
絶縁層に形成された、ヴィアホールコンタクト用の第2
の開口と、第2の絶縁層の上面から第2の開口と連続す
るように形成された、第2の開口よりも大きな開口面積
および幅を有する第3の開口と、第2の開口内および第
3の開口内に、第1の配線層と電気的に接続するように
形成された第2の配線層とを備えている。
【0014】請求項2における半導体装置の製造方法
は、多層配線構造を有する半導体装置の製造方法であっ
て、半導体基板上に第1の絶縁層を形成する工程と、こ
の第1の絶縁層上に、PPSQ膜からなるエッチング防
止膜を形成する工程と、このエッチング防止膜および第
1の絶縁層の所定領域にエッチングを施すことにより、
エッチング防止膜を貫通して第1の絶縁層に第1の開口
を形成する工程と、この第1の開口内に第1の配線層を
形成する工程と、エッチング防止膜上および第1の配線
層上に、エッチング防止膜を介在させることなく一体的
に堆積させて第2の絶縁層を形成する工程と、この第2
の絶縁層の上面から所定の深さにかけて、第1の配線層
に接続するヴィアホールコンタクト用の第2の開口のパ
ターンの溝を、エッチングによって形成する工程と、第
2の開口よりも大きな開口面積を有しかつ第2の開口の
パターンの領域を包含する領域の第2の絶縁膜に、第2
の開口のパターンの溝の底部が第1の配線層の上面に達
するまでエッチングを施すことにより、第2の絶縁層
に、ヴィアホールコンタクト用となる第2の開口と、第
2の絶縁層の上面から第2の開口と連続するように形成
された、第2の開口よりも大きな開口面積および幅を有
する第3の開口とを形成する工程と、第2の開口内およ
び第3の開口内に、その底面が第1の配線層と電気的に
接続されるように、第2の配線層を形成する工程とを備
えている。
は、多層配線構造を有する半導体装置の製造方法であっ
て、半導体基板上に第1の絶縁層を形成する工程と、こ
の第1の絶縁層上に、PPSQ膜からなるエッチング防
止膜を形成する工程と、このエッチング防止膜および第
1の絶縁層の所定領域にエッチングを施すことにより、
エッチング防止膜を貫通して第1の絶縁層に第1の開口
を形成する工程と、この第1の開口内に第1の配線層を
形成する工程と、エッチング防止膜上および第1の配線
層上に、エッチング防止膜を介在させることなく一体的
に堆積させて第2の絶縁層を形成する工程と、この第2
の絶縁層の上面から所定の深さにかけて、第1の配線層
に接続するヴィアホールコンタクト用の第2の開口のパ
ターンの溝を、エッチングによって形成する工程と、第
2の開口よりも大きな開口面積を有しかつ第2の開口の
パターンの領域を包含する領域の第2の絶縁膜に、第2
の開口のパターンの溝の底部が第1の配線層の上面に達
するまでエッチングを施すことにより、第2の絶縁層
に、ヴィアホールコンタクト用となる第2の開口と、第
2の絶縁層の上面から第2の開口と連続するように形成
された、第2の開口よりも大きな開口面積および幅を有
する第3の開口とを形成する工程と、第2の開口内およ
び第3の開口内に、その底面が第1の配線層と電気的に
接続されるように、第2の配線層を形成する工程とを備
えている。
【0015】
【作用】請求項1に係る半導体装置では、第1の絶縁層
上にエッチング防止膜が形成されているので、第2の絶
縁層に第2の開口を形成する際にパターンずれが生じた
としても第2の開口を形成するためのエッチングによっ
て第1の絶縁層がエッチングされるのが有効に防止され
る。これにより、従来のように第1の絶縁層にリセス部
が形成されるのが防止される。
上にエッチング防止膜が形成されているので、第2の絶
縁層に第2の開口を形成する際にパターンずれが生じた
としても第2の開口を形成するためのエッチングによっ
て第1の絶縁層がエッチングされるのが有効に防止され
る。これにより、従来のように第1の絶縁層にリセス部
が形成されるのが防止される。
【0016】また、第2の絶縁層がその内部にエッチン
グ防止膜を介在することなく一体的に堆積形成されてい
ることにより、第2の絶縁層の内部の第2の開口と第3
の開口との境界部等にエッチング防止膜を介在している
場合に比べて、その部分での剥離等の発生が防止され、
機械的強度の高い半導体装置を得ることができる。
グ防止膜を介在することなく一体的に堆積形成されてい
ることにより、第2の絶縁層の内部の第2の開口と第3
の開口との境界部等にエッチング防止膜を介在している
場合に比べて、その部分での剥離等の発生が防止され、
機械的強度の高い半導体装置を得ることができる。
【0017】さらに、第2の絶縁層がその内部にエッチ
ング防止膜を介在しないことにより、請求項2に記載の
ような製造工程を採用可能であり、第2および第3の開
口を形成するための工程の簡略化を図ることができる。
ング防止膜を介在しないことにより、請求項2に記載の
ような製造工程を採用可能であり、第2および第3の開
口を形成するための工程の簡略化を図ることができる。
【0018】請求項2に係る半導体装置の製造方法で
は、第1の絶縁層上にエッチング防止膜が形成され、そ
のエッチング防止膜上に第2の絶縁層が形成され、第2
の絶縁層の所定領域をエッチングすることによって第2
の開口が形成されるので、第2の開口を形成する際にパ
ターンずれが生じたとしても第2の開口を形成するため
のエッチングによって第1の絶縁層がエッチングされる
のが有効に防止される。これにより、第1の絶縁層にリ
セス部が形成されるのが防止される。
は、第1の絶縁層上にエッチング防止膜が形成され、そ
のエッチング防止膜上に第2の絶縁層が形成され、第2
の絶縁層の所定領域をエッチングすることによって第2
の開口が形成されるので、第2の開口を形成する際にパ
ターンずれが生じたとしても第2の開口を形成するため
のエッチングによって第1の絶縁層がエッチングされる
のが有効に防止される。これにより、第1の絶縁層にリ
セス部が形成されるのが防止される。
【0019】また、エッチング防止膜を介在させること
なく、しかも、第3の開口の底部外周にリセス部を形成
することなく第2および第3の開口を形成することがで
き、請求項1に記載の半導体装置の構造を、効率的に形
成することができる。
なく、しかも、第3の開口の底部外周にリセス部を形成
することなく第2および第3の開口を形成することがで
き、請求項1に記載の半導体装置の構造を、効率的に形
成することができる。
【0020】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。
する。
【0021】図1は本発明の実施例による多層配線構造
を有する半導体装置を示した断面図である。図1を参照
して、この実施例の半導体装置は、シリコン半導体基板
1と、シリコン半導体基板1上に形成された溝aを有す
る第1の層間絶縁膜2と、溝a内に形成された第1の配
線層4と、第1の層間絶縁膜2上に形成された第1のエ
ッチング防止膜3と、第1のエッチング防止膜3および
第1の配線層4上に形成された溝bおよびcを有する第
2の層間絶縁膜5と、溝bおよびc内に第1の配線層4
に電気的に接続するように形成された第2の配線層7
と、第2の層間絶縁膜5上に形成された第2のエッチン
グ防止膜6とを備えている。
を有する半導体装置を示した断面図である。図1を参照
して、この実施例の半導体装置は、シリコン半導体基板
1と、シリコン半導体基板1上に形成された溝aを有す
る第1の層間絶縁膜2と、溝a内に形成された第1の配
線層4と、第1の層間絶縁膜2上に形成された第1のエ
ッチング防止膜3と、第1のエッチング防止膜3および
第1の配線層4上に形成された溝bおよびcを有する第
2の層間絶縁膜5と、溝bおよびc内に第1の配線層4
に電気的に接続するように形成された第2の配線層7
と、第2の層間絶縁膜5上に形成された第2のエッチン
グ防止膜6とを備えている。
【0022】このように、この実施例では、第1の層間
絶縁膜2上に第1のエッチング防止膜3を形成すること
によって、溝bおよびcの形成時にパターンずれが生じ
た場合にも、溝bおよびcの形成のためのエッチングに
よって第1の層間絶縁膜2の上面がエッチングされるこ
とがない。これにより、従来のように第1の層間絶縁膜
2にリセス部が形成されるのが有効に防止される。この
結果、第1の層間絶縁膜2の下層としてシリコン半導体
基板1の代わりにトランジスタなどの回路構成素子を形
成した場合にその回路構成素子と第2の配線層7との間
で短絡が発生したり、回路構成素子に損傷を与えたりす
るという問題点を解消することができる。
絶縁膜2上に第1のエッチング防止膜3を形成すること
によって、溝bおよびcの形成時にパターンずれが生じ
た場合にも、溝bおよびcの形成のためのエッチングに
よって第1の層間絶縁膜2の上面がエッチングされるこ
とがない。これにより、従来のように第1の層間絶縁膜
2にリセス部が形成されるのが有効に防止される。この
結果、第1の層間絶縁膜2の下層としてシリコン半導体
基板1の代わりにトランジスタなどの回路構成素子を形
成した場合にその回路構成素子と第2の配線層7との間
で短絡が発生したり、回路構成素子に損傷を与えたりす
るという問題点を解消することができる。
【0023】図2〜図9は、図1に示した実施例の半導
体装置の製造プロセスを説明するための断面構造図であ
る。図1および図2〜図9を参照して、次に実施例の半
導体装置の製造プロセスについて説明する。
体装置の製造プロセスを説明するための断面構造図であ
る。図1および図2〜図9を参照して、次に実施例の半
導体装置の製造プロセスについて説明する。
【0024】まず、図2に示すように、シリコン半導体
基板1上に第1の層間絶縁膜2を形成する。第1の層間
絶縁膜2上にエッチング防止膜3を形成する。なお、シ
リコン半導体基板1の代わりにトランジスタなどの回路
構成素子およびそれを覆う絶縁層を第1の層間絶縁膜2
の下層として形成してもよい。ここで、エッチング防止
膜3の材料としては、Poly phenylsilsesquioxane を回
転塗布し焼成して成膜したもの(以下PPSQ膜とい
う)を用いている。図10は、Poly phenylsilsesquiox
ane の化学式を示した模式図である。PPSQ膜のドラ
イエッチングでのエッチングレートは、第1の層間絶縁
膜2および第2の層間絶縁膜5の主材料であるシリコン
酸化膜の約1/3〜1/4である。したがって、十分に
エッチング防止膜としての効果がある。
基板1上に第1の層間絶縁膜2を形成する。第1の層間
絶縁膜2上にエッチング防止膜3を形成する。なお、シ
リコン半導体基板1の代わりにトランジスタなどの回路
構成素子およびそれを覆う絶縁層を第1の層間絶縁膜2
の下層として形成してもよい。ここで、エッチング防止
膜3の材料としては、Poly phenylsilsesquioxane を回
転塗布し焼成して成膜したもの(以下PPSQ膜とい
う)を用いている。図10は、Poly phenylsilsesquiox
ane の化学式を示した模式図である。PPSQ膜のドラ
イエッチングでのエッチングレートは、第1の層間絶縁
膜2および第2の層間絶縁膜5の主材料であるシリコン
酸化膜の約1/3〜1/4である。したがって、十分に
エッチング防止膜としての効果がある。
【0025】次に、図3に示すように、第1の層間絶縁
膜2および第1のエッチング防止膜3に写真製版技術と
エッチング技術とを用いて第1の配線層4用の溝aを形
成する。
膜2および第1のエッチング防止膜3に写真製版技術と
エッチング技術とを用いて第1の配線層4用の溝aを形
成する。
【0026】次に、図4に示すように、全面に第1の配
線層4を形成した後第1のエッチング防止膜3の上表面
が露出するまで第1の配線層4をエッチングする。これ
により、図5に示すような形状を有する第1の配線層4
が形成される。このエッチングは、化学的機械研磨法を
使用する。化学的機械研磨法は、化学的にエッチングす
る効果を有する研磨剤をウェハ表面に流しながら研磨パ
ッドをウェハに押付けて機械的にエッチングする方法で
ある。なお、第1の配線層4の形成時のエッチングは通
常の反応ガス(SF6 、NF3 、Cl、O2 など)によ
りドライエッチングを用いて行なってもよい。
線層4を形成した後第1のエッチング防止膜3の上表面
が露出するまで第1の配線層4をエッチングする。これ
により、図5に示すような形状を有する第1の配線層4
が形成される。このエッチングは、化学的機械研磨法を
使用する。化学的機械研磨法は、化学的にエッチングす
る効果を有する研磨剤をウェハ表面に流しながら研磨パ
ッドをウェハに押付けて機械的にエッチングする方法で
ある。なお、第1の配線層4の形成時のエッチングは通
常の反応ガス(SF6 、NF3 、Cl、O2 など)によ
りドライエッチングを用いて行なってもよい。
【0027】次に、図6に示すように、全面に第2の層
間絶縁膜5および第2の層間絶縁膜5上に第2のエッチ
ング防止膜6を形成する。
間絶縁膜5および第2の層間絶縁膜5上に第2のエッチ
ング防止膜6を形成する。
【0028】次に、図7に示すように、写真製版技術と
エッチング技術を用いて、所望のパターンを有するビア
ホールコンタクト用の溝bを形成した後、図8に示すよ
うに第2の配線層7用の溝cを形成する。この溝bおよ
びcを形成する際のエッチングは、反応ガスによるドラ
イエッチングを使用する。そして、溝bおよびcの形成
時にパターンずれが生じたとしても溝bおよびcの形成
のためのドライエッチングによって第1の層間絶縁膜2
がエッチングされることはない。つまり、第1のエッチ
ング防止膜3によって第1の層間絶縁膜2がドライエッ
チングされるのが有効に防止される。これにより、従来
のように第1の層間絶縁膜2にリセス部が形成されるこ
とがない。
エッチング技術を用いて、所望のパターンを有するビア
ホールコンタクト用の溝bを形成した後、図8に示すよ
うに第2の配線層7用の溝cを形成する。この溝bおよ
びcを形成する際のエッチングは、反応ガスによるドラ
イエッチングを使用する。そして、溝bおよびcの形成
時にパターンずれが生じたとしても溝bおよびcの形成
のためのドライエッチングによって第1の層間絶縁膜2
がエッチングされることはない。つまり、第1のエッチ
ング防止膜3によって第1の層間絶縁膜2がドライエッ
チングされるのが有効に防止される。これにより、従来
のように第1の層間絶縁膜2にリセス部が形成されるこ
とがない。
【0029】次に、図9に示すように、全面に第2の配
線層7を形成した後第2のエッチング防止膜6の上面が
露出するまで第2の配線層7をエッチングする。これに
より、図1に示したような形状を有する第2の配線層7
が形成される。
線層7を形成した後第2のエッチング防止膜6の上面が
露出するまで第2の配線層7をエッチングする。これに
より、図1に示したような形状を有する第2の配線層7
が形成される。
【0030】図11は、特許請求の範囲に記載の発明に
は包含されないが、本発明にとって参考となる多層配線
構造を有する半導体装置の一例(以下「参考例」と記
す)を示した断面図である。図11を参照して、この参
考例の半導体装置は、ビアホールコンタクト用の溝bを
形成するための層間絶縁膜25と第2の配線層9用の溝
cを形成するための第3の層間絶縁膜35とを別々に形
成する。すなわち、第1のエッチング防止膜3および第
1の配線層4上には、ビアホールコンタクト用の溝bを
有する第2の層間絶縁膜25が形成されている。そし
て、第2の層間絶縁膜25上には第2のエッチング防止
膜6が形成されている。溝b内には配線層8が形成され
ている。配線層8および第2のエッチング防止膜6上に
は第2の配線層9用の溝cを有する第3の層間絶縁膜3
5が形成されている。溝c内には第2の配線層9が配線
層8と電気的に接続するように形成されている。第3の
層間絶縁膜35上には第3のエッチング防止膜10が形
成されている。
は包含されないが、本発明にとって参考となる多層配線
構造を有する半導体装置の一例(以下「参考例」と記
す)を示した断面図である。図11を参照して、この参
考例の半導体装置は、ビアホールコンタクト用の溝bを
形成するための層間絶縁膜25と第2の配線層9用の溝
cを形成するための第3の層間絶縁膜35とを別々に形
成する。すなわち、第1のエッチング防止膜3および第
1の配線層4上には、ビアホールコンタクト用の溝bを
有する第2の層間絶縁膜25が形成されている。そし
て、第2の層間絶縁膜25上には第2のエッチング防止
膜6が形成されている。溝b内には配線層8が形成され
ている。配線層8および第2のエッチング防止膜6上に
は第2の配線層9用の溝cを有する第3の層間絶縁膜3
5が形成されている。溝c内には第2の配線層9が配線
層8と電気的に接続するように形成されている。第3の
層間絶縁膜35上には第3のエッチング防止膜10が形
成されている。
【0031】図12ないし図17は、図11に示した参
考例の半導体装置の製造プロセスを説明するための断面
構造図である。図11および図12〜図17を参照し
て、次に参考例の半導体装置の製造プロセスについて説
明する。
考例の半導体装置の製造プロセスを説明するための断面
構造図である。図11および図12〜図17を参照し
て、次に参考例の半導体装置の製造プロセスについて説
明する。
【0032】まず、図12に示すように、図2〜図5に
示した実施例の製造プロセスと同様のプロセスを用いて
第1の配線層4を形成した後、第2の層間絶縁膜25を
形成する。第2の層間絶縁膜25上に第2のエッチング
防止膜6を形成する。
示した実施例の製造プロセスと同様のプロセスを用いて
第1の配線層4を形成した後、第2の層間絶縁膜25を
形成する。第2の層間絶縁膜25上に第2のエッチング
防止膜6を形成する。
【0033】次に、図13に示すように、写真製版技術
とエッチング技術とを用いて、ビアホールコンタクト用
の溝bを形成する。
とエッチング技術とを用いて、ビアホールコンタクト用
の溝bを形成する。
【0034】次に、図14に示すように、溝b内に第1
の配線層8をCVD法を用いて選択的に形成する。な
お、この配線層8は、全面に配線層8を形成した後第1
のエッチング防止膜3の上面が露出するまでエッチング
することによって形成してもよい。なお、この溝bの形
成時にパターンずれが生じた場合にも、第1のエッチン
グ防止膜3によって第1の層間絶縁膜2に従来のような
リセス部が形成されるのが有効に防止される。
の配線層8をCVD法を用いて選択的に形成する。な
お、この配線層8は、全面に配線層8を形成した後第1
のエッチング防止膜3の上面が露出するまでエッチング
することによって形成してもよい。なお、この溝bの形
成時にパターンずれが生じた場合にも、第1のエッチン
グ防止膜3によって第1の層間絶縁膜2に従来のような
リセス部が形成されるのが有効に防止される。
【0035】次に、図15に示すように、第2のエッチ
ング防止膜6および配線層8上に第3の層間絶縁膜35
を形成する。第3の層間絶縁膜35上に第3のエッチン
グ防止膜10を形成する。
ング防止膜6および配線層8上に第3の層間絶縁膜35
を形成する。第3の層間絶縁膜35上に第3のエッチン
グ防止膜10を形成する。
【0036】次に、図16に示すように、写真製版技術
とエッチング技術とを用いて、溝cを形成する。次に、
図17に示すように、全面を覆うように第2の配線層9
を形成する。最後に、第3のエッチング防止膜10の上
面が露出するまで第2の配線層9をエッチングする。こ
れにより、図11に示したような形状を有する第2の配
線層9が形成される。なお、図16に示した工程におい
て、溝cを形成する際にパターンずれが生じたとして
も、第2のエッチング防止膜6によって、第2の層間絶
縁膜25がエッチングされることがなく、第2の層間絶
縁膜25にリセス部が形成されるのが有効に防止され
る。
とエッチング技術とを用いて、溝cを形成する。次に、
図17に示すように、全面を覆うように第2の配線層9
を形成する。最後に、第3のエッチング防止膜10の上
面が露出するまで第2の配線層9をエッチングする。こ
れにより、図11に示したような形状を有する第2の配
線層9が形成される。なお、図16に示した工程におい
て、溝cを形成する際にパターンずれが生じたとして
も、第2のエッチング防止膜6によって、第2の層間絶
縁膜25がエッチングされることがなく、第2の層間絶
縁膜25にリセス部が形成されるのが有効に防止され
る。
【0037】このように、実施例および参考例では、層
間絶縁膜上にエッチングレートが層間絶縁膜の主材料よ
り遅いエッチング防止膜を形成することによって、ビア
ホールコンタクト用の溝や上層配線を埋込むための溝を
形成する際にパターンずれが生じたとしても、それらの
溝の形成のためのエッチングによって下層の層間絶縁膜
にリセス部が形成されるのを有効に防止することができ
る。
間絶縁膜上にエッチングレートが層間絶縁膜の主材料よ
り遅いエッチング防止膜を形成することによって、ビア
ホールコンタクト用の溝や上層配線を埋込むための溝を
形成する際にパターンずれが生じたとしても、それらの
溝の形成のためのエッチングによって下層の層間絶縁膜
にリセス部が形成されるのを有効に防止することができ
る。
【0038】
【発明の効果】請求項1に係る発明によれば、第1の絶
縁層上にエッチング防止膜を形成することによって、エ
ッチング防止膜上に形成される第2の絶縁層に第2の開
口を形成する際にパターンずれが生じたとしても、第2
の開口形成時のエッチングによって第1の絶縁層がエッ
チングされるのが防止される。これにより、第1の絶縁
層に凹部が形成されるのが有効に防止される。この結
果、たとえば第1の絶縁層の下層としてトランジスタな
どの回路構成素子を形成した場合に、そのような回路素
子を損傷させることがないとともに第2の配線層と回路
構成素子とが短絡することも防止することができる。
縁層上にエッチング防止膜を形成することによって、エ
ッチング防止膜上に形成される第2の絶縁層に第2の開
口を形成する際にパターンずれが生じたとしても、第2
の開口形成時のエッチングによって第1の絶縁層がエッ
チングされるのが防止される。これにより、第1の絶縁
層に凹部が形成されるのが有効に防止される。この結
果、たとえば第1の絶縁層の下層としてトランジスタな
どの回路構成素子を形成した場合に、そのような回路素
子を損傷させることがないとともに第2の配線層と回路
構成素子とが短絡することも防止することができる。
【0039】また、第2の絶縁層がその内部にエッチン
グ防止膜を介在することなく一体的に堆積形成されてい
ることにより、機械的強度の高い半導体装置を得ること
ができるとともに、請求項2に記載のような製造工程を
採用可能であり、第2および第3の開口を形成するため
の工程の簡略化を図ることができる。
グ防止膜を介在することなく一体的に堆積形成されてい
ることにより、機械的強度の高い半導体装置を得ること
ができるとともに、請求項2に記載のような製造工程を
採用可能であり、第2および第3の開口を形成するため
の工程の簡略化を図ることができる。
【0040】請求項2に係る発明によれば、第1の絶縁
層上にエッチング防止膜を形成し、エッチング防止膜上
に第2の絶縁層を形成し、第2の絶縁層の所定領域をエ
ッチングすることによって第2の開口を形成することに
より、第2の開口の形成時にパターンずれが生じたとし
ても第2の開口の形成のためのエッチングによって第1
の絶縁層がエッチングされるのが防止される。これによ
り、第1の絶縁層にリセス部が形成されるのを有効に防
止することができる。
層上にエッチング防止膜を形成し、エッチング防止膜上
に第2の絶縁層を形成し、第2の絶縁層の所定領域をエ
ッチングすることによって第2の開口を形成することに
より、第2の開口の形成時にパターンずれが生じたとし
ても第2の開口の形成のためのエッチングによって第1
の絶縁層がエッチングされるのが防止される。これによ
り、第1の絶縁層にリセス部が形成されるのを有効に防
止することができる。
【0041】また、エッチング防止膜を介在させること
なく、しかも、第3の開口の底部外周にリセス部を形成
することなく第2および第3の開口を形成することがで
き、請求項1に記載の半導体装置の構造を、効率的に形
成することができる。
なく、しかも、第3の開口の底部外周にリセス部を形成
することなく第2および第3の開口を形成することがで
き、請求項1に記載の半導体装置の構造を、効率的に形
成することができる。
【図1】 本発明の実施例による多層配線構造を有する
半導体装置を示した断面図である。
半導体装置を示した断面図である。
【図2】 図1に示した実施例の半導体装置の製造プロ
セスの第1工程を説明するための断面構造図である。
セスの第1工程を説明するための断面構造図である。
【図3】 図1に示した実施例の半導体装置の製造プロ
セスの第2工程を説明するための断面構造図である。
セスの第2工程を説明するための断面構造図である。
【図4】 図1に示した実施例の半導体装置の製造プロ
セスの第3工程を説明するための断面構造図である。
セスの第3工程を説明するための断面構造図である。
【図5】 図1に示した実施例の半導体装置の製造プロ
セスの第4工程を説明するための断面構造図である。
セスの第4工程を説明するための断面構造図である。
【図6】 図1に示した実施例の半導体装置の製造プロ
セスの第5工程を説明するための断面構造図である。
セスの第5工程を説明するための断面構造図である。
【図7】 図1に示した実施例の半導体装置の製造プロ
セスの第6工程を説明するための断面構造図である。
セスの第6工程を説明するための断面構造図である。
【図8】 図1に示した実施例の半導体装置の製造プロ
セスの第7工程を説明するための断面構造図である。
セスの第7工程を説明するための断面構造図である。
【図9】 図1に示した実施例の半導体装置の製造プロ
セスの第8工程を説明するための断面構造図である。
セスの第8工程を説明するための断面構造図である。
【図10】 Poly phenylsilsesquioxane の化学式を示
した模式図である。
した模式図である。
【図11】 本発明の参考例による多層配線構造を有す
る半導体装置を示した断面図である。
る半導体装置を示した断面図である。
【図12】 図11に示した参考例の半導体装置の製造
プロセスの第1工程を説明するための断面構造図であ
る。
プロセスの第1工程を説明するための断面構造図であ
る。
【図13】 図11に示した参考例の半導体装置の製造
プロセスの第2工程を説明するための断面構造図であ
る。
プロセスの第2工程を説明するための断面構造図であ
る。
【図14】 図11に示した参考例の半導体装置の製造
プロセスの第3工程を説明するための断面構造図であ
る。
プロセスの第3工程を説明するための断面構造図であ
る。
【図15】 図11に示した参考例の半導体装置の製造
プロセスの第4工程を説明するための断面構造図であ
る。
プロセスの第4工程を説明するための断面構造図であ
る。
【図16】 図11に示した参考例の半導体装置の製造
プロセスの第5工程を説明するための断面構造図であ
る。
プロセスの第5工程を説明するための断面構造図であ
る。
【図17】 図11に示した参考例の半導体装置の製造
プロセスの第6工程を説明するための断面構造図であ
る。
プロセスの第6工程を説明するための断面構造図であ
る。
【図18】 従来の多層配線構造を有する半導体装置を
示した断面図である。
示した断面図である。
【図19】 図18に示した従来の半導体装置の製造プ
ロセスの第1工程を説明するための断面構造図である。
ロセスの第1工程を説明するための断面構造図である。
【図20】 図18に示した従来の半導体装置の製造プ
ロセスの第2工程を説明するための断面構造図である。
ロセスの第2工程を説明するための断面構造図である。
【図21】 図18に示した従来の半導体装置の製造プ
ロセスの第3工程を説明するための断面構造図である。
ロセスの第3工程を説明するための断面構造図である。
【図22】 図18に示した従来の半導体装置の製造プ
ロセスの第4工程を説明するための断面構造図である。
ロセスの第4工程を説明するための断面構造図である。
【図23】 図18に示した従来の半導体装置の製造プ
ロセスの第5工程を説明するための断面構造図である。
ロセスの第5工程を説明するための断面構造図である。
【図24】 図18に示した従来の半導体装置の製造プ
ロセスの第6工程を説明するための断面構造図である。
ロセスの第6工程を説明するための断面構造図である。
【図25】 図18に示した従来の半導体装置の製造プ
ロセスの第7工程を説明するための断面構造図である。
ロセスの第7工程を説明するための断面構造図である。
【図26】 図18に示した従来の半導体装置の製造プ
ロセスの第8工程を説明するための断面構造図である。
ロセスの第8工程を説明するための断面構造図である。
【図27】 従来の多層配線構造を有する半導体装置の
問題点を説明するための断面構造図である。
問題点を説明するための断面構造図である。
1 シリコン半導体基板、2 第1の層間絶縁膜、3
第1のエッチング防止膜、4 第1の配線層、5 第2
の層間絶縁膜、6 第2のエッチング防止膜、7 第2
の配線層、a 第1の配線層用の溝、b ビアホールコ
ンタクト用の溝、c 第2の配線層用の溝。なお、各図
中、同一符号は同一または相当部分を示す。
第1のエッチング防止膜、4 第1の配線層、5 第2
の層間絶縁膜、6 第2のエッチング防止膜、7 第2
の配線層、a 第1の配線層用の溝、b ビアホールコ
ンタクト用の溝、c 第2の配線層用の溝。なお、各図
中、同一符号は同一または相当部分を示す。
Claims (2)
- 【請求項1】 多層配線構造を有する半導体装置であっ
て、 半導体基板上に形成された第1の絶縁層と、 前記第1の絶縁層上に形成された、PPSQ膜からなる
エッチング防止膜と、前記エッチング防止膜を貫通し
て、前記第1の絶縁膜に設けられた第1の開口と、 前記第1の開口内に形成された第1の配線層と、 前記エッチング防止膜と前記第1の配線層との上に形成
されるとともに、内部にエッチング防止膜を介在するこ
となく一体的に堆積形成された、第2の絶縁層と、 前記第1の開口と重なる領域において、前記第2の絶縁
層の内部から前記第1の配線層の上面に至るように前記
第2の絶縁層に形成された、ヴィアホールコンタクト用
の第2の開口と、 前記第2の絶縁層の上面から前記第2の開口と連続する
ように形成された、前記第2の開口よりも大きな開口面
積および幅を有する第3の開口と、 前記第2の開口内および前記第3の開口内に、前記第1
の配線層と電気的に接続するように形成された第2の配
線層とを備えた、半導体装置。 - 【請求項2】 多層配線構造を有する半導体装置の製造
方法であって、 半導体基板上に第1の絶縁層を形成する工程と、 前記第1の絶縁層上に、PPSQ膜からなるエッチング
防止膜を形成する工程と、 前記エッチング防止膜および前記第1の絶縁層の所定領
域にエッチングを施すことにより、前記エッチング防止
膜を貫通して前記第1の絶縁層に第1の開口を形成する
工程と、 前記第1の開口内に第1の配線層を形成する工程と、 前記エッチング防止膜上および前記第1の配線層上に、
エッチング防止膜を介在させることなく一体的に堆積さ
せて第2の絶縁層を形成する工程と、 前記第2の絶縁層の上面から所定の深さにかけて、前記
第1の配線層に接続するヴィアホールコンタクト用の第
2の開口のパターンの溝を、エッチングによって形成す
る工程と、 前記第2の開口のパターンの領域を包含する領域の前記
第2の絶縁膜に、前記第2の開口のパターンの溝の底部
が前記第1の配線層の上面に達するまでエッチングを施
すことにより、前記第2の絶縁層に、ヴィアホールコン
タクト用となる前記第2の開口と、前記第2の絶縁層の
上面から前記第2の開口と連続するように形成された、
前記第2の開口よりも大きな開口面積および幅を有する
第3の開口とを形成する工程と、 前記第2の開口内および前記第3の開口内に、その底面
が前記第1の配線層と電気的に接続されるように、第2
の配線層を形成する工程とを備えた、半導体装置の製造
方法。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4166179A JP2934353B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置およびその製造方法 |
DE4319070A DE4319070C2 (de) | 1992-06-24 | 1993-06-08 | Halbleitervorrichtung mit einer Mehrschicht-Verbindungsstruktur und Herstellungsverfahren dafür |
US08/575,842 US5598027A (en) | 1992-06-24 | 1995-12-21 | Semiconductor device and method of fabricating the same |
US08/717,360 US5926732A (en) | 1992-06-24 | 1996-09-20 | Method of making a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4166179A JP2934353B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置およびその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0613470A JPH0613470A (ja) | 1994-01-21 |
JP2934353B2 true JP2934353B2 (ja) | 1999-08-16 |
Family
ID=15826546
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4166179A Expired - Fee Related JP2934353B2 (ja) | 1992-06-24 | 1992-06-24 | 半導体装置およびその製造方法 |
Country Status (3)
Country | Link |
---|---|
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