JPH02156537A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH02156537A JPH02156537A JP31045688A JP31045688A JPH02156537A JP H02156537 A JPH02156537 A JP H02156537A JP 31045688 A JP31045688 A JP 31045688A JP 31045688 A JP31045688 A JP 31045688A JP H02156537 A JPH02156537 A JP H02156537A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法に関し、更に詳しく言えば多層配
線構造の半導体装置の製造方法に関するものであり、 ヒロックの発生による配線間の短絡の防止および配線に
対する層間絶縁膜の応力集中を緩和させることにより、
配線の断線を防止することを目的とし、 半導体基板上の第1の配線を平坦な第1の絶縁膜で被覆
する工程と、スルーホールを形成すべき領域の前記第1
の絶縁膜を厚さ方向に部分的に除去することにより凹部
を形成する工程と、前記第1の絶縁膜を、第2の配線の
パターンに対応するパターンで厚さ方向に部分的に除去
して凹部を形成するとともに、同時に前記スルーホール
の凹部の下の第1の絶縁膜を全面除去して開口する工程
と、前記スルーホールを含む第1の絶縁膜の凹部の中に
、第2の配線膜を埋め込む工程と、前記第2の配線膜お
よび第1の絶縁膜の上に第2の絶縁膜を形成する工程と
を有することを含み構成する。
線構造の半導体装置の製造方法に関するものであり、 ヒロックの発生による配線間の短絡の防止および配線に
対する層間絶縁膜の応力集中を緩和させることにより、
配線の断線を防止することを目的とし、 半導体基板上の第1の配線を平坦な第1の絶縁膜で被覆
する工程と、スルーホールを形成すべき領域の前記第1
の絶縁膜を厚さ方向に部分的に除去することにより凹部
を形成する工程と、前記第1の絶縁膜を、第2の配線の
パターンに対応するパターンで厚さ方向に部分的に除去
して凹部を形成するとともに、同時に前記スルーホール
の凹部の下の第1の絶縁膜を全面除去して開口する工程
と、前記スルーホールを含む第1の絶縁膜の凹部の中に
、第2の配線膜を埋め込む工程と、前記第2の配線膜お
よび第1の絶縁膜の上に第2の絶縁膜を形成する工程と
を有することを含み構成する。
本発明は半導体装置の製造方法に関し、更に詳しく言え
ば多層配線構造の半導体装置の製造方法に関するもので
ある。
ば多層配線構造の半導体装置の製造方法に関するもので
ある。
第3図は従来例の製造方法に係る多層構造の半導体装置
の断面図である。図において、2はSi基板1の上に形
成された5iO1膜で、例えば熱酸化により形成される
。3はSing膜2上に形成された第1層目のA1配線
、4は該AI配線3を被覆するCVD法(化学気相成長
法)によって形成された眉間絶縁膜としての340g膜
である。また5は5iOz膜4の上に形成された第2層
目のA1膜、6は該A1膜5を被覆するCVD法による
SiO□膜である。
の断面図である。図において、2はSi基板1の上に形
成された5iO1膜で、例えば熱酸化により形成される
。3はSing膜2上に形成された第1層目のA1配線
、4は該AI配線3を被覆するCVD法(化学気相成長
法)によって形成された眉間絶縁膜としての340g膜
である。また5は5iOz膜4の上に形成された第2層
目のA1膜、6は該A1膜5を被覆するCVD法による
SiO□膜である。
ところで、AII線3,5の形成後に450℃程度、3
0分間のアニール処理を行うが、このアニール処理中、
又は次のCVD法によるSiO□膜の成長中に、熱によ
って該A1配線3,5からヒロック(突起)が発生する
ことがある。
0分間のアニール処理を行うが、このアニール処理中、
又は次のCVD法によるSiO□膜の成長中に、熱によ
って該A1配線3,5からヒロック(突起)が発生する
ことがある。
このため、特に高集積化のため隣接するA1配線間隔が
狭いとき、第4図(a)の上面図に示すように、ヒロッ
クによる短絡部Aが生成され、AI配配子78とが短絡
する。
狭いとき、第4図(a)の上面図に示すように、ヒロッ
クによる短絡部Aが生成され、AI配配子78とが短絡
する。
また、第3図の矢印に示すように、A1配線3の上に3
40g膜が被着されると、AII線3の角部に応力集中
が生じ、断線し易くなる。
40g膜が被着されると、AII線3の角部に応力集中
が生じ、断線し易くなる。
第4図(b)の矢印で示すように、特にAII線5の段
差部においては、元々リソグラフィの工程で、光の回折
現象等によりAI配線の幅が他の部分より細くなってい
たり(不図示)、あるいは蒸着やスパッタの方向性によ
り厚みが薄くなっていたりするため、より断線し易いと
いう問題がある。
差部においては、元々リソグラフィの工程で、光の回折
現象等によりAI配線の幅が他の部分より細くなってい
たり(不図示)、あるいは蒸着やスパッタの方向性によ
り厚みが薄くなっていたりするため、より断線し易いと
いう問題がある。
本発明は係る従来の問題に鑑みて創作されたものであり
、ヒロックの発生による配線間の短絡や応力集中による
配線の断線を防止することを可能とする半導体装置の製
造方法の提供を目的とする。
、ヒロックの発生による配線間の短絡や応力集中による
配線の断線を防止することを可能とする半導体装置の製
造方法の提供を目的とする。
(課題を解決するための手段〕
上記課題は、半導体基板上の第1の配線を平坦な第1の
絶縁膜で被覆する工程と、スルーホールを形成すべき領
域の前記第1の絶し!膜を厚さ方向に部分的に除去する
ことにより凹部を形成する工程と、前記第1の絶縁膜を
、第2の配線のパターンに対応するパターンで厚さ方向
に部分的に除去して凹部を形成するとともに、同時に前
記スルーホールの凹部の下の第1の絶縁膜を全面除去し
て開口する工程と、前記スルーホールを含む第1の絶縁
膜の凹部の中に、第2の配線膜を埋め込む工程と、前記
第2の配線膜および第1の絶縁膜の上に第2の絶縁膜を
形成する工程とを有することを特徴とする半導体装置の
製造方法によって解決される。
絶縁膜で被覆する工程と、スルーホールを形成すべき領
域の前記第1の絶し!膜を厚さ方向に部分的に除去する
ことにより凹部を形成する工程と、前記第1の絶縁膜を
、第2の配線のパターンに対応するパターンで厚さ方向
に部分的に除去して凹部を形成するとともに、同時に前
記スルーホールの凹部の下の第1の絶縁膜を全面除去し
て開口する工程と、前記スルーホールを含む第1の絶縁
膜の凹部の中に、第2の配線膜を埋め込む工程と、前記
第2の配線膜および第1の絶縁膜の上に第2の絶縁膜を
形成する工程とを有することを特徴とする半導体装置の
製造方法によって解決される。
本発明によれば、第2の配線は、第1の絶縁膜に形成さ
れた該第2の配線パターンに対応する凹部の幅に埋込ま
れている。すなわち、第2の配線の側壁は第1の絶縁膜
で囲まれた状態となっている。
れた該第2の配線パターンに対応する凹部の幅に埋込ま
れている。すなわち、第2の配線の側壁は第1の絶縁膜
で囲まれた状態となっている。
このため、第2の配線を形成した後にアニール等の熱処
理を施したとき、第1の絶縁膜によってヒロックが横方
向に生じるのを抑制できるので、隣接する配線間の短絡
を防止することができる。
理を施したとき、第1の絶縁膜によってヒロックが横方
向に生じるのを抑制できるので、隣接する配線間の短絡
を防止することができる。
また、第2の配線は第1の絶縁膜に埋め込まれており、
また第2の絶縁膜が堆積される表面は平坦化されていて
角部が無いため、該第2の絶縁膜の堆積によって、第2
の配線の特定の部位に応力集中が起きることはない。
また第2の絶縁膜が堆積される表面は平坦化されていて
角部が無いため、該第2の絶縁膜の堆積によって、第2
の配線の特定の部位に応力集中が起きることはない。
更に第2の配線は平坦な第1の絶縁膜の凹部に形成され
るので、断差部を横切って形成されることはない、この
ため、応力集中や断差部での細りゃ族滅りによる断線を
防止することが可能となる。
るので、断差部を横切って形成されることはない、この
ため、応力集中や断差部での細りゃ族滅りによる断線を
防止することが可能となる。
次に図を参照しながら本発明の実施例について説明する
。
。
第1図(a)〜(+)は本発明の実施例に係る多層構造
の半導体装置の製造方法を説明する図である。
の半導体装置の製造方法を説明する図である。
同図(a)において、11はSi基板10上に、例えば
CVD法により形成された5i02膜11上に形成され
た膜厚1μmのA1配線である。
CVD法により形成された5i02膜11上に形成され
た膜厚1μmのA1配線である。
次に同図(b)に示すように、膜厚2.5μmのSiO
□膜13をCVD法により形成した後、膜厚1.2μm
のレジスト膜14 (AZ1350J:アメリカ合衆国
、シプレー社製)を被着する。
□膜13をCVD法により形成した後、膜厚1.2μm
のレジスト膜14 (AZ1350J:アメリカ合衆国
、シプレー社製)を被着する。
その後、同図(C)に示すように、平行平板型RIE(
反応性イオンエツチング)装置により、CHF3 (
20secm)ガスを用いて0.ITorr、300W
の条件でレジストIt!J14およびSiO□膜13の
エッチバックを行ない、Si0g膜の表面全体が平坦化
したところでエツチングを停止す次いで同図(d)に示
すように、不図示のレジスト膜のパターンをマスクとし
て5iO1膜13をエツチングし、深さ0.8μmの凹
部15を形成する。このときのパターンはスルーホール
を形成すべき領域に対応している。エツチング条件とし
ては、例えばCHF5 (20secm)ガスを用い
て、0,05Torr、100Wのドライプロセスで行
なう。
反応性イオンエツチング)装置により、CHF3 (
20secm)ガスを用いて0.ITorr、300W
の条件でレジストIt!J14およびSiO□膜13の
エッチバックを行ない、Si0g膜の表面全体が平坦化
したところでエツチングを停止す次いで同図(d)に示
すように、不図示のレジスト膜のパターンをマスクとし
て5iO1膜13をエツチングし、深さ0.8μmの凹
部15を形成する。このときのパターンはスルーホール
を形成すべき領域に対応している。エツチング条件とし
ては、例えばCHF5 (20secm)ガスを用い
て、0,05Torr、100Wのドライプロセスで行
なう。
次に同図(e)に示すように、新しく塗布した不図示の
レジスト膜のパターンをマスクとして、SiO□膜13
をエツチングして深さ0.8μmの凹部を形成する。こ
のときのパターンは、AI配線12の上に形成される2
層目のAI配線のパターンに対応している。また該パタ
ーンには前記凹部15が含まれているため、このSiO
□It!13のエツチングの際に1層目のAI配線12
の一部が露出して、スルーホール17が形成される。な
お、エツチングとしては、CHF3 (20secm
)ガスを用いて、0.05Torr、100Wで行な次
に同図(【)に示すように、膜厚1.OIImのAI膜
1日を被着した後に、N2雰囲気で450°C,30分
間のアニール処理を行なう。
レジスト膜のパターンをマスクとして、SiO□膜13
をエツチングして深さ0.8μmの凹部を形成する。こ
のときのパターンは、AI配線12の上に形成される2
層目のAI配線のパターンに対応している。また該パタ
ーンには前記凹部15が含まれているため、このSiO
□It!13のエツチングの際に1層目のAI配線12
の一部が露出して、スルーホール17が形成される。な
お、エツチングとしては、CHF3 (20secm
)ガスを用いて、0.05Torr、100Wで行な次
に同図(【)に示すように、膜厚1.OIImのAI膜
1日を被着した後に、N2雰囲気で450°C,30分
間のアニール処理を行なう。
次いで同図(g)に示すように、膜厚lIImのレジス
ト膜19 (AZ1350J :アメリカ合衆国、ニジ
ブレー社製)を全面に被着する。
ト膜19 (AZ1350J :アメリカ合衆国、ニジ
ブレー社製)を全面に被着する。
次に同図(h)に示すように、平行平板型RIE1装置
により、BCl、(6secm)+CCL(24sec
m)ガスを用いて、Q、1Torr。
により、BCl、(6secm)+CCL(24sec
m)ガスを用いて、Q、1Torr。
300Wの条件でレジスト膜19およびA!膜18のエ
ッチバックを行ない、凹部16内のAIWAを残し、そ
の他のAI膜を除去する。これにより、スルーホール1
7を含む四部16内に、2N目のAI配線20が形成さ
れる。
ッチバックを行ない、凹部16内のAIWAを残し、そ
の他のAI膜を除去する。これにより、スルーホール1
7を含む四部16内に、2N目のAI配線20が形成さ
れる。
次に同図(i)に示すように、CVD法により眉間絶縁
膜としての膜厚1.0μmのSiO□膜21膜形1する
。このようにして、本発明の実施例に係る2層配線構造
の半導体装置が完成する。
膜としての膜厚1.0μmのSiO□膜21膜形1する
。このようにして、本発明の実施例に係る2層配線構造
の半導体装置が完成する。
なお、更に多層配線構造の半導体装置を形成する場合に
は、同図(d)〜(i)までの工程を繰り返せばよい。
は、同図(d)〜(i)までの工程を繰り返せばよい。
第2図(a)、(b)は、それぞれ第1図(i)におけ
るA−A矢視断面図、B−B矢視断面図であり、22は
AI配線20に隣接するAI配線である。
るA−A矢視断面図、B−B矢視断面図であり、22は
AI配線20に隣接するAI配線である。
このように、本発明の実施例によれば、AI配線20は
Sing膜13の凹部16の中に埋め込まれた状態で熱
処理されるため、熱処理によって横方向へのヒロックは
成長しない。このため隣接するAI配線間の短絡を防止
することができる。
Sing膜13の凹部16の中に埋め込まれた状態で熱
処理されるため、熱処理によって横方向へのヒロックは
成長しない。このため隣接するAI配線間の短絡を防止
することができる。
また、AI配線は平坦化された後に絶縁膜が堆積される
ので、応力集中が起こらない。このためAI配線の断線
を防止できる。
ので、応力集中が起こらない。このためAI配線の断線
を防止できる。
更に、AI配線は平坦なSi0g膜の凹部の面上に形成
されるので、断差による断線も防止することができる。
されるので、断差による断線も防止することができる。
なお実施例では、配線材料としてAIを用いたが、A1
合金やその他の導体であってもよい。また絶縁膜として
Si0g膜を用いたが、5t3N4膜、PSG膜等であ
ってもよい。
合金やその他の導体であってもよい。また絶縁膜として
Si0g膜を用いたが、5t3N4膜、PSG膜等であ
ってもよい。
以上説明したように、本発明によれば層間絶縁膜に形成
したスルーホールを介して上の配線と下の配線とを接続
すると同時に、該層間絶縁膜の凹部に謹上の配線を埋込
んだ状態で形成することができる。
したスルーホールを介して上の配線と下の配線とを接続
すると同時に、該層間絶縁膜の凹部に謹上の配線を埋込
んだ状態で形成することができる。
これにより、熱処理によっても横方向にヒロックが成長
しないので、A1配線間の短絡を防止することができる
。
しないので、A1配線間の短絡を防止することができる
。
また配線は平坦化された後に絶縁膜が堆積されるので、
応力集中が起こらない。このため配線の断線を防止する
ことができる。
応力集中が起こらない。このため配線の断線を防止する
ことができる。
更に配線は平坦な層間絶縁膜の凹部の面上に形成される
ので、断差による断線も防止することができる。
ので、断差による断線も防止することができる。
第1図(a)〜(i)は、本発明の詳細な説明図、
第2図(a)、(b)は、本発明の実施例断面図、
第3図は、従来例の多層構造の半導体装置の断面図、
第4図は、従来例の問題点を説明する図である。
(符号の説明)
1.10・・・SI基板、
24.6 11.13.21・・・SiO□膜、3.5
,7,8.12,20.22・・・AI配線、9・・・
ヒロック、 14.19・・・レジスト膜、 15.16・・・凹部、 17・・・スルーホール、 1B・・・All1’J。 代理人弁理士 岡 本 啓 三 本発明の詳細な説明図 第1 図(その1) 本発明の詳細な説明図 第 1 図(その2) 本発明の詳細な説明図 第 図(その3) (Q) (b) 本発明の実施例断面図 第 図
,7,8.12,20.22・・・AI配線、9・・・
ヒロック、 14.19・・・レジスト膜、 15.16・・・凹部、 17・・・スルーホール、 1B・・・All1’J。 代理人弁理士 岡 本 啓 三 本発明の詳細な説明図 第1 図(その1) 本発明の詳細な説明図 第 1 図(その2) 本発明の詳細な説明図 第 図(その3) (Q) (b) 本発明の実施例断面図 第 図
Claims (1)
- 【特許請求の範囲】 半導体基板上の第1の配線を平坦な第1の絶縁膜で被覆
する工程と、 スルーホールを形成すべき領域の前記第1の絶縁膜を厚
さ方向に部分的に除去することにより凹部を形成する工
程と、 前記第1の絶縁膜を、第2の配線のパターンに対応する
パターンで厚さ方向に部分的に除去して凹部を形成する
とともに、同時に前記スルーホールの凹部の下の第1の
絶縁膜を全面除去して開口する工程と、 前記スルーホールを含む第1の絶縁膜の凹部の中に、第
2の配線膜を埋め込む工程と、 前記第2の配線膜および第1の絶縁膜の上に第2の絶縁
膜を形成する工程とを有することを特徴とする半導体装
置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31045688A JPH02156537A (ja) | 1988-12-08 | 1988-12-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31045688A JPH02156537A (ja) | 1988-12-08 | 1988-12-08 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02156537A true JPH02156537A (ja) | 1990-06-15 |
Family
ID=18005468
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31045688A Pending JPH02156537A (ja) | 1988-12-08 | 1988-12-08 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02156537A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06349826A (ja) * | 1993-04-13 | 1994-12-22 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH09162280A (ja) * | 1995-12-04 | 1997-06-20 | Nec Corp | 半導体装置の製造方法 |
US5926732A (en) * | 1992-06-24 | 1999-07-20 | Mitsubishi Denki Kabushiki Kaisha | Method of making a semiconductor device |
-
1988
- 1988-12-08 JP JP31045688A patent/JPH02156537A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5926732A (en) * | 1992-06-24 | 1999-07-20 | Mitsubishi Denki Kabushiki Kaisha | Method of making a semiconductor device |
JPH06349826A (ja) * | 1993-04-13 | 1994-12-22 | Toshiba Corp | 半導体装置およびその製造方法 |
JPH09162280A (ja) * | 1995-12-04 | 1997-06-20 | Nec Corp | 半導体装置の製造方法 |
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