JPH045823A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH045823A JPH045823A JP90403790A JP40379090A JPH045823A JP H045823 A JPH045823 A JP H045823A JP 90403790 A JP90403790 A JP 90403790A JP 40379090 A JP40379090 A JP 40379090A JP H045823 A JPH045823 A JP H045823A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
［０００１］
この発明は半導体装置及びその製造方法、特に半導体集
積回路を構成するコンタクト電極及び配線構造に関する
。 ［０００２］
積回路を構成するコンタクト電極及び配線構造に関する
。 ［０００２］
図６は従来の半導体装置に用いられるコンタクト電極及
び金属配線の構成を示す断面図である。この図を参照し
て従来の製造方法を説明する。 ［０００３］ 半導体基板２１上に不純物を導入して拡散層２２形成し
た後、第１の層間絶縁膜２３を形成する。ＲＩＥ法（反
応性イオンエツチング）等により、上記拡散層２２上の
層間絶縁膜２３を開孔して拡散層２２の一部表面が露出
するコンタクト孔２４を形成する。その後、コンタクト
孔２４を被覆するように層間絶縁膜２３上に金属層を形
成しフォトリソグラフィ技術及びＲＩＥによりマスクを
つくりパターニングして第１の配線層２５．２６を形成
する。この配線層２５．２６を覆うように層間絶縁膜２
３上に第２の層間絶縁膜２７を形成する。その後、配線
層２６上の層間絶縁膜２７を開孔して配線層２６の一部
表面が露出するようなＶＩＡホール２８を形成する。そ
の後、層間絶縁膜２７上にＶＩＡホール２８を被覆する
ような第２の配線層２９をパターニングする。 ［０００４］ 上記構成の製造方法において、図中３０．３１．３２．
３３で示すマスク合わせ余裕が取られている。 ［０００５］ すなわち、３０は拡散層２２とコンタクト孔２４との合
わせ余裕、３１は配線層２５とコンタクト孔２４との合
わせ余裕、３２は配線層２６とＶＩＡホール２８との合
わせ余裕、３３は配線層２９とＶＩＡホール２８との合
わせ余裕である。 ［０００６］ 仮に、上記合わせ余裕３１．３２．３３．３４をＯとす
れば、合わせずれを起こした場合、例えば、図７のよう
になる。コンタクト孔２４の形成時、矢印４１の方向に
マスクずれすると、エツチングレート（選択比）の違い
で、拡散層２２からはずれた部分の基板２１をエツチン
グしてしまう。配線層２５は加工時、矢印４２の方向に
マスクずれした場合である。また、ＶＩＡホール２８の
形成時、矢印４１の方向にマスクずれすると、エツチン
グレート（選択比）の違いにより、配線層２６からはず
れた部分の層間絶縁膜２３及び基板２１をエツチングし
てしまう。さらに、配線層２９は加工時矢印４１の方向
にマスクずれした場合であり、第１の配線層２６をもエ
ツチングしてしまう。 ［０００７］ このように、マスク合わせ余裕がないとすると、わずか
でも合わせずれを起こした場合、第２の配線層と基板間
の電気的短絡が生じる等の種々の弊害が起こる危険性が
ある。従って、各配線層間ではマスク合わせ及び加工の
ばらつきによる不良の発生を回避するために、上記合わ
せ余裕３１．３２．３３．３４は例えば、０゜５〜１．
０μｍ程度の大きな正の値を設ける必要がある。 ［０００８］ しかしながら、これらマスク合わせ余裕は配線やコンタ
クトサイズの微細化を著しく妨げる。 ［０００９］
び金属配線の構成を示す断面図である。この図を参照し
て従来の製造方法を説明する。 ［０００３］ 半導体基板２１上に不純物を導入して拡散層２２形成し
た後、第１の層間絶縁膜２３を形成する。ＲＩＥ法（反
応性イオンエツチング）等により、上記拡散層２２上の
層間絶縁膜２３を開孔して拡散層２２の一部表面が露出
するコンタクト孔２４を形成する。その後、コンタクト
孔２４を被覆するように層間絶縁膜２３上に金属層を形
成しフォトリソグラフィ技術及びＲＩＥによりマスクを
つくりパターニングして第１の配線層２５．２６を形成
する。この配線層２５．２６を覆うように層間絶縁膜２
３上に第２の層間絶縁膜２７を形成する。その後、配線
層２６上の層間絶縁膜２７を開孔して配線層２６の一部
表面が露出するようなＶＩＡホール２８を形成する。そ
の後、層間絶縁膜２７上にＶＩＡホール２８を被覆する
ような第２の配線層２９をパターニングする。 ［０００４］ 上記構成の製造方法において、図中３０．３１．３２．
３３で示すマスク合わせ余裕が取られている。 ［０００５］ すなわち、３０は拡散層２２とコンタクト孔２４との合
わせ余裕、３１は配線層２５とコンタクト孔２４との合
わせ余裕、３２は配線層２６とＶＩＡホール２８との合
わせ余裕、３３は配線層２９とＶＩＡホール２８との合
わせ余裕である。 ［０００６］ 仮に、上記合わせ余裕３１．３２．３３．３４をＯとす
れば、合わせずれを起こした場合、例えば、図７のよう
になる。コンタクト孔２４の形成時、矢印４１の方向に
マスクずれすると、エツチングレート（選択比）の違い
で、拡散層２２からはずれた部分の基板２１をエツチン
グしてしまう。配線層２５は加工時、矢印４２の方向に
マスクずれした場合である。また、ＶＩＡホール２８の
形成時、矢印４１の方向にマスクずれすると、エツチン
グレート（選択比）の違いにより、配線層２６からはず
れた部分の層間絶縁膜２３及び基板２１をエツチングし
てしまう。さらに、配線層２９は加工時矢印４１の方向
にマスクずれした場合であり、第１の配線層２６をもエ
ツチングしてしまう。 ［０００７］ このように、マスク合わせ余裕がないとすると、わずか
でも合わせずれを起こした場合、第２の配線層と基板間
の電気的短絡が生じる等の種々の弊害が起こる危険性が
ある。従って、各配線層間ではマスク合わせ及び加工の
ばらつきによる不良の発生を回避するために、上記合わ
せ余裕３１．３２．３３．３４は例えば、０゜５〜１．
０μｍ程度の大きな正の値を設ける必要がある。 ［０００８］ しかしながら、これらマスク合わせ余裕は配線やコンタ
クトサイズの微細化を著しく妨げる。 ［０００９］
このように従来では、各配線層間でマスク合わせ及び加
工のばらつきを保証するためにマスク合わせ余裕として
大きな正の値を設ける必要がある。これらは配線やコン
タクトサイズの微細化を著しく妨げるという欠点がある
。 ［００１０］ この発明は上記のような事情を考慮してなされたもので
あり、その目的は、積極的に所定値を有するマスク合わ
せ余裕を必要としない配線構造を有し、微細化された高
信頼性の半導体装置及びその製造方法を提供することに
ある。 ［００１１］
工のばらつきを保証するためにマスク合わせ余裕として
大きな正の値を設ける必要がある。これらは配線やコン
タクトサイズの微細化を著しく妨げるという欠点がある
。 ［００１０］ この発明は上記のような事情を考慮してなされたもので
あり、その目的は、積極的に所定値を有するマスク合わ
せ余裕を必要としない配線構造を有し、微細化された高
信頼性の半導体装置及びその製造方法を提供することに
ある。 ［００１１］
この発明の半導体装置は、第１導電型の半導体基板と、
前記半導体基板上に形成された第１の層間絶縁膜と、前
記第１の層間絶縁膜上に形成された第１のバッファ層と
、前記第４の層間絶縁膜の内部に底部を有する第４の開
孔部と、前記第１の開孔部の側壁に形成された第２のバ
ッファ層と、前記第２のバッファ層によって開孔幅が狭
められ前記第１の開孔部の底部が貫通して前記半導体基
板表面が露出する第２の開孔部と、前記第１の層間絶縁
膜上に選択的に形成された第１の配線層と、前記第２の
開孔部内を充填する配線用導体と、前記配線用導体上に
形成され前記第１の配線層と同一層のコンタクト電極と
、前記第１の配線層及び前記コンタクト電極の各側壁と
して形成された第３のバッファ層と、前記第１の配線層
及び前記コンタクト電極を覆う第２の層間絶縁膜と、前
記第２の層間絶縁膜に開孔され前記第１の配線層が露出
するように形成された第３の開孔部と、前記第３の開孔
部内を充填し前記第１の配線層上に形成された高融点金
属膜と、前記高融点金属膜上に形成された第２の配線層
とを具備したことを特徴としている［００１２］ この発明の半導体装置の製造方法は、第１導電型の半導
体基板上に第１の層間絶縁膜を形成する工程と、前記第
１の層間絶縁膜上に第１のバッファ層及びストッパ絶縁
膜を形成する工程と、前記第１の層間絶縁膜の内部に底
部を有し第１の層間絶縁膜の膜厚よりも浅い第１の開孔
部を選択的に形成する工程と、前記ストッパ絶縁膜上及
び前記第１の開孔部を覆う第２のバッファ層を形成する
工程と、異方性エツチング技術により前記第１の開孔部
の側壁に第２のバッファ層を残存させる工程と、前記第
１、第２のバッファ層をマスクに異方性エツチングして
前記第１の開孔部の底部を貫通させ前記半導体基板表面
が露出する第２の開孔部を形成する工程と、配線用導体
を前記第２の開孔部内に充填させると共に前記第１の層
間絶縁膜上に堆積させる工程と、前記配線用導体をエツ
チングしてから前記第１の開孔部の幅を有する程度にコ
ンタクト電極を形成すると共に前記第１の層間絶縁膜上
に選択的に第１の配線層を形成する工程と、第３のバッ
ファ層を堆積して異方性エツチングすることにより前記
コンタクト電極及び第１の配線層の各側壁にこの第３の
バッファ層を残存させる工程と、第２の層間絶縁膜を形
成しこの第２の層間絶縁膜に前記第１の配線層が露出す
るような第３の開孔部を形成する工程と、前記第３の開
孔部内を充填するように前記第１の配線層上に高融点金
属膜を形成する工程と、前記高融点金属膜上に第２の配
線層を形成する工程とを具備したことを特徴としている
。 ［００１３］
前記半導体基板上に形成された第１の層間絶縁膜と、前
記第１の層間絶縁膜上に形成された第１のバッファ層と
、前記第４の層間絶縁膜の内部に底部を有する第４の開
孔部と、前記第１の開孔部の側壁に形成された第２のバ
ッファ層と、前記第２のバッファ層によって開孔幅が狭
められ前記第１の開孔部の底部が貫通して前記半導体基
板表面が露出する第２の開孔部と、前記第１の層間絶縁
膜上に選択的に形成された第１の配線層と、前記第２の
開孔部内を充填する配線用導体と、前記配線用導体上に
形成され前記第１の配線層と同一層のコンタクト電極と
、前記第１の配線層及び前記コンタクト電極の各側壁と
して形成された第３のバッファ層と、前記第１の配線層
及び前記コンタクト電極を覆う第２の層間絶縁膜と、前
記第２の層間絶縁膜に開孔され前記第１の配線層が露出
するように形成された第３の開孔部と、前記第３の開孔
部内を充填し前記第１の配線層上に形成された高融点金
属膜と、前記高融点金属膜上に形成された第２の配線層
とを具備したことを特徴としている［００１２］ この発明の半導体装置の製造方法は、第１導電型の半導
体基板上に第１の層間絶縁膜を形成する工程と、前記第
１の層間絶縁膜上に第１のバッファ層及びストッパ絶縁
膜を形成する工程と、前記第１の層間絶縁膜の内部に底
部を有し第１の層間絶縁膜の膜厚よりも浅い第１の開孔
部を選択的に形成する工程と、前記ストッパ絶縁膜上及
び前記第１の開孔部を覆う第２のバッファ層を形成する
工程と、異方性エツチング技術により前記第１の開孔部
の側壁に第２のバッファ層を残存させる工程と、前記第
１、第２のバッファ層をマスクに異方性エツチングして
前記第１の開孔部の底部を貫通させ前記半導体基板表面
が露出する第２の開孔部を形成する工程と、配線用導体
を前記第２の開孔部内に充填させると共に前記第１の層
間絶縁膜上に堆積させる工程と、前記配線用導体をエツ
チングしてから前記第１の開孔部の幅を有する程度にコ
ンタクト電極を形成すると共に前記第１の層間絶縁膜上
に選択的に第１の配線層を形成する工程と、第３のバッ
ファ層を堆積して異方性エツチングすることにより前記
コンタクト電極及び第１の配線層の各側壁にこの第３の
バッファ層を残存させる工程と、第２の層間絶縁膜を形
成しこの第２の層間絶縁膜に前記第１の配線層が露出す
るような第３の開孔部を形成する工程と、前記第３の開
孔部内を充填するように前記第１の配線層上に高融点金
属膜を形成する工程と、前記高融点金属膜上に第２の配
線層を形成する工程とを具備したことを特徴としている
。 ［００１３］
この発明では、第１の開孔部側面に形成した第２のバッ
ファ層（サイドウオール）が、第２の開孔部形成時の実
効的な合せ余裕となる。また、第１の配線層１０の側面
に形成した第３のバッファ層（サイドウオール）が、第
３の開孔部形成時、第１の配線層に対する実効的な合わ
せ余裕となる。 ［００１４］
ファ層（サイドウオール）が、第２の開孔部形成時の実
効的な合せ余裕となる。また、第１の配線層１０の側面
に形成した第３のバッファ層（サイドウオール）が、第
３の開孔部形成時、第１の配線層に対する実効的な合わ
せ余裕となる。 ［００１４］
以下、図面を参照してこの発明を実施例により説明する
。 ［００１５］ 図１〜図５はそれぞれこの発明の一実施例方法による半
導体装置に用いられるコンタクト電極及び金属配線の製
造工程を順次示す断面図である。半導体基板１上にウェ
ル領域を形成した後、素子分離を行い（図示せず）、素
子領域上に選択的に不純物を導入して拡散層２を形成す
る。次に、ＣＶＤ法（化学気相成長）によりＳｉＯ膜３
、続いてＳ ｉ０２膜３上にＢＰＳＧ膜４ （ボロン・
リン・ケイ化ガラス）を堆積後、表面を平坦化するため
の低温リフロー工程を経て、第１の層間絶縁膜５を形成
する。次に、例えば多結晶シリコンからなる第１のバッ
ファ層６をＣＶＤ法により０．２μｍ程度形成し、続い
て、このバッファ層６上に酸化膜７を形成する（図１）
。 ［００１６］ 次に、ＲＩＥ法（反応性イオンエツチング）により、拡
散層２の上部に第１の開孔部８を開孔する。この開孔部
８の形成では層間絶縁膜５を形成する５ｉ０２膜３とＢ
ＰＳＧ膜４のエツチングレートが異なることを利用し、
Ｓ １０２膜３とＢＰＳＧ膜４の境界付近でエツチング
を停止することができる。この結果、層間絶縁膜５の膜
厚よりも浅いところで底部を有する開孔部８が形成され
る（図２）［００１７］ 次に、例えば多結晶シリコンからなる第２のバッファ層
９を０． ３μｍ程度形成した後、ＲＩＥ法によりエッ
チバックして前記第１の開孔部８の側壁にバッファ層９
を残存させる。次に、これら第１、第２のバッファ層６
，９をマスクにして基板表面上の拡散層２の一部領域が
露出するコンタクト孔１０を形成する。（図３）。 ［００１８］ 次に、ＷＦ ／Ｓ ｉＨ４還元系の２６０℃程度の低
温ＣＶＤ法を用いてコンタクト孔１０内及びバッファ層
６上にＷ（タングステン）膜１１を堆積させる。その後
エッチバックすることによりコンタクト孔１０内にのみ
Ｗ膜１１を充填させる。次に、主表面にＡ １−３１−
Ｃｕ合金をスパッタ蒸着して、パターニングすることに
より第１の配線層１２を形成し、同時に前記開孔部８の
大きさ程度のコンタクト電極１３を形成する（図４）。 ［００１９］ ここで、第１の配線層１２の下に設けられたバッファ層
６は、配線層１２と層間絶縁膜５の間の密着性を良くし
、そのうえ配線層１２がＡ１合金からＣｕに変更された
場合、Ｃｕを選択成長させるためのバッファ層として大
いに役立つ。また、コンタクト側面のバッファ層９は層
間絶縁膜５におけるＢＰＳＧ膜４からのＢ、 Ｐのドー
ピングに対するバリヤ層として働くと共にコンタクト孔
１０でのＷの成長時、Ｗ核生成サイトとしての作用を合
せ持つ。 ［００２０］ て、例えば、アモルファスシリコンからなる第３のバッ
ファ層１４を０．２μｍ〜０．３μｍ程度堆積し、ＲＩ
Ｅ法によりエッチバックする。これにより、前記第１の
配線層１２及びコンタクト電極１３の側壁にのみバッフ
ァ層１４を残存させる。その後、プラズマＣＶＤ法によ
り、第２の層間絶縁膜１５を形成する。エッチバック法
による層間絶縁膜１５の平坦化を経て、第１の配線層１
２が露出するＶＩＡホール１６を開孔する。その後、上
記図４と同様に低温ＣＶＤ法によりＶＩＡホール１６内
に選択的にＷ（タングステン）膜１７を堆積させる。そ
の後、Ａｌ−３ｉ−Ｃｕ合金からなる第２の配線層１８
を蒸着し、パターニングして上記Ｗ膜１７上に第２の配
線層１８を形成する（図５）。 ［００２１］ 上記実施例の方法によれば、コンタクト孔１０の一部側
面に形成したサイドウオール（バッファ層９）が、コン
タクト開孔時の拡散層２及びコンタクト電極１３に対す
る実効的な合せ余裕となる。このようにすれば、図示し
ないが拡散層２を隔てて基板１上にゲート電極が形成さ
れている場合、拡散層が小さく形成でき、素子の微細化
が容易である。 ［００２２］ また、第１の配線層１２のサイドウオール（バッファ層
１４）が、ＶＩＡホール１６開孔時の第１の配線層１２
に対する実効的な合わせ余裕となる。これら配線層１２
及びコンタクト電極１３は、サイドウオール（バッファ
層１４）により順テーパを有した形状（台形）になる。 これにより、層間絶縁膜１５の平坦化が容易になるとい
う利点がある。さらに、ＶＩＡホール１６内にＷ膜１７
を充填することによってＷ膜１７上に形成する第２の配
線層１８のコンタクト余裕をＯ（ゼロ）に設定できる。 ［００２３］ なお、上記実施例によれば、図４において、コンタクト
孔１０内を充填するものにＷ（タングステン）を用いた
が、多結晶シリコンやＷ以外の高融点金属を充填しても
かまわない。第１の配線層１２を第１のバッファ層６上
に形成する代りに、直接層間絶縁膜５上に形成してもか
まわない。 ［００２４］
。 ［００１５］ 図１〜図５はそれぞれこの発明の一実施例方法による半
導体装置に用いられるコンタクト電極及び金属配線の製
造工程を順次示す断面図である。半導体基板１上にウェ
ル領域を形成した後、素子分離を行い（図示せず）、素
子領域上に選択的に不純物を導入して拡散層２を形成す
る。次に、ＣＶＤ法（化学気相成長）によりＳｉＯ膜３
、続いてＳ ｉ０２膜３上にＢＰＳＧ膜４ （ボロン・
リン・ケイ化ガラス）を堆積後、表面を平坦化するため
の低温リフロー工程を経て、第１の層間絶縁膜５を形成
する。次に、例えば多結晶シリコンからなる第１のバッ
ファ層６をＣＶＤ法により０．２μｍ程度形成し、続い
て、このバッファ層６上に酸化膜７を形成する（図１）
。 ［００１６］ 次に、ＲＩＥ法（反応性イオンエツチング）により、拡
散層２の上部に第１の開孔部８を開孔する。この開孔部
８の形成では層間絶縁膜５を形成する５ｉ０２膜３とＢ
ＰＳＧ膜４のエツチングレートが異なることを利用し、
Ｓ １０２膜３とＢＰＳＧ膜４の境界付近でエツチング
を停止することができる。この結果、層間絶縁膜５の膜
厚よりも浅いところで底部を有する開孔部８が形成され
る（図２）［００１７］ 次に、例えば多結晶シリコンからなる第２のバッファ層
９を０． ３μｍ程度形成した後、ＲＩＥ法によりエッ
チバックして前記第１の開孔部８の側壁にバッファ層９
を残存させる。次に、これら第１、第２のバッファ層６
，９をマスクにして基板表面上の拡散層２の一部領域が
露出するコンタクト孔１０を形成する。（図３）。 ［００１８］ 次に、ＷＦ ／Ｓ ｉＨ４還元系の２６０℃程度の低
温ＣＶＤ法を用いてコンタクト孔１０内及びバッファ層
６上にＷ（タングステン）膜１１を堆積させる。その後
エッチバックすることによりコンタクト孔１０内にのみ
Ｗ膜１１を充填させる。次に、主表面にＡ １−３１−
Ｃｕ合金をスパッタ蒸着して、パターニングすることに
より第１の配線層１２を形成し、同時に前記開孔部８の
大きさ程度のコンタクト電極１３を形成する（図４）。 ［００１９］ ここで、第１の配線層１２の下に設けられたバッファ層
６は、配線層１２と層間絶縁膜５の間の密着性を良くし
、そのうえ配線層１２がＡ１合金からＣｕに変更された
場合、Ｃｕを選択成長させるためのバッファ層として大
いに役立つ。また、コンタクト側面のバッファ層９は層
間絶縁膜５におけるＢＰＳＧ膜４からのＢ、 Ｐのドー
ピングに対するバリヤ層として働くと共にコンタクト孔
１０でのＷの成長時、Ｗ核生成サイトとしての作用を合
せ持つ。 ［００２０］ て、例えば、アモルファスシリコンからなる第３のバッ
ファ層１４を０．２μｍ〜０．３μｍ程度堆積し、ＲＩ
Ｅ法によりエッチバックする。これにより、前記第１の
配線層１２及びコンタクト電極１３の側壁にのみバッフ
ァ層１４を残存させる。その後、プラズマＣＶＤ法によ
り、第２の層間絶縁膜１５を形成する。エッチバック法
による層間絶縁膜１５の平坦化を経て、第１の配線層１
２が露出するＶＩＡホール１６を開孔する。その後、上
記図４と同様に低温ＣＶＤ法によりＶＩＡホール１６内
に選択的にＷ（タングステン）膜１７を堆積させる。そ
の後、Ａｌ−３ｉ−Ｃｕ合金からなる第２の配線層１８
を蒸着し、パターニングして上記Ｗ膜１７上に第２の配
線層１８を形成する（図５）。 ［００２１］ 上記実施例の方法によれば、コンタクト孔１０の一部側
面に形成したサイドウオール（バッファ層９）が、コン
タクト開孔時の拡散層２及びコンタクト電極１３に対す
る実効的な合せ余裕となる。このようにすれば、図示し
ないが拡散層２を隔てて基板１上にゲート電極が形成さ
れている場合、拡散層が小さく形成でき、素子の微細化
が容易である。 ［００２２］ また、第１の配線層１２のサイドウオール（バッファ層
１４）が、ＶＩＡホール１６開孔時の第１の配線層１２
に対する実効的な合わせ余裕となる。これら配線層１２
及びコンタクト電極１３は、サイドウオール（バッファ
層１４）により順テーパを有した形状（台形）になる。 これにより、層間絶縁膜１５の平坦化が容易になるとい
う利点がある。さらに、ＶＩＡホール１６内にＷ膜１７
を充填することによってＷ膜１７上に形成する第２の配
線層１８のコンタクト余裕をＯ（ゼロ）に設定できる。 ［００２３］ なお、上記実施例によれば、図４において、コンタクト
孔１０内を充填するものにＷ（タングステン）を用いた
が、多結晶シリコンやＷ以外の高融点金属を充填しても
かまわない。第１の配線層１２を第１のバッファ層６上
に形成する代りに、直接層間絶縁膜５上に形成してもか
まわない。 ［００２４］
以上説明したようにこの発明によれば、コンタ外ト及び
配線にサイドウオールを形成し、これを実効的なマスク
合わせ余裕とする配線構造なので、マスク合わせ余裕と
して所定の値を積極的に取る必要がない。この結果、微
細化された高信頼性の半導体装置及びその製造方法が提
供できる。
配線にサイドウオールを形成し、これを実効的なマスク
合わせ余裕とする配線構造なので、マスク合わせ余裕と
して所定の値を積極的に取る必要がない。この結果、微
細化された高信頼性の半導体装置及びその製造方法が提
供できる。
【図１】この発明の一実施例方法による半導体装置に用
いられるコンタクト電極及び金属配線の製造工程の第１
工程を示す断面図。
いられるコンタクト電極及び金属配線の製造工程の第１
工程を示す断面図。
【図２】この発明の一実施例方法による半導体装置に用
いられるコンタクト電極及び金属配線の製造工程の第２
工程を示す断面図。
いられるコンタクト電極及び金属配線の製造工程の第２
工程を示す断面図。
【図３】この発明の一実施例方法による半導体装置に用
いられるコンタクト電゛極及び金属配線の製造工程の第
３工程を示す断面図。
いられるコンタクト電゛極及び金属配線の製造工程の第
３工程を示す断面図。
【図４】この発明の二実施例方法による半導体装置に用
いられるコンタクト電極及び金属配線の製造工程の第４
工程を示す断面図。
いられるコンタクト電極及び金属配線の製造工程の第４
工程を示す断面図。
【図５】この発明の一実施例方法による半導体装置に用
いられるコンタクト電極及び金属配線の製造工程の第５
工程を示す断面図。
いられるコンタクト電極及び金属配線の製造工程の第５
工程を示す断面図。
【図６】従来の半導体装置に用いられるコンタクト電極
及び金属配線の構成を示す断面図。
及び金属配線の構成を示す断面図。
【図７】上記図６においてマスク合せ余裕がない場合の
問題点を説明するための断面図。
問題点を説明するための断面図。
１・・・半導体基板、２・・・拡散層、３・・・Ｓ ｉ
０２膜、４・・・ＢＰＳＧ膜、５，１５・・・層間絶縁
膜、６． ９．１４・・・バッファ層、７・・・酸化膜
、８・・・開孔部、１０・・・コンタクト孔、１１．１
７・・・Ｗ（タングステン）膜、１２．１８・・・配線
層、１３・・・コンタクト電極、１６・・・ＶＩＡホー
ル。
０２膜、４・・・ＢＰＳＧ膜、５，１５・・・層間絶縁
膜、６． ９．１４・・・バッファ層、７・・・酸化膜
、８・・・開孔部、１０・・・コンタクト孔、１１．１
７・・・Ｗ（タングステン）膜、１２．１８・・・配線
層、１３・・・コンタクト電極、１６・・・ＶＩＡホー
ル。
【図１】
図面
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
Claims (7)
- 【請求項１】第１導電型の半導体基板と、 前記半導体基板上に形成された第１の層間絶縁膜と、前
記第１の層間絶縁膜上に形成された第１のバッファ層と
、前記第１の層間絶縁膜の内部に底部を有する第１の開
孔部と、前記第１の開孔部の側壁に形成された第２のバ
ッファ層と、前記第２のバッファ層によって開孔幅が狭
められ前記第１の開孔部の底部が貫通して前記半導体基
板表面が露出する第２の開孔部と、前記第１の層間絶縁
膜上に選択的に形成された第１の配線層と、前記第２の
開孔部内を充填する配線用導体と、前記配線用導体上に
形成され前記第１の配線層と同一層のコンタクト電極と
、前記第１の配線層及び前記コンタクト電極の各側壁と
して形成された第３のバッファ層と、 前記第１の配線層及び前記コンタクト電極を覆う第２の
層間絶縁膜と、前記第２の層間絶縁膜に開孔され前記第
１の配線層が露出するように形成された第３の開孔部と
、 前記第３の開孔部内を充填し前記第１の配線層上に形成
された高融点金属膜と前記高融点金属膜上に形成された
第２の配線層とを具備したことを特徴とする半導体装置
。 - 【請求項２】前記第１の層間絶縁膜上に選択的に形成さ
れた第１の配線層はこの第１の層間絶縁膜の上に前記第
１のバッファ層が堆積されその上に存在することを特徴
とする請求項１記載の半導体装置。 - 【請求項３】前記第１、第２、第３のバッファ層が導電
膜であることを特徴とする請求項１記載の半導体装置。 - 【請求項４】第１導電型の半導体基板上に第１の層間絶
縁膜を形成する工程と、 前記第１の層間絶縁膜上に第１のバッファ層及びストッ
パ絶縁膜を形成する工程と、 前記第１の層間絶縁膜の内部に底部を有し第１の層間絶
縁膜の膜厚よりも浅い第１の開孔部を選択的に形成する
工程と、 前記ストッパ絶縁膜上及び前記第１の開孔部を覆う第２
のバッファ層を形成する工程と、 異方性エッチング技術により前記第１の開孔部の側壁に
第２のバッファ層を残存させる工程と、 前記第１、第２のバッファ層をマスクに異方性エッチン
グして前記第１の開孔部の底部を貫通させ前記半導体基
板表面が露出する第２の開孔部を形成する工程と、 配線用導体を前記第２の開孔部内に充填させると共に前
記第１の層間絶縁膜上に堆積させる工程と、 前記配線用導体をエッチングしてから前記第１の開孔部
の幅を有する程度にコンタクト電極を形成すると共に前
記第１の層間絶縁膜上に選択的に第１の配線層を形成す
る工程と、 第３のバッファ層を堆積して異方性エッチングすること
により前記コンタクト電極及び第１の配線層の各側壁に
この第３のバッファ層を残存させる工程と、第２の層間
絶縁膜を形成しこの第２の層間絶縁膜に前記第１の配線
層が露出するような第３の開孔部を形成する工程と、 前記第３の開孔部内を充填するように前記第１の配線層
上に高融点金属膜を形成する工程と、 前記高融点金属膜上に第２の配線層を形成する工程とを
具備したことを特徴とする半導体装置の製造方法。 - 【請求項５】前記配線用導体をエッチングして前記第１
の開孔部の幅を有する程度にコンタクト電極を形成する
と共に前記第１の層間絶縁膜上に選択的に第１の配線層
を形成する工程では、前記第１の層間絶縁膜上に前記第
１のバッファ層を残しておきこの第１のバッファ層上に
前記第１の配線層を形成することを特徴とする請求項４
記載の半導体装置の製造方法。 - 【請求項６】前記第１、第２、第３のバッファ層がシリ
コンを主成分とする膜であることを特徴とする請求項４
記載の半導体装置の製造方法。 - 【請求項７】前記第３のバッファ層はＳｉＨ＿４／Ａｒ
ガス系を用いた低温のプラズマＣＶＤ法により形成する
ことを特徴とする請求項４記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40379090A JPH0736394B2 (ja) | 1990-03-23 | 1990-12-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7201990 | 1990-03-23 | ||
| JP2-72019 | 1990-03-23 | ||
| JP40379090A JPH0736394B2 (ja) | 1990-03-23 | 1990-12-19 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH045823A true JPH045823A (ja) | 1992-01-09 |
| JPH0736394B2 JPH0736394B2 (ja) | 1995-04-19 |
Family
ID=26413149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40379090A Expired - Lifetime JPH0736394B2 (ja) | 1990-03-23 | 1990-12-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736394B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244129A (ja) * | 1992-10-06 | 1994-09-02 | Hyundai Electron Ind Co Ltd | 半導体素子の微細コンタクトホール形成方法 |
| JPH09191084A (ja) * | 1996-01-10 | 1997-07-22 | Nec Corp | 半導体装置及びその製造方法 |
| US5836997A (en) * | 1996-04-03 | 1998-11-17 | Kohgen Kizai Kabushiki Kaisha | System for preventing and curing osteoporosis and obesity |
| KR100461331B1 (ko) * | 1995-12-29 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체소자의도전배선형성방법 |
-
1990
- 1990-12-19 JP JP40379090A patent/JPH0736394B2/ja not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06244129A (ja) * | 1992-10-06 | 1994-09-02 | Hyundai Electron Ind Co Ltd | 半導体素子の微細コンタクトホール形成方法 |
| KR100461331B1 (ko) * | 1995-12-29 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체소자의도전배선형성방법 |
| JPH09191084A (ja) * | 1996-01-10 | 1997-07-22 | Nec Corp | 半導体装置及びその製造方法 |
| US5808365A (en) * | 1996-01-10 | 1998-09-15 | Nec Corporation | Semiconductor device and method of manufacturing the same |
| US6162676A (en) * | 1996-01-10 | 2000-12-19 | Nec Corporation | Method of making a semiconductor device with an etching stopper |
| US5836997A (en) * | 1996-04-03 | 1998-11-17 | Kohgen Kizai Kabushiki Kaisha | System for preventing and curing osteoporosis and obesity |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0736394B2 (ja) | 1995-04-19 |
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|---|---|---|---|
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