JPH0736394B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH0736394B2 JPH0736394B2 JP40379090A JP40379090A JPH0736394B2 JP H0736394 B2 JPH0736394 B2 JP H0736394B2 JP 40379090 A JP40379090 A JP 40379090A JP 40379090 A JP40379090 A JP 40379090A JP H0736394 B2 JPH0736394 B2 JP H0736394B2
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- layer
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01014—Silicon [Si]
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【０００１】
【産業上の利用分野】この発明は半導体装置及びその製
造方法、特に半導体集積回路を構成するコンタクト電極
及び配線構造に関する。
造方法、特に半導体集積回路を構成するコンタクト電極
及び配線構造に関する。
【０００２】
【従来の技術】図６は従来の半導体装置に用いられるコ
ンタクト電極及び金属配線の構成を示す断面図である。
この図を参照して従来の製造方法を説明する。
ンタクト電極及び金属配線の構成を示す断面図である。
この図を参照して従来の製造方法を説明する。
【０００３】半導体基板21上に不純物を導入して拡散層
22形成した後、第１の層間絶縁膜23を形成する。ＲＩＥ
法（反応性イオンエッチング）等により、上記拡散層22
上の層間絶縁膜23を開孔して拡散層22の一部表面が露出
するコンタクト孔24を形成する。その後、コンタクト孔
24を被覆するように層間絶縁膜23上に金属層を形成し、
フォトリソグラフィ技術及びＲＩＥによりマスクをつく
りパターニングして第１の配線層25，26を形成する。こ
の配線層25，26を覆うように層間絶縁膜23上に第２の層
間絶縁膜27を形成する。その後、配線層26上の層間絶縁
膜27を開孔して配線層26の一部表面が露出するようなVI
Aホール28を形成する。その後、層間絶縁膜27上にVIAホ
ール28を被覆するような第２の配線層29をパターニング
する。
22形成した後、第１の層間絶縁膜23を形成する。ＲＩＥ
法（反応性イオンエッチング）等により、上記拡散層22
上の層間絶縁膜23を開孔して拡散層22の一部表面が露出
するコンタクト孔24を形成する。その後、コンタクト孔
24を被覆するように層間絶縁膜23上に金属層を形成し、
フォトリソグラフィ技術及びＲＩＥによりマスクをつく
りパターニングして第１の配線層25，26を形成する。こ
の配線層25，26を覆うように層間絶縁膜23上に第２の層
間絶縁膜27を形成する。その後、配線層26上の層間絶縁
膜27を開孔して配線層26の一部表面が露出するようなVI
Aホール28を形成する。その後、層間絶縁膜27上にVIAホ
ール28を被覆するような第２の配線層29をパターニング
する。
【０００４】上記構成の製造方法において、図中30，3
1，32，33で示すマスク合わせ余裕が取られている。
1，32，33で示すマスク合わせ余裕が取られている。
【０００５】すなわち、30は拡散層22とコンタクト孔24
との合わせ余裕、31は配線層25とコンタクト孔24との合
わせ余裕、32は配線層26とVIAホール28との合わせ余
裕、33は配線層29とVIAホール28との合わせ余裕であ
る。
との合わせ余裕、31は配線層25とコンタクト孔24との合
わせ余裕、32は配線層26とVIAホール28との合わせ余
裕、33は配線層29とVIAホール28との合わせ余裕であ
る。
【０００６】仮に、上記合わせ余裕31，32，33，34を０
とすれば、合わせずれを起こした場合、例えば、図７の
ようになる。コンタクト孔24の形成時、矢印41の方向に
マスクずれすると、エッチングレート（選択比）の違い
で、拡散層22からはずれた部分の基板21をエッチングし
てしまう。配線層25は加工時、矢印42の方向にマスクず
れした場合である。また、VIAホール28の形成時、矢印4
1の方向にマスクずれすると、エッチングレート（選択
比）の違いにより、配線層26からはずれた部分の層間絶
縁膜23及び基板21をエッチングしてしまう。さらに、配
線層29は加工時、矢印41の方向にマスクずれした場合で
あり、第１の配線層26をもエッチングしてしまう。
とすれば、合わせずれを起こした場合、例えば、図７の
ようになる。コンタクト孔24の形成時、矢印41の方向に
マスクずれすると、エッチングレート（選択比）の違い
で、拡散層22からはずれた部分の基板21をエッチングし
てしまう。配線層25は加工時、矢印42の方向にマスクず
れした場合である。また、VIAホール28の形成時、矢印4
1の方向にマスクずれすると、エッチングレート（選択
比）の違いにより、配線層26からはずれた部分の層間絶
縁膜23及び基板21をエッチングしてしまう。さらに、配
線層29は加工時、矢印41の方向にマスクずれした場合で
あり、第１の配線層26をもエッチングしてしまう。
【０００７】このように、マスク合わせ余裕がないとす
ると、わずかでも合わせずれを起こした場合、第２の配
線層と基板間の電気的短絡が生じる等の種々の弊害が起
こる危険性がある。従って、各配線層間ではマスク合わ
せ及び加工のばらつきによる不良の発生を回避するため
に、上記合わせ余裕31，32，33，34は例えば、０．５〜
１．０μｍ程度の大きな正の値を設ける必要がある。
ると、わずかでも合わせずれを起こした場合、第２の配
線層と基板間の電気的短絡が生じる等の種々の弊害が起
こる危険性がある。従って、各配線層間ではマスク合わ
せ及び加工のばらつきによる不良の発生を回避するため
に、上記合わせ余裕31，32，33，34は例えば、０．５〜
１．０μｍ程度の大きな正の値を設ける必要がある。
【０００８】しかしながら、これらマスク合わせ余裕は
配線やコンタクトサイズの微細化を著しく妨げる。
配線やコンタクトサイズの微細化を著しく妨げる。
【０００９】
【発明が解決しようとする課題】このように従来では、
各配線層間でマスク合わせ及び加工のばらつきを保証す
るためにマスク合わせ余裕として大きな正の値を設ける
必要がある。これらは配線やコンタクトサイズの微細化
を著しく妨げるという欠点がある。
各配線層間でマスク合わせ及び加工のばらつきを保証す
るためにマスク合わせ余裕として大きな正の値を設ける
必要がある。これらは配線やコンタクトサイズの微細化
を著しく妨げるという欠点がある。
【００１０】この発明は上記のような事情を考慮してな
されたものであり、その目的は、積極的に所定値を有す
るマスク合わせ余裕を必要としない配線構造を有し、微
細化された高信頼性の半導体装置及びその製造方法を提
供することにある。
されたものであり、その目的は、積極的に所定値を有す
るマスク合わせ余裕を必要としない配線構造を有し、微
細化された高信頼性の半導体装置及びその製造方法を提
供することにある。
【００１１】
【課題を解決するための手段】この発明の半導体装置
は、第１導電型の半導体基板と、前記半導体基板上に形
成された第１の層間絶縁膜と、前記第１の層間絶縁膜上
に形成された第１のバッファ層と、前記第１の層間絶縁
膜の内部に底部を有する第１の開孔部と、前記第１の開
孔部の側壁に形成された第２のバッファ層と、前記第２
のバッファ層によって開孔幅が狭められ前記第１の開孔
部の底部が貫通して前記半導体基板表面が露出する第２
の開孔部と、前記第１の層間絶縁膜上に選択的に形成さ
れた第１の配線層と、前記第２の開孔部内を充填する配
線用導体と、前記配線用導体上に形成され前記第１の配
線層と同一層のコンタクト電極と、前記第１の配線層及
び前記コンタクト電極の各側壁として形成された第３の
バッファ層と、前記第１の配線層及び前記コンタクト電
極を覆う第２の層間絶縁膜と、前記第２の層間絶縁膜に
開孔され前記第１の配線層が露出するように形成された
第３の開孔部と、前記第３の開孔部内を充填し前記第１
の配線層上に形成された高融点金属膜と、前記高融点金
属膜上に形成された第２の配線層とを具備したことを特
徴としている。
は、第１導電型の半導体基板と、前記半導体基板上に形
成された第１の層間絶縁膜と、前記第１の層間絶縁膜上
に形成された第１のバッファ層と、前記第１の層間絶縁
膜の内部に底部を有する第１の開孔部と、前記第１の開
孔部の側壁に形成された第２のバッファ層と、前記第２
のバッファ層によって開孔幅が狭められ前記第１の開孔
部の底部が貫通して前記半導体基板表面が露出する第２
の開孔部と、前記第１の層間絶縁膜上に選択的に形成さ
れた第１の配線層と、前記第２の開孔部内を充填する配
線用導体と、前記配線用導体上に形成され前記第１の配
線層と同一層のコンタクト電極と、前記第１の配線層及
び前記コンタクト電極の各側壁として形成された第３の
バッファ層と、前記第１の配線層及び前記コンタクト電
極を覆う第２の層間絶縁膜と、前記第２の層間絶縁膜に
開孔され前記第１の配線層が露出するように形成された
第３の開孔部と、前記第３の開孔部内を充填し前記第１
の配線層上に形成された高融点金属膜と、前記高融点金
属膜上に形成された第２の配線層とを具備したことを特
徴としている。
【００１２】この発明の半導体装置の製造方法は、第１
導電型の半導体基板上に第１の層間絶縁膜を形成する工
程と、前記第１の層間絶縁膜上に第１のバッファ層及び
ストッパ絶縁膜を形成する工程と、前記第１の層間絶縁
膜の内部に底部を有し第１の層間絶縁膜の膜厚よりも浅
い第１の開孔部を選択的に形成する工程と、前記ストッ
パ絶縁膜上及び前記第１の開孔部を覆う第２のバッファ
層を形成する工程と、異方性エッチング技術により前記
第１の開孔部の側壁に第２のバッファ層を残存させる工
程と、前記第１、第２のバッファ層をマスクに異方性エ
ッチングして前記第１の開孔部の底部を貫通させ前記半
導体基板表面が露出する第２の開孔部を形成する工程
と、配線用導体を前記第２の開孔部内に充填させると共
に前記第１の層間絶縁膜上に堆積させる工程と、前記配
線用導体をエッチングしてから前記第１の開孔部の幅を
有する程度にコンタクト電極を形成すると共に前記第１
の層間絶縁膜上に選択的に第１の配線層を形成する工程
と、第３のバッファ層を堆積して異方性エッチングする
ことにより前記コンタクト電極及び第１の配線層の各側
壁にこの第３のバッファ層を残存させる工程と、第２の
層間絶縁膜を形成しこの第２の層間絶縁膜に前記第１の
配線層が露出するような第３の開孔部を形成する工程
と、前記第３の開孔部内を充填するように前記第１の配
線層上に高融点金属膜を形成する工程と、前記高融点金
属膜上に第２の配線層を形成する工程とを具備したこと
を特徴としている。
導電型の半導体基板上に第１の層間絶縁膜を形成する工
程と、前記第１の層間絶縁膜上に第１のバッファ層及び
ストッパ絶縁膜を形成する工程と、前記第１の層間絶縁
膜の内部に底部を有し第１の層間絶縁膜の膜厚よりも浅
い第１の開孔部を選択的に形成する工程と、前記ストッ
パ絶縁膜上及び前記第１の開孔部を覆う第２のバッファ
層を形成する工程と、異方性エッチング技術により前記
第１の開孔部の側壁に第２のバッファ層を残存させる工
程と、前記第１、第２のバッファ層をマスクに異方性エ
ッチングして前記第１の開孔部の底部を貫通させ前記半
導体基板表面が露出する第２の開孔部を形成する工程
と、配線用導体を前記第２の開孔部内に充填させると共
に前記第１の層間絶縁膜上に堆積させる工程と、前記配
線用導体をエッチングしてから前記第１の開孔部の幅を
有する程度にコンタクト電極を形成すると共に前記第１
の層間絶縁膜上に選択的に第１の配線層を形成する工程
と、第３のバッファ層を堆積して異方性エッチングする
ことにより前記コンタクト電極及び第１の配線層の各側
壁にこの第３のバッファ層を残存させる工程と、第２の
層間絶縁膜を形成しこの第２の層間絶縁膜に前記第１の
配線層が露出するような第３の開孔部を形成する工程
と、前記第３の開孔部内を充填するように前記第１の配
線層上に高融点金属膜を形成する工程と、前記高融点金
属膜上に第２の配線層を形成する工程とを具備したこと
を特徴としている。
【００１３】
【作用】この発明では、第１の開孔部側面に形成した第
２のバッファ層（サイドウォール）が、第２の開孔部形
成時の実効的な合せ余裕となる。また、第１の配線層10
の側面に形成した第３のバッファ層（サイドウォール）
が、第３の開孔部形成時、第１の配線層に対する実効的
な合わせ余裕となる。
２のバッファ層（サイドウォール）が、第２の開孔部形
成時の実効的な合せ余裕となる。また、第１の配線層10
の側面に形成した第３のバッファ層（サイドウォール）
が、第３の開孔部形成時、第１の配線層に対する実効的
な合わせ余裕となる。
【００１４】
【実施例】以下、図面を参照してこの発明を実施例によ
り説明する。
り説明する。
【００１５】図１〜図５はそれぞれこの発明の一実施例
方法による半導体装置に用いられるコンタクト電極及び
金属配線の製造工程を順次示す断面図である。半導体基
板１上にウェル領域を形成した後、素子分離を行い（図
示せず）、素子領域上に選択的に不純物を導入して拡散
層２を形成する。次に、ＣＶＤ法（化学気相成長）によ
りＳｉＯ２膜３、続いてＳｉＯ２膜３上にＢＰＳＧ膜４
（ボロン・リン・ケイ化ガラス）を堆積後、表面を平坦
化するための低温リフロー工程を経て、第１の層間絶縁
膜５を形成する。次に、例えば多結晶シリコンからなる
第１のバッファ層６をＣＶＤ法により０．２μｍ程度形
成し、続いて、このバッファ層６上に酸化膜７を形成す
る（図１）。
方法による半導体装置に用いられるコンタクト電極及び
金属配線の製造工程を順次示す断面図である。半導体基
板１上にウェル領域を形成した後、素子分離を行い（図
示せず）、素子領域上に選択的に不純物を導入して拡散
層２を形成する。次に、ＣＶＤ法（化学気相成長）によ
りＳｉＯ２膜３、続いてＳｉＯ２膜３上にＢＰＳＧ膜４
（ボロン・リン・ケイ化ガラス）を堆積後、表面を平坦
化するための低温リフロー工程を経て、第１の層間絶縁
膜５を形成する。次に、例えば多結晶シリコンからなる
第１のバッファ層６をＣＶＤ法により０．２μｍ程度形
成し、続いて、このバッファ層６上に酸化膜７を形成す
る（図１）。
【００１６】次に、ＲＩＥ法（反応性イオンエッチン
グ）により、拡散層２の上部に第１の開孔部８を開孔す
る。この開孔部８の形成では層間絶縁膜５を形成するＳ
ｉＯ２膜３とＢＰＳＧ膜４のエッチングレートが異なる
ことを利用し、ＳｉＯ２膜３とＢＰＳＧ膜４の境界付近
でエッチングを停止することができる。この結果、層間
絶縁膜５の膜厚よりも浅いところで底部を有する開孔部
８が形成される（図２）。
グ）により、拡散層２の上部に第１の開孔部８を開孔す
る。この開孔部８の形成では層間絶縁膜５を形成するＳ
ｉＯ２膜３とＢＰＳＧ膜４のエッチングレートが異なる
ことを利用し、ＳｉＯ２膜３とＢＰＳＧ膜４の境界付近
でエッチングを停止することができる。この結果、層間
絶縁膜５の膜厚よりも浅いところで底部を有する開孔部
８が形成される（図２）。
【００１７】次に、例えば多結晶シリコンからなる第２
のバッファ層９を０．３μｍ程度形成した後、ＲＩＥ法
によりエッチバックして前記第１の開孔部８の側壁にバ
ッファ層９を残存させる。次に、これら第１、第２のバ
ッファ層６，９をマスクにして基板表面上の拡散層２の
一部領域が露出するコンタクト孔10を形成する。（図
３）。
のバッファ層９を０．３μｍ程度形成した後、ＲＩＥ法
によりエッチバックして前記第１の開孔部８の側壁にバ
ッファ層９を残存させる。次に、これら第１、第２のバ
ッファ層６，９をマスクにして基板表面上の拡散層２の
一部領域が露出するコンタクト孔10を形成する。（図
３）。
【００１８】次に、ＷＦ６／ＳｉＨ４還元系の２６０℃
程度の低温ＣＶＤ法を用いてコンタクト孔10内及びバッ
ファ層６上にＷ（タングステン）膜11を堆積させる。そ
の後、エッチバックすることによりコンタクト孔10内に
のみＷ膜11を充填させる。次に、主表面にＡｌ−Ｓｉ−
Ｃｕ合金をスパッタ蒸着して、パターニングすることに
より第１の配線層12を形成し、同時に前記開孔部８の大
きさ程度のコンタクト電極13を形成する（図４）。
程度の低温ＣＶＤ法を用いてコンタクト孔10内及びバッ
ファ層６上にＷ（タングステン）膜11を堆積させる。そ
の後、エッチバックすることによりコンタクト孔10内に
のみＷ膜11を充填させる。次に、主表面にＡｌ−Ｓｉ−
Ｃｕ合金をスパッタ蒸着して、パターニングすることに
より第１の配線層12を形成し、同時に前記開孔部８の大
きさ程度のコンタクト電極13を形成する（図４）。
【００１９】ここで、第１の配線層12の下に設けられた
バッファ層６は、配線層12と層間絶縁膜５の間の密着性
を良くし、そのうえ配線層12がＡｌ合金からＣｕに変更
された場合、Ｃｕを選択成長させるためのバッファ層と
して大いに役立つ。また、コンタクト側面のバッファ層
９は層間絶縁膜５におけるＢＰＳＧ膜４からのＢ，Ｐの
ドーピングに対するバリヤ層として働くと共にコンタク
ト孔10でのＷの成長時、Ｗ核生成サイトとしての作用を
合せ持つ。
バッファ層６は、配線層12と層間絶縁膜５の間の密着性
を良くし、そのうえ配線層12がＡｌ合金からＣｕに変更
された場合、Ｃｕを選択成長させるためのバッファ層と
して大いに役立つ。また、コンタクト側面のバッファ層
９は層間絶縁膜５におけるＢＰＳＧ膜４からのＢ，Ｐの
ドーピングに対するバリヤ層として働くと共にコンタク
ト孔10でのＷの成長時、Ｗ核生成サイトとしての作用を
合せ持つ。
【００２０】次に、２５０〜３５０℃の低温のプラズマ
ＣＶＤ法（ＳｉＨ４還元法）を用いて、例えば、アモル
ファスシリコンからなる第３のバッファ層14を０．２μ
ｍ〜０．３μｍ程度堆積し、ＲＩＥ法によりエッチバッ
クする。これにより、前記第１の配線層12及びコンタク
ト電極13の側壁にのみバッファ層14を残存させる。その
後、プラズマＣＶＤ法により、第２の層間絶縁膜15を形
成する。エッチバック法による層間絶縁膜15の平坦化を
経て、第１の配線層12が露出するVIAホール16を開孔す
る。その後、上記図４と同様に低温ＣＶＤ法によりVIA
ホール16内に選択的にＷ（タングステン）膜17を堆積さ
せる。その後、Ａｌ−Ｓｉ−Ｃｕ合金からなる第２の配
線層18を蒸着し、パターニングして上記Ｗ膜17上に第２
の配線層18を形成する（図５）。
ＣＶＤ法（ＳｉＨ４還元法）を用いて、例えば、アモル
ファスシリコンからなる第３のバッファ層14を０．２μ
ｍ〜０．３μｍ程度堆積し、ＲＩＥ法によりエッチバッ
クする。これにより、前記第１の配線層12及びコンタク
ト電極13の側壁にのみバッファ層14を残存させる。その
後、プラズマＣＶＤ法により、第２の層間絶縁膜15を形
成する。エッチバック法による層間絶縁膜15の平坦化を
経て、第１の配線層12が露出するVIAホール16を開孔す
る。その後、上記図４と同様に低温ＣＶＤ法によりVIA
ホール16内に選択的にＷ（タングステン）膜17を堆積さ
せる。その後、Ａｌ−Ｓｉ−Ｃｕ合金からなる第２の配
線層18を蒸着し、パターニングして上記Ｗ膜17上に第２
の配線層18を形成する（図５）。
【００２１】上記実施例の方法によれば、コンタクト孔
10の一部側面に形成したサイドウォール（バッファ層
９）が、コンタクト開孔時の拡散層２及びコンタクト電
極13に対する実効的な合せ余裕となる。このようにすれ
ば、図示しないが拡散層２を隔てて基板１上にゲート電
極が形成されている場合、拡散層が小さく形成でき、素
子の微細化が容易である。
10の一部側面に形成したサイドウォール（バッファ層
９）が、コンタクト開孔時の拡散層２及びコンタクト電
極13に対する実効的な合せ余裕となる。このようにすれ
ば、図示しないが拡散層２を隔てて基板１上にゲート電
極が形成されている場合、拡散層が小さく形成でき、素
子の微細化が容易である。
【００２２】また、第１の配線層12のサイドウォール
（バッファ層14）が、VIAホール16開孔時の第１の配線
層12に対する実効的な合わせ余裕となる。これら配線層
12及びコンタクト電極13は、サイドウォール（バッファ
層14）により順テーパを有した形状（台形）になる。こ
れにより、層間絶縁膜15の平坦化が容易になるという利
点がある。さらに、VIAホール16内にＷ膜17を充填する
ことによってＷ膜17上に形成する第２の配線層18のコン
タクト余裕を０（ゼロ）に設定できる。
（バッファ層14）が、VIAホール16開孔時の第１の配線
層12に対する実効的な合わせ余裕となる。これら配線層
12及びコンタクト電極13は、サイドウォール（バッファ
層14）により順テーパを有した形状（台形）になる。こ
れにより、層間絶縁膜15の平坦化が容易になるという利
点がある。さらに、VIAホール16内にＷ膜17を充填する
ことによってＷ膜17上に形成する第２の配線層18のコン
タクト余裕を０（ゼロ）に設定できる。
【００２３】なお、上記実施例によれば、図４におい
て、コンタクト孔10内を充填するものにＷ（タングステ
ン）を用いたが、多結晶シリコンやＷ以外の高融点金属
を充填してもかまわない。
て、コンタクト孔10内を充填するものにＷ（タングステ
ン）を用いたが、多結晶シリコンやＷ以外の高融点金属
を充填してもかまわない。
【００２４】
【発明の効果】以上説明したようにこの発明によれば、
コンタクト及び配線にサイドウォールを形成し、これを
実効的なマスク合わせ余裕とする配線構造なので、マス
ク合わせ余裕として所定の値を積極的に取る必要がな
い。この結果、微細化された高信頼性の半導体装置及び
その製造方法が提供できる。
コンタクト及び配線にサイドウォールを形成し、これを
実効的なマスク合わせ余裕とする配線構造なので、マス
ク合わせ余裕として所定の値を積極的に取る必要がな
い。この結果、微細化された高信頼性の半導体装置及び
その製造方法が提供できる。
【図１】この発明の一実施例方法による半導体装置に用
いられるコンタクト電極及び金属配線の製造工程の第１
工程を示す断面図。
いられるコンタクト電極及び金属配線の製造工程の第１
工程を示す断面図。
【図２】この発明の一実施例方法による半導体装置に用
いられるコンタクト電極及び金属配線の製造工程の第２
工程を示す断面図。
いられるコンタクト電極及び金属配線の製造工程の第２
工程を示す断面図。
【図３】この発明の一実施例方法による半導体装置に用
いられるコンタクト電極及び金属配線の製造工程の第３
工程を示す断面図。
いられるコンタクト電極及び金属配線の製造工程の第３
工程を示す断面図。
【図４】この発明の一実施例方法による半導体装置に用
いられるコンタクト電極及び金属配線の製造工程の第４
工程を示す断面図。
いられるコンタクト電極及び金属配線の製造工程の第４
工程を示す断面図。
【図５】この発明の一実施例方法による半導体装置に用
いられるコンタクト電極及び金属配線の製造工程の第５
工程を示す断面図。
いられるコンタクト電極及び金属配線の製造工程の第５
工程を示す断面図。
【図６】従来の半導体装置に用いられるコンタクト電極
及び金属配線の構成を示す断面図。
及び金属配線の構成を示す断面図。
【図７】上記図６においてマスク合せ余裕がない場合の
問題点を説明するための断面図。
問題点を説明するための断面図。
１……半導体基板、２……拡散層、３……ＳｉＯ２膜、
４……ＢＰＳＧ膜、５，15……層間絶縁膜、６，９，14
……バッファ層、７……酸化膜，８……開孔部、10……
コンタクト孔、11，17……Ｗ（タングステン）膜、12，
18……配線層、13……コンタクト電極、16……VIAホー
ル。
４……ＢＰＳＧ膜、５，15……層間絶縁膜、６，９，14
……バッファ層、７……酸化膜，８……開孔部、10……
コンタクト孔、11，17……Ｗ（タングステン）膜、12，
18……配線層、13……コンタクト電極、16……VIAホー
ル。
Claims (6)
- 【請求項１】第１導電型の半導体基板と、 前記半導体基板上に形成された第１の層間絶縁膜と、 前記第１の層間絶縁膜上に形成された第１のバッファ層
と、 前記第１の層間絶縁膜の内部に底部を有する第１の開孔
部と、 前記第１の開孔部の側壁に形成された第２のバッファ層
と、 前記第２のバッファ層によって開孔幅が狭められ前記第
１の開孔部の底部が貫通して前記半導体基板表面が露出
する第２の開孔部と、 前記第１のバッファ層上に選択的に形成された第１の配
線層と、 前記第２の開孔部内を充填する配線用導体と、 前記配線用導体上に形成され前記第１の配線層と同一層
のコンタクト電極と、 前記第１の配線層及び前記コンタクト電極の各側壁とし
て形成された第３のバッファ層と、 前記第１の配線層及び前記コンタクト電極を覆う第２の
層間絶縁膜と、 前記第２の層間絶縁膜に開孔され前記第１の配線層が露
出するように形成された第３の開孔部と、 前記第３の開孔部内を充填し前記第１の配線層上に形成
された高融点金属膜と、前記高融点金属膜上に形成され
た第２の配線層と を具備したことを特徴とする半導体装置。 - 【請求項２】前記第１、第２、第３のバッファ層が導電
膜であることを特徴とする請求項１記載の半導体装置。 - 【請求項３】第１導電型の半導体基板上に第１の層間絶
縁膜を形成する工程と、 前記第１の層間絶縁膜上に第１のバッファ層及びストッ
パ絶縁膜を形成する工程と、 前記第１の層間絶縁膜の内部に底部を有し第１の層間絶
縁膜の膜厚よりも浅い第１の開孔部を選択的に形成する
工程と、 前記ストッパ絶縁膜上及び前記第１の開孔部を覆う第２
のバッファ層を形成する工程と、 異方性エッチング技術により前記第１の開孔部の側壁に
第２のバッファ層を残存させる工程と、 前記第１、第２のバッファ層をマスクに異方性エッチン
グして前記第１の開孔部の底部を貫通させ前記半導体基
板表面が露出する第２の開孔部を形成する工程と、 配線用導体を前記第２の開孔部内に充填させると共に前
記第１の層間絶縁膜上に堆積させる工程と、 前記配線用導体をエッチングしてから前記第１の開孔部
の幅を有する程度にコンタクト電極を形成すると共に前
記第１の層間絶縁膜上に選択的に第１の配線層を形成す
る工程と、 第３のバッファ層を堆積して異方性エッチングすること
により前記コンタクト電極及び第１の配線層の各側壁に
この第３のバッファ層を残存させる工程と、 第２の層間絶縁膜を形成しこの第２の層間絶縁膜に前記
第１の配線層が露出するような第３の開孔部を形成する
工程と、 前記第３の開孔部内を充填するように前記第１の配線層
上に高融点金属膜を形成する工程と、 前記高融点金属膜上に第２の配線層を形成する工程と を具備したことを特徴とする半導体装置の製造方法。 - 【請求項４】前記配線用導体をエッチングして前記第１
の開孔部の幅を有する程度にコンタクト電極を形成する
と共に前記第１の層間絶縁膜上に選択的に第１の配線層
を形成する工程では、前記第１の層間絶縁膜上に前記第
１のバッファ層を残しておきこの第１のバッファ層上に
前記第１の配線層を形成することを特徴とする請求項３
記載の半導体装置の製造方法。 - 【請求項５】前記第１、第２、第３のバッファ層がシリ
コンを主成分とする膜であることを特徴とする請求項３
記載の半導体装置の製造方法。 - 【請求項６】前記第３のバッファ層はＳｉＨ４／Ａｒガ
ス系を用いた低温のプラズマＣＶＤ法により形成するこ
とを特徴とする請求項３記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP40379090A JPH0736394B2 (ja) | 1990-03-23 | 1990-12-19 | 半導体装置及びその製造方法 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7201990 | 1990-03-23 | ||
| JP2-72019 | 1990-03-23 | ||
| JP40379090A JPH0736394B2 (ja) | 1990-03-23 | 1990-12-19 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH045823A JPH045823A (ja) | 1992-01-09 |
| JPH0736394B2 true JPH0736394B2 (ja) | 1995-04-19 |
Family
ID=26413149
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP40379090A Expired - Lifetime JPH0736394B2 (ja) | 1990-03-23 | 1990-12-19 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0736394B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2577864B2 (ja) * | 1992-10-06 | 1997-02-05 | ヒュンダイ エレクトロニクス インダストリイズ カンパニー リミテッド | 半導体素子の微細コンタクトホール形成方法 |
| KR100461331B1 (ko) * | 1995-12-29 | 2005-04-06 | 주식회사 하이닉스반도체 | 반도체소자의도전배선형성방법 |
| JPH09191084A (ja) * | 1996-01-10 | 1997-07-22 | Nec Corp | 半導体装置及びその製造方法 |
| US5836997A (en) * | 1996-04-03 | 1998-11-17 | Kohgen Kizai Kabushiki Kaisha | System for preventing and curing osteoporosis and obesity |
-
1990
- 1990-12-19 JP JP40379090A patent/JPH0736394B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH045823A (ja) | 1992-01-09 |
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Legal Events
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