JP2720796B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
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- Manufacturing & Machinery (AREA)
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- Formation Of Insulating Films (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特に多層配線構造を有する半導体集積回路装置
の製造方法に関する。
に関し、特に多層配線構造を有する半導体集積回路装置
の製造方法に関する。
【０００２】
【従来の技術】半導体集積回路装置は、微細構造加工技
術の進歩によって横方向の高密度化と配線層の多層化に
伴って集積度が向上の一途をたどっている。配線層のピ
ッチの縮小と配線層の多層化は、半導体基板表面に形成
された導体層及び各配線間を接続するコンタクトの形成
を一段と困難にするという問題を生じる。特に、狭いピ
ッチで形成された配線層間を通って上層の配線層と下層
の配線層とを、あるいは上層の配線層と基板に形成され
た素子領域とを接続するためのコンタクトを電気的短絡
なしに形成することが重大な問題となっている。
術の進歩によって横方向の高密度化と配線層の多層化に
伴って集積度が向上の一途をたどっている。配線層のピ
ッチの縮小と配線層の多層化は、半導体基板表面に形成
された導体層及び各配線間を接続するコンタクトの形成
を一段と困難にするという問題を生じる。特に、狭いピ
ッチで形成された配線層間を通って上層の配線層と下層
の配線層とを、あるいは上層の配線層と基板に形成され
た素子領域とを接続するためのコンタクトを電気的短絡
なしに形成することが重大な問題となっている。
【０００３】かかるコンタクトの形成における問題を解
決するためにセルフアラインコンタクト技術が開発され
ている。例えば、１９９１年に頒布されたアイ・イー・
アイ・シー・イー・トランザクションズ、第Ｅ７４巻、
８１８〜８２６頁（ＩＥＩＣＥ ＴＲＡＮＳＡＣＴＩＯ
ＮＳ，ＶＯＬ．Ｅ７４，ＮＯ．４，ＡＰＲＩＬ，１９９
１）には、「１６ＭＤＲＡＭのシールドビット線型スタ
ックトキャパシタセルのための２重自己整合コンタクト
技術（Ｄｏｕｂｌｅ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏ
ｎｔａｃｔ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｓｈｉｅ
ｌｄｅｄ Ｂｉｔ Ｌｉｎｅ Ｔｙｐｅ Ｓｔａｃｋｅ
ｄ Ｃａｐａｃｉｔｏｒ Ｃｅｌｌ ｏｆ １６ＭＤＲ
ＡＭ）」と題して自己整合コンタクトの形成方法が示さ
れている。かかる方法を図６に従って説明する。まず、
図６（ａ）に示すように、ｐ型シリコン基板１０１表面
の所望の領域にフィールド絶縁膜１０２で分離されたｎ
型拡散層１０３を形成し、層間絶縁膜１０４で覆って多
結晶シリコン１０５およびその抵抗減少のためのタング
ステンシリサイド１０６でなる積層構造の配線層１００
を形成し、この配線上にも層間絶縁膜１０４を形成す
る。続いて、層間絶縁膜１０４上にコンタクト孔を開口
するためのフォトレジスト１０７を形成する。次に、図
６（ｂ）に示すように、フォトレジスト１０７をマスク
としてコンタクト孔１０８を開口した後、フォトレジス
ト１０７を除去する。次いで、図６（ｃ）に示すよう
に、表面の高温ＣＶＤ法によってＳｉＯ2膜１０９を堆
積する。このＳｉＯ2膜により、たとえレジスト位置が
ずれて配線層１００の一部がコンタクト孔１０８により
露出しても、この露出部分が覆われることになる。次
に、図６（ｄ）に示すように、ＳｉＯ2膜１０９をエッ
チバックしコンタクト孔１０８の側面にのみＳｉＯ2膜
を残す。かくして、コンタクト孔１１０が自己整合的に
形成されることになる。この後、図示しない上層配線層
のための導電体が堆積されコンタクト孔１１０が埋めら
れる。
決するためにセルフアラインコンタクト技術が開発され
ている。例えば、１９９１年に頒布されたアイ・イー・
アイ・シー・イー・トランザクションズ、第Ｅ７４巻、
８１８〜８２６頁（ＩＥＩＣＥ ＴＲＡＮＳＡＣＴＩＯ
ＮＳ，ＶＯＬ．Ｅ７４，ＮＯ．４，ＡＰＲＩＬ，１９９
１）には、「１６ＭＤＲＡＭのシールドビット線型スタ
ックトキャパシタセルのための２重自己整合コンタクト
技術（Ｄｏｕｂｌｅ Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏ
ｎｔａｃｔ Ｔｅｃｈｎｏｌｏｇｙ ｆｏｒ Ｓｈｉｅ
ｌｄｅｄ Ｂｉｔ Ｌｉｎｅ Ｔｙｐｅ Ｓｔａｃｋｅ
ｄ Ｃａｐａｃｉｔｏｒ Ｃｅｌｌ ｏｆ １６ＭＤＲ
ＡＭ）」と題して自己整合コンタクトの形成方法が示さ
れている。かかる方法を図６に従って説明する。まず、
図６（ａ）に示すように、ｐ型シリコン基板１０１表面
の所望の領域にフィールド絶縁膜１０２で分離されたｎ
型拡散層１０３を形成し、層間絶縁膜１０４で覆って多
結晶シリコン１０５およびその抵抗減少のためのタング
ステンシリサイド１０６でなる積層構造の配線層１００
を形成し、この配線上にも層間絶縁膜１０４を形成す
る。続いて、層間絶縁膜１０４上にコンタクト孔を開口
するためのフォトレジスト１０７を形成する。次に、図
６（ｂ）に示すように、フォトレジスト１０７をマスク
としてコンタクト孔１０８を開口した後、フォトレジス
ト１０７を除去する。次いで、図６（ｃ）に示すよう
に、表面の高温ＣＶＤ法によってＳｉＯ2膜１０９を堆
積する。このＳｉＯ2膜により、たとえレジスト位置が
ずれて配線層１００の一部がコンタクト孔１０８により
露出しても、この露出部分が覆われることになる。次
に、図６（ｄ）に示すように、ＳｉＯ2膜１０９をエッ
チバックしコンタクト孔１０８の側面にのみＳｉＯ2膜
を残す。かくして、コンタクト孔１１０が自己整合的に
形成されることになる。この後、図示しない上層配線層
のための導電体が堆積されコンタクト孔１１０が埋めら
れる。
【０００４】しかしながら、この方法では、１６Ｍビッ
トＤＲＡＭ程度の集積度であれば適用できるが、２５６
ＭビットＤＲＡＭのように集積度がさらに上がると、コ
ンタクト孔１０８による配線層１００の露出部分が大き
くなり、この結果、ＳｉＯ2膜１０９をエッチバックす
ると、配線層１００の露出部分が残り短絡が生じる。
トＤＲＡＭ程度の集積度であれば適用できるが、２５６
ＭビットＤＲＡＭのように集積度がさらに上がると、コ
ンタクト孔１０８による配線層１００の露出部分が大き
くなり、この結果、ＳｉＯ2膜１０９をエッチバックす
ると、配線層１００の露出部分が残り短絡が生じる。
【０００５】そこで、１９９２年、国際電子デバイス会
議、８３７〜８４０頁（ＩＥＤＭ，９２）に「高密度装
置のためのＡｌ2 Ｏ3 エッチストップ層を用いたマージ
ンを必要としないコンタクト成型方法（Ａ Ｍｒｇｉｎ
−Ｆｒｅｅ ＣｏｎｔａｃｔＰｒｏｃｅｓｓ Ｕｓｉｎ
ｇ Ａｎ Ａｌ2 Ｏ3 Ｅｔｃｈ−Ｓｔｏｐ Ｌａｙｅ
ｒ Ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｄｅｖｉｃｅ
ｓ）」と題して、改良された自己整合コンタクトの形成
方法が示された。図７はその方法を示すものである。ま
ず、図７（ａ）に示すように、基板１１１上に層間絶縁
膜１１２を堆積し、層間絶縁膜１１２上の所望の領域に
その表面がＡｌ2 Ｏ3 キャップ層１１で覆われた配線１
１３を形成する。次いで、図７（ｂ）に示すように、表
面全体にＡｌ2 Ｏ3 膜１１５を堆積し、図７（ｃ）に示
すように、Ａｌ2 Ｏ3 膜１１５をエッチバックして積層
配線の側面にＡｌ2 Ｏ3 側面層１１６を残し、図７
（ｄ）に示すように、全面に層間絶縁膜１１７を堆積
後、所望の領域にフォトレジストからなるエッチングマ
スク１１８を形成し、エッチングマスク１１８、Ａｌ2
Ｏ3 キャップ層１１４およびＡｌ2 Ｏ3 側面層１１６を
マスクとして層間絶縁膜１１７，１１２に基板１１１に
達するコンタクト孔１１９を開口する。
議、８３７〜８４０頁（ＩＥＤＭ，９２）に「高密度装
置のためのＡｌ2 Ｏ3 エッチストップ層を用いたマージ
ンを必要としないコンタクト成型方法（Ａ Ｍｒｇｉｎ
−Ｆｒｅｅ ＣｏｎｔａｃｔＰｒｏｃｅｓｓ Ｕｓｉｎ
ｇ Ａｎ Ａｌ2 Ｏ3 Ｅｔｃｈ−Ｓｔｏｐ Ｌａｙｅ
ｒ Ｆｏｒ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｄｅｖｉｃｅ
ｓ）」と題して、改良された自己整合コンタクトの形成
方法が示された。図７はその方法を示すものである。ま
ず、図７（ａ）に示すように、基板１１１上に層間絶縁
膜１１２を堆積し、層間絶縁膜１１２上の所望の領域に
その表面がＡｌ2 Ｏ3 キャップ層１１で覆われた配線１
１３を形成する。次いで、図７（ｂ）に示すように、表
面全体にＡｌ2 Ｏ3 膜１１５を堆積し、図７（ｃ）に示
すように、Ａｌ2 Ｏ3 膜１１５をエッチバックして積層
配線の側面にＡｌ2 Ｏ3 側面層１１６を残し、図７
（ｄ）に示すように、全面に層間絶縁膜１１７を堆積
後、所望の領域にフォトレジストからなるエッチングマ
スク１１８を形成し、エッチングマスク１１８、Ａｌ2
Ｏ3 キャップ層１１４およびＡｌ2 Ｏ3 側面層１１６を
マスクとして層間絶縁膜１１７，１１２に基板１１１に
達するコンタクト孔１１９を開口する。
【０００６】本方法は、Ａｌ2 Ｏ3 層１１４および１１
６が層間絶縁膜１１７，１１２に対するエッチングスト
ッパーとなり、したがってエッチングマスク１１８で規
定されるコンタクト孔より配線１１３間隔が狭い場合に
おいてもコンタクト孔１１９を埋め込む導体と配線１１
３とが短絡することなく作成することができる。また、
コンタクトホールの径がホトリソグラフィーの分解性能
以上になっても、コンタクトホールは、エッチバック層
のおかげで中間配線層に接触しないように作成できる。
６が層間絶縁膜１１７，１１２に対するエッチングスト
ッパーとなり、したがってエッチングマスク１１８で規
定されるコンタクト孔より配線１１３間隔が狭い場合に
おいてもコンタクト孔１１９を埋め込む導体と配線１１
３とが短絡することなく作成することができる。また、
コンタクトホールの径がホトリソグラフィーの分解性能
以上になっても、コンタクトホールは、エッチバック層
のおかげで中間配線層に接触しないように作成できる。
【０００７】しかしながら、本方法では、キャップ層と
してＡｌ2 Ｏ3 を用いているため、実際には以下に述べ
るような欠点を有することが分かった。
してＡｌ2 Ｏ3 を用いているため、実際には以下に述べ
るような欠点を有することが分かった。
【０００８】すなわち、図７（ｄ）に示すエッチングマ
スク１１８によるコンタクト孔の形成の前に、通常、層
間絶縁膜１１７を平坦化するために、リフローを行って
いる。層間絶縁膜１１７として酸化シリコンを主成分と
するボロンガラスやボロンリンガラスを用いているた
め、このリフロー時においてＡｌ2Ｏ3と熱反応をおこし
てしまいシリコンとアルミニウムの化合物が生成してし
まう。その化合物は導電性物質であるためにコンタクト
ホールに埋め込まれた配線間のショートという問題が生
じる。また、配線１１３としてポリシリコンが使用され
た場合には、リフロー時にＡｌ2Ｏ3とポリシリコンが熱
反応をおこし、ポリシリコンからなる配線抵抗が高くな
るという問題も生じる。配線に高融点金属を用いた場合
であっても、リフロー時にＡｌ2Ｏ3と高融点金属が熱反
応をおこし、高融点金属とアルミニウムが結合して配線
が変質するおそれも生じる。
スク１１８によるコンタクト孔の形成の前に、通常、層
間絶縁膜１１７を平坦化するために、リフローを行って
いる。層間絶縁膜１１７として酸化シリコンを主成分と
するボロンガラスやボロンリンガラスを用いているた
め、このリフロー時においてＡｌ2Ｏ3と熱反応をおこし
てしまいシリコンとアルミニウムの化合物が生成してし
まう。その化合物は導電性物質であるためにコンタクト
ホールに埋め込まれた配線間のショートという問題が生
じる。また、配線１１３としてポリシリコンが使用され
た場合には、リフロー時にＡｌ2Ｏ3とポリシリコンが熱
反応をおこし、ポリシリコンからなる配線抵抗が高くな
るという問題も生じる。配線に高融点金属を用いた場合
であっても、リフロー時にＡｌ2Ｏ3と高融点金属が熱反
応をおこし、高融点金属とアルミニウムが結合して配線
が変質するおそれも生じる。
【０００９】しかも、凹凸形状を有する基板表面にＡｌ
2Ｏ3膜１１５を均一に堆積することが困難であり、その
ため、Ａｌ2Ｏ3膜１１５のエッチバックは多少オーバー
エッチ状態とされ、この結果、Ａｌ2Ｏ3キャップ層１１
４がなくなり、配線間短絡という欠点をも生じる。
2Ｏ3膜１１５を均一に堆積することが困難であり、その
ため、Ａｌ2Ｏ3膜１１５のエッチバックは多少オーバー
エッチ状態とされ、この結果、Ａｌ2Ｏ3キャップ層１１
４がなくなり、配線間短絡という欠点をも生じる。
【００１０】一方、特開平３−１０６０２７号公報には
エッチストッパーとして窒化アルミニウムを用いたセル
フアラインコンタクトの製造方法が示されている。図８
にかかる方法を示すが、ＤＲＡＭのメモリセルの製造方
法におけるビットライン形成までを順を追って示してい
る。図８（ａ）に示されるように、シリコン基板からな
る半導体基板１２１上にＳｉＯ2層１２２及びＳｉ3Ｎ4
層１２３を順に形成した後、パターンニングしたレジス
トを用いてフィールド領域のＳｉ3Ｎ4１２３を選択的に
除去し素子領域上のレジスト及びＳｉ3Ｎ4１２３をマス
クとしてフィールド領域に選択的にＢ+イオン注入領域
１２４を形成する。次いで、図８（ｂ）に示すように、
Ｓｉ3Ｎ4層１２３をマスクとする選択酸化法によりフィ
ールド領域に厚い膜厚のフィールド酸化膜１２５を形成
して、素子領域の分離を行う。このとき、Ｂ+イオン注
入領域１２４は、アニールされてフィールド酸化膜１２
５下のｐ型チャネルカット層１２４ａとなる。次いで、
Ｓｉ3Ｎ4層１２３及びＳｉＯ2１２２を除去した後、素
子領域の半導体１２１上にゲート酸化膜１２６を形成
し、ポリシリコン層１２７、ＳｉＯ2層１２８及びＡｌ
ＮXストッパー層１２９を順に形成し、ＡｌＮXストッパ
ー層１２９上にレジスト１３０を塗布して、所定の形状
にパターンニングする。次いで、図（ｃ）に示すよう
に、このパターンニングしたレジスト１３０をマスクと
して、まず、ＡｌＮXストッパー層１２９、ＳｉＯ2層１
２８をエッチングする。そして、ポリシリコン層１２７
と、ＳｉＯ2層１２８及びＳｉＮ4ストッパー層１２９と
のエッチング速度の異なるエッチャントを用いてポリシ
リコン層１２７をエッチングする。このエッチングをオ
ーバーエッチング状態とすることにより、ポリシリコン
１２７をサイドエッチングする。これによって、ストッ
パー層１２９より幅の狭いワードライン１２７ａを形成
する。続いて、レジスト１３０を除去した後、Ａｌ2ＮX
ストッパー層１２９、ＳｉＯ2層１２８及びワードライ
ン１２７ａをマスクとして、選択的にＡｓ+（ヒ素イオ
ン）の注入を行い、Ａｓ+イオン注入領域１３１を形成
する。次いで、図８（ｄ）に示すように、Ａｓ+イオン
注入領域１３１をアニール処理によってｎ型ビットライ
ンコンタクト領域１３１ａおよびｎ型キャパシタ不純物
領域１３１ｂを形成し、全面にＳｉＯ2からなる層間絶
縁膜１３２を堆積させ、層間絶縁膜１３２上にレジスト
１３３を塗布し、所定の形状にパターニングした後、こ
のパターニングしたレジスト１３３をマスクとしてＲＩ
Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｃｈｉｎｇ）法によ
る層間絶縁膜層１３２の選択エッチングを行い、ｎ型ビ
ットコンタクト領域１３１ａ上にビットコンタクトホー
ル１３４を開口する。このとき、ワードライン１２７ａ
上にはＡｌＮXストッパー層１２９が形成されているた
め、レジスト１３３のパターニングが非常にラフであっ
ても、ＡｌＮXストッパー層１２９をマスクとしてセル
フアラインにエッチングされることにより、開口される
ビットラインコンタクトホール１３４は高精度に位置合
わせされる。また、ｎ型ビットコンタクト領域１３１ａ
に隣接するワードライン１２６側壁には、ＳｉＯ2から
なるサイドウォール層１３２ａが残留する。次いで、図
８（ｅ）に示すように、ビットライン１３５のための導
体層を全面に形成し、図８（ｂ），（ｃ）と同様にして
ビットライン１３５上にＳｉＯ2層１３６及びＡｌＮXス
トッパー層１３７を形成する。
エッチストッパーとして窒化アルミニウムを用いたセル
フアラインコンタクトの製造方法が示されている。図８
にかかる方法を示すが、ＤＲＡＭのメモリセルの製造方
法におけるビットライン形成までを順を追って示してい
る。図８（ａ）に示されるように、シリコン基板からな
る半導体基板１２１上にＳｉＯ2層１２２及びＳｉ3Ｎ4
層１２３を順に形成した後、パターンニングしたレジス
トを用いてフィールド領域のＳｉ3Ｎ4１２３を選択的に
除去し素子領域上のレジスト及びＳｉ3Ｎ4１２３をマス
クとしてフィールド領域に選択的にＢ+イオン注入領域
１２４を形成する。次いで、図８（ｂ）に示すように、
Ｓｉ3Ｎ4層１２３をマスクとする選択酸化法によりフィ
ールド領域に厚い膜厚のフィールド酸化膜１２５を形成
して、素子領域の分離を行う。このとき、Ｂ+イオン注
入領域１２４は、アニールされてフィールド酸化膜１２
５下のｐ型チャネルカット層１２４ａとなる。次いで、
Ｓｉ3Ｎ4層１２３及びＳｉＯ2１２２を除去した後、素
子領域の半導体１２１上にゲート酸化膜１２６を形成
し、ポリシリコン層１２７、ＳｉＯ2層１２８及びＡｌ
ＮXストッパー層１２９を順に形成し、ＡｌＮXストッパ
ー層１２９上にレジスト１３０を塗布して、所定の形状
にパターンニングする。次いで、図（ｃ）に示すよう
に、このパターンニングしたレジスト１３０をマスクと
して、まず、ＡｌＮXストッパー層１２９、ＳｉＯ2層１
２８をエッチングする。そして、ポリシリコン層１２７
と、ＳｉＯ2層１２８及びＳｉＮ4ストッパー層１２９と
のエッチング速度の異なるエッチャントを用いてポリシ
リコン層１２７をエッチングする。このエッチングをオ
ーバーエッチング状態とすることにより、ポリシリコン
１２７をサイドエッチングする。これによって、ストッ
パー層１２９より幅の狭いワードライン１２７ａを形成
する。続いて、レジスト１３０を除去した後、Ａｌ2ＮX
ストッパー層１２９、ＳｉＯ2層１２８及びワードライ
ン１２７ａをマスクとして、選択的にＡｓ+（ヒ素イオ
ン）の注入を行い、Ａｓ+イオン注入領域１３１を形成
する。次いで、図８（ｄ）に示すように、Ａｓ+イオン
注入領域１３１をアニール処理によってｎ型ビットライ
ンコンタクト領域１３１ａおよびｎ型キャパシタ不純物
領域１３１ｂを形成し、全面にＳｉＯ2からなる層間絶
縁膜１３２を堆積させ、層間絶縁膜１３２上にレジスト
１３３を塗布し、所定の形状にパターニングした後、こ
のパターニングしたレジスト１３３をマスクとしてＲＩ
Ｅ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｃｈｉｎｇ）法によ
る層間絶縁膜層１３２の選択エッチングを行い、ｎ型ビ
ットコンタクト領域１３１ａ上にビットコンタクトホー
ル１３４を開口する。このとき、ワードライン１２７ａ
上にはＡｌＮXストッパー層１２９が形成されているた
め、レジスト１３３のパターニングが非常にラフであっ
ても、ＡｌＮXストッパー層１２９をマスクとしてセル
フアラインにエッチングされることにより、開口される
ビットラインコンタクトホール１３４は高精度に位置合
わせされる。また、ｎ型ビットコンタクト領域１３１ａ
に隣接するワードライン１２６側壁には、ＳｉＯ2から
なるサイドウォール層１３２ａが残留する。次いで、図
８（ｅ）に示すように、ビットライン１３５のための導
体層を全面に形成し、図８（ｂ），（ｃ）と同様にして
ビットライン１３５上にＳｉＯ2層１３６及びＡｌＮXス
トッパー層１３７を形成する。
【００１１】
【発明が解決しようとする課題】前述のとおり、図６の
従来例では高密度化された多層配線に対するコンタクト
形成としては実質適用できず、図７のものでは高密度化
の多層配線構造には一応対処できるものの、実際には配
線間の短絡が生じやすいという問題がある。
従来例では高密度化された多層配線に対するコンタクト
形成としては実質適用できず、図７のものでは高密度化
の多層配線構造には一応対処できるものの、実際には配
線間の短絡が生じやすいという問題がある。
【００１２】一方、図８の従来例では、エッチストップ
膜としてＡｌＮX 層１２９を用いているためワードライ
ンであるポリシリコン層１２７との間にＳｉＯ2 層１２
８を必ず必要とする。その理由は、エッチストップ膜と
してＡｌＮX １２９を直接配線上に形成した場合、その
後のプロセス、例えばソース・ドレイン形成のためのイ
オン注入の活性化をする熱処理によって下層配線である
ポリシリコン層とＡｌＮX が熱反応してしまうからであ
る。熱反応をおこさないためにバリア層としてのＳｉＯ
2 を必要とする。その結果、ビットコンタクト１３４の
深さがＳｉＯ2層１２８の厚さ分深くなり、ビットコン
タクトホール１３４を導体で埋め込む際に導体がビット
コンタクトホール内全体に行き渡らず接触不良を起こす
という問題が生じていた。
膜としてＡｌＮX 層１２９を用いているためワードライ
ンであるポリシリコン層１２７との間にＳｉＯ2 層１２
８を必ず必要とする。その理由は、エッチストップ膜と
してＡｌＮX １２９を直接配線上に形成した場合、その
後のプロセス、例えばソース・ドレイン形成のためのイ
オン注入の活性化をする熱処理によって下層配線である
ポリシリコン層とＡｌＮX が熱反応してしまうからであ
る。熱反応をおこさないためにバリア層としてのＳｉＯ
2 を必要とする。その結果、ビットコンタクト１３４の
深さがＳｉＯ2層１２８の厚さ分深くなり、ビットコン
タクトホール１３４を導体で埋め込む際に導体がビット
コンタクトホール内全体に行き渡らず接触不良を起こす
という問題が生じていた。
【００１３】従って、本発明の目的は、配線間の短絡を
防止しつつコンタクトホールの導体層での埋込みを確実
とするセルフアラインコンタクトホールをもった半導体
装置の製造方法を提供することにある。
防止しつつコンタクトホールの導体層での埋込みを確実
とするセルフアラインコンタクトホールをもった半導体
装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】本発明による製造方法
は、エッチストップ層として、窒化シリコン膜を用いる
ことを特徴としている。
は、エッチストップ層として、窒化シリコン膜を用いる
ことを特徴としている。
【００１５】すなわち、本発明による半導体装置の製造
方法は、半導体基板上を覆う第１層間絶縁膜上に導体膜
を形成する工程と、この導体膜上に窒化シリコンをエッ
チストップ膜として直接堆積させる工程と、第１のマス
クパターンを用いてエッチストップ膜と導体膜とをドラ
イエッチングにより選択的に除去し、残った導体膜の側
面を垂直形状に形成する工程と、残ったエッチストップ
膜をマスクにして導体膜の側面を選択酸化してエッチス
トップ層端より内側に側面絶縁膜を形成する工程と、側
面絶縁膜を残したまま全面に第２層間絶縁膜を堆積させ
る工程と、第２のマスクパターンを用いて第２層間絶縁
膜を選択的に除去するとともに、残ったエッチストップ
膜をマスクとして第１層間絶縁膜に達するコンタクト孔
を形成する工程とを含んでいる。
方法は、半導体基板上を覆う第１層間絶縁膜上に導体膜
を形成する工程と、この導体膜上に窒化シリコンをエッ
チストップ膜として直接堆積させる工程と、第１のマス
クパターンを用いてエッチストップ膜と導体膜とをドラ
イエッチングにより選択的に除去し、残った導体膜の側
面を垂直形状に形成する工程と、残ったエッチストップ
膜をマスクにして導体膜の側面を選択酸化してエッチス
トップ層端より内側に側面絶縁膜を形成する工程と、側
面絶縁膜を残したまま全面に第２層間絶縁膜を堆積させ
る工程と、第２のマスクパターンを用いて第２層間絶縁
膜を選択的に除去するとともに、残ったエッチストップ
膜をマスクとして第１層間絶縁膜に達するコンタクト孔
を形成する工程とを含んでいる。
【００１６】
【作用】このように、本発明では層間絶縁膜のエッチン
グに対するエッチストッパー膜としてシリコン窒化膜を
用いている。シリコン窒化膜と層間絶縁膜として専ら使
用される酸化シリコン系の絶縁膜とのエッチングレート
には差があるが、近年の高集積密度の半導体装置では層
間絶縁膜のエッチングにドライエッチングプロセスが採
用されており、かかるドライエッチングでは両者の間に
充分な選択比をとることができなかったのである。本願
発明者は、ドライエッチングの条件、特にエッチングガ
スの選定によりシリコン窒化膜と酸化シリコン系層間絶
縁膜との間に充分な選択比をとれることに着目し、かか
る点に立脚してシリコン窒化膜をエッチストッパー膜と
して使用したのである。
グに対するエッチストッパー膜としてシリコン窒化膜を
用いている。シリコン窒化膜と層間絶縁膜として専ら使
用される酸化シリコン系の絶縁膜とのエッチングレート
には差があるが、近年の高集積密度の半導体装置では層
間絶縁膜のエッチングにドライエッチングプロセスが採
用されており、かかるドライエッチングでは両者の間に
充分な選択比をとることができなかったのである。本願
発明者は、ドライエッチングの条件、特にエッチングガ
スの選定によりシリコン窒化膜と酸化シリコン系層間絶
縁膜との間に充分な選択比をとれることに着目し、かか
る点に立脚してシリコン窒化膜をエッチストッパー膜と
して使用したのである。
【００１７】しかも、シリコン窒化膜は下層配線である
多結晶シリコン膜やシリサイド膜との間に熱処理を行っ
ても熱反応をおこさないため直接配線上に形成すること
ができる。したがって、シリコン窒化膜と多結晶シリコ
ンとの間に図８の従来例で示されるような配線とエッチ
ストップ層との間のＳｉＯ2 膜によるバリア膜が不要と
なり、その分配線の高さを軽減することができる。この
ことにより、配線間に形成するコンタクト孔の深さを浅
くすることができ、コンタクト孔のエッチングやコンタ
クト孔に導体の埋め込みが容易になることにより、上層
配線と下層配線とのコンタクト不良が生じにくくなる。
さらに、シリコン窒化膜は耐酸化性膜であるため、酸化
処理を施しても配線層自体が小さくなることもない。
多結晶シリコン膜やシリサイド膜との間に熱処理を行っ
ても熱反応をおこさないため直接配線上に形成すること
ができる。したがって、シリコン窒化膜と多結晶シリコ
ンとの間に図８の従来例で示されるような配線とエッチ
ストップ層との間のＳｉＯ2 膜によるバリア膜が不要と
なり、その分配線の高さを軽減することができる。この
ことにより、配線間に形成するコンタクト孔の深さを浅
くすることができ、コンタクト孔のエッチングやコンタ
クト孔に導体の埋め込みが容易になることにより、上層
配線と下層配線とのコンタクト不良が生じにくくなる。
さらに、シリコン窒化膜は耐酸化性膜であるため、酸化
処理を施しても配線層自体が小さくなることもない。
【００１８】
【実施例】次に図面を参照して本発明の実施例を説明す
る。
る。
【００１９】図１及び図２は、本発明の第１の実施例の
半導体装置の製造方法を順に追って示す断面図である。
まず、図１（ａ）に示すように、ｐ型シリコン基板１の
所望の領域に公知の選択酸化法によってシリコン酸化層
からなるフィールド絶縁膜２を形成する。この後、図示
していないが、ゲート酸化膜及びゲート電極も所望の領
域に形成する。次に、フィールド絶縁膜２をマスクにｐ
型シリコン基板１の表面にイオン注入法によってＡｓ+
（ヒ素イオン）をイオン注入して、９００℃、３０分程
度の熱処理を行うことで素子領域としてのｎ型拡散層３
を形成する。次に、ＣＶＤ法によって表面に０．１μｍ
の不純物を含まないシリコン酸化膜、０．３μｍのホウ
素及びリンを含むシリコン酸化膜（ＢＰＳＧ）を堆積
し、窒素雰囲気９００℃で３０分程度熱処理して平坦化
を行い、さらに０．０５μｍの不純物を含まないシリコ
ン酸化膜を堆積して第１層間絶縁膜４とする。この後、
図示していないが第１層間絶縁膜の所望の領域にコンタ
クト孔を開口する。次に、ＬＰＣＶＤ法では、７８０℃
〜８００℃、また、プラズマＣＶＤ法では、４００℃〜
５００℃の条件で表面に０．２μｍの膜厚のリンを含む
ｎ型多結晶シリコン膜１２を堆積し、さらにＣＶＤ法に
より０．１μｍの膜厚のシリコン窒化膜１３を堆積し、
リソグラフィー技術を用いて所望の領域にレジストパタ
ーン１４を形成する。次いで、図１（ｂ）に示すよう
に、レジストパターン１４をマスクとしてシリコン窒化
膜と多結晶シリコンとのエッチングレートがほぼ１：１
となる条件でドライエッチング法を行い、シリコン窒化
膜１３及び多結晶シリコン膜１２を断面が垂直にエッチ
ングする。次いで、図１（ｃ）に示すように、レジスト
パターン１４を除去した後、水蒸気雰囲気で９５０℃で
約３０分熱酸化し、ｎ型多結晶シリコン膜でなる第１の
配線の側面に約０．２μｍの側面シリコン酸化膜１５を
形成する。この際、側面シリコン酸化膜１５は、エッチ
ストップ層６の端の外側及び内側にそれぞれ約０．１μ
ｍの厚さとなる。次に、図１（ｄ）に示すように、フッ
素を含む水溶液でウェットエッチングを行い側面シリコ
ン酸化膜１５をエッチング除去する。
半導体装置の製造方法を順に追って示す断面図である。
まず、図１（ａ）に示すように、ｐ型シリコン基板１の
所望の領域に公知の選択酸化法によってシリコン酸化層
からなるフィールド絶縁膜２を形成する。この後、図示
していないが、ゲート酸化膜及びゲート電極も所望の領
域に形成する。次に、フィールド絶縁膜２をマスクにｐ
型シリコン基板１の表面にイオン注入法によってＡｓ+
（ヒ素イオン）をイオン注入して、９００℃、３０分程
度の熱処理を行うことで素子領域としてのｎ型拡散層３
を形成する。次に、ＣＶＤ法によって表面に０．１μｍ
の不純物を含まないシリコン酸化膜、０．３μｍのホウ
素及びリンを含むシリコン酸化膜（ＢＰＳＧ）を堆積
し、窒素雰囲気９００℃で３０分程度熱処理して平坦化
を行い、さらに０．０５μｍの不純物を含まないシリコ
ン酸化膜を堆積して第１層間絶縁膜４とする。この後、
図示していないが第１層間絶縁膜の所望の領域にコンタ
クト孔を開口する。次に、ＬＰＣＶＤ法では、７８０℃
〜８００℃、また、プラズマＣＶＤ法では、４００℃〜
５００℃の条件で表面に０．２μｍの膜厚のリンを含む
ｎ型多結晶シリコン膜１２を堆積し、さらにＣＶＤ法に
より０．１μｍの膜厚のシリコン窒化膜１３を堆積し、
リソグラフィー技術を用いて所望の領域にレジストパタ
ーン１４を形成する。次いで、図１（ｂ）に示すよう
に、レジストパターン１４をマスクとしてシリコン窒化
膜と多結晶シリコンとのエッチングレートがほぼ１：１
となる条件でドライエッチング法を行い、シリコン窒化
膜１３及び多結晶シリコン膜１２を断面が垂直にエッチ
ングする。次いで、図１（ｃ）に示すように、レジスト
パターン１４を除去した後、水蒸気雰囲気で９５０℃で
約３０分熱酸化し、ｎ型多結晶シリコン膜でなる第１の
配線の側面に約０．２μｍの側面シリコン酸化膜１５を
形成する。この際、側面シリコン酸化膜１５は、エッチ
ストップ層６の端の外側及び内側にそれぞれ約０．１μ
ｍの厚さとなる。次に、図１（ｄ）に示すように、フッ
素を含む水溶液でウェットエッチングを行い側面シリコ
ン酸化膜１５をエッチング除去する。
【００２０】ここで、図８に示した従来例では、配線を
エッチングする方法として、ポリシリコン層からなる配
線を等方性エッチングによって、サイドエッチングしな
がらエッチングしている。しかしながら、この方法で
は、エッチングしていくときポリシリコン層部分が上部
からエッチングされていくためにポリシリコン上部の幅
が狭くなり、ポリシリコン上部にあるＳｉＯ2層とＡｌ
ＮX層が構造上不安定になりやすい。しかも、ポリシリ
コン層上部は下部に比べて余分に削られてしまうために
ワードラインであるポリシリコン層の抵抗が高くなると
いう欠点がある。
エッチングする方法として、ポリシリコン層からなる配
線を等方性エッチングによって、サイドエッチングしな
がらエッチングしている。しかしながら、この方法で
は、エッチングしていくときポリシリコン層部分が上部
からエッチングされていくためにポリシリコン上部の幅
が狭くなり、ポリシリコン上部にあるＳｉＯ2層とＡｌ
ＮX層が構造上不安定になりやすい。しかも、ポリシリ
コン層上部は下部に比べて余分に削られてしまうために
ワードラインであるポリシリコン層の抵抗が高くなると
いう欠点がある。
【００２１】一方、本実施例では、上述のとおり配線層
５の垂直エッチングを行い、そして選択酸化およびサイ
ドエッチングを行っており、これによって、配線層を上
部と下部との幅を実質的に同じにしている。よって、安
定でかつ低い抵抗の配線が得られる。
５の垂直エッチングを行い、そして選択酸化およびサイ
ドエッチングを行っており、これによって、配線層を上
部と下部との幅を実質的に同じにしている。よって、安
定でかつ低い抵抗の配線が得られる。
【００２２】次いで、図２（ａ）に示すように、表面に
０．１μｍの不純物を含まないシリコン酸化膜、０．３
μｍのＢＰＳＧ膜を堆積し、窒素雰囲気９００℃で３０
分程度熱処理して平坦化を行い第２層間絶縁膜７を形成
し、リソグラフィー技術によって所望の領域にコンタク
ト孔を開口するためのマスクとなるレジストパターン１
６を形成する。次いで、図２（ｂ）に示すように、レジ
ストパターン１６をマスクとして、ＣＦ4 ＋ＣＨ2 Ｆ2
混合ガスを用いてドライエッチング法によって、第２層
間絶縁膜７及び第１層間絶縁膜４をエッチングする。こ
の際、第２層間絶縁膜７がエッチングされてシリコン窒
化膜１３からなるエッチストップ層６が現れると、前述
した混合ガスを用いているのでシリコン酸化膜とシリコ
ン窒化膜のエッチング選択比が大きく、シリコン窒化膜
６がエッチングされずにエッチストップとなる。この結
果、エッチストップ層６端直下の第２層間絶縁膜７を第
１の配線５の側面に残存させた状態で、領域３に達する
コンタクト孔１７が形成される。
０．１μｍの不純物を含まないシリコン酸化膜、０．３
μｍのＢＰＳＧ膜を堆積し、窒素雰囲気９００℃で３０
分程度熱処理して平坦化を行い第２層間絶縁膜７を形成
し、リソグラフィー技術によって所望の領域にコンタク
ト孔を開口するためのマスクとなるレジストパターン１
６を形成する。次いで、図２（ｂ）に示すように、レジ
ストパターン１６をマスクとして、ＣＦ4 ＋ＣＨ2 Ｆ2
混合ガスを用いてドライエッチング法によって、第２層
間絶縁膜７及び第１層間絶縁膜４をエッチングする。こ
の際、第２層間絶縁膜７がエッチングされてシリコン窒
化膜１３からなるエッチストップ層６が現れると、前述
した混合ガスを用いているのでシリコン酸化膜とシリコ
ン窒化膜のエッチング選択比が大きく、シリコン窒化膜
６がエッチングされずにエッチストップとなる。この結
果、エッチストップ層６端直下の第２層間絶縁膜７を第
１の配線５の側面に残存させた状態で、領域３に達する
コンタクト孔１７が形成される。
【００２３】次いで、図２（ｃ）に示すように、コンタ
クト孔の表面に０．１μｍの膜厚の窒化チタン膜１０を
堆積し、続いてコンタクト孔１７を埋め込むようにアル
ミニウム合金膜１８を堆積する。次いで、図２（ｄ）に
示すように、リソグラフィー技術を用いて表面の所望の
領域にレジストパターン１９を形成し、レジストパター
ン１９をマスクとしてアルミニウム合金膜１８及び基板
のｎ型拡散層と第２の配線との熱反応を防ぐ働きをする
コンタクトバリア膜１０をエッチングして第２の配線２
０を形成する。
クト孔の表面に０．１μｍの膜厚の窒化チタン膜１０を
堆積し、続いてコンタクト孔１７を埋め込むようにアル
ミニウム合金膜１８を堆積する。次いで、図２（ｄ）に
示すように、リソグラフィー技術を用いて表面の所望の
領域にレジストパターン１９を形成し、レジストパター
ン１９をマスクとしてアルミニウム合金膜１８及び基板
のｎ型拡散層と第２の配線との熱反応を防ぐ働きをする
コンタクトバリア膜１０をエッチングして第２の配線２
０を形成する。
【００２４】図３及び図４は、本発明の第２の実施例の
半導体装置の製造方法を順を追って示す断面図である。
図１（ａ）〜（ｃ）までは、第１の実施例の半導体装置
の製造方法と同一の方法であるために説明を省略する。
第１実施例では側面シリコン酸化膜１５を除去したが、
本実施例は残したまま図３（ｄ）に示すように、層間絶
縁膜７及びレジストパターン１６を形成する。次いで、
図４（ａ）に示すように、レジストパターン１６をマス
クとして、ＣＦ 4 ＋ＣＨ2Ｆ2混合ガスを用いたドライエ
ッチング法によって第２層間絶縁膜７、側面シリコン酸
化膜層１５及び第１層間絶縁膜４をエッチングする。こ
の際、第２層間絶縁膜７がエッチングされてシリコン窒
化膜１３からなるエッチストップ層６が現れると、前記
混合ガスを用いたためにシリコン酸化膜とシリコン窒化
膜のエッチング選択比が大きいためにシリコン窒化膜が
エッチングされずにエッチストップ層６がマスクとな
り、エッチストップ層６端直下の側面シリコン酸化膜１
５を第１の配線５の側面に残存させてコンタクト孔１７
が形成される。以下、第１の実施例の半導体装置の製造
方法と同様の製造方法を用いて第２の実施例の半導体装
置を製造する。
半導体装置の製造方法を順を追って示す断面図である。
図１（ａ）〜（ｃ）までは、第１の実施例の半導体装置
の製造方法と同一の方法であるために説明を省略する。
第１実施例では側面シリコン酸化膜１５を除去したが、
本実施例は残したまま図３（ｄ）に示すように、層間絶
縁膜７及びレジストパターン１６を形成する。次いで、
図４（ａ）に示すように、レジストパターン１６をマス
クとして、ＣＦ 4 ＋ＣＨ2Ｆ2混合ガスを用いたドライエ
ッチング法によって第２層間絶縁膜７、側面シリコン酸
化膜層１５及び第１層間絶縁膜４をエッチングする。こ
の際、第２層間絶縁膜７がエッチングされてシリコン窒
化膜１３からなるエッチストップ層６が現れると、前記
混合ガスを用いたためにシリコン酸化膜とシリコン窒化
膜のエッチング選択比が大きいためにシリコン窒化膜が
エッチングされずにエッチストップ層６がマスクとな
り、エッチストップ層６端直下の側面シリコン酸化膜１
５を第１の配線５の側面に残存させてコンタクト孔１７
が形成される。以下、第１の実施例の半導体装置の製造
方法と同様の製造方法を用いて第２の実施例の半導体装
置を製造する。
【００２５】図５は、本発明の第３の実施例の半導体装
置の製造方法を順に追って示す断面図である。ｐ型シリ
コン基板１上の所望の領域に公知の選択酸化法によって
シリコン酸化膜からなるフィールド絶縁膜２を形成す
る。また、図示していないが、ゲート酸化膜及びゲート
電極を所望の領域に形成する。次に、フィールド絶縁膜
２をマスクにｐ型シリコン基板１にイオン注入法によっ
てＡｓ+ （ヒ素イオン）イオン注入して９００℃で３０
分程度の熱処理を行うことでｎ型拡散層を形成する。次
に、ＣＶＤ法によって表面に０．１μｍの不純物を含ま
ないシリコン酸化膜、０．３μｍのホウ素及びリンを含
むシリコン酸化膜（ＢＰＳＧ）を形成し、窒素雰囲気で
９００℃で３０分程度熱酸化して平坦化を行い、さらに
０．０５μｍの不純物を含まないシリコン酸化膜を堆積
して第１層間絶縁膜４とする。また、図示していないが
第１層間絶縁膜の所望の領域にコンタクト孔を開口す
る。次に、スパッタ法により表面に０．１μｍの膜厚の
タングステンシリサイド膜２１を堆積し、さらにＣＶＤ
法により０．１μｍの膜厚のシリコン窒化膜１２を堆積
し、リソグラフィー技術を用いて所望の領域にレジスト
パターン１４を形成すると、図５（ａ）となる。レジス
トパターン１４をマスクとしてドライエッチング法によ
ってシリコン窒化膜１３及びタングステンシリサイド膜
２１を断面が垂直形状になるようにエッチングすると図
５（ｂ）となる。次にＳＦ6 ガスを用いたドライエッチ
ング法によって、タングステンシリサイドからなる第１
の配線を０．１μｍサイドエッチングすると図５（ｃ）
となる。ここではサイドエッチングをする際にドライエ
ッチングを用いているが、等法性エッチングを行えばい
いのであるから、ウェットエッチングでも良い。以降
は、図２に示した本発明の第１の実施例の半導体装置の
製造方法と同様にしてコンタクト孔を形成する。
置の製造方法を順に追って示す断面図である。ｐ型シリ
コン基板１上の所望の領域に公知の選択酸化法によって
シリコン酸化膜からなるフィールド絶縁膜２を形成す
る。また、図示していないが、ゲート酸化膜及びゲート
電極を所望の領域に形成する。次に、フィールド絶縁膜
２をマスクにｐ型シリコン基板１にイオン注入法によっ
てＡｓ+ （ヒ素イオン）イオン注入して９００℃で３０
分程度の熱処理を行うことでｎ型拡散層を形成する。次
に、ＣＶＤ法によって表面に０．１μｍの不純物を含ま
ないシリコン酸化膜、０．３μｍのホウ素及びリンを含
むシリコン酸化膜（ＢＰＳＧ）を形成し、窒素雰囲気で
９００℃で３０分程度熱酸化して平坦化を行い、さらに
０．０５μｍの不純物を含まないシリコン酸化膜を堆積
して第１層間絶縁膜４とする。また、図示していないが
第１層間絶縁膜の所望の領域にコンタクト孔を開口す
る。次に、スパッタ法により表面に０．１μｍの膜厚の
タングステンシリサイド膜２１を堆積し、さらにＣＶＤ
法により０．１μｍの膜厚のシリコン窒化膜１２を堆積
し、リソグラフィー技術を用いて所望の領域にレジスト
パターン１４を形成すると、図５（ａ）となる。レジス
トパターン１４をマスクとしてドライエッチング法によ
ってシリコン窒化膜１３及びタングステンシリサイド膜
２１を断面が垂直形状になるようにエッチングすると図
５（ｂ）となる。次にＳＦ6 ガスを用いたドライエッチ
ング法によって、タングステンシリサイドからなる第１
の配線を０．１μｍサイドエッチングすると図５（ｃ）
となる。ここではサイドエッチングをする際にドライエ
ッチングを用いているが、等法性エッチングを行えばい
いのであるから、ウェットエッチングでも良い。以降
は、図２に示した本発明の第１の実施例の半導体装置の
製造方法と同様にしてコンタクト孔を形成する。
【００２６】
【発明の効果】以上のとおり、本発明によれば、レジス
トパターンで規定されるコンタクト孔の径が、第１の配
線間隔より狭くなっても、第１の配線とコンタクト孔に
埋め込まれた導体間の間に側面絶縁層が存在するために
コンタクトプラグと第１の配線の短絡が防止できる。ま
た、第１の配線と熱反応せず、且つ層間絶縁層のエッチ
ング選択比の大きなエッチストップ層である窒化シリコ
ン膜を直接第１の配線上に形成できたために、エッチス
トップ層の膜厚を薄くすることができる。その結果、コ
ンタクト孔の深さが従来技術に比べ浅くなり、コンタク
ト孔への導体の埋め込みが容易になり上層配線と、下層
配線とのコンタクト不良は低減される。
トパターンで規定されるコンタクト孔の径が、第１の配
線間隔より狭くなっても、第１の配線とコンタクト孔に
埋め込まれた導体間の間に側面絶縁層が存在するために
コンタクトプラグと第１の配線の短絡が防止できる。ま
た、第１の配線と熱反応せず、且つ層間絶縁層のエッチ
ング選択比の大きなエッチストップ層である窒化シリコ
ン膜を直接第１の配線上に形成できたために、エッチス
トップ層の膜厚を薄くすることができる。その結果、コ
ンタクト孔の深さが従来技術に比べ浅くなり、コンタク
ト孔への導体の埋め込みが容易になり上層配線と、下層
配線とのコンタクト不良は低減される。
【００２７】配線層を垂直エッチングを行った後に、さ
らに配線層をサイドエッチングをする事によって、配線
層の上部と下部との幅を同じにし、安定かつ、ポリシリ
コン層の配線層の抵抗を下げることができる。
らに配線層をサイドエッチングをする事によって、配線
層の上部と下部との幅を同じにし、安定かつ、ポリシリ
コン層の配線層の抵抗を下げることができる。
【００２８】本発明の第１の実施例の製造方法を用いる
ことで、第１の配線の側面のみに熱酸化によって絶縁層
であるＳｉＯ2 層を選択的に形成することができ、且つ
エッチストップ層端からの食い込みを制御よく所望の膜
厚とすることができる。また、側面に形成された絶縁膜
の除去にバッチ式のウェットエッチを用いることができ
て、従来の枚葉式のドライエッチによるエッチバック工
程に比べてスループットが向上する。
ことで、第１の配線の側面のみに熱酸化によって絶縁層
であるＳｉＯ2 層を選択的に形成することができ、且つ
エッチストップ層端からの食い込みを制御よく所望の膜
厚とすることができる。また、側面に形成された絶縁膜
の除去にバッチ式のウェットエッチを用いることができ
て、従来の枚葉式のドライエッチによるエッチバック工
程に比べてスループットが向上する。
【００２９】本発明の第２の実施例の製造方法を用いる
ことで側面絶縁膜のウェットエッチング工程が不要とな
り第１の実施例と比べて工程の短縮が行われる。
ことで側面絶縁膜のウェットエッチング工程が不要とな
り第１の実施例と比べて工程の短縮が行われる。
【００３０】本発明の第３の実施例を用いると、第１の
配線間のエッチングにおいて垂直断面形状の第１の異方
性ドライエッチングに続いて第２の等方性エッチングを
同一の装置を用いて処理することができ第２の実施例と
比べて酸化処理が不要となり工程の短縮が行われる。
配線間のエッチングにおいて垂直断面形状の第１の異方
性ドライエッチングに続いて第２の等方性エッチングを
同一の装置を用いて処理することができ第２の実施例と
比べて酸化処理が不要となり工程の短縮が行われる。
【００３１】なお、上述の実施例では基板に形成された
素子領域に対するコンタクト形成を示したが、１層目と
３層目とのコンタクトホールの形成等にも適用できる。
また、導電型も変更可能である。
素子領域に対するコンタクト形成を示したが、１層目と
３層目とのコンタクトホールの形成等にも適用できる。
また、導電型も変更可能である。
【００３２】また、中間配線層としてポリシリコンを用
いていたが、これは導体膜であればよく、例えば、Ｗな
どの高融点金属でもよい。
いていたが、これは導体膜であればよく、例えば、Ｗな
どの高融点金属でもよい。
【図１】本発明の第１の実施例による製造方法の一部を
示す断面図である。
示す断面図である。
【図２】本発明の第１の実施例による製造方法の他の一
部を示す断面図である。
部を示す断面図である。
【図３】本発明の第２の実施例による半導体装置の製造
方法の一部を示す断面図である。
方法の一部を示す断面図である。
【図４】本発明の第２の実施例による製造方法の他の一
部を示す断面図である。
部を示す断面図である。
【図５】本発明の第３の実施例の半導体装置の製造方法
を順に追って示す断面図である。
を順に追って示す断面図である。
【図６】第１の従来の半導体装置の製造方法を順に追っ
て示す断面図である。
て示す断面図である。
【図７】第２の従来技術の半導体装置の製造方法を順に
追って示す断面図である
追って示す断面図である
【図８】第３の従来技術の半導体装置の製造方法を追っ
て示す断面図である。
て示す断面図である。
１，１０１ ｐ型シリコン基板 ２，１０２ フィールド絶縁膜 ３，１０３ ｎ型拡散層 ４ 第１層間絶縁膜 ５ 第１の配線 ６ エッチストップ層 ７ 第２層間絶縁膜 ８ コンタクトプラグ ９ 側面絶縁層 １０ コンタクトバリア層 １１，２０ 第２の配線 １２ 多結晶シリコン膜 １３ シリコン窒化膜 １４，１６，１９ レジストパターン １５ 側面シリコン酸化膜 １７，１１９ コンタクト孔 １８ アルミニウム合金層 ２１ タングステンシリサイド膜 １０４，１１２，１１７，１３２ 層間絶縁膜 １０５ 多結晶シリコン膜 １０６ タングステンシリサイド層 １０７ フォトレジスト １０８ 初期コンタクト孔 １０９ ＳｉＯ2 膜 １１０ 最終コンタクト孔 １１１ 基板 １１２ 配線 １１４ Ａｌ2 Ｏ3 キャップ層 １１５ Ａｌ2 Ｏ3 膜 １１６ Ａｌ2 Ｏ3 側面層 １１８ エッチングマスク １２１ 半導体基板 １２２，１２８，１３６ ＳｉＯ2 層 １２３ Ｓｉ3 Ｎ4 層 １２４ Ｂ+ イオン注入領域 １２４ａ ｐチャネルカット １２５ フィールド酸化膜 １２６ ゲート酸化膜 １２７ ポリシリコン膜 １２７ａ ワードライン １２９，１３７ Ｓｉ3 Ｎ4 ストッパー層 １３０，１３３ レジスト １３１ Ａｓ+ イオン注入領域 １３１ａ ｎ型ビットコンタクト領域 １３１ｂ ｎ型キャパシタ不純物領域 １３２ａ サイドウォール層 １３４ ビットコンタクトホール １３５ ビットライン
Claims (1)
- 【請求項１】半導体基板上を覆う第１層間絶縁膜上に導
体膜を形成する工程と、前記導体膜上に窒化シリコンを
エッチストップ膜として直接堆積させる工程と、第１の
マスクパターンを用いて前記エッチストップ膜と前記導
体膜とをドライエッチングにより選択的に除去し、残っ
た前記導体膜の側面を垂直形状に形成する工程と、残っ
た前記エッチストップ膜をマスクにして前記導体膜の側
面を選択酸化して前記エッチストップ層端より内側に側
面絶縁膜を形成する工程と、前記側面絶縁膜を残したま
ま全面に第２層間絶縁膜を堆積させる工程と、第２のマ
スクパターンを用いて前記第２層間絶縁膜を選択的に除
去するとともに、前記残ったエッチストップ膜をマスク
として前記第１層間絶縁膜に達するコンタクト孔を形成
する工程とを含むことを特徴とする半導体装置の製造方
法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6280399A JP2720796B2 (ja) | 1994-11-15 | 1994-11-15 | 半導体装置の製造方法 |
| US08/558,090 US5654236A (en) | 1994-11-15 | 1995-11-13 | Method for manufacturing contact structure capable of avoiding short-circuit |
| US08/861,769 US5840621A (en) | 1994-11-15 | 1997-05-22 | Method for manufacturing contact structure capable of avoiding short-circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6280399A JP2720796B2 (ja) | 1994-11-15 | 1994-11-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08148558A JPH08148558A (ja) | 1996-06-07 |
| JP2720796B2 true JP2720796B2 (ja) | 1998-03-04 |
Family
ID=17624491
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6280399A Expired - Fee Related JP2720796B2 (ja) | 1994-11-15 | 1994-11-15 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US5654236A (ja) |
| JP (1) | JP2720796B2 (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100190834B1 (ko) * | 1994-12-08 | 1999-06-01 | 다니구찌 이찌로오, 기타오카 다카시 | 반도체장치및그제조방법 |
| JPH08321545A (ja) * | 1995-05-24 | 1996-12-03 | Yamaha Corp | 配線形成法 |
| US5776815A (en) * | 1995-09-01 | 1998-07-07 | Micron Technology, Inc. | Method for forming a contact intermediate two adjacent electrical components |
| JP3703885B2 (ja) | 1995-09-29 | 2005-10-05 | 株式会社東芝 | 半導体記憶装置とその製造方法 |
| KR0168355B1 (ko) * | 1995-11-02 | 1999-02-01 | 김광호 | 반도체장치의 배선 형성방법 |
| US5811329A (en) * | 1996-06-03 | 1998-09-22 | Micron Technology, Inc. | Method of forming CMOS circuitry including patterning a layer of conductive material overlying field isolation oxide |
| US6066548A (en) | 1996-10-31 | 2000-05-23 | Micron Technology, Inc. | Advance metallization process |
| US6372630B1 (en) | 1997-04-18 | 2002-04-16 | Nippon Steel Corporation | Semiconductor device and fabrication method thereof |
| US5796573A (en) * | 1997-05-29 | 1998-08-18 | International Business Machines Corporation | Overhanging separator for self-defining stacked capacitor |
| US6008123A (en) * | 1997-11-04 | 1999-12-28 | Lucent Technologies Inc. | Method for using a hardmask to form an opening in a semiconductor substrate |
| US6228731B1 (en) | 1999-08-16 | 2001-05-08 | Taiwan Semiconductor Manufacturing Company | Re-etched spacer process for a self-aligned structure |
| US6312985B1 (en) * | 2000-10-10 | 2001-11-06 | United Microelectronics Corp. | Method of fabricating a bottom electrode |
| FR2819633B1 (fr) * | 2001-01-18 | 2003-05-30 | St Microelectronics Sa | Procede d'integration d'une memoire dram |
| US6642584B2 (en) * | 2001-01-30 | 2003-11-04 | International Business Machines Corporation | Dual work function semiconductor structure with borderless contact and method of fabricating the same |
| KR100390042B1 (ko) * | 2001-06-27 | 2003-07-04 | 주식회사 하이닉스반도체 | 반도체 소자의 비트라인 형성 방법 |
| JP4706260B2 (ja) * | 2004-02-25 | 2011-06-22 | 東京エレクトロン株式会社 | 被処理体の酸化方法、酸化装置及び記憶媒体 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2902665A1 (de) * | 1979-01-24 | 1980-08-07 | Siemens Ag | Verfahren zum herstellen von integrierten mos-schaltungen in silizium-gate- technologie |
| US4378627A (en) * | 1980-07-08 | 1983-04-05 | International Business Machines Corporation | Self-aligned metal process for field effect transistor integrated circuits using polycrystalline silicon gate electrodes |
| JPS59220952A (ja) * | 1983-05-31 | 1984-12-12 | Toshiba Corp | 半導体装置の製造方法 |
| JPS58180A (ja) * | 1981-06-25 | 1983-01-05 | Seiko Epson Corp | 半導体装置の製造方法 |
| JPH0749263B2 (ja) * | 1986-06-13 | 1995-05-31 | 本田技研工業株式会社 | 車両における駆動輪空転防止装置 |
| JPS6373667A (ja) * | 1986-09-17 | 1988-04-04 | Sanyo Electric Co Ltd | Ｍｏｓ半導体装置の製造方法 |
| US4786609A (en) * | 1987-10-05 | 1988-11-22 | North American Philips Corporation, Signetics Division | Method of fabricating field-effect transistor utilizing improved gate sidewall spacers |
| US5053349A (en) * | 1988-06-16 | 1991-10-01 | Kabushiki Kaisha Toshiba | Method for interconnecting semiconductor devices |
| JPH02111031A (ja) * | 1988-10-20 | 1990-04-24 | Matsushita Electron Corp | Ｍｏｓ集積回路の製造方法 |
| KR920004366B1 (ko) * | 1989-09-08 | 1992-06-04 | 현대전자산업 주식회사 | 반도체 장치의 자기 정렬 콘택 제조방법 |
| JP2915015B2 (ja) * | 1989-09-20 | 1999-07-05 | 富士通株式会社 | 半導体装置及びその製造方法 |
| JPH03155627A (ja) * | 1989-11-14 | 1991-07-03 | Seiko Epson Corp | 半導体装置 |
| US5071780A (en) * | 1990-08-27 | 1991-12-10 | Taiwan Semiconductor Manufacturing Company, Ltd. | Reverse self-aligned transistor integrated circuit |
| JPH04359521A (ja) * | 1991-06-06 | 1992-12-11 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPH088225B2 (ja) * | 1991-12-17 | 1996-01-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 改良された半導体用局部的相互接続 |
| TW214610B (en) * | 1992-08-31 | 1993-10-11 | Siemens Ag | Method of making contact for semiconductor device |
| US5633201A (en) * | 1992-11-30 | 1997-05-27 | Hyundai Electronics Industries, Co., Ltd. | Method for forming tungsten plugs in contact holes of a semiconductor device |
| US5434103A (en) * | 1993-06-10 | 1995-07-18 | Micron Technology, Inc. | Method of forming an electrical connection |
| US5330924A (en) * | 1993-11-19 | 1994-07-19 | United Microelectronics Corporation | Method of making 0.6 micrometer word line pitch ROM cell by 0.6 micrometer technology |
| US5525552A (en) * | 1995-06-08 | 1996-06-11 | Taiwan Semiconductor Manufacturing Company | Method for fabricating a MOSFET device with a buried contact |
-
1994
- 1994-11-15 JP JP6280399A patent/JP2720796B2/ja not_active Expired - Fee Related
-
1995
- 1995-11-13 US US08/558,090 patent/US5654236A/en not_active Expired - Fee Related
-
1997
- 1997-05-22 US US08/861,769 patent/US5840621A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08148558A (ja) | 1996-06-07 |
| US5654236A (en) | 1997-08-05 |
| US5840621A (en) | 1998-11-24 |
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Legal Events
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|
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