JP3552526B2 - 半導体装置の導電体の製造方法 - Google Patents
半導体装置の導電体の製造方法 Download PDFInfo
- Publication number
- JP3552526B2 JP3552526B2 JP06692098A JP6692098A JP3552526B2 JP 3552526 B2 JP3552526 B2 JP 3552526B2 JP 06692098 A JP06692098 A JP 06692098A JP 6692098 A JP6692098 A JP 6692098A JP 3552526 B2 JP3552526 B2 JP 3552526B2
- Authority
- JP
- Japan
- Prior art keywords
- resist
- layer
- metal
- semiconductor device
- metal film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Description
【発明の属する技術分野】
この発明は、半導体装置の導電体の製造方法に関し、特に、その微細化に関する。
【0002】
【従来技術およびその課題】
図3に、従来のコンタクト形成方法を示す。図5Aに示すように、SiO2層2にレジスト41をパターンニングする。SiO2層2を異方性エッチングして、図5Bに示すようにコンタクトホール3を形成する。アッシングを行いレジスト41を除去する。これにより、図5Cに示すようにSiO2層2にコンタクトホール3が形成される。TiNをスパッタリングし、図5Dに示すようにコンタクトホール3の側面および底面をバリアメタル層42で覆う。アルミニウムをスパッタリングし、図5Eに示すように、全面にアルミニウム層7を堆積させる。これによりコンタクトホール3にアルミニウムが充填される。レジストをパターンニングし、エッチングする。このようにして、コンタクトホール3にプラグ4が形成される。
【0003】
しかしながら、上記製造方法においては、以下のような問題があった。コンタクトホール3は、パターンニングしたレジストを用いて絶縁膜をエッチングすることにより、形成している。したがって、コンタクトホールの微細化はエッチングができる寸法に制限されていた。
【0004】
特に、上記のように底面および側面にバリアメタルを形成する場合には、コンタクトホールを微細化すると、バリアメタルだけで、コンタクトホールが埋まってしまうという問題もあった。
【0005】
この発明は上記問題を解決し、微細化が可能な導電体の形成方法を提供することを目的とする。
【0006】
【課題を解決するための手段および発明の効果】
本発明にかかる半導体装置の導電体の製造方法においては、平面の第1の層を第1拡散防止用金属膜で覆い、前記第1拡散防止用金属膜の上に、穴を有するレジストを形成し、メッキ処理により前記穴に金属を充填し、前記レジストを除去し、前記金属の側壁および前記第1拡散防止金属膜を第2拡散防止用金属膜で覆い、前記第2拡散防止金属膜の平面形状が、前記金属の平面形状よりも一回り大きくなるよう、前記第2拡散防止金属膜をエッチングする。これにより、底面及び側面を拡散防止金属膜で覆った金属柱が形成される。前記レジストに形成する穴はエッチング処理による限界寸法に影響されないので、前記穴の形状の金属柱が形成される。前記レジストに形成する穴はエッチング処理による限界寸法に影響されないので、微細な金属柱の形成が可能となる。
【0007】
本発明にかかる半導体装置の導電体の製造方法においては、レジストのコンタクトホール用の穴にメッキ処理により金属を充填させて、前記レジストを除去する。これにより、前記穴の形状の金属柱が形成される。そして、前記金属の側壁に絶縁膜を形成する。前記レジストに形成する穴はエッチング処理による限界寸法に影響されないので、コンタクトホールの微細化が可能となる。
【0008】
本発明にかかる半導体装置の導電体の製造方法においては、前記レジスト形成前に、前記第1の層の表面に拡散防止用金属膜を形成する。したがって、微細化されたコンタクトホールでも前記第1の層との間に拡散防止用金属膜を形成することができる。
【0009】
本発明にかかる半導体装置の導電体の製造方法においては、前記絶縁膜形成前に、前記金属の側壁に拡散防止用金属膜を形成する。したがって、微細化されたコンタクトホールでも前記絶縁層との間に拡散防止用金属膜を形成することができる。
【0010】
【発明の実施の形態】
図面を用いて、本発明にかかる導電体である電極の製造方法について、説明する。拡散層18が形成されたシリコン層1(第1の層)の上に、TaNをスパッタリング法によって数百(例えば、300)オングストローム堆積させて、図1Aに示すように、バリアメタル層11を形成する。本実施形態では、前記TaNのスパッタリングは、圧力8ミリトルのArとN2の混合ガス雰囲気中で、パワー2kWで行った。
【0011】
つぎに、レジストを塗布し、EB(Electron Beam)装置を用いて(図示せず)、マスクパタンを焼き付け、ベイクして図1Bに示すような開口部22を有するレジスト21を形成する。本実施形態では、開口部22の大きさを0.1μm角とした。
【0012】
バリアメタル層11を電極として用いて、銅の電解メッキを行う。これにより、図1Cに示すように開口部22に銅が充填される。レジストを除去すると、図1Dに示すように、柱状電極23、24がシリコン層1の拡散層18の上に直立状態で形成される。このように、本実施形態においては、コンタクト電極の底面のバリアメタルを電解メッキを行う場合の電極と共用とした。
【0013】
なお、図1Bに示す状態で、メッキ処理によりレジスト21の上面にも銅が付着した場合には、一旦CMP(化学的機械研磨)法を用いて、レジスト21の上面の銅を削除すればよい。
【0014】
全面に、TaNをスパッタリング法によって300オングストローム堆積させて、図1Eに示すように、バリアメタル層12を形成する。本実施形態では、前記TaNのスパッタリングは、圧力8ミリトルのArとN2の混合ガス雰囲気中で、パワー2kWで行った。
【0015】
図2Aに示すように、底面のバリアメタル層11および側面のバリアメタル層12を個々の柱状電極23、24ごとに絶縁するためのレジスト31を形成し、前記バリアメタル層11、12をエッチングする。エッチングされたバリアメタル層11、12の平面形状(基板の平面方向に対して鉛直な方向からの形状)は図2Bに示すように、相似形でかつ一回り大きい。これは、バリアメタル層11、12は、各柱状電極23、24間で絶縁されれば十分であり、またレジスト31のずれを見込んだ為である。
【0016】
レジスト31を除去し、CVD法を用いて全面に酸化シリコンを堆積させ、図2Cに示すようにSiO2層2を形成する。図2Dに示すように、CMP(化学的機械研磨)法を用いて柱状電極23が露出するまで研磨する。この際、柱状電極23の上面のバリアメタル層12も前記研磨により、取り除かれる。
【0017】
SiO2層2の上に、アルミニウムをスパッタリング法によって堆積させ、レジストをパターンニングしてエッチングを行い、図2Eに示すように、配線が完成する。
【0018】
このように、コンタクトホール用の穴をレジストに形成して、この穴にメッキで金属を充填し、レジストを除去して、前記金属の側壁に絶縁膜を形成することにより、従来のように絶縁膜にコンタクトホールをエッチングにより形成する場合のような微細化の限界がなく、レジストに形成できる穴の大きさのコンタクトホールを有する接続部を形成することができる。
【0019】
また、柱状のコンタクト電極を形成後に側壁にバリアメタルを形成するので、コンタクトホールにバリアメタルを形成する製法において、コンタクトホールがバリアメタルで埋まってしまうという問題がない。これにより、微細化したコンタクトホールでもバリアメタルを形成することができる。
【0020】
本発明にかかる半導体装置の接続用電極構造においては、前記底面拡散防止金属膜であるバリアメタル11の平面形状は、図2Bに示すように、接続用電極である柱状電極23、24の平面形状より一回り大きい。これは、従来のように絶縁膜の形成したコンタクトホールの底面および側面にバリアメタルを形成したのではなく、全面に形成した底面および側面のバリアメタルを柱状電極を形成した後、エッチングで削除したからである。
【0021】
なお、本実施形態においては、コンタクトホール用の穴として開口部22をレジスト21に形成して電極を形成した場合について説明したが、コンタクトホール以外の穴についても同様に適用できる。図3を用いて、その一例であるゲート電極を形成する場合について説明する。
【0022】
図3Aに示すように、p型の半導体基板110の表面に絶縁膜111を形成する。本実施形態においては、膜厚4000オングストロームのBPSGを絶縁膜111として用いた。レジストを塗布し、EB装置を用いて(図示せず)、マスクパタンを焼き付け、ベイクして図3Bに示すような開口部122を有するレジスト121を形成する。本実施形態では、開口部22の幅αを0.2μmとした。
【0023】
つぎに、全面にTaNをスパッタリング法によって300オングストローム堆積させて、図3Cに示すように、バリアメタル層131を形成する。バリアメタル層131を電極として用いて、銅の電解メッキを行う。これにより、図3Dに示すように開口部22に銅が充填される。図3Eに示すように、CMP法を用いて、レジスト21の上面の銅124が所定の厚みとなるまで、研磨する。本実施形態においては、所定の厚みを0.4μmとした。
【0024】
なお、レジスト121の上面にも銅が付着した場合にも、このCMP法によって、レジスト21の上面の銅は削除される。
【0025】
つぎに、レジスト121を除去した後、図4Aに示すように、全面に、TaNをスパッタリング法によって300オングストローム堆積させ、バリアメタル131を形成する。銅124をマスクとして、n型不純物をイオン注入し、図4Bに示すように、ソース143、ドレイン144を基板110内に形成する。図4Cに示すように、層間絶縁膜148をCVD法にて形成する。後は、従来と同様であるので説明は省略する。このようにして、コンタクトホール以外でも微細な電極(導電体)を形成することもできる。
【0026】
なお、本実施形態においては、メッキする金属として銅を用いたが、メッキが可能な金属であればどのようなものであってもよく、たとえば、銀、白金、金等を採用してもよい。
【0027】
また、本実施形態においては、電解メッキをおこなったが、無電解メッキによって、レジストに形成された穴を金属で埋めることもできる。無電解メッキを行う場合には、電極とする金属層は不要である。したがって、たとえば、コンタクトホールの下部が図2に示すように、拡散層ではなく、下部配線であるような場合には、底面のバリアメタルは不要であるので、製造工程を簡略化できる。
【0028】
なお、ゲート電極として用いる場合には無電解メッキで形成するほうが望ましい。これは、ゲート酸化膜が薄いため、スパッタリング法によりバリアメタルを形成する時に、ゲート酸化膜が劣化するおそれがあるからである。なお、かかるゲート酸化膜の劣化のおそれがなければ、特に無電解メッキに限られない。
【0029】
また、柱状電極23の金属が側面に形成される絶縁層や半導体領域への拡散等が生じない場合には、側面、底面のバリアメタルを形成しないようにしてもよい。
【0030】
また、バリアメタル11、12の材質はTaNに限らず、他の材質を用いてもよい。
【0031】
本実施形態においては、SiO2層2の上にアルミ配線を形成するようにしたが、
SiO2層2に配線を埋め込むデュアルダマシン(Dual−Damascene)構造の配線の場合にも同様に適用することができる。
【0032】
本実施形態においては、CMP法により、柱状電極23の上面のバリアメタル層12を研磨により取り除くようにしたが、必要であれば、バリアメタル層12を残すようにしてもよい。
【0033】
また、第1の実施形態にて、レジストを除去した後、全面に形成する絶縁層としてSiO2層を採用したが、他のPSG、BPSG等であってもよい。
【0034】
本実施形態においては、導電体として接続用電極またはゲート電極として形成した場合について説明したが、これに限定されるものではない。
【図面の簡単な説明】
【図1】本発明にかかる接続用電極の製造方法の製造工程を示す要部断面図である。
【図2】本発明にかかる接続用電極の製造方法の製造工程を示す要部断面図である。
【図3】本発明にかかる他の実施形態の製造工程を示す要部断面図である。
【図4】本発明にかかる他の実施形態の製造工程を示す要部断面図である。
【図5】従来のコンタクト用電極形成方法を説明する製造行程図である。
【符号の説明】
1・・・・・シリコン層
2・・・・・SiO2層
11・・・・バリアメタル層(底面)
12・・・・バリアメタル層(側面)
21・・・・レジスト
22・・・・開口部
23・・・・柱状電極(接続用電極)
24・・・・柱状電極(接続用電極)
Claims (3)
- 平面の第1の層を第1拡散防止用金属膜で覆い、
前記第1拡散防止用金属膜の上に、穴を有するレジストを形成し、
メッキ処理により前記穴に金属を充填し、
前記レジストを除去し、
前記金属の側壁および前記第1拡散防止金属膜を第2拡散防止用金属膜で覆い、
前記第2拡散防止金属膜の平面形状が、前記金属の平面形状よりも一回り大きくなるよう、前記第2拡散防止金属膜をエッチングすること、
を特徴とする半導体装置の導電体の製造方法。 - 請求項1の半導体装置の導電体の製造方法において、
前記穴はコンタクトホール用の穴であること、
を特徴とする半導体装置の導電体の製造方法。 - 第1の層の上に形成された絶縁膜、
前記絶縁膜の上に形成された上部電極、
前記絶縁膜を貫通し、前記上部電極と電気的に接続された接続用電極、
前記接続用電極と前記絶縁膜との間の側面拡散防止用金属膜、
前記接続用電極と前記第1の層との間の底面拡散防止用金属膜、
を備えた半導体装置の接続用電極構造において、
前記底面拡散防止金属膜の平面形状は、前記接続用電極の平面形状よりも一回り大きいこと、
を特徴とする半導体装置の接続用電極構造。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06692098A JP3552526B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体装置の導電体の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP06692098A JP3552526B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体装置の導電体の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11265936A JPH11265936A (ja) | 1999-09-28 |
JP3552526B2 true JP3552526B2 (ja) | 2004-08-11 |
Family
ID=13329908
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP06692098A Expired - Fee Related JP3552526B2 (ja) | 1998-03-17 | 1998-03-17 | 半導体装置の導電体の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3552526B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006351731A (ja) * | 2005-06-14 | 2006-12-28 | Sumitomo Heavy Ind Ltd | 半導体装置の製造方法 |
JP5127251B2 (ja) * | 2007-02-01 | 2013-01-23 | パナソニック株式会社 | 半導体装置の製造方法 |
-
1998
- 1998-03-17 JP JP06692098A patent/JP3552526B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH11265936A (ja) | 1999-09-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5243220A (en) | Semiconductor device having miniaturized contact electrode and wiring structure | |
US20020070457A1 (en) | Metal contact structure in semiconductor device and method for forming the same | |
US7056823B2 (en) | Backend metallization method and device obtained therefrom | |
KR100277377B1 (ko) | 콘택트홀/스루홀의형성방법 | |
JP2720796B2 (ja) | 半導体装置の製造方法 | |
US5747383A (en) | Method for forming conductive lines and stacked vias | |
JPH0775235B2 (ja) | シリコンウエハ内に貫通導体を形成する為の平担化方法 | |
KR20000026588A (ko) | 콘택홀을 갖는 반도체 장치 및 그 제조방법 | |
KR20010004598A (ko) | 반도체 소자의 게이트 형성방법 | |
JP2003508896A (ja) | 少なくとも1つのメタライゼーション面を有する集積回路の製造方法 | |
US6682999B1 (en) | Semiconductor device having multilevel interconnections and method of manufacture thereof | |
US6204096B1 (en) | Method for reducing critical dimension of dual damascene process using spin-on-glass process | |
JP3552526B2 (ja) | 半導体装置の導電体の製造方法 | |
JP3415387B2 (ja) | 半導体装置およびその製造方法 | |
EP3817038A1 (en) | A method for producing self-aligned gate and source/drain via connections for contacting a fet transistor | |
JPH0831935A (ja) | 半導体装置の製造方法 | |
JPH11135623A (ja) | 多層配線装置及びその製造方法 | |
KR100191710B1 (ko) | 반도체 소자의 금속 배선 방법 | |
JP2009054879A (ja) | 集積回路の製造方法 | |
KR100474989B1 (ko) | 장벽층을이용한반도체장치의커패시터형성방법 | |
KR100685592B1 (ko) | 반도체 소자의 플러그 형성 방법 | |
KR20000027911A (ko) | 반도체 장치의 콘택 형성 방법 | |
KR0172725B1 (ko) | 반도체 소자의 다층 금속배선 형성방법 | |
JP2000077416A (ja) | 埋め込み配線の形成方法 | |
JP2001284353A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040212 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040216 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040402 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040426 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040426 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110514 Year of fee payment: 7 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120514 Year of fee payment: 8 |
|
LAPS | Cancellation because of no payment of annual fees |