KR0172725B1 - 반도체 소자의 다층 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 다층금속배선 형성방법을 개시한다. 개시된 본 발명은 반도체 소자의 다층 금속배선 형성방법에 있어서, 소정의 필드 산화막, 게이트전극 및 소오스/드레인 전극이 형성된 상태의 반도체 기판의 전체 구조 상부에 평탄화용 절연막을 형성하는 단계; 상기 소오스/드레인 전극이 노출되도록 상기 평탄화용 절연막을 사진 식각법으로 선택적으로 식각하여 제1 콘택홀을 형성하는 단계; 상기 제1 콘택홀의 내부 및 주변부에 폴리실리콘막을 적층한 후, 이를 비등방성 식각하여 제1 콘택홀의 측벽부에 폴리실리콘막 스페이서를 형성하는 단계; 상기 게이트 전극이 노출되도록 상기 평탄화용 절연막을 사진식각법으로 선택으로 식각하여 제2 콘택홀을 형성하는 단계; 상기 제1 콘택홀의 내부 및 제2 콘택홀의 내부에 텅스텐막을 선택적으로 형성하여 텅스텐 플러그를 형성하는 단계; 및 전체 구조 상부에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 다층금속배선 형성방법
제1도 (a) 내지 (c)는 종래의 대표적인 반도체 소자의 다층금속배선 형성방법을 설명하기 위한 도면이고,
제2도 (a) 내지 (e)는 본 발명의 바람직한 일실시예에 따른 반도체 소자의 다층금속배선 형성방법을 설명하기 위한 도면이다.
* 도면의 주요부분에 대한 부호의 설명
1, 11 : 반도체 기판 2, 12 : 필드 산화막
3, 13 : 게이트 전극 4, 14 : 소오스/드레인 전극
5, 15 : 평탄화용 절연막 6, 6a, 16, 16a : 콘택홀
7 : 금속 장벽막 8 : 스페이서
8, 8a, 18, 18a : 텅스텐 플러그 19 : 금속배선
본 발명은 반도체 소자의 제조 방법에 관한 것으로 더욱 상세하게는 에스펙트비(aspect ratio)가 상이한 콘택홀을 갖는 반도체 소자의 다층 금속배선 형성방법에 관한 것이다.
오늘날, 반도체 소자가 고집적화됨에 따라, 금속배선의 신뢰성을 개선하기 위하여 평탄화 공정이 수행되고 있다. 평탄화를 위하여 에치백, SOG막의 사용, 또는 화학 기계적 연마법이 실시되고 있다, 그러나, 이것으로 인하여 게이트 전극 및 소오스/드레인 전극과 같은 하부 전극과 알루미늄 금속배선과 같은 상부 전극을 전기적으로 연결하기 위하여 절연막이 형성되는 콘택홀들 사이에 에스펙트비가 서로 다르게 된다. 특히 적층 비아홀(Stacked Via hole)을 갖는 다층 금속배선의 경우에는 비아홀내에서 텅스텐 플러그를 사용하여도 상기의 상이한 에스펙트비로 인해 신뢰도가 크게 개선되지 않았다.
이와 같은 현상을 갖는 종래의 대표적인 다층 금속배선형성 방법이 제1도 (a) 내지 (c)에서 도시되어 있다. 종래의 방법은 우선 제1도 (a)에서 도시된 바와 같이 소정의 필드 산화막(2), 게이트 전극(3) 및 소오스/드레인 전극(4)를 구비한 트랜지스터를 형성한 상태의 반도체 기판(1)의 전체 구조 상부에 소정 두가지의 평탄화용 절연막(5)을 형성한다.
그런 다음, 소오스/드레인 전극(4) 및 게이트 전극(3)이 노출되도록 평탄화용 절연막(5)을 사진식각법으로 선택적으로 식각하여, (b)에서 도시된 바와 같이 콘택홀(6) 및 (6a)를 형성한다. 그리고 나서, 콘택홀(6) 및 (6a)의 내부 및 주변부 전면에, (c)에서 도시된 바와 같이 금속 장벽막(7) 및 텅스텐 막(8) 및 (8a)으로 구성된 전도성 플러그를 형성하고, 이것의 상부에 금속배선(9)을 형성한다.
그러나, 상기의 종래 방법은 게이트전극(3)의 전기적 연결을 위한 콘택홀(6)이 소오스/드레인전극(4)의 연결을 위한 콘택홀(6a)보다 에스펙트비가 더작기 때문에, 텅스텐막의 전면 증착시 콘택홀의 매립이 불충분하게 되어 단차가 발생하는 문제점이 있었다.
그리고, 적층 비아홀을 갖는 다층 금속배선의 경우에는 특히 제3층 이상의 금속배선층은 심지어 단락이 발생하는 문제점이 있었다.
따라서, 본 발명의 목적은 상기의 종래 방법의 문제점을 해결하기 위하여 안출된 것으로 콘택홀들 사이의 상이한 에스펙트비로 인하여 발생될수 있는 단차 및 단락의 문제를 극복할 수 있는 반도체 소자의 다층금속배선 형성방법을 제공하는데 있다.
상기의 목적을 달성하기 위하여 본 발명의 반도체 소자의 다층금속배선 형성방법은, (a) 소정의 필드 산화막, 게이트전극 및 소오스/드레인 전극이 형성된 상태의 반도체 기판의 전체 구조 상부에 평탄화용 절연막을 형성하는 단계; (b) 상기 소오스/드레인 전극이 노출되도록 상기 평탄화용 절연막을 사진 식각법으로 선택적으로 식각하여 제1 콘택홀을 형성하는 단계; (c) 상기 제1 콘택홀의 내부 및 주변부에 폴리실리콘막을 적층한 후, 이를 비등방성 식각하여 제1 콘택홀의 측벽부에 폴리실리콘막 스페이서를 형성하는 단계; (d) 상기 게이트 전극이 노출되도록 상기 평탄화용 절연막을 사진식각법으로 선택으로 식각하여 제2 콘택홀을 형성하는 단계; (e) 상기 제1 콘택홀의 내부 및 제2 콘택홀의 내부에 텅스텐막을 선택적으로 형성하여 텅스텐 플러그를 형성하는 단계; 및 (f) 전체 구조 상부에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기의 본 발명에 따른 반도체 소자의 다층 금속배선 형성방법에서, 상기 평탄화용 절연막을 BPSG막, TEOS막, TEOS-O3막, PE-TEOS막, SOG막, 또는 상기막들의 2개이상의 혼합막으로 이루어지는 것이 바람직하다.
그리고, 상기의 단계 (c)에서 적층되는 폴리실리콘막의 두께는 약 300 ~ 500Å인 것이 바람직하다.
또한, 상기의 단계(b)에서의 식각은 습식 식각 및 건식 식각에 의해 실시되고, 단계(d)에서의 식각은 건식 식각에 의해 실시된다.
본 발명에 의하면, 상대적으로 큰 에스펙트비를 갖는 콘택홀을 먼저 형성하고 이것의 측벽부에 스페이서를 형성한후, 에스펙트비의 차이만큼 전도성플러그를 형성하고, 금속배선을 형성함으로써, 콘택홀들 간의 상이한 에스펙트비로 인한 단차 및 단락의 문제를 극복할 수 있다. 따라서, 소자의 신뢰도를 향상시킬 수 있다.
이하, 본 발명의 바람직한 일실시예를 첨부도면에 의거하여 상세히 설명하기로 한다.
제2도 (a) 내지 (e)는 본 발명의 바람직한 실시예에 따른 반도체 소자의 다층금속배선 형성방법을 공정 순서적으로 설명하기 위한 도면이다.
우선, 제2도 (a)에서 도시된 바와 같이, 반도체 기판(11)상에 소정의 필드 산화막(12), 게이트 전극(13), 및 소오스/드레인 전극(14)을 구비한 트랜지스터를 형성한 상태에서, 전체구조 상부에 BPSG막, TEOS막, TEOS-O3막, PE-TEOS막, SOG막 또는 이것들의 2개 이상의 혼합막과 같은 평탄화용 절연막(15)을 5,000 내지 10,000Å의 두께로 형성한다. 이어서, 소오스/드레인 전극(14)이 노출되도록 습식식각 및 건식식각을 사용하는 사진식각법으로 제1 콘택홀(16)을 형성한다.
그런 다음, 제1 콘택홀(16)의 내부 및 주변부에 폴리실리콘막을 약 300 내지 500Å의 두께로 적층한 후, 상기 폴리실리콘막을 비등방성 식각하여 (b)에서 도시된 바와같이, 제1 콘택홀(16)의 측벽부에 스페이서(17)를 형성한다.
그후, (c)에서 도시된 바와 같이, 필드 산화막(12)상의 게이트 전극(13)이 노출되도록 건식식각을 사용하는 사진식각법으로 제2 콘택홀(16A)을 형성한다.
그리고나서, 제1 콘택홀(16) 및 제2 콘택홀(16A)의 내부에 텅스텐막을 (d)에서 도시된 바와같이, 5,000 내지 7,000Å의 두께로 선택적으로 형성하여 텅스텐 프러그(18, 18A)를 형성한다.
이어서, (e)에서 도시된 바와 같이 전체 구조 상부에 300 내지 800Å의 두께로 금속 장벽막(미도시) 및 알루미늄 합금막으로 구성된 소정의 금속배선(19)을 형성한다. 그런다음, 제2 층 이상의 금속배선(미도시)을 형성하기 위한 여러가지의 공정을 실시할 수 있다.
이상에서와 같이 본 실시예에 따르면, 비교적 큰 에스펙트비를 갖는 제1 콘택홀(16)을 먼저 형성하고, 이것의 측벽부에 플리실리콘막 스페이서(17)를 형성한 후, 비교적 작은 어스펙트비를 갖는 제2 콘택홀(16A)을 나중에 형성하고, 단차 차이만큼만 전도성 플러그를 형성하므로써 콘택홀들간의 어스펙트비의 차이로 인한 단차 및 단선의 발생을 방지할 수 있다.
또한, 본 발명은 상기의 실시예에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (5)

  1. 반도체 소자의 다층 금속배선 형성방법에 있어서, (a) 소정의 필드 산화막, 게이트전극 및 소오스/드레인 전극이 형성된 상태의 반도체 기판의 전체 구조 상부에 평탄화용 절연막을 형성하는 단계; (b) 상기 소오스/드레인 전극이 노출되도록 상기 평탄화용 절연막을 사진 식각법으로 선택적으로 식각하여 제1 콘택홀을 형성하는 단계; (c) 상기 제1 콘택홀의 내부 및 주변부에 폴리실리콘막을 적층한 후, 이를 비등방성 식각하여 제1 콘택홀의 측벽부에 폴리실리콘막 스페이서를 형성하는 단계; (d) 상기 게이트 전극이 노출되도록 상기 평탄화용 절연막을 사진식각법으로 선택으로 식각하여 제2 콘택홀을 형성하는 단계; (e) 상기 제1 콘택홀의 내부 및 제2 콘택홀의 내부에 텅스텐막을 선택적으로 형성하여 텅스텐 플러그를 형성하는 단계; 및 (e) 전체 구조 상부에 금속배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
  2. 제1항에 있어서, 상기 평탄화용 절연막이 BPSG막, TEOS막, TEOS-O3막, PE-TEOS막, SOG막, 또는 상기 막들의 2개 이상의 혼합막으로 이루어지는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
  3. 제1항에 있어서, 상기의 단계 (c)에서 적층되는 폴리실리콘막의 두께는 약 300~500Å인 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
  4. 제1항에 있어서, 상기의 단계(b)에서의 식각은 습식 식각 및 건식 식각에 의해 실시되는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
  5. 제1항에 있어서, 상기의 단계(d)에서의 식각은 건식 식각에 의해 실시되는 것을 특징으로 하는 반도체 소자의 다층 금속배선 형성방법.
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