JPH11288935A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 微細化された多層配線構造を有する半導体装
置の配線間あるいは半導体基板と配線との間の接続部材
を信頼性よく、断線あるいは高抵抗化等を生じることな
く形成する。 【解決手段】 ＭＩＳＦＥＴのゲート電極として機能す
る配線４を覆う絶縁膜８上に形成された絶縁膜１１の配
線溝１２に配線１３をダマシン法で形成し、配線１３と
配線１８とを電気的に接続するピラー１４を、絶縁膜１
１および配線１３上に堆積したタングステン膜のフォト
リソグラフィおよびエッチングによるパターニングによ
り形成する。ピラー１４を埋め込む層間絶縁膜１５にＴ
ＥＯＳ酸化膜１５ａおよび自己平坦性を有するＳＯＧ膜
１５ｂを用いて線間容量を低減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、多層配線を有する半導体装
置に適用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体装置の高機能化に対応して半導体
装置の多層配線化が進展している。また、半導体装置の
高密度化に対応して配線の高密度化も促進され、配線の
微細加工が進展している。

【０００３】多層配線構造を有する半導体装置の配線と
して、たとえば、昭和５９年１１月３０日、株式会社オ
ーム社発行、「ＬＳＩハンドブック」、ｐ２５３〜ｐ２
９２に記載されているように、絶縁膜上にアルミニウム
（Ａｌ）合金またはタングステン（Ｗ）などの高融点金
属薄膜を成膜した後、フォトリソグラフィ工程により配
線用薄膜上に配線パターンと同一形状のレジストパター
ンを形成し、それをマスクとしてドライエッチング工程
により配線を形成する技術が知られている。

【０００４】しかし、このＡｌ合金薄膜等をパターニン
グする方法では配線の微細化に伴い、配線抵抗の増大が
顕著になるという問題がある。また、配線の微細化に伴
って加工が困難になるという問題がある。さらに、配線
を埋め込む絶縁膜の平坦性を向上する技術が上層配線を
形成する際のフォトリソグラフィマージンを得る目的か
ら必要となるが、配線の微細化に伴い平坦化することが
困難になってきている。

【０００５】このため、たとえば１９９３ ＶＭＩＣ
（VLSI Multilevel InterconnectionConference）予稿
集、ｐ１５〜ｐ２１に記載されているように、絶縁膜に
形成した溝上に銅（Ｃｕ）を主導体層とする配線用金属
を埋め込んだ後、溝外部の余分な金属をＣＭＰ（Chemic
al Mechanical Polishing ：化学機械研磨）法を用いて
除去することにより溝内に配線パターンを形成する方法
（いわゆるダマシン法）が検討されている。このダマシ
ン法によれば、微細な配線加工が可能となり、また、主
導電層に銅を用いることから配線抵抗の問題が解決さ
れ、さらに、加工終了時に配線および絶縁膜表面がほぼ
平坦であることから平坦化の問題も解決される。

【０００６】一方、配線層間を接続するプラグ等の接続
部材についても微細化の要求が強い。このため、微細な
ビアホールの形成工程に関する技術が、たとえば特開平
８−２０４００８号公報に記載されている。この公報に
記載の技術は、自己平坦化能力を有する絶縁膜を用いた
層間絶縁膜にビアホールを形成する際の上下配線間の導
通信頼性を向上することを目的としたものであり、下層
配線上にピラーを形成し、その後プラズマＣＶＤ法によ
る第１絶縁膜および自己平坦化能力を有する絶縁膜を形
成し、ピラー上面よりも低い位置まで自己平坦化能力を
有する絶縁膜をエッチバックした後、さらにプラズマＣ
ＶＤ法による第２絶縁膜およびレジスト膜を形成し、第
１絶縁膜の表面が露出するまでレジスト膜および第２絶
縁膜をエッチバックし、露出した第１絶縁膜をピラーの
一部が露出するまでエッチングし、露出したピラーを除
去してスルーホールを形成するものである。

【０００７】

【発明が解決しようとする課題】しかしながら本発明者
らは、以下の問題が存在することを認識した。

【０００８】すなわち、微細化が進んだ多層配線構造に
おいては、下層配線上に形成されるビアホールが配線上
にボーダレスで、つまり配線パターンの幅に対して余裕
なくビアホールのパターンが形成される。このため、ビ
アホールパターンに目はずれが発生した場合には、ビア
ホールの形成される絶縁膜であるシリコン酸化膜と配線
が形成される絶縁膜であるシリコン酸化膜とが同じエッ
チングレートを有することから、配線の側面部分に過剰
なエッチング領域（サブトレンチ状の溝）が形成され
る。

【０００９】この状況を図２３を用いて説明する。図２
３は、本発明者らが検討した課題を説明するための断面
図である。ダマシン法により絶縁膜２２１の配線溝に形
成された銅（Ｃｕ）を主導電層とする配線２２２上にス
ルーホールである接続孔２２３を形成する。この接続孔
２２３を形成する際のパターンに合わせずれＬが生じた
場合には、接続孔２２３のパターンは配線２２２に対し
て目はずれとなり、合わせずれＬに相当する幅のサブト
レンチ状の溝２２４が形成される。このようなサブトレ
ンチ状の溝２２４は、接続孔２２３が形成される絶縁膜
２２７と絶縁膜２２１がともにシリコン酸化膜からなり
配線２２２を主に構成する銅とはエッチング選択比を有
する一方、接続孔２２３のエッチングの際のある程度の
オーバーエッチングは基板全面においての確実な接続孔
２２３の開口を図る上で避けることができないために発
生する。

【００１０】このようなサブトレンチ状の溝２２４が形
成されると、その溝２２４の部分に水分が残留しやすく
なる。接続孔２２３の形成後に洗浄工程が入ることから
溝２２４への水分の残留は避けられない。このような水
分の残留は、接続孔２２３への金属被膜の埋め込み特性
を悪化させ、特にＣＶＤ法によるタングステン（Ｗ）膜
の形成を阻害して、接続孔２２３内に形成されるプラグ
２２５にボイド２２６を生じてしまう。ボイド２２６
は、プラグ２２５の断線あるいは高抵抗化を生じ、半導
体装置の性能および信頼性を著しく損ない、半導体装置
の重大な欠陥の原因になる恐れがある。

【００１１】そこで、本発明者らはさらに検討を行い、
以下の２段階エッチングの技術を検討した。図２４は、
本発明者らがさらに検討した課題を説明するための断面
図である。すなわち、絶縁膜２２１に配線２２２を形成
した後、絶縁膜２２７を構成するシリコン酸化膜に対し
てエッチング選択比を有する絶縁膜２２８（たとえばシ
リコン窒化膜）を堆積し、その後絶縁膜２２７を形成す
る。絶縁膜２２７への接続孔２２３の形成の際には、絶
縁膜２２８に対してはエッチング速度が低く絶縁膜２２
７に対してはエッチング速度が高い条件で行う第１のエ
ッチングと、絶縁膜２２８がエッチングされる条件で行
う第２のエッチングとを順次行う２段階エッチング技術
の適用を検討した。

【００１２】この２段階エッチング技術を適用して形成
された半導体装置では、図２４の断面図に示すようにサ
ブトレンチ状の溝は形成されず、接続孔２２３へのプラ
グ２２５の埋め込みは正常に行われ、ボイドが形成され
ることはない。このように、サブトレンチ状の溝が形成
されないのは、第１のエッチングにおいて絶縁膜２２７
に十分なオーバーエッチングを施しても絶縁膜２２８が
エッチングストッパとして機能し、接続孔２２３が目は
ずれ状態であっても絶縁膜２２１がエッチングされず、
一方、第２のエッチングにおいて絶縁膜２２８をエッチ
ングする際には、絶縁膜２２８が比較的薄いため、オー
バーエッチングを施してもサブトレンチ状の溝が形成さ
れるほど絶縁膜２２１がエッチングされないためであ
る。

【００１３】このように２段階エッチングにより接続孔
２２３にはサブトレンチ状の溝が形成されず、ボイドの
ないプラグ２２５を形成して、断線あるいは接続抵抗の
上昇を発生せず、半導体装置の所定の性能および信頼性
を確保することができる。

【００１４】ところが、このような２段階エッチング技
術を用いれば、シリコン酸化膜に対してエッチング選択
比の高いシリコン窒化膜等絶縁膜２２８を形成すること
が必須の条件となる。しかし、シリコン窒化膜はシリコ
ン酸化膜に比較して誘電率が高く、プラグ２２５間ある
いは配線２２２間あるいは上下配線間の容量が増大する
という新たな問題を生じる。このような線間容量の増大
は、配線を伝送する信号の遅延を増加し、半導体装置の
高速応答性能等の低下を来す恐れがある。特に、今後さ
らに半導体装置が微細化された場合には線間容量の増加
はさらに顕著となり、また、半導体装置の高性能化に対
しても逆行することとなって次世代以降の半導体装置に
採用する技術としては問題が大きい。

【００１５】一方、前記公報に記載された技術では、ダ
マシン配線に対して適用される技術の開示はなく、ま
た、前記した問題を解決できる技術の開示はない。

【００１６】本発明の目的は、微細化された多層配線構
造を有する半導体装置の配線間あるいは半導体基板と配
線との間の接続部材を信頼性よく、つまり断線あるいは
高抵抗化等を生じることなく形成できる技術を提供する
ことにある。

【００１７】本発明の他の目的は、多層配線構造におけ
る配線あるいは接続部材間等の線間容量を増大すること
なく、かつ、接続部材を信頼性よく形成できる技術を提
供することにある。

【００１８】本発明のさらに他の目的は、線間容量を増
大することなく、かつ、接続部材を信頼性よく形成し
て、微細化された多層配線構造を有する半導体装置の性
能および信頼性を向上することにある。

【００１９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００２１】（１）本発明の半導体装置は、半導体の基
板または表面に半導体層を有する基板と、基板上に形成
された複数の配線層とを含む半導体装置であって、配線
層を構成する配線がいわゆるダマシン法により形成され
た配線（導電性の金属部材）であり、基板と配線との間
または配線層の間に形成された導電性の接続部材が、フ
ォトリソグラフィによりパターニングされた柱状の金属
部材（ピラー）からなるものである。

【００２２】このような半導体装置によれば、基板と配
線との間または配線層の間に形成された導電性の接続部
材がフォトリソグラフィにより形成されたピラーからな
るため、微細な接続部材を断線あるいは高抵抗化等の障
害を発生せずに信頼性よく形成できるとともに、ピラー
相互間を絶縁膜する絶縁膜（基板と配線間または配線層
間の層間絶縁膜でもある）に誘電率の高いシリコン窒化
膜を用いる必要がない。この結果、微細化された半導体
装置であっても信頼性よく多層配線を構成することがで
き、かつ、配線あるいは接続部材（ピラー）間の線間容
量を低減して半導体装置の高速応答性能等の性能の向上
を図ることができる。

【００２３】なお、配線は、アルミニウム、銅、タング
ステンから選択された何れか１つの材料を少なくとも含
み、接続部材は、アルミニウム、タングステン、窒化チ
タンから選択された何れか１つの材料を少なくとも含む
ものとすることができる。

【００２４】また、接続部材は、基板と配線または配線
間を電気的に接続する接続部材の他にダミー部材を含む
ことができる。このようにダミー部材を含むことによ
り、接続部材の形成後の絶縁膜の平坦化をディッシング
（凹み）を生じることなく行うことができ、その後の工
程特にフォトリソグラフィ工程におけるプロセスマージ
ンを向上できる。

【００２５】（２）本発明の半導体装置の製造方法は、
半導体集積回路素子が形成された基板上に第１絶縁膜を
形成し、この第１絶縁膜に配線溝を形成した後、第１絶
縁膜上に堆積した第１金属膜の配線溝以外の部分をＣＭ
Ｐ法により除去し、配線溝の内部にのみ第１金属膜を残
していわゆるダマシン法により配線を形成し、その後配
線および第１絶縁膜上に形成された第２金属膜をフォト
レジスト膜をマスクとしたエッチングによりパターニン
グして柱状の金属部材（ピラー）を形成し、金属部材を
覆う第２絶縁膜を形成し、この第２絶縁膜の表面を平坦
化した後、金属部材の表面を露出する工程を含むもので
ある。

【００２６】このような半導体装置の製造方法によれ
ば、金属部材（ピラー）の形成を、フォトレジスト膜を
マスクとしたエッチングにより行うため、金属部材の断
線あるいは高抵抗化が生じることがない。このため、配
線間の接続信頼性を向上して半導体装置の信頼性を向上
できる。また、金属部材を覆う第２絶縁膜に誘電率の高
いシリコン窒化膜等を用いる必要がなく線間容量の増加
を防止して半導体装置の高性能化を図ることができる。

【００２７】また、本発明の半導体装置の製造方法は、
半導体集積回路素子が形成された基板上に金属膜を形成
し、この金属膜をフォトレジスト膜をマスクとしたエッ
チングによりパターニングして柱状の金属部材（ピラ
ー）を形成し、この金属部材を覆う絶縁膜を形成し、こ
の絶縁膜の表面を平坦化した後、金属部材の表面を露出
する工程を含むものである。

【００２８】このような半導体装置の製造方法によれ
ば、金属部材（ピラー）の形成を、フォトレジスト膜を
マスクとしたエッチングにより行うため、金属部材の断
線あるいは高抵抗化が生じることがない。このため、基
板と配線との間の接続信頼性を向上して半導体装置の信
頼性を向上できる。また、金属部材を覆う絶縁膜に誘電
率の高いシリコン窒化膜等を用いる必要がなく線間容量
の増加を防止して半導体装置の高性能化を図ることがで
きる。

【００２９】なお、金属部材を覆う第２絶縁膜または絶
縁膜の表面を平坦化するとともに、金属部材の表面を露
出することができる。これにより工程を簡略化すること
ができる。

【００３０】また、第２絶縁膜または絶縁膜の表面の平
坦化および金属部材の表面の露出は、ＣＭＰ法による研
磨またはエッチバック法により行うことができる。

【００３１】また、第２金属膜または金属膜がタングス
テン膜である場合には、基板温度を−５０℃〜５０℃の
範囲の温度とし、六フッ化硫黄（ＳＦ₆ ）を含むエッチ
ングガスを用いて第２金属膜または金属膜をパターニン
グすることができる。また、第２金属膜または金属膜が
アルミニウム膜である場合には、基板温度を３０℃〜５
０℃の範囲の温度とし、塩素（Ｃｌ₂ ）または三塩化ボ
ロン（ＢＣｌ₃ ）を含むエッチングガスを用いて第２金
属膜または金属膜をパターニングすることができる。こ
れにより第２金属膜または金属膜の下層を構成する第１
絶縁膜および配線、あるいは基板とのエッチング選択比
を十分に大きくとることができる。

【００３２】また、金属部材を覆う第２絶縁膜または絶
縁膜として、ＳＯＧ（Spin On Glass ）膜または高密度
プラズマＣＶＤ法を用いたシリコン酸化膜を用いること
ができる。これにより第２絶縁膜または絶縁膜をボイド
フリーで形成することができ、第２絶縁膜または絶縁膜
上に形成する上層配線を高い信頼性で形成できる。

【００３３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の部材には同一の符号を付
し、その繰り返しの説明は省略する。

【００３４】（実施の形態１）図１は、本発明の一実施
の形態である半導体装置の一例を示した断面図である。
本実施の形態１の半導体装置は、半導体基板１の主面上
に素子分離領域であるフィールド絶縁膜２が形成され、
フィールド絶縁膜２で規定された半導体基板１の活性領
域３にＭＩＳＦＥＴ（Metal Insulator Semiconductor
Field Effect Transistor ）が形成されたものである。
図１においてＭＩＳＦＥＴは表示されていないが、ＭＩ
ＳＦＥＴのゲート電極として機能する配線４がフィール
ド絶縁膜２上に形成されている。配線４は、半導体基板
の活性領域上にゲート絶縁膜（図示せず）を介して配置
された場合にＭＩＳＦＥＴのゲート電極として機能す
る。

【００３５】半導体基板１は、単結晶シリコンからなる
基板を例示できるが、これに限られず、表面に単結晶シ
リコン層を有するＳＯＩ（Silicon On Insulator）また
はＳＯＳ（Silicon On Sapphire ）基板、あるいはガラ
ス基板上に多結晶または単結晶シリコン層を有する基板
であってもよい。

【００３６】フィールド絶縁膜２は、たとえばＬＯＣＯ
Ｓ（Local Oxidation of Silicon）法を用いたシリコン
酸化膜を例示できるが、半導体基板１の主面に形成され
た浅溝にシリコン酸化膜を埋め込んで形成された分離領
域であってもよい。なお、半導体基板１の主面近傍には
ウェル領域が形成されていてもよい。

【００３７】配線４は、多結晶シリコン膜４ａおよびシ
リサイド膜４ｂとからなり、配線４の側面にはサイドウ
ォールスペーサ５が形成されている。

【００３８】多結晶シリコン膜４ａは、たとえばＣＶＤ
法により形成される。また、多結晶シリコン膜４ａには
高濃度あるいは低濃度に不純物（たとえばｐ型の場合ボ
ロン（Ｂ）、ｎ型の場合リン（Ｐ）またはヒ素（Ａ
ｓ））が導入されてもよく、また、不純物が導入されな
くてもよい。

【００３９】シリサイド膜４ｂは、たとえばチタン（Ｔ
ｉ）のシリサイド物（ＴｉＳｉ_x ）からなり、後に説明
するサリサイドプロセスを用いて形成される。このよう
にシリサイド膜４ｂが形成されているため、配線４の電
気抵抗を低減し、半導体装置の性能を向上できる。な
お、シリサイド物はチタンシリサイドに限られず、たと
えばタングステンシリサイド（ＷＳｉ_x ）、コバルトシ
リサイド（ＣｏＳｉ_x ）であってもよい。

【００４０】サイドウォールスペーサ５は、たとえばシ
リコン酸化膜からなり、ＣＶＤ法によるシリコン酸化膜
を異方性エッチングして形成することができる。

【００４１】半導体基板１のゲート電極が形成される領
域以外の領域には、不純物半導体領域６が形成され、不
純物半導体領域６上にはシリサイド膜４ｂと同様のシリ
サイド膜７が形成されている。

【００４２】不純物半導体領域６には、ＭＩＳＦＥＴの
チャネル型に応じた導電型の不純物、たとえばＭＩＳＦ
ＥＴがｎチャネル型である場合にはｎ型の導電型を示す
不純物（リン（Ｐ）またはヒ素（Ａｓ））が高濃度に導
入され、ＭＩＳＦＥＴがｐチャネル型である場合にはｐ
型の導電型を示す不純物（ボロン（Ｂ））が高濃度に導
入されている。不純物半導体領域６は、ＭＩＳＦＥＴの
ソースドレイン領域、ＭＩＳＦＥＴ間を電気的に接続す
る配線領域、あるいは抵抗領域として機能する。

【００４３】シリサイド膜７は、後に説明するサリサイ
ドプロセスを用いてシリサイド膜４ｂと同時に形成され
る。シリサイド膜７が形成されているため、不純物半導
体領域６の電気抵抗を低減し、また、プラグとの電気的
な接続抵抗を低減できる。これにより半導体装置の性能
を向上できる。

【００４４】半導体基板１の主面上には、配線４、ＭＩ
ＳＦＥＴ、フィールド絶縁膜２等を覆う絶縁膜８が形成
されている。絶縁膜８には接続孔９が形成され、接続孔
９内にはプラグ１０が形成されている。

【００４５】絶縁膜８は、たとえばプラズマＣＶＤ法に
よりＴＥＯＳ（Tetraethoxysilane：（Ｃ₂ Ｈ₅ Ｏ）₄
Ｓｉ）を原料ガスとして形成されたシリコン酸化膜（以
下ＴＥＯＳ酸化膜という）、ＳＯＧ膜の積層膜とするこ
とができる。

【００４６】プラグ１０は、たとえばチタン（Ｔｉ）
膜、窒化チタン（ＴｉＮ）膜の積層膜を接着層１０ａと
し、タングステン（Ｗ）膜１０ｂにより接続孔９を埋め
込んで形成されたタングステンプラグとすることができ
る。

【００４７】絶縁膜８およびプラグ１０上には配線形成
用の絶縁膜１１が形成されている。絶縁膜１１は、たと
えばＣＶＤ法により形成されたシリコン窒化膜１１ａ、
ＳＯＧ膜１１ｂ、ＴＥＯＳ酸化膜１１ｃからなる多層絶
縁膜とすることができる。

【００４８】絶縁膜１１には配線溝１２が形成され、配
線溝１２には、ダマシン法により形成された配線１３が
形成されている。配線１３は、たとえば窒化チタン（Ｔ
ｉＮ）膜１３ａと銅（Ｃｕ）膜１３ｂとからなる。窒化
チタン膜１３ａは、銅の拡散を防止するブロッキング膜
として機能し、銅膜１３ｂは、配線１３の主導電層とし
て機能する。このように、配線１３は、ダマシン法によ
り形成されるため微細な加工に適用でき、また、銅を主
導電層とするため低抵抗化を図ることができる。これに
より、半導体装置の高集積化と高性能化を図ることがで
きる。また、配線１３はダマシン法により形成されるた
め、絶縁膜による埋め込み性およびその表面の平坦性が
問題になることはなく、その後の工程、特にフォトリソ
グラフィ工程でのプロセスマージンを増加して半導体装
置の高集積化および微細化に対応できる。

【００４９】配線１３上にはピラー１４（接続部材）が
形成され、ピラー１４は、その側面および絶縁膜１１上
に形成されたＴＥＯＳ酸化膜１５ａとＳＯＧ膜１５ｂと
で覆われている。ＴＥＯＳ酸化膜１５ａとＳＯＧ膜１５
ｂとで層間絶縁膜１５を構成する。ＳＯＧ膜１５ｂ上に
はさらにＴＥＯＳ酸化膜が形成されてもよい。

【００５０】ピラー１４は、タングステン膜からなり、
後に説明するように半導体基板１の全面に形成されたタ
ングステン膜をフォトリソグラフィ工程によりパターニ
ングして形成される。このように、ピラー１４がタング
ステン膜のパターニングにより形成されたものであるた
め、ボイド等が形成されることがあり得ず、半導体装置
の性能および信頼性を向上できる。

【００５１】ＳＯＧ膜１５ｂは、自己平坦性の膜であ
り、後に説明するようにピラー１４の形成後のＳＯＧ膜
１５ｂの堆積の際にボイド等が形成されない。このた
め、後に説明する配線の形成を信頼性よく行うことがで
きる。仮にボイドが存在する場合には、上層配線の配線
溝の形成の際に過剰な掘れ込み等が発生し、正常に配線
を形成できない恐れがあるが、層間絶縁膜１５にボイド
が形成されなければこのような不具合は発生しない。

【００５２】層間絶縁膜１５およびピラー１４上には配
線形成用の絶縁膜１６が形成されている。絶縁膜１６
は、絶縁膜１１と同様な積層絶縁膜であり、たとえばＣ
ＶＤ法により形成されたシリコン窒化膜１６ａ、ＳＯＧ
膜１６ｂ、ＴＥＯＳ酸化膜１６ｃからなる。

【００５３】絶縁膜１６には配線溝１７が形成され、配
線溝１７には、ダマシン法により形成された配線１８が
形成されている。配線１８は配線１３と同様、たとえば
窒化チタン膜１８ａと銅膜１８ｂとからなる。

【００５４】以後同様にしてピラーおよび配線を形成し
て任意の層数の多層配線を形成できる。

【００５５】次に、上記した半導体装置の製造方法を、
図２〜図１３を用いて説明する。図２〜図１３は、実施
の形態１の半導体装置の製造方法の一例を工程順に示し
た断面図である。

【００５６】まず、図２に示すように、半導体基板１の
主面上にＬＯＣＯＳ法を用いてフィールド絶縁膜２を形
成する。その後、ゲート絶縁膜となるシリコン酸化膜を
たとえば熱ＣＶＤ法により形成し、さらに多結晶シリコ
ン膜を堆積する。この多結晶シリコン膜を配線４（ゲー
ト電極）となるようにパターニングし、多結晶シリコン
膜４ａを形成する。シリコン酸化膜の堆積後、異方性エ
ッチングを行って多結晶シリコン膜４ａの側面にシリコ
ン酸化膜からなるサイドウォールスペーサ５を形成す
る。

【００５７】次に、多結晶シリコン膜４ａとサイドウォ
ールスペーサ５およびフォトレジスト膜をマスクとして
不純物を半導体基板１にイオン注入し、不純物半導体領
域６を形成する。その後、半導体基板１の全面にチタン
膜を堆積し、熱処理を施してチタン膜と多結晶シリコン
膜４ａおよび不純物半導体領域６とをシリサイド反応さ
せる。その後、未反応のチタン膜を除去して、多結晶シ
リコン膜４ａおよび不純物半導体領域６の表面にシリサ
イド膜４ｂ、７を形成する。

【００５８】次に、図３に示すように、絶縁膜８を形成
し、絶縁膜８に接続孔９を開口する。絶縁膜８は、たと
えばＴＥＯＳ酸化膜を２００ｎｍ、ＳＯＧ膜を２００ｎ
ｍ、ＴＥＯＳ酸化膜を８００ｎｍ順次堆積した後、ＣＭ
Ｐ法によりＴＥＯＳ酸化膜を約５００ｎｍ研磨し、さら
にＴＥＯＳ酸化膜を２００ｎｍ堆積して形成することが
できる。ＴＥＯＳ酸化膜の約５００ｎｍの研磨は、大面
積領域での研磨量である。このＣＭＰ法による研磨によ
り絶縁膜８を平坦に形成することができ、接続孔９の開
口等のフォトリソグラフィ工程のプロセスマージンを向
上して微細加工に対応することができる。なお、最後に
形成する２００ｎｍ膜厚のＴＥＯＳ酸化膜は、ＣＭＰ法
による研磨により発生した表面の損傷等を回復する機能
がある。

【００５９】接続孔９の開口は、絶縁膜８上に接続孔９
が形成される領域に開口を有するフォトレジスト膜をパ
ターニングにより形成し、このフォトレジスト膜をマス
クとして絶縁膜８をエッチングし、加工することができ
る。

【００６０】次に、図４に示すように、アルゴン（Ａ
ｒ）プラズマ等で接続孔９の底部の自然酸化膜を除去し
た後、たとえば、チタン膜を１０ｎｍ、窒化チタン膜を
５０ｎｍ、タングステン膜を３００ｎｍ順次堆積し、こ
のタングステン膜、窒化チタン膜およびチタン膜をＣＭ
Ｐ法により研磨して接続孔９以外の絶縁膜８上の不要な
部分を除去する。これにより接続孔９の内部にプラグ１
０を形成する。窒化チタン膜およびチタン膜は、タング
ステン膜を形成する際の接着層１０ａとして機能する。
タングステン膜１０ｂはプラグ１０の主導電層として機
能する。窒化チタン膜およびチタン膜は、たとえばスパ
ッタ法により連続的に形成することができる。なお、窒
化チタン膜およびチタン膜はＣＶＤ法により形成しても
よい。タングステン膜は、たとえばＣＶＤ法により形成
できる。ＣＶＤ法によりタングステン膜を形成するた
め、接続孔９が微細であっても良好に埋め込むことがで
きる。

【００６１】次に、図５に示すように、たとえばシリコ
ン窒化膜１１ａを２００ｎｍ、ＳＯＧ膜１１ｂを２００
ｎｍおよびＴＥＯＳ酸化膜１１ｃを２００ｎｍ順次堆積
し、配線形成用の絶縁膜１１を形成する。シリコン窒化
膜１１ａは、たとえばＣＶＤ法により形成できる。シリ
コン窒化膜１１ａは、後に説明する配線溝１２の形成の
際のエッチングストッパとして機能する。また、ＳＯＧ
膜１１ｂは自己平坦性を有する被膜であるため、これを
形成することにより、絶縁膜８またはプラグ１０にディ
ッシングが生じていても、絶縁膜１１の表面を平坦に形
成できる。これにより、絶縁膜８またはプラグ１０にデ
ィッシングに起因する絶縁膜１１表面の研磨のこりを防
止することができる。

【００６２】次に、図６に示すように、絶縁膜１１に配
線溝１２を形成する。配線溝１２は、配線溝１２が形成
される領域に開口を有するフォトレジスト膜を絶縁膜１
１上に形成し、このフォトレジスト膜をマスクとして絶
縁膜１１をエッチングし加工する。また、このエッチン
グは２段階に分けて行う。この第１のエッチングは、シ
リコン酸化膜がエッチングされやすく、シリコン窒化膜
がエッチングされにくい条件で行う。これによりＴＥＯ
Ｓ酸化膜１１ｃおよびＳＯＧ膜１１ｂをエッチングす
る。この第１のエッチングのときシリコン窒化膜１１ａ
はエッチングストッパとして機能する。シリコン窒化膜
１１ａがエッチングストッパとして機能するため、仮に
配線溝１２のパターンがプラグ１０に対して目はずれし
た状態であっても、第１のエッチングにおいて十分にオ
ーバーエッチングを行うことができ、絶縁膜８がエッチ
ングされることはない。これにより、エッチング工程で
の十分なプロセスマージンを確保できる。第２のエッチ
ングは、シリコン窒化膜１１ａがエッチングされる条件
で行う。第２のエッチングのときには、オーバーエッチ
ングを行っても、シリコン窒化膜１１ａの膜厚が薄いた
め、オーバーエッチング量が少なく、仮に配線溝１２の
パターンがプラグ１０に対して目はずれした状態であっ
ても絶縁膜８が過剰にエッチングされることはない。な
お、シリコン窒化膜１１ａの形成は、配線１３間の線間
容量が増加し、半導体装置の高速性能には不利に作用す
る。しかし、配線溝１２のパターン幅および長さには各
種の幅および長さが存在し、エッチングプロセスのプロ
セスマージンを増加することは重要である。そこでプロ
セスマージンの増加によるメリットと線間容量の増加に
よるデメリットとを比較考量して、本実施の形態ではシ
リコン窒化膜１１ａを採用したものである。

【００６３】次に、図７に示すように、アルゴンプラズ
マ等で配線溝１２の底部の自然酸化膜を除去した後、た
とえば、窒化チタン膜１３ａを５０ｎｍ、銅膜１３ｂを
８００ｎｍ順次堆積する。さらに、銅膜１３ｂを堆積さ
せた反応室と同一の真空系内において、水素（Ｈ₂ ）雰
囲気中での４５０℃、３０分の熱処理を行う。この熱処
理により銅膜１３ｂをリフローさせる。

【００６４】次に、図８に示すように、配線溝１２以外
の絶縁膜１１上の銅膜１３ｂおよび窒化チタン膜１３ａ
をＣＭＰ法を用いて除去し、配線溝１２の内部に配線１
３を形成する。なお、このＣＭＰ法を用いた研磨の際
に、絶縁膜１１の表面には前記したとおりディッシング
の影響が残っておらず平坦であるため、銅膜１３ｂある
いは窒化チタン膜１３ａの研磨残りは発生せず、このよ
うな研磨残りに起因する配線１３間のショート不良等を
防止して半導体装置の信頼性を向上できる。

【００６５】次に、図９に示すように、アルゴンプラズ
マ等で配線１３の表面をクリーニングし、その後、絶縁
膜１１および配線１３上にタングステン膜１９をたとえ
ば８００ｎｍの膜厚で形成する。タングステン膜１９
は、たとえばスパッタ法により形成できるがＣＶＤ法に
より形成してもよい。その後、タングステン膜１９上に
ピラー１４のパターンと同一パターンのフォトレジスト
膜２０を形成する。

【００６６】次に、図１０に示すように、フォトレジス
ト膜２０をマスクとしてタングステン膜１９をエッチン
グし、ピラー１４を形成する。このタングステン膜１９
のエッチングは、六フッ化硫黄（ＳＦ₆ ）ガスを主成分
とするエッチングガスを用いて−５０℃〜５０℃の温度
範囲、好ましくは−５０℃〜０℃の低温に半導体基板１
の温度を保持したドライエッチングにより行う。このよ
うに低温でエッチングを行うことにより、エッチングの
下地である配線１３を構成する銅膜１３ｂに対してエッ
チング選択比を大きくすることができる。すなわち、銅
は一般に１５０℃以上の高温でなければドライエッチン
グされないため、低温でのタングステン膜１９のエッチ
ングに対して選択比が大きくとれる。なお、窒化チタン
は一般に３０℃〜５０℃の温度範囲でエッチングされる
ため、−５０℃〜０℃の低温でタングステン膜１９のエ
ッチングを行う場合には、窒化チタン膜１３ａに対して
も選択比を大きくできる。タングステン膜１９のエッチ
ングにおいて３０℃〜５０℃の温度範囲では、窒化チタ
ン膜１３ａがエッチングされることとなるが、窒化チタ
ン膜１３ａの膜厚が小さいため大きな問題は発生しな
い。

【００６７】このようにピラー１４をフォトリソグラフ
ィプロセスで形成するため、ピラー１４に断線や高抵抗
化等の障害が発生することがあり得ず、また、平坦な絶
縁膜１１および配線１３上に形成されたタングステン膜
１９をパターニングするため微細加工が可能となる。こ
のため、半導体装置の微細化に対応するとともに、半導
体装置の信頼性を向上することができる。さらに、後に
説明するようにピラー１４と同層に誘電率の高い被膜た
とえばシリコン窒化膜が形成されないため、ピラー１
４、配線１３、１８間の線間容量を低減して半導体装置
を高速化し、その性能を向上できる。

【００６８】次に、図１１に示すように、ＴＥＯＳ酸化
膜１５ａを形成した後、ＳＯＧ膜１５ｂを形成する。Ｓ
ＯＧ膜１５ｂは、有機ＳＯＧ膜の塗布およびベークによ
り形成できる。

【００６９】次に、図１２に示すように、ＳＯＧ膜１５
ｂおよびＴＥＯＳ酸化膜１５ａをＣＭＰ法により研磨
し、表面を平坦化するとともにピラー１４の表面を露出
する。なお、ここでは、ＳＯＧ膜１５ｂを平坦化すると
ともにピラー１４の表面を露出する例を説明したが、Ｓ
ＯＧ膜１５ｂまたはＴＥＯＳ酸化膜１５ａをＣＭＰ法に
よりまず平坦化し、その後エッチバック法によりピラー
１４の表面を露出させてもよい。ピラー１４の表面の露
出がＣＭＰ法による研磨のみでは半導体基板１の全面に
わたって確実にできない場合も考えうるが、さらにエッ
チバックを行う場合には、半導体基板１の全面にわたっ
て確実にピラー１４の表面の露出を行うことができる。

【００７０】次に、図１３に示すように、絶縁膜１１の
場合と同様に、たとえばシリコン窒化膜１６ａを２００
ｎｍ、ＳＯＧ膜１６ｂを２００ｎｍおよびＴＥＯＳ酸化
膜１６ｃを２００ｎｍ順次堆積し、配線形成用の絶縁膜
１６を形成する。

【００７１】さらに、絶縁膜１６に配線溝１２の場合と
同様に配線溝１７を形成し、配線溝１７の内部に配線１
３と同様に配線１８を形成して図１に示す半導体装置を
製造する。なお、さらに同様の工程により多層配線を構
成できることはいうまでもない。また、最上層の配線は
ダマシン法により形成する必要はなく、フォトリソグラ
フィおよびエッチング技術を用いた金属膜のパターニン
グにより形成できる。

【００７２】本実施の形態の半導体装置の製造方法によ
れば、配線１３、１８をダマシン法により形成して半導
体装置の微細化、高集積化を図ることができる。また、
ピラー１４をタングステン膜１９のパターニングにより
形成し、断線あるいは高抵抗化等の障害のない接続部材
とするとともに、線間容量を低減して半導体装置の微細
化、高集積化および高性能化を同時に実現できる。

【００７３】（実施の形態２）図１４は、本発明の他の
実施の形態である半導体装置の一例を示した断面図であ
る。本実施の形態２の半導体装置は、実施の形態１にお
ける配線１３を、タングステンを主導電層とするダマシ
ン法で形成された配線２１に置き換え、実施の形態１に
おけるタングステンからなるピラー１４をアルミニウム
を主導電層とするピラー２２に置き換え、実施の形態１
における配線１８をアルミニウムを主導電層とするダマ
シン法で形成された配線２３に置き換えたものである。
その他の構成は実施の形態１と同様であるため説明を省
略する。

【００７４】配線２１は、たとえばスパッタ法により形
成されたタングステン膜２１ａとＣＶＤ法により形成さ
れたタングステン膜２１ｂとからなる。タングステン膜
２１ａはタングステン膜２１ｂのＣＶＤの際の接着膜と
して機能する。タングステン膜２１ｂは、配線２１の主
導電層である。

【００７５】このように、配線２１をタングステンで構
成するのは、仮に実施の形態１と同様に窒化チタン膜お
よび銅膜からなる配線を用いた場合には窒化チタン膜が
ピラー２２のパターニングの際にエッチングされるた
め、これを回避する必要があるためである。しかしなが
ら、窒化チタン膜および銅膜からなる配線の窒化チタン
膜厚が十分に薄ければ大きな問題は生じず、窒化チタン
膜および銅膜からなる配線を採用することも可能であ
る。

【００７６】また、ＭＩＳＦＥＴにより近く位置する配
線２１にタングステン膜を採用することにより、半導体
装置の信頼性を向上することができる。すなわち、仮に
窒化チタン膜および銅膜からなる配線を採用した場合に
は、窒化チタン膜に銅の拡散を防止する機能が備わって
いるものの、長期信頼性を考慮すれば銅の拡散が無視で
きない場合もある。銅の拡散がＭＩＳＦＥＴの活性領域
あるいはゲート絶縁膜に達した場合にはＭＩＳＦＥＴの
性能を著しく阻害することが考えられることから、本実
施の形態のようにＭＩＳＦＥＴに最も近く位置する配線
２１にタングステンを採用すれば、このような障害の発
生の確率を小さくすることが可能となる。

【００７７】ピラー２２は、たとえば窒化チタン膜２２
ａ、アルミニウム膜２２ｂおよび窒化チタン膜２２ｃの
積層膜からなる。窒化チタン膜２２ａ、２２ｃは、アル
ミニウム膜２２ｂからのアルミニウム原子の拡散および
エレクトロマイグレーションを防止する機能を有する。
アルミニウム膜２２ｂは、ピラー２２の主導電層であ
る。このように、アルミニウム膜２２ｂをピラー２２の
主導電層に用いることにより、実施の形態１においてピ
ラー１４がタングステンからなることに比較してピラー
２２の抵抗を低減し、半導体装置の高速性等の性能向上
を図ることができる。

【００７８】配線２３は、たとえばダマシン法により形
成された、窒化チタン膜２３ａおよびアルミニウム膜２
３ｂからなる。窒化チタン膜２３ａは、アルミニウム膜
２３ｂからのアルミニウム原子の拡散およびエレクトロ
マイグレーションを防止する機能を有する。アルミニウ
ム膜２３ｂは、配線２３の主導電層である。アルミニウ
ム膜２３ｂを配線２３の主導電層とすることにより、実
施の形態１において配線１３、１８が銅を用いることと
比較して半導体装置の信頼性を向上できる。すなわち、
半導体装置内に銅が拡散した場合には、絶縁膜の絶縁性
の低下あるいはＭＩＳＦＥＴの性能の低下を招く恐れが
あるが、本実施の形態ではアルミニウムを用いるため、
このような問題を回避できる。

【００７９】次に、図１５および図１６を用いて本実施
の形態２の半導体装置の製造方法を説明する。図１５お
よび図１６は、実施の形態２の半導体装置の製造方法の
一例を工程順に示した断面図である。

【００８０】本実施の形態の製造方法は、実施の形態１
における図６の工程までは実施の形態１と同様である。
したがってその説明は省略する。

【００８１】実施の形態１における図６に示すように絶
縁膜１１に配線溝１２を形成した後、図１５に示すよう
に、タングステン膜２１ａおよびタングステン膜２１ｂ
を順次堆積し、その後、実施の形態１の配線１３の場合
と同様にＣＭＰ法によりタングステン膜２１ｂおよびタ
ングステン膜２１ａを研磨する。この研磨により配線溝
１２以外の絶縁膜１１上のタングステン膜２１ａおよび
タングステン膜２１ｂを除去して配線溝１２内にのみ配
線２１を形成する。タングステン膜２１ａはたとえばス
パッタ法により、タングステン膜２１ｂはたとえばＣＶ
Ｄ法により形成する。タングステン膜２１ｂをＣＶＤ法
により形成するため、配線溝１２が微細であっても良好
にタングステン膜２１ｂを配線溝１２に埋め込むことが
できる。

【００８２】次に、図１６に示すように、窒化チタン膜
２２ａ、アルミニウム膜２２ｂおよび窒化チタン膜２２
ｃを順次堆積する。その後、窒化チタン膜２２ｃ、アル
ミニウム膜２２ｂおよび窒化チタン膜２２ａをフォトリ
ソグラフィおよびエッチング技術を用いてパターニング
し、ピラー２２を形成する。窒化チタン膜２２ａ、アル
ミニウム膜２２ｂおよび窒化チタン膜２２ｃの堆積に
は、たとえばスパッタ法を用いることができるが、ＣＶ
Ｄ法により堆積してもよい。また、窒化チタン膜２２
ｃ、アルミニウム膜２２ｂおよび窒化チタン膜２２ａの
パターニングは、実施の形態１のピラー１４の場合と同
様にフォトレジスト膜をマスクとしてエッチングにより
加工するが、エッチングの条件は相違する。すなわち、
本実施の形態では、主にアルミニウムをエッチングする
ため、塩素（Ｃｌ₂ ）または三塩化ボロン（ＢＣｌ₃ ）
を含むエッチングガスを用いる。エッチングガスにはア
ルゴンを含めることができる。これにより、エッチング
の下地であるタングステンとのエッチング選択比を大き
くすることができる。また、半導体基板１の温度は、３
０℃〜５０℃の範囲に保持してエッチングできる。これ
により、アルミニウムおよび窒化チタンを良好にエッチ
ングできる。なお、配線２１が銅を主導電層とするもの
であっても前記した条件でエッチングすることは可能で
ある。この場合、銅のブロッキング膜である窒化チタン
もエッチングされることとなるが、その膜厚が大きくな
い場合には大きな問題は生じない。

【００８３】さらに、実施の形態１と同様に層間絶縁膜
１５、絶縁膜１６および配線溝１７を形成し、窒化チタ
ン膜２３ａおよびアルミニウム膜２３ｂをたとえばスパ
ッタ法により堆積する。この窒化チタン膜２３ａおよび
アルミニウム膜２３ｂを実施の形態１の配線１８の場合
と同様にＣＭＰ法により研磨して不要部を除去し、図１
４に示すように配線２３を形成する。

【００８４】本実施の形態２の半導体装置の製造方法に
よれば、前記した半導体装置を製造することが可能であ
り、実施の形態１と同様の効果が得られる。これに加
え、本実施の形態の半導体装置では、ピラー２２の電気
抵抗を低減して半導体装置の性能を向上するとともに、
配線２１および配線２３に銅を用いず、半導体装置の信
頼性を向上できる。

【００８５】（実施の形態３）図１７は、本発明のさら
に他の実施の形態である半導体装置の一例を示した断面
図である。本実施の形態３の半導体装置は、実施の形態
１における層間絶縁膜１５を構成するＳＯＧ膜１５ｂを
高密度プラズマを用いて形成されたＨＤＰシリコン酸化
膜２４およびＴＥＯＳ酸化膜２５に置き換えたものであ
る。その他の構成は実施の形態１と同様であるため説明
を省略する。

【００８６】このように層間絶縁膜１５にＨＤＰシリコ
ン酸化膜２４およびＴＥＯＳ酸化膜２５を用いることに
より、層間絶縁膜１５をボイドフリーに形成することが
でき、配線１８の形成を確実にして半導体装置の信頼性
を向上できる。

【００８７】図１８は、実施の形態３の半導体装置の製
造工程の一例を示した断面図である。図１８に示すよう
に、ＨＤＰシリコン酸化膜２４は、高密度プラズマを用
いて形成されるものであり、シリコン酸化膜の形成反応
の際に、堆積成分とエッチング成分とをともに有するも
のである。このため、ピラー１４が微細に形成された場
合であってもピラー１４間を確実に埋め込んで、ボイド
の形成を防止することができる。また、ＴＥＯＳ酸化膜
２５は、ＣＭＰ研磨のために必要な膜厚を得るために形
成されるものであり、ＨＤＰシリコン酸化膜２４のみで
十分な膜厚が得られる場合には必要でない。

【００８８】本実施の形態３の半導体装置およびその製
造方法によれば、層間絶縁膜１５をボイドフリーに形成
して半導体装置の信頼性を向上できる。

【００８９】（実施の形態４）図１９〜図２１は、本発
明のさらに他の実施の形態である半導体装置の製造方法
の一例を示した断面図である。本実施の形態４の半導体
装置は、実施の形態１におけるプラグ１０を、タングス
テンからなるピラー２６に置き換えたものである。その
他の構成は実施の形態１と同様であるため説明を省略す
る。

【００９０】本実施の形態４の半導体装置の製造方法
は、実施の形態１の図２までの工程は実施の形態１と同
様である。したがってその説明は省略する。

【００９１】実施の形態１の図２に示すように、シリサ
イド膜４ｂ、７を形成後、図１９に示すように、タング
ステン膜２７を形成する。タングステン膜２７の形成
は、たとえば、スパッタ法により１００ｎｍの第１タン
グステン膜を堆積した後、ＣＶＤ法により８００ｎｍの
第２タングステン膜を堆積し、これをＣＭＰ法により４
００ｎｍ程度研磨して平坦化し、さらにスパッタ法で３
００ｎｍの第３タングステン膜を堆積して形成すること
ができる。第１タングステン膜は、ＣＶＤ法により形成
する第２タングステン膜の接着層として機能し、第３タ
ングステン膜は、ＣＭＰ法により損傷を受けた第２タン
グステン膜の表面状態を回復する機能がある。

【００９２】次に、ピラー２６のパターンと同一パター
ンのフォトレジスト膜２８をフォトリソグラフィ技術を
用いて形成する。

【００９３】次に、図２０に示すように、フォトレジス
ト膜２８をマスクとしてタングステン膜２７をエッチン
グし、ピラー２６を形成する。タングステン膜２７のエ
ッチングは、実施の形態１のタングステン膜１９のエッ
チングと同様な条件で行うことができる。なお、エッチ
ングの下地はシリサイド膜４ｂ、７あるいはシリコン酸
化膜であり、エッチング選択比は十分にとれる。

【００９４】次に、図２１に示すように、ＴＥＯＳ酸化
膜２９を形成し、さらにＳＯＧ膜３０でピラー２６間を
埋め込む。この後、実施の形態１の層間絶縁膜１５の場
合と同様に、ＳＯＧ膜３０およびＴＥＯＳ酸化膜２９を
ＣＭＰ法で研磨し、ピラー２６の表面を露出させる。そ
の後、実施の形態１と同様に絶縁膜１１、配線１３を形
成する。その後の工程は実施の形態１と同様である。

【００９５】本実施の形態４の半導体装置の製造方法で
は、実施の形態１のプラグ１０に代えて、フォトリソグ
ラフィおよびエッチングにより形成されたタングステン
からなるピラー２６を用いることができる。

【００９６】なお、本実施の形態のフォトレジスト膜２
８のパターンとしてピラー２６のパターンに加え、配線
４のパターンを付加すれば、タングステン膜が配線４と
同一パターンで形成され、これを配線４の裏打ち配線に
用いて配線抵抗を低減できる。

【００９７】また、本実施の形態ではＬＯＣＯＳ法によ
るフィールド絶縁膜２を例示しているが、より段差の少
なくなる浅溝素子分離（トレンチアイソレーション）を
用いる方がタングステン膜２７のエッチングが容易とな
り好ましい。

【００９８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００９９】たとえば、図２２に示すように、配線１３
あるいは配線１８に電気的に接続されないダミーピラー
３１がピラー１４と同層に形成されてもよい。このよう
にダミーピラー３１を形成することにより、層間絶縁膜
１５をＣＭＰ法により研磨してピラー１４の表面を露出
する工程の際のＣＭＰによるディッシングの発生を防止
することができる。このようなダミーピラー３１は実施
の形態１だけでなく、実施の形態２〜４においても適用
できる。

【０１００】また、実施の形態１〜４では、半導体装置
の素子がＭＩＳＦＥＴである場合を説明したが、バイポ
ーラトランジスタ、Ｂｉ−ＣＭＯＳトランジスタ等で構
成されてもよい。

【０１０１】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下のとおりである。

【０１０２】（１）微細化された多層配線構造を有する
半導体装置の配線間あるいは半導体基板と配線との間の
接続部材を信頼性よく、断線あるいは高抵抗化等を生じ
ることなく形成できる。

【０１０３】（２）多層配線構造における配線あるいは
接続部材間等の線間容量を増大することなく、かつ、接
続部材を信頼性よく形成できる。

【０１０４】（３）線間容量を増大することなく、か
つ、接続部材を信頼性よく形成して、微細化された多層
配線構造を有する半導体装置の性能および信頼性を向上
することができる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置の一例
を示した断面図である。

【図２】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図３】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図４】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図５】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図６】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図７】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図８】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図９】実施の形態１の半導体装置の製造方法の一例を
工程順に示した断面図である。

【図１０】実施の形態１の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１１】実施の形態１の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１２】実施の形態１の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１３】実施の形態１の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１４】本発明の他の実施の形態である半導体装置の
一例を示した断面図である。

【図１５】実施の形態２の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１６】実施の形態２の半導体装置の製造方法の一例
を工程順に示した断面図である。

【図１７】本発明のさらに他の実施の形態である半導体
装置の一例を示した断面図である。

【図１８】実施の形態３の半導体装置の製造工程の一例
を示した断面図である。

【図１９】本発明のさらに他の実施の形態である半導体
装置の製造方法の一例を示した断面図である。

【図２０】本発明のさらに他の実施の形態である半導体
装置の製造方法の一例を示した断面図である。

【図２１】本発明のさらに他の実施の形態である半導体
装置の製造方法の一例を示した断面図である。

【図２２】本発明の実施の形態である半導体装置の他の
例を示した断面図である。

【図２３】本発明者らが検討した課題を説明するための
断面図である。

【図２４】本発明者らがさらに検討した課題を説明する
ための断面図である。

【符号の説明】

１ 半導体基板 ２ フィールド絶縁膜 ３ 活性領域 ４ 配線 ４ａ 多結晶シリコン膜 ４ｂ シリサイド膜 ５ サイドウォールスペーサ ６ 不純物半導体領域 ７ シリサイド膜 ８ 絶縁膜 ９ 接続孔 １０ プラグ １０ａ 接着層 １０ｂ タングステン膜 １１ 絶縁膜 １１ａ シリコン窒化膜 １１ｂ ＳＯＧ膜 １１ｃ ＴＥＯＳ酸化膜 １２ 配線溝 １３ 配線 １３ａ 窒化チタン膜 １３ｂ 銅膜 １４ ピラー １５ 層間絶縁膜 １５ａ ＴＥＯＳ酸化膜 １５ｂ ＳＯＧ膜 １６ 絶縁膜 １６ａ シリコン窒化膜 １６ｂ ＳＯＧ膜 １６ｃ ＴＥＯＳ酸化膜 １７ 配線溝 １８ 配線 １８ａ 窒化チタン膜 １８ｂ 銅膜 １９ タングステン膜２０ フォトレジスト膜 ２１ 配線 ２１ａ タングステン膜 ２１ｂ タングステン膜 ２２ ピラー ２２ａ 窒化チタン膜 ２２ｂ アルミニウム膜 ２２ｃ 窒化チタン膜 ２３ 配線 ２３ａ 窒化チタン膜 ２３ｂ アルミニウム膜 ２４ ＨＤＰシリコン酸化膜 ２５ ＴＥＯＳ酸化膜 ２６ ピラー ２７ タングステン膜 ２８ フォトレジスト膜 ２９ ＴＥＯＳ酸化膜 ３０ ＳＯＧ膜 ３１ ダミーピラー ２２１ 絶縁膜 ２２２ 配線 ２２３ 接続孔 ２２４ 溝 ２２５ プラグ ２２６ ボイド ２２７ 絶縁膜 ２２８ 絶縁膜 Ｌ 合わせずれ

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体からなる基板またはその表面に半
   導体層を有する基板と、前記基板上に形成された複数の
   配線層とを含む半導体装置であって、 前記配線層を構成する配線が、絶縁膜に形成された配線
   溝に埋め込まれて形成された導電性の金属部材からな
   り、 前記基板と前記配線との間に形成された導電性の接続部
   材または前記配線層の間に形成された導電性の接続部材
   が、フォトリソグラフィによりパターニングされた柱状
   の金属部材からなることを特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置であって、 前記配線は、アルミニウム、銅、タングステンから選択
   された何れか１つの材料を少なくとも含み、前記接続部
   材は、アルミニウム、タングステン、窒化チタンから選
   択された何れか１つの材料を少なくとも含むことを特徴
   とする半導体装置。
3. 【請求項３】 請求項１または２記載の半導体装置であ
   って、 前記接続部材は、前記基板および前記配線、または、前
   記配線層間の前記配線を電気的に接続する接続部材の他
   に、前記基板および前記配線、または、前記配線層間の
   前記配線を電気的に接続しないダミー部材を含むことを
   特徴とする半導体装置。
4. 【請求項４】 半導体からなる基板またはその表面に半
   導体層を有する基板と、前記基板上に形成された複数の
   配線層とを含む半導体装置の製造方法であって、 （ａ）前記基板に半導体集積回路素子を形成した後、前
   記基板上に第１絶縁膜を形成する工程、 （ｂ）前記第１絶縁膜に配線溝を形成し、前記配線溝の
   内部を含む前記第１絶縁膜上に第１金属膜を堆積する工
   程、 （ｃ）前記配線溝以外の第１絶縁膜上の前記第１金属膜
   をＣＭＰ法により研磨して除去し、前記配線溝の内部に
   のみ前記第１金属膜を残留して配線を形成する工程、 （ｄ）前記配線および第１絶縁膜上に第２金属膜を堆積
   し、前記第２金属膜をフォトレジスト膜をマスクとした
   エッチングによりパターニングし、柱状の金属部材を形
   成する工程、 （ｅ）前記金属部材を覆う第２絶縁膜を形成し、前記第
   ２絶縁膜の表面を平坦化する工程、 （ｆ）前記金属部材の表面を露出する工程、 を含むことを特徴とする半導体装置の製造方法。
5. 【請求項５】 半導体からなる基板またはその表面に半
   導体層を有する基板と、前記基板上に形成された配線層
   とを含む半導体装置の製造方法であって、 （ａ）前記基板に半導体集積回路素子を形成した後、前
   記基板上に金属膜を形成する工程、 （ｂ）前記金属膜をフォトレジスト膜をマスクとしたエ
   ッチングによりパターニングし、柱状の金属部材を形成
   する工程、 （ｃ）前記金属部材を覆う絶縁膜を形成し、前記絶縁膜
   の表面を平坦化する工程、 （ｄ）前記金属部材の表面を露出する工程、 を含むことを特徴とする半導体装置の製造方法。
6. 【請求項６】 請求項４または５記載の半導体装置の製
   造方法であって、 前記金属部材を覆う第２絶縁膜または絶縁膜の表面を平
   坦化するとともに、前記金属部材の表面を露出すること
   を特徴とする半導体装置の製造方法。
7. 【請求項７】 請求項４、５または６記載の半導体装置
   の製造方法であって、 前記第２絶縁膜または絶縁膜の表面の平坦化および前記
   金属部材の表面の露出は、ＣＭＰ法による研磨またはエ
   ッチバック法により行われることを特徴とする半導体装
   置の製造方法。
8. 【請求項８】 請求項４〜７の何れか一項に記載の半導
   体装置の製造方法であって、 前記第２金属膜または前記金属膜がタングステン膜であ
   る場合には、基板温度を−５０℃〜５０℃の範囲の温度
   とし、六フッ化硫黄（ＳＦ₆ ）を含むエッチングガスを
   用いて前記第２金属膜または前記金属膜をパターニング
   する第１の構成、 または、前記第２金属膜または前記金属膜がアルミニウ
   ム膜である場合には、基板温度を３０℃〜５０℃の範囲
   の温度とし、塩素（Ｃｌ₂ ）または三塩化ボロン（ＢＣ
   ｌ₃ ）を含むエッチングガスを用いて前記第２金属膜ま
   たは前記金属膜をパターニングする第２の構成、の何れ
   かの構成を有することを特徴とする半導体装置の製造方
   法。
9. 【請求項９】 請求項４〜８の何れか一項に記載の半導
   体装置の製造方法であって、 前記金属部材を覆う第２絶縁膜または絶縁膜として、Ｓ
   ＯＧ膜または高密度プラズマＣＶＤ法を用いたシリコン
   酸化膜を用いることを特徴とする半導体装置の製造方
   法。