JP2001015510A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 埋込配線構造を有する半導体装置において上
下層間を電気的に接続する接続孔内の抵抗を低減する。 【解決手段】 埋込配線２の埋込導体膜２ｂとプラグ３
の埋込導体膜３ｂとが直接接触され、かつ、埋込配線２
の埋込導体膜２ｂと絶縁膜との間にバリア用導体膜３ａ
が介在される構造とした。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造技術に関し、特に、埋込配線の形成技術に適用
して有効な技術に関するものである。

【０００２】

【従来の技術】半導体集積回路装置の配線形成方法とし
て、ダマシン（Damascene ）法と呼ばれるプロセスがあ
る。本発明者が検討したダマシン配線プロセスは、例え
ば次の通りである。まず、絶縁膜に下層のタングステン
プラグの上面が露出するような配線溝を形成した後、そ
の配線溝の内面を含む絶縁膜上にバリア用導体膜を形成
する。続いて、バリア用導体膜上に銅系導体材料（銅ま
たは銅合金）を堆積する。その後、銅系導体材料の上部
および絶縁膜上のバリア用導体膜を化学的機械的研磨法
（ＣＭＰ；Chemical Mechanical Polishing ）法によっ
て除去することにより配線溝内に埋込配線を形成する。
銅系導体材料は、微細なエッチング加工が困難である
が、ダマシン法によれば銅系導体材料（銅または銅合
金）であっても微細なパターンを形成することができ
る。

【０００３】また、ダマシン法の応用としてデュアルダ
マシン（Dual-Damascene）法がある。本発明者が検討し
たデュアルダマシン配線プロセスは、例えば次の通りで
ある。まず、絶縁膜に配線溝および下層配線との接続を
行うための接続孔を形成した後、配線溝および接続孔を
含む半導体基板全面にバリア用導体膜および銅系導体材
料を下層から順に堆積する。続いて、銅系導体材料に対
してリフロ処理を施した後、上記と同様に、銅系導体材
料およびバリア導体をＣＭＰによって除去することによ
り、配線溝および接続孔を導体膜で埋め込む。この方法
は、特に、多層配線構造を有する半導体集積回路装置に
おいて、工程数の削減が可能であり、製品コストの低減
を推進させることができる。

【０００４】なお、銅系導体材料を用いたデュアルダマ
シン配線については、例えば株式会社プレスジャーナル
社、平成８年１１月２０日発行、「月刊セミコンダクタ
ワールド １９９６ １２月号」ｐ１２９〜ｐ１３４に
記載があり、Ｃｕデュアルダマシン配線の現状と課題等
について説明されている。

【０００５】

【発明が解決しようとする課題】ところが、上記本発明
者が検討した配線形成技術においては、以下の課題があ
ることを本発明者は見出した。

【０００６】すなわち、通常のダマシン法による配線形
成技術においては、上下層間を電気的に接続する接続孔
の直径が微細化されるにつれて接続孔部分における抵抗
（接触抵抗および電気抵抗）が増大する課題がある。こ
の抵抗を低減するには、バリア用導体膜の抵抗成分、特
に、銅系導体材料とプラグとの間に介在されるバリア用
導体膜部分の抵抗成分を小さくすることが効果的である
が、バリア用導体膜の膜厚は銅イオンの拡散バリア性に
よって決まっているので単純には薄くできない。また、
バリア用導体膜材料を比抵抗の低い材料に変更すること
が簡単な方法であるが、一般的に比抵抗と銅の拡散に対
するバリア性とはトレードオフの関係にある（すなわ
ち、比抵抗の小さい材料を選択するとバリア性が損なわ
れる）ため、低抵抗化とバリア性との両立は困難であ
る。

【０００７】また、デュアルダマシン法による配線形成
技術においては、銅系導体材料を高アスペクト比の接続
孔内に埋め込むことが困難であり、接続孔内にボイドが
発生し、または、成膜時に小さなボイドもその後の熱処
理によって大きなボイドに変わる結果、接続孔部分での
抵抗の増大や断線不良が多発するという課題がある。銅
系導体材料をメッキ法で形成する方法やＣＶＤ法で形成
する方法の検討も行ったが、ボイドを完全になくすこと
はできなかった。銅メッキ技術や銅ＣＶＤ技術は未だ発
展途上にあると考えられる。

【０００８】本発明の目的は、埋込配線構造を有する半
導体装置において、上下層間を電気的に接続する接続孔
内の抵抗（接触抵抗および電気抵抗）を低減することの
できる技術を提供することにある。

【０００９】また、本発明の他の目的は、埋込配線構造
を有する半導体装置において、銅系導体材料中の銅イオ
ンの拡散に対するバリア性を確保したまま、上下層間を
電気的に接続する接続孔内の抵抗（接触抵抗および電気
抵抗）を低減することのできる技術を提供することにあ
る。

【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１２】すなわち、本発明の半導体装置は、上下層
間を電気的に接続するために絶縁膜に穿孔された接続孔
と、前記接続孔内に埋め込まれた第１の導体膜と、前記
接続孔に接続されるように絶縁膜に形成された配線形成
用溝と、前記配線形成用溝内に埋め込まれた第２の導体
膜とを有し、前記第１の導体膜の上面が、前記配線形成
用溝内の第２の導体膜に直接接触され、かつ、前記第２
の導体膜と前記絶縁膜との間には第３の導体膜が介在さ
れているものである。

【００１３】また、本発明の半導体装置は、前記第１の
導体膜が、高融点導体膜、高融点導体材料を含有する導
体膜または窒素を含有する導体膜とするものである。

【００１４】また、本発明の半導体装置は、前記第１の
導体膜がタングステンまたは窒化チタンとするものであ
る。

【００１５】また、本発明の半導体装置は、前記第２の
導体膜が、銅系導体膜またはアルミニウム系導体膜であ
るものである。

【００１６】また、本発明の半導体装置の製造方法は、
埋込配線を有する半導体装置の製造方法であって、
（ａ）絶縁膜に接続孔および配線形成用溝を形成する工
程と、（ｂ）前記接続孔および配線形成用溝内に導体膜
を形成する工程と、（ｃ）前記導体膜形成後の接続孔お
よび配線形成用溝内に第１の導体膜を形成する工程と、
（ｄ）前記第１の導体膜を前記接続孔内に残されるよう
に除去する工程と、（ｅ）前記配線形成用溝内に第２の
導体膜を形成する工程とを有するものである。

【００１７】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。また、本実
施の形態においては、ｐチャネル型のＭＩＳＦＥＴ（Me
tal Insulator Semiconductor Field Effect Transisto
r ）をｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴを
ｎＭＩＳと略す。

【００１８】まず、本発明の技術思想を説明する前に、
本発明者が検討した埋込配線技術について説明する。図
１１は本発明者が検討した埋込配線構造を模式的に示し
た図である。埋込配線５０，５１は、バリア用導体膜５
０ａ，５１ａの表面に埋込導体膜５０ｂ，５１ｂが被着
されてなり、プラグ５２を通じて電気的に接続されてい
る。バリア用導体膜５０ａ，５１ａは、例えば窒化チタ
ンからなり、埋込導体膜５０ｂ，５１ｂは、例えば銅か
らなることを想定した。バリア用導体膜５０ａ，５１ａ
は、主として埋込導体膜５０ｂ，５１ｂ中の銅イオンが
拡散するのを抑制する機能を有している。プラグ５２
は、バリア用導体膜５２ａの表面に埋込導体膜５２ｂが
被着されてなる。このバリア用導体膜５２ａは、例えば
窒化チタンからなり、埋込導体膜５２ｂは、例えばタン
グステンからなることを想定した。このバリア用導体膜
５２ｂは、上記銅イオンの拡散抑制機能の他に、下層の
埋込配線５０との接着層としての機能も有している。

【００１９】この構造においては、埋込配線５１の埋込
導体膜５１ｂと、プラグ５２の埋込導体膜５２ｂとの間
にバリア用導体膜５１ａが介在されている。したがっ
て、プラグ５２の抵抗（電気抵抗および接触抵抗）Ｒ
は、バリア用導体膜５１ａの抵抗Ｒ１と、プラグ５２の
埋込導体膜５２ｂの抵抗Ｒ２と、プラグ５２のバリア用
導体膜５２ａの抵抗Ｒ３との和で近似することができ
る。上層のバリア用導体膜５１ａの膜厚は幅広配線等を
考えるとほぼ堆積膜厚に等しいので１００ｎｍ程度、プ
ラグ５２の埋込導体膜５２ｂの膜厚は層間絶縁膜の膜厚
にほぼ等しいので５００ｎｍ程度、プラグ５２のバリア
用導体膜５２ａは２０ｎｍ（ボトムカバレッジ２０％の
場合）、比抵抗は、それぞれＴｉＮ比抵抗が１００μΩ
ｃｍ、タングステンの比抵抗が１２μΩｃｍとし、オー
ムの法則（Ｒ＝ρＬ／Ｓ）で近似すると、プラグ５２の
抵抗Ｒは、図１２に示すように、孔の直径に依存するよ
うになる。この図１２からわかるように、孔の直径が小
さくなるとプラグ５２の抵抗Ｒも大幅に増大してしま
う。例えば孔の直径が０．２μｍで約６Ω／個であるも
のが、孔の直径が０．１５μｍで約１０Ω／個、０．１
μｍで約２２Ω／個となる。これらの厚さ０．４μｍ、
幅０．２５μｍ、比抵抗２μΩｃｍの銅系配線長に換算
すると、それぞれ約３０μｍ、５０μｍ、１１０μｍと
なり、配線レイアウトを制限したり、配線総抵抗が増大
し配線遅延が問題となる。

【００２０】図１は本発明の技術思想である埋込配線構
造を模式的に示した図である。埋込配線１，２は、バリ
ア用導体膜１ａ，２ａの表面に埋込導体膜１ｂ，２ｂが
被着されてなり、プラグ３を通じて互いに電気的に接続
されている。バリア用導体膜１ａ，２ａは、例えば窒化
チタンからなり、埋込導体膜１ｂ，２ｂは、例えば銅か
らなることを想定した。バリア用導体膜１ａ，２ａは、
主として埋込導体膜１ｂ，２ｂ中の銅イオンが配線形成
用溝の外に拡散するのを抑制する機能を有している。プ
ラグ３は、バリア用導体膜３ａの表面に埋込導体膜３ｂ
が被着されてなる。このバリア用導体膜３ａは、例えば
窒化チタンからなり、埋込導体膜３ｂは、例えばタング
ステンからなることを想定した。このバリア用導体膜３
ａは、上記銅イオンの拡散抑制機能の他に、埋込導体膜
３ｂと下層の埋込配線１との接着層としての機能も有し
ている。

【００２１】本発明の埋込配線構造においては、埋込配
線２の埋込導体膜２ｂと、プラグ３の埋込導体膜３ｂと
が直接接触されている。これにより、プラグ３における
抵抗を大幅に低減させることができる。例えば孔の直径
が０．２μｍで約３Ω／個であるものが、孔の直径が
０．１５μｍで約５Ω／個等、プラグ３の抵抗を上記検
討技術の場合の半分にできる。したがって、配線遅延を
抑制することができる。

【００２２】また、本発明の埋込配線構造においては、
埋込配線１，２の埋込導体膜１ｂ，２ｂと絶縁膜との間
にバリア用導体膜１ａ，２ａが介在されている。すなわ
ち、埋込配線１，２の埋込導体膜１ｂ，２ｂとプラグ３
の埋込導体膜３ｂとの表面はバリア用導体膜１ａ，２
ａ，３ａで覆われている。これにより、埋込配線１，２
の銅イオンが外部に拡散されるのを抑制することができ
る。

【００２３】次に、このような本発明の技術思想を半導
体装置に具体的に適用した場合について説明する。本実
施の形態においては、例えばＣＭＩＳ（Complementary
MIS）を有する半導体装置に本発明を適用した場合につ
いて説明する。

【００２４】図３は、その半導体装置の製造工程中にお
ける半導体基板４（この段階では半導体ウエハと称する
平面略円形状の半導体の薄板）の要部断面図を示してい
る。半導体基板４は、例えばｐ型のシリコン単結晶から
なり、その主面から所定深さに渡ってｐウエル５ＰＷお
よびｎウエル（図示せず）が形成されている。ｐウエル
５ＰＷには、例えばホウ素が導入されている。また、ｎ
ウエルには、例えばリンまたはヒ素が導入されている。

【００２５】半導体基板４の主面側には、例えば溝型の
分離部６が形成されている。この分離部６は、活性領域
を規定するものであり、半導体基板４の厚さ方向に掘ら
れた分離溝内に、例えば酸化シリコン膜が埋め込まれて
形成されている。その酸化シリコン膜の上面は、活性領
域の上面とほぼ同じ高さになるように平坦化されてい
る。このような溝型の分離部６は、活性領域の端部にバ
ーズビーク(bird's beak) が形成されないので、ＬＯＣ
ＯＳ（選択酸化）法で形成された同一寸法の分離部（フ
ィールド酸化膜）に比べて実効的な面積を大きくするこ
とができる。

【００２６】この分離部６に囲まれた活性領域おいて上
記ｐウエル５ＰＷおよびｎウエルには、それぞれｎＭＩ
ＳＱｎおよびｐＭＩＳが形成されている。なお、ｎＭＩ
ＳＱｎとｐＭＩＳとは、基本的な構造が同じなので、本
実施の形態を説明する図においてはｎＭＩＳＱｎのみを
代表として示す。

【００２７】ｎＭＩＳＱｎは、ゲート絶縁膜７、ゲート
電極８およびソース、ドレインを構成する一対のｎ型半
導体領域９，９を有している。ゲート絶縁膜７は、例え
ば酸化シリコン膜またはその酸化シリコン膜と半導体基
板４との間に窒素を析出させた酸窒化膜からなる。ゲー
ト絶縁膜７を酸窒化することにより、ＭＩＳＦＥＴのホ
ットエレクトロン耐性を向上させることができるので、
その動作信頼性を向上させることができる。

【００２８】ゲート電極８は、例えばＰ（リン）などの
不純物がドープされた低抵抗多結晶シリコン膜８ａ上
に、例えばチタンシリサイド等のようなシリサイド膜８
ｂが形成されてなる（ポリサイド構造）。これにより、
ゲート電極８の抵抗およびゲート電極８と配線との接触
抵抗を低減できるので、配線遅延を低減でき、半導体装
置の動作速度を向上させることが可能となる。ただし、
ゲート電極８の構造は、ポリサイド構造に限定されるも
のではなく、例えば単体の低抵抗多結晶シリコン膜のみ
で構成することもできるし、低抵抗多結晶シリコン膜上
にタングステンナイトライド（ＷＮ）膜やチタンナイト
ライド膜（ＴｉＮ）などのようなバリアメタル層を介し
てタングステン（Ｗ）膜などのような高融点金属膜を堆
積してなる、いわゆるポリメタル構造とすることもでき
る。ポリメタル構造とした場合には、ゲート電極８の抵
抗および配線との接触抵抗をさらに大幅に低減できる。
このようなゲート電極８の側面には、例えば酸化シリコ
ン膜からなるサイドウォール１０が形成されている。

【００２９】ソース・ドレイン用のｎ型半導体領域９
は、例えばリンまたはヒ素が導入されてなり、ｎ^- 型半
導体領域９ａとｎ⁺ 型半導体領域９ｂとを有している。
ｎ^- 型半導体領域９ａは、ｎＭＩＳＱｎのチャネル側に
形成され、ｎ⁺ 型半導体領域９ｂは、ゲート電極８の端
部からｎ^- 型半導体領域９ａの幅分だけ平面的に離間し
た領域に形成されている。また、このようなｎ型半導体
領域９の上面には、例えばチタンシリサイド等のような
シリサイド層１１が形成されている。これにより、配線
との接触抵抗を低減できるので、半導体装置の動作速度
を向上させることが可能となる。

【００３０】ｐＭＩＳにおけるゲート絶縁膜およびゲー
ト電極はｎＭＩＳＱｎのゲート絶縁膜７およびゲート電
極８と同じである。ｐＭＩＳのソース・ドレインは、ｐ
型半導体領域によって形成されている。このｐ型半導体
領域は、例えばホウ素または２フッ化ホウ素が導入され
てなり、ｐ^- 型半導体領域とｐ⁺ 型半導体領域とを有し
ている。ｐ^- 型半導体領域およびｐ⁺ 型半導体領域の配
置は、上記ｎ^- 型半導体領域９ａおよびｎ⁺ 型半導体領
域９ｂと同じである。そして、ｐ型半導体領域の上面に
も上記シリサイド層１１が形成されている。

【００３１】まず、このような半導体基板４の主面上
に、例えば厚さ５０ｎｍ程度の窒化シリコン膜からなる
絶縁膜１２ａをＣＶＤ法等により堆積することにより、
分離部６、シリサイド層１１、サイドウォール１０、ゲ
ート電極８の表面を被覆する。続いて、絶縁膜１２ａ上
に、例えば厚さ２００ｎｍ程度の有機ＳＯＧ（Spin OnG
lass ）膜からなる絶縁膜１２ｂ（ＨＳＧ：日立化成社
製有機ＳＯＧ）をスピン塗布法によって堆積した後、そ
の上に、例えば厚さ５００ｎｍ程度のＴＥＯＳ（Tetrae
thoxysilane ）膜からなる絶縁膜１２ｃをプラズマＣＶ
Ｄ法によって形成する。その後、その絶縁膜１２ｃをＣ
ＭＰ（Chemical Mechanical Polish）法によって研磨し
（大面積配線上の研磨量で４００ｎｍ程度）、ゲート電
極８等による素子段差を平坦化した後、例えば厚さ１０
０ｎｍ程度のＰＳＧ（Phospho Silicate Glass）膜から
なる絶縁膜１２ｄをＣＶＤ法等によって形成する。続い
て、その上に、例えば厚さ１００ｎｍ程度のＴＥＯＳ膜
からなる絶縁膜１２ｅをプラズマＣＶＤ法等によって堆
積した後、例えば７００℃、１０秒程度の熱処理を施す
ことにより、絶縁膜１２ｄのデンシファイを行う。その
後、絶縁膜１２ｅ上に、例えば厚さ５０ｎｍ程度の窒化
シリコン膜からなる絶縁膜１２ｆをＣＶＤ法等によって
形成した後、その上に、例えば厚さ２５０ｎｍ程度の有
機ＳＯＧ膜からなる絶縁膜１２ｇをスピン塗布法によっ
て形成し、さらに、その上に、例えば厚さ１００ｎｍ程
度のＴＥＯＳ膜からなる絶縁膜１２ｈをプラズマＣＶＤ
法等によって形成する。

【００３２】次いで、図４に示すように、通常のフォト
リソグラフィ技術およびドライエッチング技術によっ
て、絶縁膜１２ｈ，１２ｇ，１２ｆ，１２ｅ，１２ｄ，
１２ｃ，１２ｂにコンタクトホール（接続孔）１３を穿
孔する。この時のエッチングに際しては、例えば次のよ
うな２ステップエッチング処理を施す。まず、絶縁膜１
２ｈ，１２ｇ，１２ｆが完全にエッチング除去されるま
では、窒化シリコン膜と酸化シリコン膜とのエッチング
選択比が無い条件でエッチング処理を施す。続いて、窒
化シリコン膜の方が酸化シリコン膜よりもエッチレート
が遅くなるように窒化シリコン膜と酸化シリコン膜との
エッチング選択比を高くした条件でエッチング処理を施
す。すなわち、窒化シリコン膜からなる絶縁膜１２ａを
エッチングストッパとして機能させることにより、コン
タクトホール１３の穿孔処理によって半導体基板４また
はコンタクトホール１３の目はずれによりコンタクトホ
ール１３内から露出された分離部６を除去してしまう不
具合を防止することができる。したがって、この段階の
コンタクトホール１３の底部には絶縁膜１２ａが残され
ており、半導体基板４の主面（シリサイド層１１の上
面）はコンタクトホール１３の底面から露出されない。
なお、コンタクトホール１３の直径は、例えば０．１５
〜０．２５μｍ程度である。

【００３３】続いて、通常のフォトリソグラフィ技術お
よびドライエッチング技術によって、図５に示すよう
に、絶縁膜１２ｈおよび絶縁膜１２ｇに配線形成用溝１
１ａを形成する。この時のエッチングに際しては、例え
ば次のようなエッチング処理を施す。まず、窒化シリコ
ン膜の方が酸化シリコン膜よりもエッチレートが遅くな
るように窒化シリコン膜と酸化シリコン膜とのエッチン
グ選択比を高くした条件でエッチング処理を施し、絶縁
膜１２ｆでエッチング処理を一旦止める。すなわち、絶
縁膜１２ｆをエッチングストッパとして機能させる。続
いて、配線形成用溝１４ａを形成するためのフォトレジ
スト膜を除去した後、窒化シリコン膜の方が酸化シリコ
ン膜よりもエッチレートが速くなるように窒化シリコン
膜と酸化シリコン膜とのエッチング選択比を高くした条
件でエッチング処理を施すことにより、コンタクトホー
ル１３の底部における絶縁膜１２ａおよび配線形成用溝
１４ａの底部における絶縁膜１２ｆをエッチング除去す
る。その後、例えばアルゴンプラズマ処理によってコン
タクトホール１３の底部をクリーニングする。このよう
な処理によって、コンタクトホール１３の底面からシリ
サイド層１１の上面が露出される。

【００３４】その後、図６に示すように、絶縁膜１２ｈ
上、コンタクトホール１３内および配線形成用溝１４ａ
内に、例えば厚さ１０ｎｍ程度のチタン膜および窒化チ
タン膜を下層から順に堆積して導体膜（第３の導体膜）
１５（上記図１のバリア用導体膜２ａ，３ａに相当）を
形成した後、その上に、例えば厚さ６００ｎｍ程度のタ
ングステンからなる導体膜（第１の導体膜）１６（上記
図１の埋込導体膜３ａに相当）をＣＶＤ法により堆積す
る。

【００３５】この導体膜１５は、後述する埋込配線を形
成する銅系導体膜中の銅イオンが拡散するのを防止する
ための拡散バリアである。導体膜１５の表面側に窒化チ
タン膜を形成している理由は、後述の導体膜１６のエッ
チバック処理時に導体膜（タングステン）１６とのエッ
チング選択比を大きくとれること、後述の埋込配線を形
成する銅系導体膜の成長性が良いこと、その銅系導体膜
のＣＭＰ処理に際してスラリの選択肢が多いこと等のよ
うな優れた特性を有しているからである。ただし、導体
膜１５は上記した構成に限定されるものではなく種々変
更可能であり、例えばタンタルの単体膜、窒化タンタル
の単体膜、タンタル上に窒化チタンを堆積してなる積層
膜、窒化タンタル上に窒化チタンを堆積してなる積層膜
または窒化タンタル上にタンタルを介して窒化チタンを
堆積してなる積層膜とすることもできる。

【００３６】また、コンタクトホール１３内に銅系導体
膜を埋め込むと、その成膜時には小さなボイドであって
もその後の熱処理によって大きなボイドを形成してしま
う問題がある。この結果、コンタクトホール１３内にお
ける電気抵抗が高くなったり、断線不良が生じたりする
問題がある。これに対して、本実施の形態のようにコン
タクトホール１３内にタングステン等のような高融点金
属を埋め込む場合には、上記のような問題が生じ難い。
これは、タングステンや窒化チタン等のような高融点金
属膜を埋め込む場合、成膜時のボイドの状態がその後の
熱処理を経てもあまり変化しないからである。すなわ
ち、たとえコンタクトホール１３内にボイドが生じてい
てもその形状が変わらない（大きくならない）。したが
って、コンタクトホール１３内の抵抗を許容値内に抑え
ることができ、また、コンタクトホール１３内における
断線不良等も防止できる。

【００３７】次いで、導体膜１６がコンタクトホール１
３内および配線形成用溝１４ａ内に残されるように導体
膜１６をＣＭＰ技術によって研磨することにより、図７
に示すように、導体膜１６の上面を平坦化する。続い
て、導体膜１６がコンタクトホール１３内のみに残さ
れ、配線形成用溝１４ａには残されないように、導体膜
１６をエッチバックすることにより、図８に示すよう
に、コンタクトホール１３内に導体膜１５および導体膜
１６によって構成されるプラグ１７（図１のプラグ３に
相当）を形成する。このエッチバック処理に際しては、
上記導体膜１５の窒化チタン膜をエッチングストッパと
して機能させる。これにより、このエッチバック処理に
際して、絶縁膜１２ａ〜１２ｈが除去されてしまうのを
防止できる。この際のエッチバック処理時の条件は、例
えば次の通りである。すなわち、処理ガスは、例えばＳ
Ｆ₆ ／Ａｒ／Ｏ₂ ガスを用い、その流量比は、例えば３
００／３００／２０ｓｃｃｍである。処理時における処
理室内の圧力は、例えば４００ｍＴｏｒｒ、高周波電力
は、例えば９５０Ｗ、下部電極の温度は、例えば３０℃
である。

【００３８】次いで、絶縁膜１２ｈ上および配線形成用
溝１４ａ内に、例えば厚さ８００μｍ程度の銅または銅
合金からなる銅系導体膜をメッキ法（電解メッキおよび
無電解メッキ）またはＣＶＤ法によって成膜する。メッ
キ法を用いた場合、配線形成用溝１４ａ内への埋込性
（被覆性）および密着性を向上させることができる。続
いて、例えば銅系導体膜の成膜時と同一の真空系内にお
いて、水素ガス雰囲気中で４００℃／５分程度の熱処理
を施すことにより、銅系導体膜をリフローさせて配線形
成用溝１４ａ内に埋め込む。その後、その銅系導体膜が
配線形成用溝１４ａ内のみに残されるように銅系導体膜
をＣＭＰ法等によって削ることにより、図９に示すよう
に、配線形成用溝１４ａ内に銅系導体膜からなる埋込導
体膜１８（上記図１の埋込導体膜２ｂに相当）を形成す
る。これにより、導体膜１５および埋込導体膜１８から
なる第１層目の埋込配線１９ａを形成する。

【００３９】このように、本実施の形態においては、埋
込配線１９ａの埋込導体膜１８とプラグ１７の導体膜１
６とが直接接触され、かつ、埋込配線１９ａの埋込導体
膜１８と絶縁膜１２ｅ〜１２ｇとの間にバリア用の導体
膜１５が介在される構造となっている。これにより、配
線遅延を抑制できるので、半導体装置の動作速度を向上
させることが可能となる。また、埋込配線１９ａの埋込
導体膜１８における銅イオンが外部に拡散されるのを抑
制することができるので、半導体装置の信頼性を向上さ
せることが可能となる。

【００４０】次いで、図１０に示すように、絶縁膜１２
ｈおよび埋込配線１９ａ上に、例えば厚さ５０ｎｍ程度
の窒化シリコン膜からなる絶縁膜１２ｉ、厚さ４５０ｎ
ｍ程度の有機ＳＯＧ膜からなる絶縁膜１２ｊ、厚さ５０
ｎｍ程度の窒化シリコン膜からなる絶縁膜１２ｋ、厚さ
２５０ｎｍ程度の有機ＳＯＧ膜からなる絶縁膜１２ｍ、
厚さ１００ｎｍ程度のＴＥＯＳ膜からなる絶縁膜１２ｎ
を上記各絶縁膜１２ａ〜１２ｈと同様に下層から順に堆
積した後、これら絶縁膜１２ｉ〜１２ｋ，１２ｍ，１２
ｎに埋込配線１９ａに達するスルーホール（接続孔）２
０を上記コンタクトホール１３と同様に穿孔し、さら
に、上記と同様に配線形成用溝１４ｂを形成する。続い
て、上記コンタクトホール１３内のプラグ１７と同様に
スルーホール２０内にプラグ１７を形成した後、上記第
１層目の埋込配線１９ａと同様に配線形成用溝１４ｂ内
に、導体膜１５と埋込導体膜１８とで構成される第２層
目の埋込配線１９ｂを形成する。第２層目の埋込配線１
９ｂにおいても、その埋込導体膜１８とプラグ１７の導
体膜１６とが直接接触され、かつ、埋込配線１９ｂの埋
込導体膜１８と絶縁膜１２ｊ，１２ｋ，１２ｍ，１２ｎ
との間にバリア用の導体膜１５が介在される構造となっ
ている。これにより、配線遅延を抑制できるので、半導
体装置の動作速度を向上させることが可能となる。ま
た、第２層目の埋込配線１９ｂの埋込導体膜１８におけ
る銅イオンが外部に拡散されるのを抑制することができ
るので、半導体装置の信頼性を向上させることが可能と
なる。

【００４１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００４２】例えば前記実施の形態においては、埋込配
線の埋込導体膜を銅系導体膜とした場合について説明し
たが、これに限定されるものではなく、例えば銅系導体
膜に代えてアルミニウム系導体膜（アルミニウムまたは
アルミニウム合金：第２の導体膜）とすることもでき
る。この場合は、アルミニウム系導体膜の形成処理に先
立ってエレクトロマイグレーション耐性を向上させるた
めに、例えば窒化チタン、タンタル、窒化タンタルまた
はこれらの２種以上を積層してなる積層膜等のような導
体膜（第３の導体膜）を形成する。

【００４３】また、前記実施の形態においては、コンタ
クトホールまたはスルーホール内にタングステンを埋め
込む場合について説明したが、これに限定されるもので
はなくタングステンに代えて窒化チタン（第１の導体
膜）を埋め込む構造とすることもできる。この場合のバ
リア用導体膜としては、例えばタングステン、窒化タン
グステン、タンタル、窒化タンタルまたは窒化タンタル
上にタンタルを積層してなる積層膜を用いることができ
る。

【００４４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＣＭＩ
Ｓ回路を有する半導体装置に適用した場合について説明
したが、それに限定されるものではなく、例えばＤＲＡ
Ｍ、ＳＲＡＭまたはフラッシュメモリ（ＥＥＰＲＯＭ；
Electric Erasable Read Only Memory）等のようなメモ
リ回路、マイクロプロセッサ等のような論理回路または
メモリ回路と論理回路とを同一半導体基板に設けた半導
体装置等に適用できる。

【００４５】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００４６】(1).本発明によれば、埋込配線構造を有す
る半導体装置において、上下層を接続する接続孔内に埋
め込まれた第１の導体膜の上面が、配線形成用溝内の第
２の導体膜に直接接触されていることにより、上下層間
を電気的に接続する接続孔内の抵抗（接触抵抗および電
気抵抗）を低減することが可能となる。

【００４７】(2) ．上記(1) により、半導体装置の動作
速度を向上させることが可能となる。

【００４８】(3).本発明によれば、埋込配線構造を有す
る半導体装置において、上下層を接続する接続孔内に埋
め込まれた第１の導体膜の上面が、前記配線形成用溝内
の第２の導体膜に直接接触され、かつ、前記第２の導体
膜と絶縁膜との間には第３の導体膜が介在されているこ
とにより銅系導体材料中の銅イオンの拡散に対するバリ
ア性を確保したまま、上下層間を電気的に接続する接続
孔内の抵抗（接触抵抗および電気抵抗）を低減すること
が可能となる。

【００４９】(4).上記(3) により、半導体装置の動作速
度および信頼性を向上させることが可能となる。

【図面の簡単な説明】

【図１】本発明の技術思想による埋込配線を模式的に示
した説明図である。

【図２】本発明の技術思想による埋込配線の場合と本発
明者が検討した埋込配線技術との孔径に対する抵抗値を
比較したグラフ図である。

【図３】本発明の一実施の形態である半導体装置の製造
工程中における要部断面図である。

【図４】図３に続く半導体装置の製造工程中における要
部断面図である。

【図５】図４に続く半導体装置の製造工程中における要
部断面図である。

【図６】図５に続く半導体装置の製造工程中における要
部断面図である。

【図７】図６に続く半導体装置の製造工程中における要
部断面図である。

【図８】図７に続く半導体装置の製造工程中における要
部断面図である。

【図９】図８に続く半導体装置の製造工程中における要
部断面図である。

【図１０】図９に続く半導体装置の製造工程中における
要部断面図である。

【図１１】本発明者が検討した埋込配線を模式的に示す
説明図である。

【図１２】図１１の埋込配線における問題を説明するた
めの孔径と抵抗との関係を示すグラフ図である。

【符号の説明】

１，２ 埋込配線 １ａ，２ａ バリア用導体膜 １ｂ，２ｂ 埋込導体膜 ３ プラグ ３ａ バリア用導体膜 ３ｂ 埋込導体膜 ４ 半導体基板 ５ＰＷ ｐウエル ６ 分離部 ７ ゲート絶縁膜 ８ ゲート電極 ８ａ 低抵抗多結晶シリコン膜 ８ｂ シリサイド層 ９ ｎ型半導体領域 ９ａ ｎ^- 型半導体領域 ９ｂ ｎ⁺ 型半導体領域 １０ サイドウォール １１ シリサイド層 １２ａ〜１２ｋ，１２ｍ，１２ｎ 絶縁膜 １３ コンタクトホール（接続孔） １４ａ，１４ｂ 配線形成用溝 １５ 導体膜（第３の導体膜） １６ 導体膜（第１の導体膜） １７ プラグ １８ 埋込導体膜（第２の導体膜） １９ａ，１９ｂ 埋込配線 ２０ スルーホール（接続孔） Ｑp ｐＭＩＳ Ｑn ｎＭＩＳ

フロントページの続き Ｆターム(参考） 4M104 BB04 BB14 BB17 BB18 BB30 BB32 DD07 DD16 DD17 DD19 DD20 DD72 DD78 FF16 FF22 HH15 5F033 HH08 HH09 HH11 HH12 HH18 HH19 HH21 HH32 HH33 JJ18 JJ19 JJ21 JJ32 JJ33 KK08 KK09 KK11 KK12 KK18 KK19 KK21 KK27 KK32 KK33 MM01 MM12 MM13 NN06 NN07 PP06 PP27 PP28 QQ08 QQ09 QQ10 QQ21 QQ24 QQ25 QQ31 QQ37 QQ48 QQ73 QQ74 QQ75 QQ85 QQ92 QQ98 RR04 RR06 RR14 RR25 SS04 SS11 SS15 SS21 TT04 XX01 XX09

Claims (7)

【特許請求の範囲】
1. 【請求項１】 上下層間を電気的に接続するために絶縁
   膜に穿孔された接続孔と、前記接続孔内に埋め込まれた
   第１の導体膜と、前記接続孔に接続されるように絶縁膜
   に形成された配線形成用溝と、前記配線形成用溝内に埋
   め込まれた第２の導体膜とを有し、 前記第１の導体膜の上面が、前記配線形成用溝内の第２
   の導体膜に直接接触され、かつ、前記第２の導体膜と前
   記絶縁膜との間には第３の導体膜が介在されていること
   を特徴とする半導体装置。
2. 【請求項２】 請求項１記載の半導体装置において、前
   記第１の導体膜が、高融点導体膜、高融点導体材料を含
   有する導体膜または窒素を含有する導体膜であることを
   特徴とする半導体装置。
3. 【請求項３】 請求項１または２記載の半導体装置にお
   いて、前記第１の導体膜がタングステンまたは窒化チタ
   ンであることを特徴とする半導体装置。
4. 【請求項４】 請求項１、２または３記載の半導体装置
   において、前記第２の導体膜が、銅系導体膜またはアル
   ミニウム系導体膜であることを特徴とする半導体装置。
5. 【請求項５】 請求項１、２、３または４記載の半導体
   装置において、前記第３の導体膜が、窒化チタン、タン
   タル、窒化タンタル、タングステンまたは窒化タングス
   テンあるいはこれらの材料から選択された２種以上の導
   体膜の積層膜からなることを特徴とする半導体装置。
6. 【請求項６】 埋込配線を有する半導体装置の製造方法
   であって、（ａ）絶縁膜に接続孔および配線形成用溝を
   形成する工程と、（ｂ）前記接続孔および配線形成用溝
   内に導体膜を形成する工程と、（ｃ）前記導体膜形成後
   の接続孔および配線形成用溝内に第１の導体膜を形成す
   る工程と、（ｄ）前記第１の導体膜を前記接続孔内に残
   されるように除去する工程と、（ｅ）前記配線形成用溝
   内に第２の導体膜を形成する工程とを有することを特徴
   とする半導体装置の製造方法。
7. 【請求項７】 請求項６記載の半導体装置の製造方法に
   おいて、前記（ｄ）工程において、前記第１の導体膜を
   除去する際、前記導体膜をストッパとして機能させるこ
   とを特徴とする半導体装置の製造方法。