JP2009033128A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】電極の周囲へのＣｕの拡散を防止することができ、かつ、リーク電流の低減を図ることができる、半導体装置およびその製造方法を提供する。
【解決手段】ＳｉおよびＯを含む材料からなる第１絶縁層２に下溝６が形成され、この下溝６には、Ｃｕからなる下部電極７が埋設されている。下部電極７上には、少なくとも下部電極７側の最下層部分がＳｉＯ_２からなる絶縁膜８が積層されている。絶縁膜８上には、導電性材料からなる上部電極１０が形成されている。上部電極１０は、絶縁膜８を挟んで下部電極７と対向している。そして、第１絶縁層２および絶縁膜８と下部電極７との間には、ＭｎＳｉＯからなる第１バリア膜９が形成されている。
【選択図】図１

Description

本発明は、ＭＩＭ（Metal-Insulator-Metal）構造の容量素子を備えた半導体装置およびその製造方法に関する。

絶縁性の容量膜を下部電極および上部電極で挟み込んだＭＩＭ構造の容量素子（以下「ＭＩＭ容量素子」という。）は、抵抗成分が小さく、高容量密度化が可能であることから、特に無線通信用システムＬＳＩに搭載される容量素子として注目されている。
ＭＩＭ容量素子としては、Ａｌ（アルミニウム）を含む金属膜で下部電極および上部電極を形成したものが一般的であるが、さらなる抵抗の低減化を図るため、下部電極の材料に、Ａｌよりも導電性の高いＣｕ（銅）を適用することが検討されている。

図４は、下部電極の材料としてＣｕを採用したＭＩＭ容量素子の模式的な断面図である。
ＭＩＭ容量素子１０１は、図示しない半導体基板上に形成されている。
半導体基板上には、絶縁層１０２が積層されている。絶縁層１０２は、ＳｉＯ_２（酸化シリコン）からなる層間絶縁膜１０３、ＳｉＣ（炭化シリコン）からなるエッチストップ膜１０４およびＳｉＯ_２からなる層間絶縁膜１０５を半導体基板側からこの順に積層した構造を有している。

絶縁層１０２の表層部には、その表面から掘り下げた形状の溝１０６が形成されている。溝１０６には、Ｃｕからなる下部電極１０７が埋設されている。
Ｃｕは、Ａｌに比べて、ＳｉＯ_２への拡散性が高い。このため、下部電極１０７が絶縁層１０２に直に接触していると、絶縁層１０２中にＣｕが拡散し、電極間の短絡などを生じるおそれがある。そのため、絶縁層１０２と下部電極１０７との間には、Ｃｕの絶縁層１０２への拡散を防止するための拡散防止膜１０８が形成されている。この拡散防止膜１０８は、たとえば、Ｔａ（タンタル）からなる。

絶縁層１０２および下部電極１０７の上には、誘電材料からなる容量膜１０９が積層されている。容量膜１０９上には、ＴｉＮ（窒化チタン）からなる上部電極１１０が形成されている。この上部電極１１０は、容量膜１０９を挟んで下部電極１０７と対向し、平面視で下部電極１０７よりも小さい外形を有している。
容量膜１０９および上部電極１１０上には、ＳｉＯ_２からなる層間絶縁膜１１１が積層されている。層間絶縁膜１１１上には、配線１１２，１１３がそれぞれ所定のパターンに形成されている。

層間絶縁膜１１１および容量膜１０９には、下部電極１０７と配線１１２とが対向する部分において、コンタクトホール１１４が膜厚方向（積層方向）に貫通して形成されている。コンタクトホール１１４には、下部電極コンタクトプラグ１１５が形成されている。この下部電極コンタクトプラグ１１５により、配線１１２と下部電極１０７とが電気的に接続されている。

また、層間絶縁膜１１１には、上部電極１１０と配線１１３とが対向する部分において、コンタクトホール１１６が膜厚方向（積層方向）に貫通して形成されている。コンタクトホール１１６には、上部電極コンタクトプラグ１１７が形成されている。この上部電極コンタクトプラグ１１７により、配線１１３と上部電極１１０とが電気的に接続されている。
特開平８‐２７４２５６号公報

誘電材料には、ＳｉＮ（窒化シリコン）、ＳｉＣＮ（炭窒化シリコン）およびＳｉＯ_２などがある。下部電極１０７の材料としてＣｕが用いられる場合、容量膜１０９の材料としては、Ｃｕの拡散に対するバリア性を有するＳｉＮまたはＳｉＣＮが一般的に用いられる。ところが、容量膜１０９の材料としてＳｉＮまたはＳｉＣＮを用いた場合、容量膜１０９の材料としてＳｉＯ_２を用いた場合と比較して、リーク電流が多くなる。

そこで、本発明の目的は、電極の周囲へのＣｕの拡散を防止することができ、かつ、リーク電流の低減を図ることができる、半導体装置およびその製造方法を提供することである。

前記の目的を達成するための請求項１記載の発明は、ＳｉおよびＯを含む材料からなる第１絶縁層と、前記第１絶縁層を掘り下げた形状の下溝と、前記下溝に埋設され、Ｃｕを主成分とする金属材料からなる下部電極と、前記下部電極上に積層され、少なくとも前記下部電極側の最下層部分がＳｉＯ_２からなる絶縁膜と、前記絶縁膜を挟んで前記下部電極に対向して設けられ、導電性材料からなる上部電極と、前記下部電極と前記第１絶縁層および前記絶縁膜との各間に形成され、Ｍｎ_ｘＳｉ_ｙＯ_ｚ（ｘ，ｙ，ｚ：零よりも大きい数）からなる第１バリア膜とを含む、半導体装置である。

この構造では、ＳｉおよびＯを含む材料からなる第１絶縁層に、下溝が形成されている。下溝には、Ｃｕを主成分とする金属材料からなる下部電極が埋設されている。下部電極上には、少なくとも下部電極側の最下層部分がＳｉＯ_２からなる絶縁膜が積層されている。絶縁膜上には、導電性材料からなる上部電極が形成されている。上部電極は、絶縁膜を挟んで下部電極と対向している。すなわち、半導体装置は、絶縁膜を上部電極および下部電極で挟み込んだＭＩＭ構造の容量素子（ＭＩＭ容量素子）を備えている。そして、下部電極と第１絶縁層および絶縁膜との各間には、Ｍｎ_ｘＳｉ_ｙＯ_ｚ（以下、単に「ＭｎＳｉＯ」と記載する。）からなる第１バリア膜が形成されている。

第１バリア膜により、下部電極に含まれるＣｕが第１絶縁層および絶縁膜に拡散することを防止できる。
また、絶縁膜の少なくとも最下層部分の材料として、ＳｉＯ_２が用いられている。そのため、同じ膜厚の絶縁膜をＳｉＮまたはＳｉＣＮを用いて形成する場合と比較して、リーク電流を低減することができる。

さらに、第１バリア膜は、下部電極と上部電極との対向部分において、絶縁膜とともに、ＭＩＭ容量素子の容量膜として機能する。第１バリア膜の材料であるＭｎＳｉＯは、比誘電率がＳｉＯ_２よりも高い高誘電率材料（Ｈｉｇｈ−ｋ膜材料）である。そのため、第１バリア膜が容量膜の一部として機能することにより、ＭＩＭ容量素子の容量値を増大させることができる。

請求項２に記載のように、前記半導体装置は、前記絶縁膜を貫通して設けられており、前記下部電極に電気的に接続され、ＷからなるＷプラグと、前記Ｗプラグと前記下部電極および前記絶縁膜との間に介在された積層バリア膜とを備えていてもよい。この場合、前記積層バリア膜は、前記下部電極および前記絶縁膜に接するＴａ膜と、および前記Ｗプラグに接するＴｉＮ膜とを備えていることが好ましい。

積層バリア膜がＴｉＮ膜を備えているので、ＷＦ_６（六フッ化タングステン）ガスを原料ガスとして用いたプラズマＣＶＤ法（以下、この方法を「Ｗ−ＣＶＤ法」という。）によりＷプラグが形成される場合において、ＷＦ_６が絶縁膜中へ拡散し、絶縁膜が腐食されることを防止できる。
また、ＷプラグがＴｉＮ膜と接することにより、積層バリア膜とＷプラグとの優れた密着性を発揮することができる。一方、下部電極がＴａ膜と接することにより、積層バリア膜と下部電極との優れた密着性を発揮することができる。そのため、積層バリア膜の層剥がれを防止することができる。したがって、ストレスマイグレーションの発生を防止することができる。さらに、ＴｉＮ膜と下部電極とが接さず、また、ＴａはＣｕとの反応に乏しいため、Ｃｕを主成分とする材料からなる下部電極の腐食を生じさせることもない。したがって、エレクトロマイグレーションの発生を防止することができる。

請求項３に記載のように、前記半導体装置は、前記絶縁膜および前記上部電極上に積層され、ＳｉおよびＯを含む材料からなる第２絶縁層と、前記第２絶縁層を掘り下げた形状の上溝と、前記上溝に埋設され、Ｃｕを主成分とする金属材料からなる配線と、前記下部電極と前記配線とが互いに対向する部分において、前記絶縁膜および前記第２絶縁層を貫通して設けられ、Ｃｕを主成分とする金属材料からなるコンタクトと、前記第１バリア膜に連続して、前記配線と前記第２絶縁層との間、ならびに前記コンタクトと前記絶縁膜および前記第２絶縁層との各間に形成され、ＭｎＳｉＯからなる第２バリア膜とを備えていてもよい。

第２バリア膜により、配線およびコンタクトに含まれるＣｕが絶縁膜および第２絶縁層に拡散することを防止できる。
また、第１バリア膜と第２バリア膜とが連続しているので、半導体装置に外力が加わったときに、コンタクトと下部電極との接続部分付近でのストレスマイグレーションの発生を防止することができる。その結果、配線信頼性の向上を図ることができる。

請求項１に記載の半導体装置は、たとえば、請求項３に記載の製造方法で製造することができる。請求項３に記載の発明は、ＳｉおよびＯを含む材料からなる第１絶縁層に、その表面から掘り下がった形状の下溝を形成する工程と、前記下溝の内面に、ＣｕおよびＭｎを含む合金材料からなる合金膜を被着させる工程と、前記合金膜上に、Ｃｕを主成分とする金属材料を堆積させて、前記下溝に埋設される下部電極を形成する工程と、前記下部電極上に、ＳｉＨ_４およびＮ_２Ｏを用いたＣＶＤ法によって、ＳｉＯ_２からなる絶縁膜を形成する工程と、前記絶縁膜上に、導電性材料からなる上部電極を形成する工程と、熱処理を行うことにより、前記下部電極と前記第１絶縁層との間、および前記下部電極と絶縁膜との間に第１バリア膜を形成する工程と、を含む、半導体装置の製造方法である。

ＴＥＯＳ−Ｏ_２ガスを用いるＣＶＤ法によりＳｉＯ_２からなる絶縁膜を形成する手法では、下部電極に含まれるＣｕが酸化し、下部電極の表面にＣｕＯ（酸化銅）膜が形成される。下部電極の表面にＣｕＯ膜が形成されると、下部電極とＷプラグとの接触抵抗が増大する。
これに対し、ＳｉＨ_４およびＮ_２Ｏを用いるＣＶＤ法では、下部電極の表面にＣｕＯ膜を生じさせることなく、ＳｉＯ_２からなる絶縁膜を形成することができる。

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。
半導体装置１は、半導体基板（図示せず）を備えている。この半導体基板は、たとえば、Ｓｉ（シリコン）基板からなる。半導体基板の表層部には、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの機能素子が作り込まれている。

半導体基板上には、第１絶縁層２が積層されている。第１絶縁層２は、ＳｉＯ_２（酸化シリコン）からなる層間絶縁膜３と、ＳｉＣ（炭化シリコン）からなるエッチストップ膜４と、ＳｉＯ_２からなる層間絶縁膜５とを、半導体基板側からこの順に積層して形成されている。
第１絶縁層２の表層部には、下溝６が形成されている。下溝６には、Ｃｕ（銅）からなる下部電極７が埋設されている。

第１絶縁層２および下部電極７上には、ＳｉＯ_２からなる絶縁膜８が積層されている。
下部電極７と第１絶縁層２および絶縁膜８との各間には、第１絶縁層２および絶縁膜８へのＣｕの拡散を防止するための第１バリア膜９が形成されている。第１バリア膜９は、ＭｎＳｉＯからなる。
絶縁膜８上には、ＴｉＮからなる上部電極１０が形成されている。上部電極１０は、絶縁膜８を挟んで下部電極７と対向し、平面視で下部電極７よりも小さい外形を有している。これにより、半導体装置１は、第１バリア膜９および絶縁膜８を容量膜とし、これを下部電極７と上部電極１０とで挟み込んだＭＩＭ構造の容量素子を備えている。

絶縁膜８および上部電極１０上には、ＳｉＯ_２からなる第２絶縁層１１が積層されている。
第２絶縁層１１上には、配線１２，１３が形成されている。
配線１２は、Ａｌ−Ｃｕ合金からなる配線本体１４と、配線本体１４の下面側に設けられ、ＴｉＮ層およびＴｉ層の積層構造を有する下バリア膜１８と、配線本体１４の上面側に設けられ、ＴｉＮからなる上バリア膜１９とを備えている。なお、下バリア膜１８に代えて、ＴｉＮからなる１層のバリア膜が設けられてもよい。

また、配線１３は、Ａｌ−Ｃｕ合金からなる配線本体１７と、配線本体１７の下面側に設けられ、ＴｉＮ層およびＴｉ層の積層構造を有する下バリア膜１８と、配線本体１７の上面側に設けられ、ＴｉＮからなる上バリア膜１９とを備えている。なお、下バリア膜１８に代えて、ＴｉＮからなる１層のバリア膜が設けられてもよい。
第２絶縁層１１および絶縁膜８には、下部電極７と配線１２とが対向する部分において、これらの膜を膜厚方向に貫通するコンタクトホール２０が形成されている。コンタクトホール２０の側面および下部電極７におけるコンタクトホール２０内に臨む部分には、積層バリア膜２１が被着されている。

積層バリア膜２１は、Ｔａバリア層、ＴａＮバリア層、Ｔｉバリア層およびＴｉＮバリア層の積層構造を有している。最外層のＴａバリア層は、コンタクトホール２０の側面および下部電極７に接している。
積層バリア膜２１が被着されたコンタクトホール２０には、Ｗ（タングステン）からなるＷプラグ２２が形成されている。Ｗプラグ２２は、上端が配線１２に接続され、その下端が下部電極７に接続されている。これにより、配線１２と下部電極７とは、Ｗプラグ２２を介して電気的に接続されている。

また、第２絶縁層１１には、上部電極１０と配線１３とが対向する部分において、第２絶縁層１１を膜厚方向に貫通するコンタクトホール２３が形成されている。コンタクトホール２３の側面および上部電極１０におけるコンタクトホール２３内に臨む部分には、積層バリア膜２４が被着されている。なお、積層バリア膜２４は、積層バリア膜２１と同様に、Ｔａバリア層、ＴａＮバリア層、Ｔｉバリア層およびＴｉＮバリア層の積層構造を有している。

積層バリア膜２４が被着されたコンタクトホール２３には、ＷからなるＷプラグ２５が形成されている。Ｗプラグ２５は、上端が配線１３に接続され、その下端が上部電極１０に接続されている。これにより、配線１３と上部電極１０とは、Ｗプラグ２５を介して電気的に接続されている。
図２Ａ〜２Ｍは、半導体装置１の製造工程を順に示す模式的な断面図である。

まず、第１絶縁層２を最表面に有する半導体基板が用意される。そして、フォトリソグラフィ工程およびエッチング工程により、第１絶縁層２の表層部に、下溝６が形成される。次に、図２Ａに示すように、スパッタ法により、下溝６の内面を含む第１絶縁層２の表面全域に、ＣｕとＭｎとの合金からなる合金膜３１が被着される。
次いで、図２Ｂに示すように、めっき法により、合金膜３１上に、Ｃｕを主成分とする金属材料層３２が形成される。この金属材料層３２は、下溝６を埋め尽くす厚さに形成される。

その後、熱処理が行われることにより、図２Ｃに示すように、合金膜３１中のＭｎ（マンガン）が、第１絶縁層２に含まれるＳｉおよびＯ（酸素）と結合し、ＭｎＳｉＯ膜３３が形成される。また、このとき、合金膜３１中のＭｎの一部は、金属材料層３２中を移動し、金属材料層３２の表面に析出する。なお、ＭｎＳｉＯ膜３３の形成に伴って、合金膜３１は、金属材料層３２と実質的に一体となる。

次いで、ＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、金属材料層３２およびＭｎＳｉＯ膜３３が研磨される。この研磨は、図２Ｄに示すように、金属材料層３２およびＭｎＳｉＯ膜３３の下溝６外に形成されている不要部分がすべて除去されて、下溝６外の第１絶縁層２の表面が露出し、その第１絶縁層２の表面と下溝６内の金属材料層３２の表面とが面一になるまで続けられる。これにより、下溝６内に埋設された下部電極７が得られる。

次に、図２Ｅに示すように、ＳｉＨ_４およびＮ_２Ｏを原料ガスとして用いたＣＶＤ法により、第１絶縁層２および下部電極７の上に絶縁膜８が積層される。
絶縁膜８の積層後、再び熱処理が行われる。この熱処理によって、下部電極７中に残留していたＭｎが絶縁膜８に含まれるＳｉおよびＯと結合し、図２Ｆに示すように、絶縁膜８と下部電極７との間にＭｎＳｉＯ膜３４が形成される。その結果、第１絶縁層２と下部電極７との間、および絶縁膜８と下部電極７との間に、ＭｎＳｉＯ膜３３，３４からなる第１バリア膜９が形成される。

次いで、スパッタ法により、絶縁膜８上の全面に、金属材料膜（図示せず）が形成される。その後、金属材料膜は、フォトリソグラフィ工程およびエッチング工程により、絶縁膜８を挟んで下部電極７に対向する一部を除いて除去される。これにより、図２Ｇに示すように、上部電極１０が形成される。
その後、図２Ｈに示すように、ＣＶＤ法により、絶縁膜８および上部電極１０の上に、第２絶縁層１１が積層される。そして、第２絶縁層１１上に、コンタクトホール２０，２３を形成すべき部分のみを露出させる開口を有するレジストパターン３５が形成される。

このレジストパターン３５をマスクとして、下部電極７および上部電極１０がそれぞれ露出するまで第２絶縁層１１がエッチングされる。これにより、図２Ｉに示すように、下部電極７の一部を露出させるコンタクトホール２０と、上部電極１０の一部を露出させるコンタクトホール２３とが形成される。コンタクトホール２０，２３の形成後、レジストパターン３５は除去される。

次に、図２Ｊに示すように、ＣＶＤ法により、第２絶縁層１１、上部電極１０および下部電極７の露出面（コンタクトホール２０，２３の側面を含む）の全域に、Ｔａバリア層、ＴａＮバリア層、Ｔｉバリア層およびＴｉＮバリア層が順次に積層されることにより積層バリア膜３６が形成される。
その後、図２Ｋに示すように、Ｗ−ＣＶＤ法により、積層バリア膜３６上に、ＷからなるＷ層３７が形成される。Ｗ層３７は、コンタクトホール２０，２３を埋め尽くす厚さに形成される。

Ｗ層３７の形成後、ＣＭＰ法により、Ｗ層３７および積層バリア膜３６が研磨される。この研磨は、図２Ｌに示すように、Ｗ層３７および積層バリア膜３６のコンタクトホール２０，２３外に形成されている不要部分がすべて除去されて、コンタクトホール２０，２３外の第２絶縁層１１の表面が露出し、その第２絶縁層１１の表面とコンタクトホール２０，２３内のＷ層３７および積層バリア膜３６の表面とが面一になるまで続けられる。これにより、積層バリア膜３６は、コンタクトホール２０の側面および下部電極７の上面に被着した部分が積層バリア膜２１となり、コンタクトホール２３の側面および上部電極１０の上面に被着した部分が積層バリア膜２４となる。また、Ｗ層３７は、コンタクトホール２０内に残存した部分がＷプラグ２２となり、コンタクトホール２３内に残存した部分がＷプラグ２５となる。

次いで、図２Ｍに示すように、スパッタ法により、第２絶縁層１１およびＷプラグ２２，２５の上に、ＴｉＮ／Ｔｉ層３８、Ａｌ−Ｃｕ合金層３９およびＴｉＮ層４０がこの順に積層される。
その後、フォトリソグラフィ工程およびエッチング工程を経て、ＴｉＮ／Ｔｉ層３８，Ａｌ−Ｃｕ合金層３９およびＴｉＮ層４０が選択的に除去されることにより、図１に示すように、配線１２，１３が形成される。これにより、図１に示す半導体装置１が得られる。

以上のように、半導体装置１では、ＳｉおよびＯを含む材料からなる第１絶縁層２に下溝６が形成され、この下溝６には、Ｃｕを主成分とする金属材料からなる下部電極７が埋設されている。下部電極７上には、少なくとも下部電極７側の最下層部分がＳｉＯ_２からなる絶縁膜８が積層されている。絶縁膜８上には、導電性材料からなる上部電極１０が形成されている。上部電極１０は、絶縁膜８を挟んで下部電極７と対向している。そして、下部電極７と第１絶縁層２および絶縁膜８との各間には、ＭｎＳｉＯからなる第１バリア膜９が形成されている。

第１バリア膜９により、下部電極７に含まれるＣｕが第１絶縁層２および絶縁膜８に拡散することを防止できる。
また、絶縁膜８の材料として、ＳｉＯ_２が用いられている。このＳｉＯ_２からなる絶縁膜８を有するＭＩＭ容量素子では、その絶縁膜８と同じ膜厚のＳｉＮまたはＳｉＣＮからなる容量膜を有するＭＩＭ容量素子と比較して、リーク電流を低減することができる。

さらに、第１バリア膜９は、下部電極７と上部電極１０との対向部分において、絶縁膜８とともに、ＭＩＭ容量素子の容量膜として機能する。第１バリア膜９の材料であるＭｎＳｉＯは、比誘電率がＳｉＯ_２よりも高い高誘電率材料（Ｈｉｇｈ−ｋ膜材料）である。そのため、第１バリア膜９が容量膜の一部として機能することにより、ＭＩＭ容量素子の容量値を増大させることができる。

また、Ｗプラグ２２は、絶縁膜８を貫通して下部電極７と電気的に接続されている。絶縁膜８および下部電極７とＷプラグ２２との間には、積層バリア膜２１が介在されている。
積層バリア膜２１は、Ｗプラグ２２に接する部分がＴｉＮバリア層である。そのため、積層バリア膜２１上へのＷＦ_６ガスの供給時（図２Ｋに示す工程時）に、ＷＦ_６ガスが第２絶縁層１１および絶縁膜８へ拡散し、第２絶縁層１１および絶縁膜８を腐食されることを防止できる。

また、Ｗプラグ２２が、積層バリア膜２１のＴｉＮバリア層と接することにより、積層バリア膜２１とＷプラグ２２との優れた密着性を発揮することができる。一方、下部電極７が積層バリア膜２１のＴａバリア層と接することにより、積層バリア膜２１と下部電極７との優れた密着性を発揮することができる。そのため、積層バリア膜２１の膜剥がれを防止することができる。したがって、ストレスマイグレーションの発生を防止することができる。さらに、ＴｉＮバリア層と下部電極７とが接さず、また、ＴａはＣｕとの反応に乏しいため、Ｃｕからなる下部電極７の腐食を生じることもない。したがって、エレクトロマイグレーションの発生を防止することができる。

その結果、下部電極７と配線１２との接続信頼性を向上させることができる。
積層バリア膜２１において、Ｔａバリア層とＴｉＮバリア層との間には、ＴａＮバリア層が介在されている。ＴａＮは、Ｔａに比べて、たとえば、ＳｉＯ_２などの絶縁材料へのＣｕの拡散を防止する能力（Ｃｕ拡散防止能力）に優れている。そのため、下部電極７のＣｕが第２絶縁層１１へ拡散することを防止することができる。

また、積層バリア膜２１において、ＴａＮバリア層とＴｉＮバリア層との間には、Ｔｉバリア層が介在されている。Ｔｉは、ＴａＮおよびＴｉＮに対して優れた密着性を有する。そのため、ＴａＮバリア層とＴｉＮバリア層との密着性を向上させることができる。その結果、積層バリア膜２１の膜剥がれを一層防止することができる。
また、第１絶縁層２および下部電極７の上に絶縁膜８を積層する際には、ＳｉＨ_４およびＮ_２Ｏを原料ガスとするＣＶＤ法が用いられる。これにより、下部電極７の表面にＣｕＯ膜を生じさせることなく、ＳｉＯ_２からなる絶縁膜８を形成することができる。

図３は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。なお、図３において、図１に示す各部に相当する部分には、図１の場合と同一の参照符号を付している。また、以下では、図１に示す構造との相違点のみを取り上げて説明し、同一の参照符号を付した各部についての説明を省略する。
図１に示す半導体装置１では、配線１２，１３の両方が第２絶縁層１１上に形成されている。これに対し、図３に示す半導体装置５１では、下部電極７と電気的に接続される配線５２が第２絶縁層１１に埋設されている。

半導体装置５１において、第２絶縁層１１は、ＳｉＯ_２からなる層間絶縁膜５３と、ＳｉＣからなるエッチストップ膜５４と、ＳｉＯ_２からなる層間絶縁膜５５とを、下部電極７側からこの順に積層して形成されている。
第２絶縁層１１の表層部には、上溝５６が形成されている。上溝５６には、Ｃｕからなる配線５２が埋設されている。また、第２絶縁層１１には、上溝５６と下部電極７とが対向する部分において、コンタクトホール５７が第２絶縁層１１、絶縁膜８および第１バリア膜９を貫通して形成されている。コンタクトホール５７には、Ｃｕからなるコンタクト５８が埋設されている。コンタクト５８は、配線５２と一体的に接続されるとともに、下部電極７に接続されている。そして、配線５２と第２絶縁層１１との間、ならびにコンタクト５８と絶縁膜８および第２絶縁層１１との各間には、ＭｎＳｉＯからなる第２バリア膜５９が第１バリア膜９に連続して形成されている。

この構成によっても、図１に示す構成と同様な効果を得ることができる。そのうえ、配線５２がＣｕからなるので、図１に示す構成と比較して、配線抵抗を低減することができる。
また、第２バリア膜５９により、配線５２およびコンタクト５８に含まれるＣｕが絶縁膜８および第２絶縁層１１中に拡散することを防止することができる。

さらに、第１バリア膜９と第２バリア膜５９とが連続しているので、半導体装置５１に外力が加わったときに、コンタクト５８と下部電極７との接続部分付近でのストレスマイグレーションの発生を防止することができる。その結果、配線信頼性の向上を図ることができる。
以上、本発明の２つの実施形態を説明したが、本発明は、他の形態で実施することもできる。

たとえば、絶縁膜８は、少なくとも下部電極７側の最下層にＳｉＯ_２層を有していればよく、このＳｉＯ_２層上に、ＳｉＮ、ＳｉＣまたはＳｉＣＮなどの他の絶縁材料からなる層が積層されてもよい。絶縁膜８が最下層にＳｉＯ_２層を有していれば、絶縁膜８と下部電極７との間にＭｎＳｉＯからなる第１バリア膜９（ＭｎＳｉＯ膜３４）を形成することができる。

また、図２Ａ〜２Ｍに示す製造方法では、第１絶縁層２と下部電極７との間にＭｎＳｉＯ膜３３を形成する熱処理と、絶縁膜８と下部電極７との間にＭｎＳｉＯ膜３４を形成する熱処理とが２回の工程に分けて行われる。しかしながら、ＭｎＳｉＯ膜３３，３４は、１回の熱処理工程によって形成されてもよい。すなわち、金属材料層３２を堆積させた後、熱処理を行わずに工程を進める。そして、絶縁膜８を積層した後に熱処理を行うことにより、同一工程において、下部電極７と第１絶縁層２および絶縁膜８との各間に、ＭｎＳｉＯからなる第１バリア膜９（ＭｎＳｉＯ膜３３，３４）が形成されてもよい。

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。

図１は、本発明の一実施形態に係る半導体装置の模式的な断面図である。 図２Ａは、半導体装置の製造工程を示す模式的な断面図である。 図２Ｂは、図２Ａの次の工程を示す模式的な断面図である。 図２Ｃは、図２Ｂの次の工程を示す模式的な断面図である。 図２Ｄは、図２Ｃの次の工程を示す模式的な断面図である。 図２Ｅは、図２Ｄの次の工程を示す模式的な断面図である。 図２Ｆは、図２Ｅの次の工程を示す模式的な断面図である。 図２Ｇは、図２Ｆの次の工程を示す模式的な断面図である。 図２Ｈは、図２Ｇの次の工程を示す模式的な断面図である。 図２Ｉは、図２Ｈの次の工程を示す模式的な断面図である。 図２Ｊは、図２Ｉの次の工程を示す模式的な断面図である。 図２Ｋは、図２Ｊの次の工程を示す模式的な断面図である。 図２Ｌは、図２Ｋの次の工程を示す模式的な断面図である。 図２Ｍは、図２Ｌの次の工程を示す模式的な断面図である。 図３は、本発明の他の実施形態に係る半導体装置の模式的な断面図である。 従来の半導体装置の模式的な断面図である。

符号の説明

１ 半導体装置
２ 第１絶縁層
６ 下溝
７ 下部電極
８ 絶縁膜
９ 第１バリア膜
１０ 上部電極
１１ 第２絶縁層
２１ 積層バリア膜
２２ Ｗプラグ
２４ 積層バリア膜
２５ Ｗプラグ
５１ 半導体装置
５２ 配線
５６ 上溝
５８ コンタクト
５９ 第２バリア膜

Claims (4)

1. ＳｉおよびＯを含む材料からなる第１絶縁層と、
   前記第１絶縁層を掘り下げた形状の下溝と、
   前記下溝に埋設され、Ｃｕを主成分とする金属材料からなる下部電極と、
   前記下部電極上に積層され、少なくとも前記下部電極側の最下層部分がＳｉＯ_２からなる絶縁膜と、
   前記絶縁膜を挟んで前記下部電極に対向して設けられ、導電性材料からなる上部電極と、
   前記下部電極と前記第１絶縁層および前記絶縁膜との各間に形成され、Ｍｎ_ｘＳｉ_ｙＯ_ｚ（ｘ，ｙ，ｚ：零よりも大きい数）からなる第１バリア膜とを含む、半導体装置。
2. 前記絶縁膜を貫通して設けられており、前記下部電極に電気的に接続され、ＷからなるＷプラグと、
   前記Ｗプラグと前記下部電極および前記絶縁膜との間に介在された積層バリア膜と、をさらに含み、
   前記積層バリア膜は、前記下部電極および前記絶縁膜に接するＴａ膜と、前記Ｗプラグに接するＴｉＮ膜とを備える、請求項１に記載の半導体装置。
3. 前記絶縁膜および前記上部電極上に積層され、ＳｉおよびＯを含む材料からなる第２絶縁層と、
   前記第２絶縁層を掘り下げた形状の上溝と、
   前記上溝に埋設され、Ｃｕを主成分とする金属材料からなる配線と、
   前記下部電極と前記配線とが互いに対向する部分において、前記絶縁膜および前記第２絶縁層を貫通して設けられ、Ｃｕを主成分とする金属材料からなるコンタクトと、
   前記第１バリア膜に連続して、前記配線と前記第２絶縁層との間、ならびに前記コンタクトと前記絶縁膜および前記第２絶縁層との各間に形成され、Ｍｎ_ｘＳｉ_ｙＯ_ｚ（ｘ，ｙ，ｚ：零よりも大きい数）からなる第２バリア膜とを含む、請求項１に記載の半導体装置。
4. ＳｉおよびＯを含む材料からなる第１絶縁層に、その表面から掘り下がった形状の下溝を形成する工程と、
   前記下溝の内面に、ＣｕおよびＭｎを含む合金材料からなる合金膜を被着させる工程と、
   前記合金膜上に、Ｃｕを主成分とする金属材料を堆積させて、前記下溝に埋設される下部電極を形成する工程と、
   前記下部電極上に、ＳｉＨ_４およびＮ_２Ｏを用いたＣＶＤ法により、ＳｉＯ_２からなる絶縁膜を形成する工程と、
   前記絶縁膜上に、導電性材料からなる上部電極を形成する工程と、
   熱処理により、前記下部電極と前記第１絶縁層および前記絶縁膜との各間に第１バリア膜を形成する工程とを含む、半導体装置の製造方法。

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