JP2008300676A - 半導体装置およびその製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000004519 manufacturing process Methods 0.000 title abstract description 9
- 239000010410 layer Substances 0.000 claims description 88
- 239000003990 capacitor Substances 0.000 claims description 51
- 229910052751 metal Inorganic materials 0.000 claims description 26
- 239000002184 metal Substances 0.000 claims description 26
- 239000000463 material Substances 0.000 claims description 19
- 230000004888 barrier function Effects 0.000 claims description 18
- 239000010949 copper Substances 0.000 claims description 18
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 11
- 229910052802 copper Inorganic materials 0.000 claims description 11
- 239000002344 surface layer Substances 0.000 claims description 10
- 239000004020 conductor Substances 0.000 claims description 5
- 238000009792 diffusion process Methods 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 238000010030 laminating Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 1
- 239000011229 interlayer Substances 0.000 description 21
- 238000000034 method Methods 0.000 description 17
- 239000000758 substrate Substances 0.000 description 9
- 238000007747 plating Methods 0.000 description 8
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 239000003989 dielectric material Substances 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000009713 electroplating Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 229910052731 fluorine Inorganic materials 0.000 description 1
- 239000011737 fluorine Substances 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0805—Capacitors only
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5223—Capacitor integral with wiring layers
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
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- H—ELECTRICITY
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Computer Hardware Design (AREA)
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- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
【課題】MIM容量素子の占有面積の縮小を図ることができる、半導体装置およびその製造方法を提供する。
【解決手段】半導体装置1では、容量素子用溝21が、第3絶縁膜8の表面から第2絶縁膜6まで掘り下げて形成されている。そして、容量素子用溝21の内面に沿って、膜状の下部電極25が形成され、その下部電極25の表面に沿って、容量膜26が形成されている。この容量膜26上には、容量膜26を挟んで下部電極25と対向する上部電極28が設けられている。これにより、半導体装置1は、容量膜26を下部電極25および上部電極28で挟み込んだ構造のMIM容量素子を備えている。
【選択図】図1
【解決手段】半導体装置1では、容量素子用溝21が、第3絶縁膜8の表面から第2絶縁膜6まで掘り下げて形成されている。そして、容量素子用溝21の内面に沿って、膜状の下部電極25が形成され、その下部電極25の表面に沿って、容量膜26が形成されている。この容量膜26上には、容量膜26を挟んで下部電極25と対向する上部電極28が設けられている。これにより、半導体装置1は、容量膜26を下部電極25および上部電極28で挟み込んだ構造のMIM容量素子を備えている。
【選択図】図1
Description
本発明は、MIM(Metal-Insulator-Metal)構造の容量素子を備えた半導体装置およびその製造方法に関する。
絶縁性の容量膜を下部電極および上部電極で挟み込んだ構造(MIM構造)の容量素子(以下「MIM容量素子」という。)は、抵抗成分が小さく、高容量密度化が可能であることから、特に無線通信用システムLSIに搭載される容量素子として注目されている。
MIM容量素子としては、Al(アルミニウム)を含む金属膜で下部電極および上部電極を形成したものが一般的であるが、さらなる抵抗の低減化を図るため、下部電極の材料に、Alに代えて、より導電性の高いCu(銅)を適用することが検討されている。
MIM容量素子としては、Al(アルミニウム)を含む金属膜で下部電極および上部電極を形成したものが一般的であるが、さらなる抵抗の低減化を図るため、下部電極の材料に、Alに代えて、より導電性の高いCu(銅)を適用することが検討されている。
図3は、下部電極の材料としてCuを採用したMIM容量素子の模式的な断面図である。
MIM容量素子91は、半導体基板(図示せず)上に、層間絶縁膜92を介して形成されている。Cuからなる下部電極93は、いわゆるダマシン法により、層間絶縁膜92の表層部に形成された溝に埋設されている。下部電極93の表面は、層間絶縁膜92の表面とほぼ面一をなしており、この層間絶縁膜92の表面および下部電極93の表面上に、たとえば、SiN(窒化シリコン)からなる容量膜94が積層されている。上部電極95は、たとえば、TiN(窒化チタン)からなり、平面視で下部電極93よりも小さいサイズの平板状に形成され、容量膜94を挟んで下部電極93に対向して配置されている。
MIM容量素子91は、半導体基板(図示せず)上に、層間絶縁膜92を介して形成されている。Cuからなる下部電極93は、いわゆるダマシン法により、層間絶縁膜92の表層部に形成された溝に埋設されている。下部電極93の表面は、層間絶縁膜92の表面とほぼ面一をなしており、この層間絶縁膜92の表面および下部電極93の表面上に、たとえば、SiN(窒化シリコン)からなる容量膜94が積層されている。上部電極95は、たとえば、TiN(窒化チタン)からなり、平面視で下部電極93よりも小さいサイズの平板状に形成され、容量膜94を挟んで下部電極93に対向して配置されている。
容量膜94および上部電極95上には、層間絶縁膜96が積層されている。この層間絶縁膜96には、下部電極コンタクトプラグ97と、上部電極コンタクトプラグ98とが膜厚方向に貫通して設けられている。下部電極コンタクトプラグ97は、容量膜94をさらに貫通し、その下端が下部電極93に接続されている。上部電極コンタクトプラグ98の下端は、上部電極95に接続されている。
特開2002−184953号公報
ところが、このような構造のMIM容量素子を搭載した半導体装置では、MIM容量素子が半導体基板上で広い面積を占め、このことが小型化を妨げる原因の一つとなっている。
そこで、本発明の目的は、MIM容量素子の占有面積の縮小を図ることができる、半導体装置およびその製造方法を提供することである。
そこで、本発明の目的は、MIM容量素子の占有面積の縮小を図ることができる、半導体装置およびその製造方法を提供することである。
前記の目的を達成するための請求項1記載の発明は、配線層と、前記配線層上に積層された絶縁層と、前記絶縁層をその表面から掘り下げて形成された溝と、前記溝の内面に沿って形成された膜状の下部電極と、前記下部電極の表面に沿って形成された容量膜と、前記容量膜を挟んで前記下部電極と対向する上部電極とを含む、半導体装置である。
この構成によれば、配線層上の絶縁層に、溝が、絶縁層の表面から掘り下げて形成されている。溝の内面に沿って、膜状の下部電極が形成され、その下部電極の表面に沿って、容量膜が形成されている。そして、容量膜上には、容量膜を挟んで下部電極と対向する上部電極が設けられている。これにより、半導体装置は、容量膜を下部電極および上部電極で挟み込んだ構造のMIM容量素子を備えている。
この構成によれば、配線層上の絶縁層に、溝が、絶縁層の表面から掘り下げて形成されている。溝の内面に沿って、膜状の下部電極が形成され、その下部電極の表面に沿って、容量膜が形成されている。そして、容量膜上には、容量膜を挟んで下部電極と対向する上部電極が設けられている。これにより、半導体装置は、容量膜を下部電極および上部電極で挟み込んだ構造のMIM容量素子を備えている。
このMIM容量素子では、下部電極および容量膜が溝の内面に沿って形成されており、下部電極と上部電極との対向し合う部分の面積(対向面積)が溝の占有面積よりも大きい。したがって、平行平板状の下部電極および上部電極を備えるMIM容量素子と比較して、小さい占有面積(平面サイズ)で、同じ容量を確保することができる。よって、半導体装置におけるMIM容量素子の占有面積の縮小を図ることができる。
請求項2記載の発明は、前記配線層の表層部には、前記溝と対向する位置にコンタクト配線が埋設され、前記絶縁層には、前記溝の底面と前記コンタクト配線の表面との間を貫通するビアホールが形成されており、前記下部電極は、前記溝の内面、前記ビアホールの側面、および前記コンタクト配線の表面における前記溝に臨む部分に沿って形成されている、請求項1に記載の半導体装置である。
この構成によれば、配線層の表層部には、コンタクト配線が埋設され、絶縁層には、そのコンタクト配線の表面と溝の底面との間を貫通するビアホールが形成されている。そして、溝の内面だけでなく、ビアホールの側面上およびコンタクト配線の表面における溝に臨む部分上にも、下部電極が形成されている。これにより、下部電極と上部電極との対向面積をさらに増大させることができ、MIM容量素子の占有面積のさらなる縮小(言い換えれば、MIM容量素子の容量のさらなる増大)を図ることができる。また、下部電極とコンタクト配線とが接するので、このコンタクト配線を介して下部電極への給電を達成することができる。
請求項3に記載のように、前記上部電極は、銅を含む金属からなり、前記溝を埋め尽くしていてもよい。この場合、請求項4に記載のように、前記下部電極は、前記絶縁層への銅の拡散に対するバリア性を有する材料からなることが好ましい。
銅を含む金属からなる上部電極は、いわゆるダマシン法によって、下部電極および容量膜が配置された溝を埋め尽くすように形成することができる。上部電極が銅を含む金属からなる場合に、下部電極が銅の拡散に対するバリア性を有していれば、上部電極を構成する金属中の銅が絶縁層に拡散することを防止することができる。
銅を含む金属からなる上部電極は、いわゆるダマシン法によって、下部電極および容量膜が配置された溝を埋め尽くすように形成することができる。上部電極が銅を含む金属からなる場合に、下部電極が銅の拡散に対するバリア性を有していれば、上部電極を構成する金属中の銅が絶縁層に拡散することを防止することができる。
また、請求項5に記載のように、前記配線層は、その表層部に埋設された下層配線を備え、前記半導体装置は、前記絶縁層に埋設され、前記下層配線に接続された上層配線を備えていてもよい。この場合、下層配線の形成と並行して、コンタクト配線を形成することができる。また、上層配線の形成と並行して、上部電極を形成することができる。つまり、下層配線および上層配線からなる配線構造の形成と並行して、MIM型容量素子を形成することができる。そのため、製造工程数の増加を招くことなく、MIM型容量素子を形成することができる。
この請求項5に記載の半導体装置は、請求項6に記載の製造方法により得ることができる。
請求項6に記載の発明は、コンタクト配線および下層配線が表層部に埋設された配線層上に絶縁層を積層する工程と、前記絶縁層をその表面から掘り下げて、前記コンタクト配線に対向する位置に第1溝を形成するとともに、前記下層配線に対向する位置に第2溝を形成する溝形成工程と、前記溝形成工程後、前記第1溝および前記第2溝の内面および前記絶縁層の表面上に金属膜を形成する金属膜形成工程と、少なくとも前記第1溝内の前記金属膜上に容量膜を形成する容量膜形成工程と、前記金属膜上および前記容量膜上に、導電性を有する材料を前記第1溝および前記第2溝を埋め尽くすように堆積させることにより、導電性材料層を形成する工程と、前記第1溝外および前記第2溝外の前記導電性材料層および前記金属膜を除去する工程とを含む、半導体装置の製造方法である。
請求項6に記載の発明は、コンタクト配線および下層配線が表層部に埋設された配線層上に絶縁層を積層する工程と、前記絶縁層をその表面から掘り下げて、前記コンタクト配線に対向する位置に第1溝を形成するとともに、前記下層配線に対向する位置に第2溝を形成する溝形成工程と、前記溝形成工程後、前記第1溝および前記第2溝の内面および前記絶縁層の表面上に金属膜を形成する金属膜形成工程と、少なくとも前記第1溝内の前記金属膜上に容量膜を形成する容量膜形成工程と、前記金属膜上および前記容量膜上に、導電性を有する材料を前記第1溝および前記第2溝を埋め尽くすように堆積させることにより、導電性材料層を形成する工程と、前記第1溝外および前記第2溝外の前記導電性材料層および前記金属膜を除去する工程とを含む、半導体装置の製造方法である。
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図1は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
この半導体装置1は、その基体をなす半導体基板(図示せず)と、半導体基板上に形成された配線層2とを備えている。
半導体基板は、たとえば、シリコン基板からなる。半導体基板の表層部には、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)などの機能素子が作り込まれている。
図1は、本発明の一実施形態に係る半導体装置の構造を模式的に示す断面図である。
この半導体装置1は、その基体をなす半導体基板(図示せず)と、半導体基板上に形成された配線層2とを備えている。
半導体基板は、たとえば、シリコン基板からなる。半導体基板の表層部には、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)などの機能素子が作り込まれている。
配線層2は、第1絶縁膜3を備えている。この第1絶縁膜3の材料としては、SiO2(酸化シリコン)の他に、たとえば、SiOC(炭素が添加された酸化シリコン)やSiOF(フッ素が添加された酸化シリコン)などのLow−k膜材料を例示することができる。
第1絶縁膜3の表層部には、溝11,12が互いに間隔を空けて形成されている。溝11,12の内面には、それぞれバリア膜13,14が被着されている。このバリア膜13,14の材料としては、たとえば、Ta(タンタル)およびTaN(窒化タンタル)など、Cuの拡散に対するバリア性を有する金属材料が用いられる。そして溝11,12は、Cuを含む金属(たとえば、Cu)で埋め尽くされている。これにより、溝11,12内には、それぞれコンタクト配線15および下層配線16が形成されている。コンタクト配線15および下層配線16の各表面は、第1絶縁膜3の表面とほぼ面一をなしている。
第1絶縁膜3の表層部には、溝11,12が互いに間隔を空けて形成されている。溝11,12の内面には、それぞれバリア膜13,14が被着されている。このバリア膜13,14の材料としては、たとえば、Ta(タンタル)およびTaN(窒化タンタル)など、Cuの拡散に対するバリア性を有する金属材料が用いられる。そして溝11,12は、Cuを含む金属(たとえば、Cu)で埋め尽くされている。これにより、溝11,12内には、それぞれコンタクト配線15および下層配線16が形成されている。コンタクト配線15および下層配線16の各表面は、第1絶縁膜3の表面とほぼ面一をなしている。
配線層2上には、第1層間膜5、第2絶縁膜6、第2層間膜7および第3絶縁膜8が、配線層2側から、この順に積層されている。第1層間膜5および第2層間膜7の材料としては、Cuの拡散に対するバリア性を有するSiC(炭化シリコン)を例示することができる。また、第2絶縁膜6および第3絶縁膜8の材料としては、第1絶縁膜3の材料と同じ材料を例示することができる。
第1層間膜5、第2絶縁膜6、第2層間膜7および第3絶縁膜8からなる積層部には、容量素子用溝21、上層配線用溝22およびビアホール23,24が形成されている。
容量素子用溝21は、コンタクト配線15と上下方向(半導体基板の表面と直交する方向)に対向する位置に形成され、第3絶縁膜8の表面から第2絶縁膜6まで掘り下がっている。
容量素子用溝21は、コンタクト配線15と上下方向(半導体基板の表面と直交する方向)に対向する位置に形成され、第3絶縁膜8の表面から第2絶縁膜6まで掘り下がっている。
上層配線用溝22は、下層配線16と上下方向に対向する位置に形成され、第3絶縁膜8の表面から第2絶縁膜6まで掘り下がっている。この上層配線用溝22と容量素子用溝21との間には、適当な間隔が空けられている。これにより、上層配線用溝22と容量素子用溝21との間での絶縁が確保されている。
ビアホール23は、コンタクト配線15と容量素子用溝21との間において、第1層間膜5および第2絶縁膜6を貫通して形成されている。
ビアホール23は、コンタクト配線15と容量素子用溝21との間において、第1層間膜5および第2絶縁膜6を貫通して形成されている。
ビアホール24は、下層配線16と上層配線用溝22との間において、第1層間膜5および第2絶縁膜6を貫通して形成されている。
容量素子用溝21およびビアホール23の内面に沿って、TiNまたはTaNなどの金属膜からなる下部電極25が形成されている。この下部電極25は、ビアホール23の底面でコンタクト配線15に接している。また、下部電極25の表面に沿って、SiNまたはTa2O5(五酸化タンタル)などの誘電体材料からなる容量膜26が形成されている。さらに、容量膜26の表面に沿って、TaまたはTaNからなるバリアシード膜27が形成されている。そして、バリアシード膜27上には、容量素子用溝21およびビアホール23が銅を含む金属で埋め尽くされることにより、上部電極28が形成されている。これにより、半導体装置1は容量膜26を下部電極25と上部電極28で挟み込んだMIM構造の容量素子を備えている。
容量素子用溝21およびビアホール23の内面に沿って、TiNまたはTaNなどの金属膜からなる下部電極25が形成されている。この下部電極25は、ビアホール23の底面でコンタクト配線15に接している。また、下部電極25の表面に沿って、SiNまたはTa2O5(五酸化タンタル)などの誘電体材料からなる容量膜26が形成されている。さらに、容量膜26の表面に沿って、TaまたはTaNからなるバリアシード膜27が形成されている。そして、バリアシード膜27上には、容量素子用溝21およびビアホール23が銅を含む金属で埋め尽くされることにより、上部電極28が形成されている。これにより、半導体装置1は容量膜26を下部電極25と上部電極28で挟み込んだMIM構造の容量素子を備えている。
一方、上層配線用溝22およびビアホール24の内面に沿って、下部電極25の材料と同じ材料からなる金属膜29が形成されている。この金属膜29は、ビアホール24の底部で下層配線16と接している。また、金属膜29の表面に沿って、TaまたはTaNからなるバリアシード膜30が形成されている。そして、バリアシード膜30上には、上層配線用溝22およびビアホール24が銅を含む金属で埋め尽くされることにより、上層配線31が形成されている。
図2A〜2Eは、半導体装置1の製造方法を工程順に示す模式的な断面図である。
まず、最表面に第1絶縁膜3を有する半導体基板が用意される。そして、図2Aに示すように、まず、フォトリソグラフィ工程およびエッチング工程により、第1絶縁膜3の表面に、溝11,12が形成される。次に、スパッタ法により、溝11,12の内面を含む第1絶縁膜3の表面上に、バリア膜13,14の材料からなる膜が形成される。その後、めっき法により、バリア膜13,14の材料からなる膜上に、コンタクト配線15および下層配線16の材料からなるめっき層が形成される。このめっき層は、溝11,12を埋め尽くす厚さに形成される。そして、CMP(Chemical Mechanical Polishing:化学的機械的研磨)法により、バリア膜13,14の材料からなる膜およびめっき層が研磨され、その膜およびめっき層における溝11,12外に形成されている部分が除去される。これにより、第1絶縁膜3の表面が露出し、バリア膜13,14が得られるとともに、第1絶縁膜3の表面とほぼ面一な表面を有するコンタクト配線15および下層配線16が得られる。
まず、最表面に第1絶縁膜3を有する半導体基板が用意される。そして、図2Aに示すように、まず、フォトリソグラフィ工程およびエッチング工程により、第1絶縁膜3の表面に、溝11,12が形成される。次に、スパッタ法により、溝11,12の内面を含む第1絶縁膜3の表面上に、バリア膜13,14の材料からなる膜が形成される。その後、めっき法により、バリア膜13,14の材料からなる膜上に、コンタクト配線15および下層配線16の材料からなるめっき層が形成される。このめっき層は、溝11,12を埋め尽くす厚さに形成される。そして、CMP(Chemical Mechanical Polishing:化学的機械的研磨)法により、バリア膜13,14の材料からなる膜およびめっき層が研磨され、その膜およびめっき層における溝11,12外に形成されている部分が除去される。これにより、第1絶縁膜3の表面が露出し、バリア膜13,14が得られるとともに、第1絶縁膜3の表面とほぼ面一な表面を有するコンタクト配線15および下層配線16が得られる。
次に、図2Bに示すように、CVD(Chemical Vapor Deposition)法により、第1絶縁膜3(配線層2)上に、第1層間膜5、第2絶縁膜6、第2層間膜7および第3絶縁膜8がこの順に積層される。そして、フォトリソグラフィ工程およびエッチング工程が繰り返されることにより、その第1層間膜5、第2絶縁膜6、第2層間膜7および第3絶縁膜8からなる積層部に、容量素子用溝21、上層配線用溝22およびビアホール23,24が形成される。
その後、図2Cに示すように、第3絶縁膜8の表面上、ならびに容量素子用溝21、上層配線用溝22およびビアホール23,24の内面上に、その全域を覆うように、下部電極25の材料からなる膜41が形成される。また、電極材料膜41上に、その全域を覆うように、容量膜26の材料からなる膜42が形成される。これらの膜41,42は、たとえば、スパッタ法により形成することができる。
次いで、膜42上に、容量素子用溝21およびその周辺部分を被覆し、残余の部分を露出させるような開口パターンを有するレジスト(図示せず)が形成される。そして、そのレジストをマスクとして、膜42がエッチングされることにより、図2Dに示すように、容量素子用溝21およびその周辺部分のみに膜42が残され、その膜42の残余の部分が除去される。
この後、図2Eに示すように、スパッタ法により、膜41,42の表面全域を覆い尽くすように、バリアシード膜27,30の材料からなるシード膜43が形成される。さらに、そのシード膜43をシードとして利用する電解めっき法により、シード膜43上に、上部電極28および上層配線31の材料からなるめっき層44が形成される。このめっき層は、容量素子用溝21、上層配線用溝22およびビアホール23,24を埋め尽くす厚さに形成される。そして、CMP法により、膜41,42、シード膜43およびめっき層44が研磨され、それらの容量素子用溝21および上層配線用溝22外に形成されている部分が除去される。これにより、第3絶縁膜8の表面が露出し、容量素子用溝21に、下部電極25、容量膜26、バリアシード膜27および上部電極28が形成されるとともに、上層配線用溝22に、金属膜29、バリアシード膜30および上層配線31が形成され、図1に示す半導体装置1が得られる。
この半導体装置1では、容量素子用溝21が、第3絶縁膜8の表面から第2絶縁膜6まで掘り下げて形成されている。そして、容量素子用溝21の内面に沿って、膜状の下部電極25が形成され、その下部電極25の表面に沿って、容量膜26が形成されている。この容量膜26上には、容量膜26を挟んで下部電極25と対向する上部電極28が設けられている。これにより、半導体装置1は、容量膜26を下部電極25および上部電極28で挟み込んだ構造のMIM容量素子を備えている。
このMIM容量素子では、下部電極25および容量膜26が容量素子用溝21の内面に沿って形成されており、下部電極25と上部電極28との対向し合う部分の面積(対向面積)が容量素子用溝21の占有面積よりも大きい。したがって、平行平板状の下部電極および上部電極を備えるMIM容量素子と比較して、小さい占有面積(平面サイズ)で、同じ容量を確保することができる。よって、半導体装置におけるMIM容量素子の占有面積の縮小を図ることができる。
以上、本発明の一実施形態を説明したが、この実施形態には、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
1 半導体装置
2 配線層
5 第1層間膜(絶縁層)
6 第2絶縁膜(絶縁層)
7 第2層間膜(絶縁層)
8 第3絶縁膜(絶縁層)
15 コンタクト配線
16 下層配線
21 容量素子用溝(溝)
23 ビアホール
24 ビアホール
25 下部電極
26 容量膜
28 上部電極
29 金属膜
31 上層配線
2 配線層
5 第1層間膜(絶縁層)
6 第2絶縁膜(絶縁層)
7 第2層間膜(絶縁層)
8 第3絶縁膜(絶縁層)
15 コンタクト配線
16 下層配線
21 容量素子用溝(溝)
23 ビアホール
24 ビアホール
25 下部電極
26 容量膜
28 上部電極
29 金属膜
31 上層配線
Claims (6)
- 配線層と、
前記配線層上に積層された絶縁層と、
前記絶縁層をその表面から掘り下げて形成された溝と、
前記溝の内面に沿って形成された膜状の下部電極と、
前記下部電極の表面に沿って形成された容量膜と、
前記容量膜を挟んで前記下部電極と対向する上部電極とを含む、半導体装置。 - 前記配線層の表層部には、前記溝と対向する位置にコンタクト配線が埋設され、
前記絶縁層には、前記溝の底面と前記コンタクト配線の表面との間を貫通するビアホールが形成されており、
前記下部電極は、前記溝の内面、前記ビアホールの側面、および前記コンタクト配線の表面における前記溝に臨む部分に沿って形成されている、請求項1に記載の半導体装置。 - 前記上部電極は、銅を含む金属からなり、前記溝を埋め尽くしている、請求項1または2に記載の半導体装置。
- 前記下部電極は、前記絶縁層への銅の拡散に対するバリア性を有する材料からなる、請求項3に記載の半導体装置。
- 前記配線層は、その表層部に埋設された下層配線を備え、
前記絶縁層に埋設され、前記下層配線に接続された上層配線をさらに含む、請求項1ないし4のいずれかに記載の半導体装置。 - コンタクト配線および下層配線が表層部に埋設された配線層上に絶縁層を積層する工程と、
前記絶縁層をその表面から掘り下げて、前記コンタクト配線に対向する位置に第1溝を形成するとともに、前記下層配線に対向する位置に第2溝を形成する溝形成工程と、
前記溝形成工程後、前記第1溝および前記第2溝の内面および前記絶縁層の表面上に金属膜を形成する金属膜形成工程と、
少なくとも前記第1溝内の前記金属膜上に容量膜を形成する容量膜形成工程と、
前記金属膜上および前記容量膜上に、導電性を有する材料を前記第1溝および前記第2溝を埋め尽くすように堆積させることにより、導電性材料層を形成する工程と、
前記第1溝外および前記第2溝外の前記導電性材料層および前記金属膜を除去する工程とを含む、半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007145810A JP2008300676A (ja) | 2007-05-31 | 2007-05-31 | 半導体装置およびその製造方法 |
CN2008101093296A CN101315932B (zh) | 2007-05-31 | 2008-05-28 | 半导体器件及其制造方法 |
TW097119764A TW200905862A (en) | 2007-05-31 | 2008-05-28 | Semiconductor device and method of manufacturing the same |
KR1020080050344A KR20080106066A (ko) | 2007-05-31 | 2008-05-29 | 반도체 장치 및 그 제조 방법 |
US12/155,229 US8125050B2 (en) | 2007-05-31 | 2008-05-30 | Semiconductor device having a mim capacitor and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007145810A JP2008300676A (ja) | 2007-05-31 | 2007-05-31 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008300676A true JP2008300676A (ja) | 2008-12-11 |
Family
ID=40106853
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007145810A Pending JP2008300676A (ja) | 2007-05-31 | 2007-05-31 | 半導体装置およびその製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US8125050B2 (ja) |
JP (1) | JP2008300676A (ja) |
KR (1) | KR20080106066A (ja) |
CN (1) | CN101315932B (ja) |
TW (1) | TW200905862A (ja) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102420174B (zh) * | 2011-06-07 | 2013-09-11 | 上海华力微电子有限公司 | 一种双大马士革工艺中通孔填充的方法 |
CN102420105B (zh) * | 2011-06-07 | 2013-09-11 | 上海华力微电子有限公司 | 铜大马士革工艺金属-绝缘层-金属电容制造工艺及结构 |
US9276057B2 (en) * | 2014-01-27 | 2016-03-01 | United Microelectronics Corp. | Capacitor structure and method of manufacturing the same |
CN105845668B (zh) * | 2015-01-17 | 2018-10-16 | 中芯国际集成电路制造(上海)有限公司 | Mim电容结构及其制作方法 |
US10043863B2 (en) * | 2017-01-06 | 2018-08-07 | International Business Machines Corporation | Grated MIM capacitor to improve capacitance |
CN108123043A (zh) * | 2017-12-20 | 2018-06-05 | 深圳迈辽技术转移中心有限公司 | Mim电容器及其制作方法 |
JP7179634B2 (ja) * | 2019-02-07 | 2022-11-29 | 株式会社東芝 | コンデンサ及びコンデンサモジュール |
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US6413815B1 (en) * | 2001-07-17 | 2002-07-02 | Macronix International Co., Ltd. | Method of forming a MIM capacitor |
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JP2007294514A (ja) * | 2006-04-21 | 2007-11-08 | Renesas Technology Corp | 半導体装置 |
-
2007
- 2007-05-31 JP JP2007145810A patent/JP2008300676A/ja active Pending
-
2008
- 2008-05-28 TW TW097119764A patent/TW200905862A/zh unknown
- 2008-05-28 CN CN2008101093296A patent/CN101315932B/zh active Active
- 2008-05-29 KR KR1020080050344A patent/KR20080106066A/ko not_active Application Discontinuation
- 2008-05-30 US US12/155,229 patent/US8125050B2/en active Active
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Also Published As
Publication number | Publication date |
---|---|
KR20080106066A (ko) | 2008-12-04 |
US20090032953A1 (en) | 2009-02-05 |
US8125050B2 (en) | 2012-02-28 |
CN101315932B (zh) | 2011-12-28 |
CN101315932A (zh) | 2008-12-03 |
TW200905862A (en) | 2009-02-01 |
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Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
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|
A977 | Report on retrieval |
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|
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