JP2007059761A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 容量密度を高めることが可能な、立体構造のＭＩＭキャパシタにおいてＭＩＭキャパシタ直下の配線領域が配線として利用でき、配線層数の増大や、ＩＣチップ面積の増大を防ぐことのできるＭＩＭキャパシタを備えた半導体装置及びその製造方法を提供する。
【解決手段】 下層配線を被覆するように層間絶縁膜３０１を形成し、層間絶縁膜に対し、下層配線の上面を基準とする層間絶縁膜の膜厚よりも小さな高さの開口部を形成し、開口部を被覆するように上部電極２０４、容量膜４０１、下部電極２０３から構成されるＭＩＭキャパシタを形成する。
【選択図】 図１

Description

本発明は、高信頼度かつ高性能な容量素子を有する半導体装置およびその製造方法に関する。

アナログ信号を取り扱うＩＣ（Integrated Circuit）においては、容量素子、抵抗素子、インダクタ素子等の受動素子が集積回路の重要な構成要素となる。従来、これら受動素子はＩＣチップの中に作りこむのが困難であったため、実装基板上に外付け部品として搭載されてきた。しかしながら、近年、システムの高速化、省スペース化へのニーズが強いため、これら受動素子をＩＣチップ内部へ取り込む試みが盛んになされている。

ＩＣチップ内で形成される最も一般的な容量素子の構成は、絶縁膜の上下を多結晶シリコンで挟んだ構造を持つものである。このタイプの容量素子は、その構造からＰＩＰキャパシタ（ＰＩＰ：Polysilicon-Insulator-Polysilicon）と呼ばれる。電極材料に多結晶シリコンを用いるために抵抗が高いこと、また、多結晶シリコンの成膜温度が配線工程の上限温度を超えているため、シリコン基板の近くに形成せざるを得ず、そのため寄生容量が増大すること、などの課題がある。

このような課題を解決する方法として、絶縁膜の上下を金属電極で挟んだＭＩＭ（Metal-Insulator-Metal）キャパシタが注目されている。

ＭＩＭキャパシタが有する特徴と課題を、図２（ａ），（ｂ）と図３に示した従来例の工程断面図を用いながら説明する。

図２（ａ）に示すように、半導体素子が形成された基板１００上に、テトラエトキシシランを原料とするプラズマＣＶＤ法を用いて第一の層間絶縁膜３００を形成した後、膜厚５０ｎｍの窒化チタン、膜厚４００ｎｍのアルミニウム合金、膜厚５０ｎｍの窒化チタンを順次形成した積層膜に対して、リソグラフィー法とドライエッチ法を用いて、第一層の金属配線２１０ａ、２１０ｂを形成した。

次に、プラズマＣＶＤ法を用いて膜厚５００ｎｍの酸化シリコン膜からなる第二の層間絶縁膜３０１を形成した後、化学的機械研磨法を用いて第二の層間絶縁膜３０１の平坦度を上げたあと、第一層の金属配線２１０ｂの一部が露出するように第二の層間絶縁膜３０１に開口部を設けた。この開口部を設けた領域がＭＩＭキャパシタとなる領域である。

次に、テトラエトキシシランを原料とするプラズマＣＶＤ法を用いて膜厚５０ｎｍの酸化シリコン膜からなる容量膜４００を、露出した第一層の金属配線２１０ｂを被覆するように形成した。

次に、第一の金属配線２１０ａに電気的接続を行うための接続孔を形成するために、容量膜４００上の所望の領域に第一の開口部５００を持つ第一の加工レジスト６００を形成した（図２（ａ）参照）。

次に、この第一の加工レジスト６００を加工マスクに、容量膜４００と第二の層間絶縁膜３０１をドライエッチングし、第一層の金属配線２１０ａの一部を露出させた。

次に、図２（ｂ）に示すように、第二の層間絶縁膜３０１の開口部を充填するように、スパッタ法とＣＶＤ法を用いてタングステン膜を形成し、化学的機械研磨を用いて開口部以外の領域のタングステン膜を除去し、第一の導電性プラグ１５０と第二の導電性プラグ１５１を形成した。

次に、図３に示すように、膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜を順次形成した積層膜に対して、リソグラフィー法とドライエッチング法を用いて、所望の領域に第二層の金属配線２２０ａ、２２０ｂを形成した。

以上の工程により、第一層の金属配線２１０ｂ、容量膜４００、第二の導電性プラグ１５１および第二層の金属配線２２０ｂから構成されるＭＩＭキャパシタを形成することができる（例えば、特許文献１参照）。以下では、上記の工程に準じて形成されたＭＩＭキャパシタを従来例１と呼ぶことにする。

従来例１に基づくＭＩＭキャパシタは、電極の形成温度が４５０℃以下であるため配線工程で形成でき、また、電極として電気抵抗の低い金属材料を用いることができるので、ＰＩＰキャパシタが持つ課題を解決することが可能となる。

しかしながら、このように構成されたＭＩＭキャパシタには性能を高めにくいという難点がある。従来例１の構成では、実際にキャパシタとして動作するのは、第一層の金属配線２１０ｂと第二の導電性プラグ１５１とに挟まれた領域、つまり、第二の層間絶縁膜３０１に設けられた開口部の底面部分のみである。したがって、キャパシタの容量値を増やすためには、その容量値に比例した面積のＭＩＭキャパシタを設置する必要があり、ＩＣチップに占めるＭＩＭ素子の占有面積が大きくなり、ＩＣチップ面積増大という問題がある。

この問題を解決するための方法として、立体型ＭＩＭキャパシタが提案されている。立体ＭＩＭキャパシタでは、開口部の側面もキャパシタとして利用できるので、ＩＣチップにおけるＭＩＭキャパシタ占有面積を削減することが可能となる。このような立体ＭＩＭキャパシタ形成工程の従来例を、図４（ａ）〜図５（ｂ）を用いて説明する。

図４（ａ）に示すように、半導体素子が形成された基板１００上に、テトラエトキシシランを原料とするプラズマＣＶＤ法を用いて第一の層間絶縁膜３００を形成した後、膜厚５０ｎｍの窒化チタン、膜厚４００ｎｍのアルミニウム合金、膜厚５０ｎｍの窒化チタンを順次形成した積層膜に対して、リソグラフィー法とドライエッチ法を用い、第一層の金属配線２１０ａ、２１０ｂを形成した。

次に、プラズマＣＶＤ法を用いて膜厚５００ｎｍの酸化シリコン膜からなる第二の層間絶縁膜３０１を形成した後、化学的機械研磨法を用いて第二の層間絶縁膜３０１の平坦度を上げたあと、第一層の金属配線２１０ａの一部が露出するように第二の層間絶縁膜３０１に開口部を設けた。

次に、この開口部を充填するように、スパッタ法とＣＶＤ法を用いてタングステン膜を形成し、化学的機械研磨を用いて開口部以外の領域のタングステン膜を除去し、第一の導電性プラグ１５０を形成した。次にリソグラフィー法を用いて所望の領域に開口部を有する第一の加工レジスト６００を形成した。

次に、図４（ｂ）に示すように、第一の加工レジスト６００を加工マスクにドライエッチを行い、第二の層間絶縁膜３０１に開口部を設け、第一層の金属配線２１０ｂの表面を露出させた。次に、この開口部を覆うように膜厚５０ｎｍの窒化チタンからなる下部電極２０３、膜厚５０ｎｍの酸化シリコンからなる容量膜４０１、膜厚１００ｎｍの窒化チタンからなる上部電極２０４を順次形成した。

次に、リソグラフィー法とドライエッチ法を組み合わせることで、第二の層間絶縁膜３０１に設けた開口部を被覆するように加工された下部電極２０３、加工された容量膜４０１、加工された上部電極２０４を形成した（図５（ａ）参照）。

次に、図５（ｂ）に示すように、膜厚５０ｎｍの窒化チタン、膜厚４００ｎｍのアルミニウム合金、膜厚５０ｎｍの窒化チタンを順次形成した積層膜に対して、リソグラフィー法とドライエッチ法を用い、第一の導電性プラグ１５０に接続された第二層の金属配線２２０ａ、加工された上部電極２０４に接続された第二の金属配線２２０ｂを形成した。

以上の工程により、第一の金属配線２１０ｂ、加工された下部電極２０３、加工された容量膜４０１、加工された上部電極２０４、第二層の金属配線２２０ｂから構成されるＭＩＭキャパシタを形成することができる（例えば、特許文献２参照）。以下では、上記の工程に準じて形成されたＭＩＭキャパシタを従来例２と呼ぶことにする。

特開２００１−３２００２６号公報 特開２００３−２９７９４２号公報

従来例２に基づくＭＩＭキャパシタは、層間絶縁膜に形成した開口部の側面と底面がキャパシタとして機能するので、従来例１のように開口部の底面だけをキャパシタとして利用する場合に比べ、ＩＣチップにおけるキャパシタの面積を削減することが可能となる。しかしながら、このようにして形成したＭＩＭキャパシタでは、ＭＩＭキャパシタを形成した開口部が直下にある第一層の金属配線２１０ｂまで貫通しているため、ＭＩＭキャパシタ直下には、ＭＩＭキャパシタの平面形状とほぼ同一大きさの第一層の金属配線を形成しなければならない。このため、ＭＩＭキャパシタ直下の領域は、配線領域としては使えず、配線層数の増大やＩＣチップ面積の増大といった問題が生じる。

そこで、本発明の目的は、ＭＩＭキャパシタの容量密度を高めることが可能な、立体構造のＭＩＭキャパシタにおいてＭＩＭキャパシタ直下の配線領域が配線として利用でき、配線層数の増大、ＩＣチップ面積の増大を防ぐことのできるＭＩＭキャパシタを備えた半導体装置及びその製造方法を提供することにある。

本発明に係る半導体装置の代表的な手段を示せば、以下の通りである。すなわち、本発明に係る半導体装置は、半導体基板上に形成された第１金属配線と、前記第１金属配線上に形成された層間絶縁膜と、前記第１金属配線上の前記層間絶縁膜に形成された開口部と、前記開口部を覆うように形成された下部電極および容量絶縁膜および上部電極からなる容量素子とを備え、前記層間絶縁膜に形成された開口部の高さが、前記第１金属配線の上面を起点とした前記層間絶縁膜の膜厚より小さいことを特徴とするものである。

また、本発明に係る半導体装置の製造方法は、半導体基板上に第１導体膜を形成する工程と、前記第１導体膜上に層間絶縁膜を形成する工程と、前記層間絶縁膜の所定の領域に前記第１の導体膜上面を起点とした前記層間絶縁膜の膜厚よりも小さな高さの開口部を設ける工程と、前記開口部上に第２導体膜を形成し、前記第２導体膜上に容量絶縁膜を形成し、前記容量絶縁膜上に第３導体膜を形成する工程と、前記第２導体膜、容量絶縁膜、第３導体膜をパターニングする工程とを含むことを特徴とする。

本発明によれば、容量密度を高めながらも、ＭＩＭキャパシタの直下の領域も配線領域として利用でき、配線層数の削減、ＩＣチップサイズの縮小が可能なＭＩＭキャパシタを有する半導体装置を得ることができる。

以下、図面を用いて本発明に係る半導体装置及び製造方法の好適な実施例について説明する。なお、各図面は模式的に描いており、説明に不用な箇所は省略している。

図６および図７は、本発明に係る半導体装置の製造工程を示す断面図である。以下、順を追って説明する。
半導体素子が形成された基板（半導体基板）１００上に、テトラエトキシシランを原料ガスに用いたプラズマＣＶＤ法により膜厚４００ｎｍの第一の層間絶縁膜３００を形成した後、スパッタ法を用いて膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜からなる積層膜を形成した後、リソグラフィー法とドライエッチ法を用いて所望の領域に第一層の金属配線２１０ａ〜２１０ｄを形成した。

次に、プラズマＣＶＤ法を用いて膜厚１２００ｎｍの酸化シリコン膜を形成し、第二の層間絶縁膜３０１とした。
次に、この第二の層間絶縁膜の平坦度を化学的機械研磨法を用いて向上した後、リソグラフィー法とドライエッチ法を用いて、第二の層間絶縁膜３０１の少なくともＭＩＭキャパシタを形成したい領域に開口部を形成した。この際、第二の層間絶縁膜３０１に設けた開口部の深さを４００ｎｍとし、第一層の金属配線２１０ａ〜２１０ｄの上面を基準とした第二の層間絶縁膜３０１の厚みである６００ｎｍよりも少なく設定した。
次に、リソグラフィー法を用いて第一の開口部５００を有した感光性有機膜からなる第一の加工レジスト６００を形成した（図６（ａ）参照）。

次に、図６（ｂ）に示すように、第一の加工レジスト６００を加工マスクに第二の層間絶縁膜３０１をエッチングして、第一層の金属配線２１０ａ、２１０ｄの一部を露出させた。
次に、スパッタ法およびＣＶＤ法を用いてタングステン膜を形成し、第一の導電性プラグ１５０、第二の導電性プラグ１５１、下部電極２０３を形成した。
次に、ＭＩＭキャパシタとして動作させたい領域を被覆するように感光性有機膜からなる第二の加工レジスト６０１を形成した。

次に、第二の加工レジスト６０１をマスクに下部電極２０３をドライエッチして加工された下部電極２０３を形成した後、プラズマＣＶＤ法を用いて膜厚３０ｎｍの窒化シリコン膜からなる容量膜４０１、ＣＶＤ法を用いて膜厚５０ｎｍのタングステンからなる上部電極２０４を形成した。
次に、ＭＩＭキャパシタとして残したい部分を被覆するように感光性有機膜からなる第三の加工レジスト６０２を形成した（図７（ａ）参照）。

次に、第三の加工レジスト６０２をマスクに上部電極２０４、容量膜４０１をドライエッチ法を用いて除去し加工された容量膜４０１、加工された上部電極２０４を形成した後、膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜からなる第二層の金属膜２２０を形成した。
次に、第二層の金属配線として残す部分を被覆するように感光性有機膜からなる第四の加工レジスト６０３を形成した（図７（ｂ）参照）。

次に、第四の加工レジスト６０３を加工マスクにドライエッチすることで、第二層の金属配線２２０ａを形成した。その後、プラズマＣＶＤ法を用いて膜厚１２００ｎｍの酸化シリコンからなる第三の層間絶縁膜３０２を形成した後、所望の領域に導電性プラグを形成し、スパッタ法、リソグラフィー法、ドライエッチ法により所望の領域に第三層の金属配線２３０ａ〜２３０ｃを形成した。

以上の工程により、図１に示したような、第一層の金属配線２１０ａ、第一の導電性プラグ１５０、第二層の金属配線２２０ａ、加工された上部電極２０４、加工された容量膜４０１、加工された下部電極２０３、第二の導電性プラグ１５１、第一層の金属配線２１０ｄから構成されるＭＩＭキャパシタを有する半導体装置を形成することができる。

上記の工程で形成したＭＩＭキャパシタの平面レイアウト図を図８に示す。図１、図６、図７に示した断面図は、図８中のＡ−Ａ’線に沿った部分の断面である。図８におけるＢ−Ｂ’線に沿った部分の断面図を図９に示した。

図８に示したレイアウト図において、加工された下部電極２０３と加工された上部電極２０４と加工された容量膜４０１（上部電極２０４と同一レイアウト）で構成された領域がＭＩＭキャパシタとして機能する領域である。このＭＩＭキャパシタは、内部に第二の層間絶縁膜に設けられたＭＩＭキャパシタの開口部７００ａ〜７００ｃを含んでいるため、この開口部の内部もキャパシタとして機能する。また、ＭＩＭキャパシタの下層には第一層の金属配線２１０ａ〜２１０ｄが敷設してあり、ＭＩＭキャパシタの上部電極と同一平面上にはＭＩＭキャパシタに隣接して第二層の金属配線２２０ｂが敷設してあり、ＭＩＭキャパシタの上部には、第三層の金属配線２３０ａ〜２３０ｃが敷設してある。

この実施例１では、開口部の幅、間隔、個数を変えた構造を幾つか作成した。比較のために、従来例１、従来例２に従ったＭＩＭキャパシタも作成した。

このようにして形成した半導体装置のＭＩＭキャパシタの性能を調べた。その結果、図１０に示すように第二の層間絶縁膜３０１に開口部を設けると、従来例１と比較して容量値が増大し、開口部のピッチを８００ｎｍ（開口部の幅は４００ｎｍ）とした場合には、従来例１と比較して約２．５倍の容量値が得られた。一方で単位容量値あたりのリーク電流や絶縁破壊耐圧は、従来例１と同等の性能が得られた。なお、図１０において、縦軸は従来例１の容量値を１としたときの相対的な容量値Ｃ_Ｒを示し、横軸は開口部のピッチＷ_ｐ
また、従来例２に従って形成したＭＩＭキャパシタも実施例１で形成したＭＩＭキャパシタと同等の性能、信頼度が得られることがわかった。しかしながら、従来例２に従った場合には、ＭＩＭキャパシタ直下の領域が配線領域として使えないため、ＭＩＭキャパシタ領域を迂回して配線したり、配線資源が限られている場合にはチップ面積を拡大したりする必要が生じた。

つまり、本発明の実施例に従い、下層配線を被覆するように酸化シリコンからなる第二の層間絶縁膜を形成した後、この第二の層間絶縁膜に対し、下層配線の上面を基準とした絶縁膜厚よりも小さな高さの開口部を形成し、この開口部を被覆するように上部電極、容量膜、下部電極から構成されるＭＩＭキャパシタを形成することにより、配線資源の消費を最小限に抑えつつ、高い容量密度が得られるＭＩＭキャパシタを有する半導体装置が形成可能となる。

本実施例では、容量膜として膜厚３０ｎｍの窒化シリコンを用いたが、膜厚及び材料はこれに限定されるものではない。容量密度は容量膜の膜厚に反比例して増加するので、容量密度の面からは膜厚は薄いほど良い。ただし、薄膜化に応じて絶縁破壊耐圧も低下するので、使用する電圧に応じて薄膜化限界が存在する。

また、容量膜の材料として、窒化シリコン以外にも、酸化シリコン、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミなどや、それらの混合物およびそれらに窒素等が混入した化合物を用いることが可能である。また、ＰＺＴ、ＳＴＯ、ＢＳＴ等の強誘電材料を用いることも可能である。さらに、本実施例では、容量膜として単層の絶縁膜を用いているが、この容量膜は必要に応じて積層構造とすることも可能である。

また本実施例では、下部電極および上部電極として膜厚５０ｎｍのタングステンを用いているが、膜厚、材料ともにこれに限定されない。上部電極、下部電極が薄すぎる場合にはシート抵抗が増大し寄生抵抗が増大する懸念がある。一方、上部電極および下部電極が厚すぎる場合には第二の層間絶縁膜に設けた開口部の幅をあまり狭くできなくなり、容量値を増大させにくくなる。タングステンを用いている範囲では、３０ｎｍから２００ｎｍ程度が好適である。また、上部電極および下部電極の材料として、タングステン以外にチタン、タンタル及びその窒化物を主たる成分とする金属、アルミおよびその合金、なども利用可能である。

さらに、第一層、第二層および第三層の金属配線に用いるバリアメタルとして窒化チタンを用いているが、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属を用いることも可能であり、また、信頼度的に余裕があるのであれば、バリアメタルを用いない構造を利用することも可能である。また、上部電極、バリアメタルともに複数の層からなる積層構造にすることになんら問題はない。

また本実施例では、図８のレイアウト図面に示したように、第一層の金属配線２１０ａと第二層の金属配線２２０ａを単一の導電性プラグ（１５０）で、第一層の金属配線２１０ｄと加工された下部電極２０３を単一の導電性プラグ（１５１）で接続している。しかしながら、導電性プラグの位置、数、大きさはこの例に限定されることはない。導電性プラグの大きさは、大きければ大きいほど寄生抵抗は小さくなるため高周波特性は良好になる。しかし、一般的にＣＶＤ法で形成するタングステンの場合には、上限のサイズが存在する。

また本実施例では、第一の導電性プラグ１５０および第二の導電性プラグ１５１と加工された下部電極２０３を同一の材料で同時に形成した。しかしながら本発明の有用性はこの方式に限定されるわけではない。第一の導電性プラグ１５０および第二の導電性プラグ１５１と加工された下部電極２０３を別の工程、別の材料で形成することも可能である。別工程、別材料で形成する場合には、工程数は増えるものの、導電性プラグ、下部電極向けに材料、工程を最適化しやすくなる。

また本実施例では、第一層の金属配線と第二層の金属配線を利用してＭＩＭキャパシタを構成したが、これ以外の上下に隣接する配線層同士を用いても同等のＭＩＭキャパシタを形成することが可能である。

また本実施例では、第二の層間絶縁膜３０１にその膜厚未満の深さで形成した開口部の形状を矩形としたが本実施例の有用性はこれに限定されるものではない。矩形以外にも円形、楕円形、三角形、ひし形、それらの組み合わせの形状でも良い。開口部の形状が複雑なほど実効的な表面積が増えるため大きな容量値が得られる。

また本実施例では、第二の層間絶縁膜３０１に形成した開口部の深さを４００ｎｍとしたが、用途に応じてその深さを調整することが可能である。開口部が深いほどＭＩＭキャパシタの容量値は大きくなるが、下層の金属配線と接触する恐れが生じる。また、開口部の深さが浅いほど容量値は小さくなるが形成は容易になる。

また本実施例では、第二の層間絶縁膜を単一の酸化シリコン膜で構成したが、異なる材料との組み合わせで積層構造とすることも可能である。たとえば第二の層間絶縁膜の間にドライエッチング速度の遅い窒化シリコンや炭化シリコンの層を挿入しエッチング停止層として用いることで、第二の層間絶縁膜に形成する開口部の高さを精度良く制御することが可能となる。

また本実施例では、第一、第二、第三の層間絶縁膜として主として酸化シリコン膜を用いた工程を例に説明したが、この材料に限定されるわけではなく、配線の寄生容量が低減可能なＬｏｗ−ｋ材料（低誘電率の絶縁材料）を用いることも可能である。Ｌｏｗ−ｋ材料としては、ブラックダイアモンド（登録商標：Applied Materials社製）に代表されるようなＳｉＯＣ膜（炭素を含有する酸化シリコン膜）、ＳｉＬＫ（登録商標：Dow Chemical社製）に代表されるような有機膜、およびそれらに空隙を導入したＬｏｗ−ｋ材料、フッ素含有酸化シリコン膜などを用いることが可能である。

本実施例では、第一層、第二層、第三層の金属配線としてドライエッチ法で加工したアルミ配線を用いているが、必要に応じてダマシン法を用いたアルミ配線や銅配線を用いることも可能である。

図１１から図１３は、本発明に係る半導体装置の製造工程を示す断面図である。以下、順を追って説明する。

半導体素子が形成された基板１００上に、テトラエトキシシランを原料ガスに用いたプラズマＣＶＤ法により膜厚４００ｎｍの第一の層間絶縁膜３００を形成した後、スパッタ法を用いて膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜を形成した。その後、リソグラフィー法とドライエッチ法を用いて所望の領域に第一層の金属配線２１０ａを形成した。

次に、プラズマＣＶＤ法を用いて膜厚１０００ｎｍの酸化シリコン膜を形成し、第二の層間絶縁膜３０１とした。次に、この第二の層間絶縁膜の平坦度を化学的機械研磨法を用いて向上した後、第二の層間絶縁膜３０１上にスパッタ法を用いて膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜からなる積層膜を形成した後、リソグラフィー法とドライエッチ法を用いて所望の領域に最上層の金属配線２４０ａ〜２４０ｄを形成した。

次に、プラズマＣＶＤ法を用いて膜厚１２００ｎｍの酸化シリコン膜を形成し、第三の層間絶縁膜３０２とした。次に、この第三の層間絶縁膜の平坦度を化学的機械研磨法を用いて向上した後、リソグラフィー法とドライエッチ法を用いて、第三の層間絶縁膜３０２の少なくともＭＩＭキャパシタを形成したい領域に開口部を形成した。この際、第三の層間絶縁膜３０２に設けた開口部の深さを４００ｎｍとし、最上層の金属配線２４０ａ〜２４０ｄの上面を基準とした第三の層間絶縁膜３０２の厚みである６００ｎｍよりも少なく設定した。次に、リソグラフィー法を用いて第一の開口部５００を有した感光性有機膜からなる第一の加工レジスト６００を形成した（図１１（ａ）参照）。

次に、第一の加工レジスト６００を加工マスクに第三の層間絶縁膜３０２をエッチングし、最上層の金属配線２４０ａ、２４０ｄの一部を露出させた。次に、スパッタ法およびＣＶＤ法を用いてタングステン膜を形成し、第一の導電性プラグ１５０、第二の導電性プラグ１５１、下部電極２０３を形成した。次に、ＭＩＭキャパシタとして動作させたい領域を被覆するように感光性有機膜からなる第二の加工レジスト６０１を形成した（図１１（ｂ）参照）。

次に、第二の加工レジスト６０１をマスクに下部電極２０３をドライエッチすることで、加工された下部電極２０３を形成した後、プラズマＣＶＤ法を用いて膜厚３０ｎｍの窒化シリコン膜からなる容量膜４０１を形成し、ＣＶＤ法を用いて膜厚５０ｎｍのタングステンからなる上部電極２０４を形成した。次に、ＭＩＭキャパシタとして残したい部分を被覆するように感光性有機膜からなる第三の加工レジスト６０２を形成した（図１２（ａ）参照）。

次に、第三の加工レジスト６０２をマスクに上部電極２０４、容量膜４０１をドライエッチ法を用いて除去し、加工された容量膜４０１と、加工された上部電極２０４を形成した。その後、膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜からなるパッド層２５０の金属膜を形成した。次に、電極パッドや配線として残す部分を被覆するように感光性有機膜からなる第四の加工レジスト６０３を形成した（図１２（ｂ）参照）。

次に、第四の加工レジスト６０３を加工マスクにパッド層２５０をドライエッチすることで、パッドの金属配線２５０ａを形成した。最後に、プラズマＣＶＤ法を用いて膜厚２００ｎｍの窒化シリコンからなる保護絶縁膜３０３を形成した後、電極パッドとして外部との接続に利用する部分の保護絶縁膜をリソグラフィー法とドライエッチ法を用いて除去した。

以上の工程により、図１３に示したように、最上層の金属配線２４０ａ、第一の導電性プラグ１５０、パッド層の金属配線２５０ａ、加工された上部電極２０４、加工された容量膜４０１、加工された下部電極２０３、第二の導電性プラグ１５１、最上層の金属配線２４０ｄから構成されるＭＩＭキャパシタを有する半導体装置を形成することができた。本実施例では、ＭＩＭキャパシタの平面レイアウトや異なる角度からの断面図は示していないが、基本的なレイアウトは実施例１の図８に示したものに準じている。

このようにして形成したＭＩＭキャパシタを有する半導体装置におけるＭＩＭキャパシタの性能と信頼度を調べた結果、実施例１に示したのと同等の容量密度、リーク電流値、絶縁破壊耐圧が得られた。

つまり、本発明の実施例に従い、最上層配線を被覆するように酸化シリコンからなる第三の層間絶縁膜を形成した後、この第三の層間絶縁膜に対し、最上層配線の上面を基準とした絶縁膜厚よりも小さな高さの開口部を形成し、この開口部を被覆するように上部電極、容量膜、下部電極から構成されるＭＩＭキャパシタを形成することにより、配線資源の消費を最小限に抑えつつ、高い容量密度が得られるＭＩＭキャパシタを有する半導体装置が形成可能となる。

本実施例では、実施例１と異なり、最上層配線の上部にＭＩＭキャパシタを形成している。最上層配線より上部にＭＩＭキャパシタを形成すれば、ＭＩＭキャパシタが実質的に面積を占有している層はパッド層となる。電源安定化のためのバイパスキャパシタなどは大きな容量値を必要とするため立体キャパシタであっても大きな占有面積が必要であるが、パッド層は電極パッドや一部電源配線にのみ使用されており、配線資源が比較的豊富なため、大きなサイズのＭＩＭキャパシタを設置してもチップ面積が増大する懸念が少ないというメリットがある。

さらに、電源配線の直近にバイパスキャパシタを形成することが可能となるので、電源安定化の効果にも優れると言うメリットもある。また、一般的に、配線層間の厚さは上層に行くほど厚くなる傾向があるので、最上層配線より上部にＭＩＭキャパシタを形成すれば、ＭＩＭキャパシタの高さを高くすることができるため、占有面積あたりの容量値を高めやすいというメリットがある。

また、ＭＩＭキャパシタの容量値や接続経路を変更する必要性が生じた場合に、ＭＩＭキャパシタが最上層配線の上部に形成してあれば、作り直したり変更したりする必要があるのは最上層配線以降だけですむというメリットもある。

本実施例では、容量膜として膜厚３０ｎｍの窒化シリコンを用いたが、膜厚及び材料はこれに限定されるものではない。容量密度は容量膜の膜厚に反比例して増加するので、容量密度の面からは膜厚は薄いほど良い。ただし、薄膜化に応じて絶縁破壊耐圧も低下するので、使用する電圧に応じて薄膜化限界が存在する。

また、容量膜の材料として、窒化シリコン以外にも、酸化シリコン、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミなどや、それらの混合物およびそれらに窒素等が混入した化合物を用いることが可能である。また、ＰＺＴ、ＳＴＯ、ＢＳＴ等の強誘電材料を用いることも可能である。さらに、本実施例では、容量膜として単層の絶縁膜を用いているが、この容量膜は必要に応じて積層構造とすることも可能である。

また本実施例では、下部電極および上部電極として膜厚５０ｎｍのタングステンを用いているが、膜厚、材料ともにこれに限定されない。上部電極、下部電極が薄すぎる場合にはシート抵抗が増大し寄生抵抗が増大する懸念がある。一方、上部電極および下部電極が厚すぎる場合には第三の層間絶縁膜に設けた開口部の幅をあまり狭くできなくなり、容量値を増大させにくくなる。タングステンを用いている範囲では、３０ｎｍから２００ｎｍ程度が好適である。また、上部電極および下部電極の材料として、タングステン以外にチタン、タンタル及びその窒化物を主たる成分とする金属、アルミおよびその合金、なども利用可能である。

さらに、第一層、最上層およびパッド層の金属配線に用いるバリアメタルとして窒化チタンを用いているが、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属を用いることも可能であり、また、信頼度的に余裕があるのであれば、バリアメタルを用いない構造を利用することも可能である。また、上部電極、バリアメタルともに複数の層からなる積層構造にすることになんら問題はない。

また本実施例では、最上層の金属配線２４０ａとパッド層の金属配線２５０ａを単一の導電性プラグ（１５０）で、最上層の金属配線２４０ｄと加工された下部電極２０３を単一の導電性プラグ（１５１）で接続している。しかしながら、導電性プラグの位置、数、大きさはこの例に限定されることはない。導電性プラグの大きさは、大きければ大きいほど寄生抵抗は小さくなるため高周波特性は良好になる。しかし、一般的にＣＶＤ法で形成するタングステンの場合には、上限のサイズが存在する。

また本実施例では、第一の導電性プラグ１５０および第二の導電性プラグ１５１と加工された下部電極２０３を同一の材料で同時に形成した。しかしながら本発明の有用性はこの方式に限定されるわけではない。第一の導電性プラグ１５０および第二の導電性プラグ１５１と加工された下部電極２０３を別の工程、別の材料で形成することも可能である。別工程、別材料で形成する場合には、工程数は増えるものの、導電性プラグ、下部電極向けに材料、工程を最適化しやすくなる。

また本実施例では、最上層の金属配線の直下は第一層の金属配線となっているが、第一層の金属配線と最上層の金属配線の間には、必要に応じて他の配線層を挿入することが可能である。

また本実施例では、第三の層間絶縁膜３０２にその膜厚未満の深さで形成した開口部の形状を矩形としたが本実施例の有用性はこれに限定されるものではない。矩形以外にも円形、楕円形、三角形、ひし形、それらの組み合わせの形状でも良い。開口部の形状が複雑なほど実効的な表面積が増えるため大きな容量値が得られる。

また本実施例では、第三の層間絶縁膜３０２に形成した開口部の深さを４００ｎｍとしたが、用途に応じてその深さを調整することが可能である。開口部が深いほどＭＩＭキャパシタの容量値は大きくなるが、下層の金属配線と接触する恐れが生じる。また、開口部の深さが浅いほど容量値は小さくなるが形成は容易になる。

また本実施例では、第三の層間絶縁膜を単一の酸化シリコン膜で構成したが、異なる材料との組み合わせで積層構造とすることも可能である。たとえば第三の層間絶縁膜の間にドライエッチング速度の遅い窒化シリコンや炭化シリコンの層を挿入しエッチング停止層として用いることで、第三の層間絶縁膜に形成する開口部の高さを精度良く制御することが可能となる。

また本実施例では、第一、第二、第三の層間絶縁膜として主として酸化シリコン膜を用いた工程を例に説明したが、この材料に限定されるわけではなく、配線の寄生容量が低減可能なＬｏｗ−ｋ材料（低誘電率の絶縁材料）を用いることも可能である。Ｌｏｗ−ｋ材料としては、ブラックダイアモンド（登録商標：Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ社製）に代表されるようなＳｉＯＣ膜（炭素を含有する酸化シリコン膜）、ＳｉＬＫ（登録商標：Ｄｏｗ Ｃｈｅｍｉｃａｌ社製）に代表されるような有機膜、およびそれらに空隙を導入したＬｏｗ−ｋ材料、フッ素含有酸化シリコン膜などを用いることが可能である。

本実施例では、第一層、最上層およびパッド層の金属配線としてドライエッチ法で加工したアルミ配線を用いているが、必要に応じてダマシン法を用いたアルミ配線や銅配線を用いることも可能である。

また本実施例では、保護絶縁層に膜厚２００ｎｍの窒化シリコンを用いたが、膜厚、構造および材料はこれに限定されるものではない。必要に応じて酸化シリコンと窒化シリコンの２層構造にしたり、リンなどを添加した酸化シリコンなどを使用することも可能である。

図１４から図１７は本発明に係る半導体装置の製造工程を示す断面図である。以下、順を追って説明する。

図１４（ａ）に示すように、半導体素子が形成された基板１００上に、テトラエトキシシランを原料ガスに用いたプラズマＣＶＤ法により膜厚４００ｎｍの第一の層間絶縁膜３００を形成した後、スパッタ法を用いて膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜からなる積層膜を形成した後、リソグラフィー法とドライエッチ法を用いて所望の領域に第一層の金属配線２１０ａ〜２１０ｃを形成した。

次に、プラズマＣＶＤ法を用いて膜厚１２００ｎｍの酸化シリコン膜を形成し、第二の層間絶縁膜３０１とした。次に、この第二の層間絶縁膜の平坦度を化学的機械研磨法を用いて向上した後、リソグラフィー法を用いて、第二の層間絶縁膜３０１の少なくともＭＩＭキャパシタを形成したい領域に開口部を有する感光性有機膜からなる第一の加工レジスト６００を形成した。

次に、この第一の加工レジスト６００を加工マスクにドライエッチ法を用いて第二の層間絶縁膜３０１に深さ４００ｎｍの開口部５００を形成した。

次に、図１４（ｂ）に示したように、リソグラフィー法を用いて第二の層間絶縁膜３０１にある第一の開口部５００に少なくとも開口部を有する感光性有機膜からなる第二の加工レジスト６０１を形成した。

次に、この第二の加工レジスト６０１を加工マスクに第一層の金属配線２１０ａ、２１０ｂの少なくとも一部が露出するように第二の層間絶縁膜３０１に第二の開口部５０１、第三の開口部５０２を形成した。

次に、図１５（ａ）に示したように、スパッタ法およびＣＶＤ法を用いてタングステン膜を形成し、第一の導電性プラグ１５０、第二の導電性プラグ１５１、下部電極２０３を形成した。

次に、ＭＩＭキャパシタとして動作させたい領域を被覆するように感光性有機膜からなる第三の加工レジスト６０２を形成した。

次に、第三の加工レジスト６０２をマスクに下部電極２０３をドライエッチし、加工された下部電極２０３を形成した後、プラズマＣＶＤ法を用いて膜厚３０ｎｍの窒化シリコン膜からなる容量膜４０１、ＣＶＤ法を用いて膜厚５０ｎｍのタングステンからなる上部電極２０４を形成した（図１５（ｂ））。

次に、図１６（ａ）に示すように、リソグラフィー法を用いて少なくともＭＩＭキャパシタとして残したい部分を覆うように感光性有機膜からなる第四の加工レジスト６０３を形成し、これを加工マスクにドライエッチング法を用いて、加工された容量膜４０１、加工された上部電極２０４を形成した。

次に、膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜を形成した後、リソグラフィー法とドライエッチ法を組み合わせて第二層の金属配線２２０ａを形成した。その後、プラズマＣＶＤ法を用いて膜厚１２００ｎｍの酸化シリコンからなる第三の層間絶縁膜３０２を形成した後、化学的機械研磨法を用いて第三の層間絶縁膜３０２を平坦化した（図１６（ｂ）参照）。

次に、加工された上部電極２０４に接続されるように第三の導電性プラグ１５２を形成し、スパッタ法、リソグラフィー法、ドライエッチ法により所望の領域に第三層の金属配線２３０ａ〜２３０ｃを形成した。

以上の工程により、図１７に示したような、第一層の金属配線２１０ｂ、第二の導電性プラグ１５１、加工された下部電極２０３、加工された容量膜４０１、加工された上部電極２０４、第三の導電性プラグ１５２、第三層の金属配線２３０ｃから構成されるＭＩＭキャパシタを有する半導体装置を形成することができた。

上記の工程で形成したＭＩＭキャパシタの平面レイアウト図を、図１８に示す。図１４から図１７に示した断面図は、図１８中のＡ−Ａ’線に沿った部分の断面である。図１８に示したレイアウト図において、加工された下部電極２０３と加工された上部電極２０４と加工された容量膜４０１（上部電極２０４と同一レイアウト）で構成された領域がＭＩＭキャパシタとして機能する領域である。このＭＩＭキャパシタは内部に第二の層間絶縁膜に設けられたＭＩＭキャパシタの開口部７００ａ、７００ｂを含んでいるため、この開口部の内部もキャパシタとして機能する。また、ＭＩＭキャパシタの下層には第一層の金属配線２１０ａ〜２１０ｃが敷設してあり、ＭＩＭキャパシタの上部電極２０４と同一平面上にはＭＩＭキャパシタに隣接して第二層の金属配線２２０ａが敷設してあり、ＭＩＭキャパシタの上部には、第三層の金属配線２３０ａ〜２３０ｃが敷設してある。

このようにして形成したＭＩＭキャパシタを有する半導体装置におけるＭＩＭキャパシタの性能と信頼度を調べた結果、実施例１に示したのと同等の容量密度、リーク電流値、絶縁破壊耐圧が得られた。

つまり、本発明の実施例に従い、下層配線を被覆するように酸化シリコンからなる第二の層間絶縁膜を形成した後、この第二の層間絶縁膜に対し、下層配線の上面を基準とした絶縁膜厚よりも小さな高さの開口部を形成し、この開口部を被覆するように上部電極、容量膜、下部電極から構成されるＭＩＭキャパシタを形成することにより、配線資源の消費を最小限に抑えつつ、高い容量密度が得られるＭＩＭキャパシタを有する半導体装置が形成可能となる。

本実施例では、実施例１と異なり、下部電極の直下に設けた導電性プラグにより第一層の金属配線に接続しているため、実施例１のようにＭＩＭキャパシタの端部に導電性プラグを設置して接続する場合と比較して、ＭＩＭキャパシタの占有面積を小さくすることができるというメリットがある。

本実施例では、容量膜として膜厚３０ｎｍの窒化シリコンを用いたが、膜厚及び材料はこれに限定されるものではない。容量密度は容量膜の膜厚に反比例して増加するので、容量密度の面からは膜厚は薄いほど良い。ただし、薄膜化に応じて絶縁破壊耐圧も低下するので、使用する電圧に応じて薄膜化限界が存在する。また、容量膜の材料として、窒化シリコン以外にも、酸化シリコン、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミなどやそれらの混合物およびそれらに窒素等が混入した化合物を用いることが可能である。また、ＰＺＴ、ＳＴＯ、ＢＳＴ等の強誘電材料を用いることも可能である。さらに、本実施例では、容量膜として単層の絶縁膜を用いているが、この容量膜は必要に応じて積層構造とすることも可能である。

また本実施例では、下部電極および上部電極として膜厚５０ｎｍのタングステンを用いているが、膜厚、材料ともにこれに限定されない。上部電極、下部電極が薄すぎる場合にはシート抵抗が増大し寄生抵抗が増大する懸念がある。一方、上部電極および下部電極が厚すぎる場合には第二の層間絶縁膜に設けた開口部の幅をあまり狭くできなくなり、容量値を増大させにくくなる。タングステンを用いている範囲では、３０ｎｍから２００ｎｍ程度が好適である。また、上部電極および下部電極の材料として、タングステン以外にチタン、タンタル及びその窒化物を主たる成分とする金属、アルミおよびその合金、なども利用可能である。

さらに、第一層、第二層および第三層の金属配線に用いるバリアメタルとして窒化チタンを用いているが、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属を用いることも可能であり、また、信頼度的に余裕があるのであれば、バリアメタルを用いない構造を利用することも可能である。また、上部電極、バリアメタルともに複数の層からなる積層構造にすることになんら問題はない。

また本実施例では、図１８のレイアウト図面に示したように、第一層の金属配線２１０ｂと加工された下部電極２０３を単一の導電性プラグ（１５１）で、第三層の金属配線２３０ｃと加工された上部電極２０４を単一の導電性プラグ（１５２）で接続している。しかしながら、導電性プラグの位置、数、大きさ、取り出し方向はこの例に限定されることはない。導電性プラグの大きさは、大きければ大きいほど寄生抵抗は小さくなるため高周波特性は良好になる。しかし、一般的にＣＶＤ法で形成するタングステンの場合には、上限のサイズが存在する。

また本実施例では、第一の導電性プラグ１５０および第二の導電性プラグ１５１と加工された下部電極２０３を同一の材料で同時に形成した。しかしながら本発明の有用性はこの方式に限定されるわけではない。第一の導電性プラグ１５０および第二の導電性プラグ１５１と加工された下部電極２０３を別の工程、別の材料で形成することも可能である。別工程、別材料で形成する場合には、工程数は増えるものの、導電性プラグ、下部電極向けに材料、工程を最適化しやすくなる。

また本実施例では、第一層の金属配線と第三層の金属配線を利用してＭＩＭキャパシタを構成したが、これ以外の配線層同士を接続しても同等のＭＩＭキャパシタを形成することが可能である。

また本実施例では、第二の層間絶縁膜３０１にその膜厚未満の深さで形成した開口部の形状を矩形としたが本実施例の有用性はこれに限定されるものではない。矩形以外にも円形、楕円形、三角形、ひし形、それらの組み合わせの形状でも良い。開口部の形状が複雑なほど実効的な表面積が増えるため大きな容量値が得られる。

また本実施例では、第二の層間絶縁膜３０１に形成した開口部の深さを４００ｎｍとしたが、用途に応じてその深さを調整することが可能である。開口部が深いほどＭＩＭキャパシタの容量値は大きくなるが、下層の金属配線と接触する恐れが生じる。また、開口部の深さが浅いほど容量値は小さくなるが形成は容易になる。

また本実施例では、第二の層間絶縁膜を単一の酸化シリコン膜で構成したが、異なる材料との組み合わせで積層構造とすることも可能である。たとえば第二の層間絶縁膜の間にドライエッチング速度の遅い窒化シリコンや炭化シリコンの層を挿入しエッチング停止層として用いることで、第二の層間絶縁膜に形成する開口部の高さを精度良く制御することが可能となる。

また本実施例では、第一、第二、第三の層間絶縁膜として主として酸化シリコン膜を用いた工程を例に説明したが、この材料に限定されるわけではなく、配線の寄生容量が低減可能なＬｏｗ−ｋ材料（低誘電率の絶縁材料）を用いることも可能である。Ｌｏｗ−ｋ材料としては、ブラックダイアモンド（登録商標：Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ社製）に代表されるようなＳｉＯＣ膜（炭素を含有する酸化シリコン膜）、ＳｉＬＫ（登録商標：Ｄｏｗ Ｃｈｅｍｉｃａｌ社製）に代表されるような有機膜、およびそれらに空隙を導入したＬｏｗ−ｋ材料、フッ素含有酸化シリコン膜などを用いることが可能である。

本実施例では、第一層、第二層、第三層の金属配線としてドライエッチ法で加工したアルミ配線を用いているが、必要に応じてダマシン法を用いたアルミ配線や銅配線を用いることも可能である。

図１９および図２０は、本発明に係る半導体装置の製造工程を示す断面図である。本実施例は、実施例３の応用例の１つであり、以下説明する。

実施例３に示した工程に準じることで、半導体素子が形成された基板１００上に、テトラエトキシシランを原料ガスに用いたプラズマＣＶＤ法により形成された酸化シリコンからなる膜厚４００ｎｍの第一の層間絶縁膜３００、膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜からなる第一層の金属配線２１０ａ〜２１０ｃ、プラズマＣＶＤ法を用いて形成された膜厚１２００ｎｍの酸化シリコン膜からなる第二の層間絶縁膜３０１、スパッタ法およびＣＶＤ法を用いて形成されたタングステン膜からなる第一の導電性プラグ１５０、第二の導電性プラグ１５１、加工された下部電極２０３、プラズマＣＶＤ法を用いて形成された膜厚３０ｎｍの窒化シリコン膜からなる加工された容量膜４０１、ＣＶＤ法を用いて形成された膜厚５０ｎｍのタングステンからなる加工された上部電極２０４を形成した（図１９（ａ）参照）。なお、第二の層間絶縁膜３０１においてＭＩＭキャパシタを形成する領域には、第一層の金属配線まで到達しない深さ４００ｎｍの開口部が設けられている。

次に、図１９（ｂ）に示すように、スパッタ法を用い、膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金、膜厚５０ｎｍの窒化チタン膜からなる積層膜の第二層の金属膜２２０を形成した。その後、リソグラフィー法とドライエッチ法を用いて、第二層の金属配線２２０ａ、２２０ｂを形成した（図２０（ａ）参照）。

次に、プラズマＣＶＤ法を用いて膜厚１２００ｎｍの酸化シリコンからなる第三の層間絶縁膜３０２を形成した後、スパッタ法、リソグラフィー法、ドライエッチ法により所望の領域に第三層の金属配線２３０ａ〜２３０ｃを形成した。以上の工程により、図２０（ｂ）に示したような、第一層の金属配線２１０ｂ、第二の導電性プラグ１５１、加工された下部電極２０３、加工された容量膜４０１、加工された上部電極２０４、第二層の金属配線２２０ｂから構成されるＭＩＭキャパシタを有する半導体装置を形成することが可能となる。

このようにして形成したＭＩＭキャパシタを有する半導体装置におけるＭＩＭキャパシタの性能と信頼度を調べた結果、実施例３に示したのと同等の容量密度、リーク電流値、絶縁破壊耐圧が得られた。

つまり、本発明の実施例に従い、下層配線を被覆するように酸化シリコンからなる第二の層間絶縁膜を形成した後、この第二の層間絶縁膜に対し、下層配線の上面を基準とした絶縁膜厚よりも小さな高さの開口部を形成し、この開口部を被覆するように上部電極、容量膜、下部電極から構成されるＭＩＭキャパシタを形成することにより、配線資源の消費を最小限に抑えつつ、高い容量密度が得られるＭＩＭキャパシタを有する半導体装置が形成可能となる。

本実施例では、実施例３と異なり、上部電極からの接続を第三層の金属配線を用いずに、直接、第二層の金属配線を用いているため第三層の金属配線を使用する必要がない。また、上部電極と第二層の金属配線が直接重なりあって配置してあるため上部電極の寄生抵抗が小さくなり、高周波特性が向上するメリットがある。

本実施例では、容量膜として膜厚３０ｎｍの窒化シリコンを用いたが、膜厚及び材料はこれに限定されるものではない。容量密度は容量膜の膜厚に反比例して増加するので、容量密度の面からは膜厚は薄いほど良い。ただし、薄膜化に応じて絶縁破壊耐圧も低下するので、使用する電圧に応じて薄膜化限界が存在する。また、容量膜の材料として、窒化シリコン以外にも、酸化シリコン、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミなどやそれらの混合物およびそれらに窒素等が混入した化合物を用いることが可能である。また、ＰＺＴ、ＳＴＯ、ＢＳＴ等の強誘電材料を用いることも可能である。さらに、本実施例では、容量膜として単層の絶縁膜を用いているが、この容量膜は必要に応じて積層構造とすることも可能である。

また本実施例では、下部電極および上部電極として膜厚５０ｎｍのタングステンを用いているが、膜厚、材料ともにこれに限定されない。上部電極、下部電極が薄すぎる場合にはシート抵抗が増大し寄生抵抗が増大する懸念がある。一方、上部電極および下部電極が厚すぎる場合には第二の層間絶縁膜に設けた開口部の幅をあまり狭くできなくなり、容量値を増大させにくくなる。タングステンを用いている範囲では、３０ｎｍから２００ｎｍ程度が好適である。また、上部電極および下部電極の材料として、タングステン以外にチタン、タンタル及びその窒化物を主たる成分とする金属、アルミおよびその合金、なども利用可能である。

さらに、第一層、第二層および第三層の金属配線に用いるバリアメタルとして窒化チタンを用いているが、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属を用いることも可能であり、また、信頼度的に余裕があるのであれば、バリアメタルを用いない構造を利用することも可能である。また、上部電極、バリアメタルともに複数の層からなる積層構造にすることになんら問題はない。

また本実施例では、第一の導電性プラグ１５０および第二の導電性プラグ１５１と加工された下部電極２０３を同一の材料で同時に形成した。しかしながら本発明の有用性はこの方式に限定されるわけではない。第一の導電性プラグ１５０および第二の導電性プラグ１５１と加工された下部電極２０３を別の工程、別の材料で形成することも可能である。別工程、別材料で形成する場合には、工程数は増えるものの、導電性プラグ、下部電極向けに材料、工程を最適化しやすくなる。

また本実施例では、第一層の金属配線と第二層の金属配線を利用してＭＩＭキャパシタを構成したが、これ以外の配線層に設置しても同等のＭＩＭキャパシタを形成することが可能である。

また本実施例では、第二の層間絶縁膜３０１にその膜厚未満の深さで形成した開口部の形状を矩形としたが本実施例の有用性はこれに限定されるものではない。矩形以外にも円形、楕円形、三角形、ひし形、それらの組み合わせの形状でも良い。開口部の形状が複雑なほど実効的な表面積が増えるため大きな容量値が得られる。

また本実施例では、第二の層間絶縁膜３０１に形成した開口部の深さを４００ｎｍとしたが、用途に応じてその深さを調整することが可能である。開口部が深いほどＭＩＭキャパシタの容量値は大きくなるが、下層の金属配線と接触する恐れが生じる。また、開口部の深さが浅いほど容量値は小さくなるが形成は容易になる。

また本実施例では、第二の層間絶縁膜を単一の酸化シリコン膜で構成したが、異なる材料との組み合わせで積層構造とすることも可能である。たとえば第二の層間絶縁膜の間にドライエッチング速度の遅い窒化シリコンや炭化シリコンの層を挿入しエッチング停止層として用いることで、第二の層間絶縁膜に形成する開口部の高さを精度良く制御することが可能となる。

また本実施例では、第一、第二、第三の層間絶縁膜として主として酸化シリコン膜を用いた工程を例に説明したが、この材料に限定されるわけではなく、配線の寄生容量が低減可能なＬｏｗ−ｋ材料（低誘電率の絶縁材料）を用いることも可能である。Ｌｏｗ−ｋ材料としては、ブラックダイアモンド（登録商標：Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ社製）に代表されるようなＳｉＯＣ膜（炭素を含有する酸化シリコン膜）、ＳｉＬＫ（登録商標：Ｄｏｗ Ｃｈｅｍｉｃａｌ社製）に代表されるような有機膜、およびそれらに空隙を導入したＬｏｗ−ｋ材料、フッ素含有酸化シリコン膜などを用いることが可能である。

本実施例では、第一層、第二層、第三層の金属配線としてドライエッチ法で加工したアルミ配線を用いているが、必要に応じてダマシン法を用いたアルミ配線や銅配線を用いることも可能である。

図２１から図２３は、本発明に係る半導体装置の製造工程を示す断面図である。以下、順を追って説明する。

図２１（ａ）に示すように、半導体素子が形成された基板１００上に、テトラエトキシシランを原料ガスに用いたプラズマＣＶＤ法により膜厚４００ｎｍの第一の層間絶縁膜３００を形成した後、スパッタ法を用いて膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜を形成した。その後、リソグラフィー法とドライエッチ法を用いて所望の領域に第一層の金属配線２１０ａ〜２１０ｃを形成した。

次に、プラズマＣＶＤ法を用いて膜厚１２００ｎｍの酸化シリコン膜を形成し、第二の層間絶縁膜３０１とした。次に、この第二の層間絶縁膜の平坦度を化学的機械研磨法を用いて向上した後、リソグラフィー法を用いて、第二の層間絶縁膜３０１の少なくともＭＩＭキャパシタを形成したい領域に開口部を有する感光性有機膜からなる第一の加工レジスト６００を形成した。次に、この第一の加工レジスト６００を加工マスクにドライエッチ法を用いて第二の層間絶縁膜３０１に深さ４００ｎｍの開口部５００を形成した。

次に、図２１（ｂ）に示したように、リソグラフィー法を用いて第二の層間絶縁膜３０１にある第一の開口部５００に少なくとも開口部を有する感光性有機膜からなる第二の加工レジスト６０１を形成した。次に、この第二の加工レジスト６０１を加工マスクに第一層の金属配線２１０ａ〜２１０ｃの少なくとも一部が露出するように第二の層間絶縁膜３０１に第二の開口部５０１、第三の開口部５０２、第四の開口部５０３を形成した。

次に、図２２（ａ）示したように、スパッタ法およびＣＶＤ法を用いてタングステン膜を形成し、第一の導電性プラグ１５０、第二の導電性プラグ１５１、第三の導電性プラグ１５２、下部電極２０１を形成した。

次に、タングステン除去用の研磨スラリを用いた化学的機械研磨を行い、第二の層間絶縁膜に設けられた開口部以外の領域の下部電極２０１を取り除き、第一の導電性プラグ１５０、第二の導電性プラグ１５１、第三の導電性プラグ１５２、加工された下部電極２０３を形成した（図２２（ｂ）参照）。

次に、図２３（ａ）に示すように、プラズマＣＶＤ法を用いて膜厚３０ｎｍの窒化シリコン膜、ＣＶＤ法を用いて膜厚５０ｎｍのタングステンを形成した後、リソグラフィー法を用いて少なくともＭＩＭキャパシタとして残したい部分を覆うように感光性有機膜からなる第三の加工レジスト６０２を形成し、これを加工マスクにドライエッチング法を用いて、加工された容量膜４０１、加工された上部電極２０４を形成した。

次に、膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜からなる積層膜を形成した後、リソグラフィー法とドライエッチ法を組み合わせて第二層の金属配線２２０ａ、２２０ｂを形成した。その後、プラズマＣＶＤ法を用いて膜厚１２００ｎｍの酸化シリコンからなる第三の層間絶縁膜３０２を形成した後、化学的機械研磨法を用いて第三の層間絶縁膜３０２を平坦化した。その後、スパッタ法、リソグラフィー法、ドライエッチ法により所望の領域に膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜からなる積層膜である第三層の金属配線２３０ａ〜２３０ｃを形成した。

以上の工程により、図２３（ｂ）に示したような、第一層の金属配線２１０ｂ、第二の導電性プラグ１５１、加工された下部電極２０３、加工された容量膜４０１、加工された上部電極２０４、第二層の金属配線２２０ｂ、第三の導電性プラグ１５２、第一層の金属配線２１０ｃから構成されるＭＩＭキャパシタを有する半導体装置を形成することが可能となる。

このようにして形成したＭＩＭキャパシタを有する半導体装置におけるＭＩＭキャパシタの性能と信頼度を調べた結果、実施例３に示したのと同等の容量密度、リーク電流値、絶縁破壊耐圧が得られた。

つまり、本発明の実施例に従い、下層配線を被覆するように酸化シリコンからなる第二の層間絶縁膜を形成した後、この第二の層間絶縁膜に対し、下層配線の上面を基準とした絶縁膜厚よりも小さな高さの開口部を形成し、この開口部を被覆するように上部電極、容量膜、下部電極から構成されるＭＩＭキャパシタを形成することにより、配線資源の消費を最小限に抑えつつ、高い容量密度が得られるＭＩＭキャパシタを有する半導体装置が形成可能となる。

本実施例では、実施例３と異なり、下部電極２０３の加工にリソグラフィーおよびドライエッチを行わずに化学的機械研磨法を用いている。リソグラフィー工程を一回省略することができるので、工程の簡略化、マスク枚数の低減というメリットがある。

本実施例では、容量膜として膜厚３０ｎｍの窒化シリコンを用いたが、膜厚及び材料はこれに限定されるものではない。容量密度は容量膜の膜厚に反比例して増加するので、容量密度の面からは膜厚は薄いほど良い。ただし、薄膜化に応じて絶縁破壊耐圧も低下するので、使用する電圧に応じて薄膜化限界が存在する。また、容量膜の材料として、窒化シリコン以外にも、酸化シリコン、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミなどやそれらの混合物およびそれらに窒素等が混入した化合物を用いることが可能である。また、ＰＺＴ、ＳＴＯ、ＢＳＴ等の強誘電材料を用いることも可能である。さらに、本実施例では、容量膜として単層の絶縁膜を用いているが、この容量膜は必要に応じて積層構造とすることも可能である。

また本実施例では、下部電極および上部電極として膜厚５０ｎｍのタングステンを用いているが、膜厚、材料ともにこれに限定されない。上部電極、下部電極が薄すぎる場合にはシート抵抗が増大し寄生抵抗が増大する懸念がある。一方、上部電極および下部電極が厚すぎる場合には第二の層間絶縁膜に設けた開口部の幅をあまり狭くできなくなり、容量値を増大させにくくなる。タングステンを用いている範囲では、３０ｎｍから２００ｎｍ程度が好適である。また、上部電極および下部電極の材料として、タングステン以外にチタン、タンタル及びその窒化物を主たる成分とする金属、アルミおよびその合金、なども利用可能である。

さらに、第一層、第二層および第三層の金属配線に用いるバリアメタルとして窒化チタンを用いているが、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属を用いることも可能であり、また、信頼度的に余裕があるのであれば、バリアメタルを用いない構造を利用することも可能である。また、上部電極、バリアメタルともに複数の層からなる積層構造にすることになんら問題はない。

また本実施例では、第一の導電性プラグ１５０、第二の導電性プラグ１５１、第三の導電性プラグ１５２と加工された下部電極２０３を同一の材料で同時に形成した。しかしながら本発明の有用性はこの方式に限定されるわけではない。第一の導電性プラグ１５０、第二の導電性プラグ１５１、第三の導電性プラグ１５２と加工された下部電極２０３を別の工程、別の材料で形成することも可能である。別工程、別材料で形成する場合には、工程数は増えるものの、導電性プラグ、下部電極向けに材料、工程を最適化しやすくなる。
また、本実施例では、不要な部分に形成された下部電極２０１の除去に化学的機械研磨法を用いたが、これ以外の方法を用いることも可能である。たとえば、開口部への犠牲膜埋め込みを行った後にドライエッチ法を用いた全面エッチバックを行っても同様の効果が得られる。

また本実施例では、第一層の金属配線と第二層の金属配線を利用してＭＩＭキャパシタを構成したが、これ以外の上下に隣接する任意の配線層に設置しても同等のＭＩＭキャパシタを形成することが可能である。

また本実施例では、第二の層間絶縁膜３０１にその膜厚未満の深さで形成した開口部の形状を矩形としたが本実施例の有用性はこれに限定されるものではない。矩形以外にも円形、楕円形、三角形、ひし形、それらの組み合わせの形状でも良い。開口部の形状が複雑なほど実効的な表面積が増えるため大きな容量値が得られる。

また本実施例では、第二の層間絶縁膜３０１に形成した開口部の深さを４００ｎｍとしたが、用途に応じてその深さを調整することが可能である。開口部が深いほどＭＩＭキャパシタの容量値は大きくなるが、下層の金属配線と接触する恐れが生じる。また、開口部の深さが浅いほど容量値は小さくなるが形成は容易になる。

また本実施例では、第二の層間絶縁膜を単一の酸化シリコン膜で構成したが、異なる材料との組み合わせで積層構造とすることも可能である。たとえば第二の層間絶縁膜の間にドライエッチング速度の遅い窒化シリコンや炭化シリコンの層を挿入しエッチング停止層として用いることで、第二の層間絶縁膜に形成する開口部の高さを精度良く制御することが可能となる。

また本実施例では、第一、第二、第三の層間絶縁膜として主として酸化シリコン膜を用いた工程を例に説明したが、この材料に限定されるわけではなく、配線の寄生容量が低減可能なＬｏｗ−ｋ材料（低誘電率の絶縁材料）を用いることも可能である。Ｌｏｗ−ｋ材料としては、ブラックダイアモンド（登録商標：Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ社製）に代表されるようなＳｉＯＣ膜（炭素を含有する酸化シリコン膜）、ＳｉＬＫ（登録商標：Ｄｏｗ Ｃｈｅｍｉｃａｌ社製）に代表されるような有機膜、およびそれらに空隙を導入したＬｏｗ−ｋ材料、フッ素含有酸化シリコン膜などを用いることが可能である。

本実施例では、第一層、第二層、第三層の金属配線としてドライエッチ法で加工したアルミ配線を用いているが、必要に応じてダマシン法を用いたアルミ配線や銅配線を用いることも可能である。

図２４から図２６は、本発明に係る半導体装置の製造工程を示す断面図である。本実施例は、実施例３に示した半導体装置の製造工程を用いた応用例の１つであり、ＭＩＭキャパシタを最上層配線より上部に形成している。以下、順を追って説明する。

半導体素子が形成された基板１００上に、テトラエトキシシランを原料ガスに用いたプラズマＣＶＤ法により膜厚４００ｎｍの第一の層間絶縁膜３００を形成した後、スパッタ法を用いて膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜からなる積層膜を形成した後、リソグラフィー法とドライエッチ法を用いて所望の領域に第一層の金属配線２１０ａを形成した。

次に、プラズマＣＶＤ法を用いて膜厚１０００ｎｍの酸化シリコン膜を形成し、第二の層間絶縁膜３０１とした。次に、この第二の層間絶縁膜の平坦度を化学的機械研磨法を用いて向上した後、第二の層間絶縁膜３０１上にスパッタ法を用いて膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜からなる積層膜を形成した後、リソグラフィー法とドライエッチ法を用いて所望の領域に最上層の金属配線２４０ａ〜２４０ｃを形成した。

次に、プラズマＣＶＤ法を用いて膜厚１２００ｎｍの酸化シリコン膜を形成し、第三の層間絶縁膜３０２とした。次に、この第三の層間絶縁膜の平坦度を化学的機械研磨法を用いて向上した後、リソグラフィー法とドライエッチ法を用いて、第三の層間絶縁膜３０２の少なくともＭＩＭキャパシタを形成したい領域に開口部を形成した。この際、第三の層間絶縁膜３０２に設けた開口部の深さを４００ｎｍとし、最上層の金属配線２４０ａ〜２４０ｃの上面を基準とした第三の層間絶縁膜３０２の厚みである６００ｎｍよりも少なく設定した。

次に、リソグラフィー法を用いて第一の開口部５００、第二の開口部５０１を有した感光性有機膜からなる第一の加工レジスト６００を形成した（図２４（ａ）参照）。

次に、第一の加工レジスト６００を加工マスクに第三の層間絶縁膜３０２をドライエッチし、最上層の金属配線２４０ａ、２４０ｂの少なくとも一部を露出させた。次に、スパッタ法およびＣＶＤ法を用いてタングステン膜を形成し、第一の導電性プラグ１５０、第二の導電性プラグ１５１、下部電極２０３を形成した。次に、ＭＩＭキャパシタとして動作させたい領域を被覆するように感光性有機膜からなる第二の加工レジスト６０１を形成した（図２４（ｂ）参照）。

次に、第二の加工レジスト６０１をマスクに下部電極２０１をドライエッチし、加工された下部電極２０３を形成した後、プラズマＣＶＤ法を用いて膜厚３０ｎｍの窒化シリコン膜からなる容量膜４０１、ＣＶＤ法を用いて膜厚５０ｎｍのタングステンからなる上部電極を形成した後、リソグラフィー法とドライエッチ法を用いて加工された容量膜４０１、加工された上部電極２０４を形成した（図２５（ａ）参照）。

次に、スパッタ法を用いて膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜からなる金属膜のパッド層２５０を形成した。次に、電極パッドや配線として残す部分を被覆するように感光性有機膜からなる第三の加工レジスト６０２を形成した（図２５（ｂ）参照）。

次に、パッド層２５０を第三の加工レジスト６０２を加工マスクにドライエッチすることで、パッド層の金属配線２５０ａを形成した。

最後に、プラズマＣＶＤ法を用いて膜厚２００ｎｍの窒化シリコンからなる保護絶縁膜３０３を形成した後、電極パッドとして外部との接続に利用する部分の保護絶縁膜をリソグラフィー法とドライエッチ法を用いて除去した。以上の工程により、図２６に示したように、最上層の金属配線２４０ａ、第一の導電性プラグ１５０、パッド層の金属配線２５０ａ、加工された上部電極２０４、加工された容量膜４０１、加工された下部電極２０３、第二の導電性プラグ１５１、最上層の金属配線２４０ｂから構成されるＭＩＭキャパシタを有する半導体装置を形成することが可能となる。

このようにして形成したＭＩＭキャパシタを有する半導体装置におけるＭＩＭキャパシタの性能と信頼度を調べた結果、実施例３に示したのと同等の容量密度、リーク電流値、絶縁破壊耐圧が得られた。

つまり、本発明の実施例に従い、最上層配線を被覆するように酸化シリコンからなる第三の層間絶縁膜を形成した後、この第三の層間絶縁膜に対し、最上層配線の上面を基準とした絶縁膜厚よりも小さな高さの開口部を形成し、この開口部を被覆するように上部電極、容量膜、下部電極から構成されるＭＩＭキャパシタを形成することにより、配線資源の消費を最小限に抑えつつ、高い容量密度が得られるＭＩＭキャパシタを有する半導体装置が形成可能となる。

本実施例では、実施例３と異なり、最上層配線の上部にＭＩＭキャパシタを形成している。最上層配線より上部にＭＩＭキャパシタを形成すれば、ＭＩＭキャパシタが実質的に面積を占有している層はパッド層となる。電源安定化のためのバイパスキャパシタなどは大きな容量値を必要とするため立体キャパシタであっても大きな占有面積が必要であるが、パッド層は電極パッドや一部電源配線にのみ使用されており、配線資源が比較的豊富なため、大きなサイズのＭＩＭキャパシタを設置してもチップ面積が増大する懸念が少ないというメリットがある。さらに、電源配線の直近にバイパスキャパシタを形成することが可能となるので、電源安定化の効果にも優れると言うメリットもある。また、一般的に、配線層間の厚さは上層に行くほど厚くなる傾向があるので、最上層配線より上部にＭＩＭキャパシタを形成すれば、ＭＩＭキャパシタの高さを高くすることができるため、占有面積あたりの容量値を高めやすいというメリットがある。また、ＭＩＭキャパシタの容量値や接続経路を変更する必要性が生じた場合に、ＭＩＭキャパシタが最上層配線の上部に形成してあれば、作り直したり変更したりする必要があるのは最上層配線以降だけですむというメリットもある。

本実施例では、容量膜として膜厚３０ｎｍの窒化シリコンを用いたが、膜厚及び材料はこれに限定されるものではない。容量密度は容量膜の膜厚に反比例して増加するので、容量密度の面からは膜厚は薄いほど良い。ただし、薄膜化に応じて絶縁破壊耐圧も低下するので、使用する電圧に応じて薄膜化限界が存在する。また、容量膜の材料として、窒化シリコン以外にも、酸化シリコン、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミなどやそれらの混合物およびそれらに窒素等が混入した化合物を用いることが可能である。また、ＰＺＴ、ＳＴＯ、ＢＳＴ等の強誘電材料を用いることも可能である。さらに、本実施例では、容量膜として単層の絶縁膜を用いているが、この容量膜は必要に応じて積層構造とすることも可能である。

また本実施例では、下部電極および上部電極として膜厚５０ｎｍのタングステンを用いているが、膜厚、材料ともにこれに限定されない。上部電極、下部電極が薄すぎる場合にはシート抵抗が増大し寄生抵抗が増大する懸念がある。一方、上部電極および下部電極が厚すぎる場合には第三の層間絶縁膜に設けた開口部の幅をあまり狭くできなくなり、容量値を増大させにくくなる。タングステンを用いている範囲では、３０ｎｍから２００ｎｍ程度が好適である。また、上部電極および下部電極の材料として、タングステン以外にチタン、タンタル及びその窒化物を主たる成分とする金属、アルミおよびその合金、なども利用可能である。

さらに、第一層、最上層およびパッド層の金属配線に用いるバリアメタルとして窒化チタンを用いているが、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属を用いることも可能であり、また、信頼度的に余裕があるのであれば、バリアメタルを用いない構造を利用することも可能である。また、上部電極、バリアメタルともに複数の層からなる積層構造にすることになんら問題はない。

また本実施例では、最上層の金属配線２４０ａとパッド層の金属配線２５０ａを単一の導電性プラグ（１５０）で、最上層の金属配線２４０ｂと加工された下部電極２０３を単一の導電性プラグ（１５１）で接続している。しかしながら、導電性プラグの位置、数、大きさはこの例に限定されることはない。導電性プラグの大きさは、大きければ大きいほど寄生抵抗は小さくなるため高周波特性は良好になる。しかし、一般的にＣＶＤ法で形成するタングステンの場合には、上限のサイズが存在する。

また本実施例では、第一の導電性プラグ１５０および第二の導電性プラグ１５１と加工された下部電極２０３を同一の材料で同時に形成した。しかしながら本発明の有用性はこの方式に限定されるわけではない。第一の導電性プラグ１５０および第二の導電性プラグ１５１と加工された下部電極２０３を別の工程、別の材料で形成することも可能である。別工程、別材料で形成する場合には、工程数は増えるものの、導電性プラグ、下部電極向けに材料、工程を最適化しやすくなる。

また本実施例では、最上層の金属配線の直下は第一層の金属配線となっているが、第一層の金属配線と最上層の金属配線の間には、必要に応じて他の配線層を挿入することが可能である。

また本実施例では、第三の層間絶縁膜３０２にその膜厚未満の深さで形成した開口部の形状を矩形としたが本実施例の有用性はこれに限定されるものではない。矩形以外にも円形、楕円形、三角形、ひし形、それらの組み合わせの形状でも良い。開口部の形状が複雑なほど実効的な表面積が増えるため大きな容量値が得られる。

また本実施例では、第三の層間絶縁膜３０２に形成した開口部の深さを４００ｎｍとしたが、用途に応じてその深さを調整することが可能である。開口部が深いほどＭＩＭキャパシタの容量値は大きくなるが、下層の金属配線と接触する恐れが生じる。また、開口部の深さが浅いほど容量値は小さくなるが形成は容易になる。

また本実施例では、第三の層間絶縁膜を単一の酸化シリコン膜で構成したが、異なる材料との組み合わせで積層構造とすることも可能である。たとえば第三の層間絶縁膜の間にドライエッチング速度の遅い窒化シリコンや炭化シリコンの層を挿入しエッチング停止層として用いることで、第三の層間絶縁膜に形成する開口部の高さを精度良く制御することが可能となる。

また本実施例では、第一、第二、第三の層間絶縁膜として主として酸化シリコン膜を用いた工程を例に説明したが、この材料に限定されるわけではなく、配線の寄生容量が低減可能なＬｏｗ−ｋ材料（低誘電率の絶縁材料）を用いることも可能である。Ｌｏｗ−ｋ材料としては、ブラックダイアモンド（登録商標：Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ社製）に代表されるようなＳｉＯＣ膜（炭素を含有する酸化シリコン膜）、ＳｉＬＫ（登録商標：Ｄｏｗ Ｃｈｅｍｉｃａｌ社製）に代表されるような有機膜、およびそれらに空隙を導入したＬｏｗ−ｋ材料、フッ素含有酸化シリコン膜などを用いることが可能である。

本実施例では、第一層、パッド層、最上層の金属配線としてドライエッチ法で加工したアルミ配線を用いているが、必要に応じてダマシン法を用いたアルミ配線や銅配線を用いることも可能である。

また本実施例では、保護絶縁層に膜厚２００ｎｍの窒化シリコンを用いたが、膜厚、構造および材料はこれに限定されるものではない。必要に応じて酸化シリコンと窒化シリコンの２層構造にしたり、リンなどを添加した酸化シリコンなどを使用することも可能である。

図２７から図２９は、本発明に係る半導体装置の製造工程を示す断面図である。本実施例は、実施例６に示した半導体装置の製造工程を用いた応用例の１つであり、その形成工程を図２７から図２９に示す断面図を用いて説明する。以下、順を追って説明する。

半導体素子が形成された基板１００上に、テトラエトキシシランを原料ガスに用いたプラズマＣＶＤ法により膜厚４００ｎｍの第一の層間絶縁膜３００を形成した後、スパッタ法を用いて膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜からなる積層膜を形成した後、リソグラフィー法とドライエッチ法を用いて所望の領域に第一層の金属配線２１０ａを形成した。

次に、プラズマＣＶＤ法を用いて膜厚１０００ｎｍの酸化シリコン膜を形成し、第二の層間絶縁膜３０１とした。次に、この第二の層間絶縁膜の平坦度を化学的機械研磨法を用いて向上した後、第二の層間絶縁膜３０１上にスパッタ法を用いて膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜からなる積層膜を形成した後、リソグラフィー法とドライエッチ法を用いて所望の領域に最上層の金属配線２４０ａ〜２４０ｄを形成した。

次に、プラズマＣＶＤ法を用いて膜厚７００ｎｍの酸化シリコン膜を形成し、第三の層間絶縁膜３０２とした。次に、この第三の層間絶縁膜の平坦度を化学的機械研磨法を用いて向上した後、ＣＶＤ法を用いて膜厚５０ｎｍからなるエッチストッパ膜３０４を形成し、プラズマＣＶＤ法を用いて膜厚４００ｎｍの酸化シリコンからなる第四の層間絶縁膜３０５を形成した。次に、リソグラフィー法を用いて少なくともＭＩＭキャパシタを形成したい領域に、感光性有機膜からなる第一の加工レジスト６００を形成した（図２７（ａ）参照）。

次に、第一の加工レジスト６００を加工マスクに第四の層間絶縁膜３０５をエッチストッパ膜３０４までドライエッチし、加工された第四の層間絶縁膜３０５ａ、３０５ｂを形成した。次にリソグラフィー法を用いて第一の開口部５００、第二の開口部５０１を有する感光性有機膜からなる第二の加工レジスト６０１を形成した（図２７（ｂ）参照）。

次に、第二の加工レジスト６０１を加工マスクにエッチストッパ膜３０４、第三の層間絶縁膜３０２をエッチングし、最上層の金属配線２４０ｂ、２４０ｄの少なくとも一部を露出させた後、スパッタ法およびＣＶＤ法を用いてタングステン膜を形成し、第一の導電性プラグ１５０、第二の導電性プラグ１５１、下部電極２０３を形成した。次に、ＭＩＭキャパシタとして動作させたい領域を被覆するように感光性有機膜からなる第三の加工レジスト６０２を形成した（図２８（ａ）参照）。

次に、第三の加工レジスト６０２をマスクに下部電極２０３をドライエッチし、加工された下部電極２０３を形成した後、プラズマＣＶＤ法を用いて膜厚３０ｎｍの窒化シリコン膜からなる容量膜４０１、ＣＶＤ法を用いて膜厚５０ｎｍのタングステンからなる上部電極２０４を形成した（図２８（ｂ）参照）。

次に、リソグラフィー法とドライエッチ法を用いて、上部電極２０４、容量膜４０１を加工し、加工された容量膜４０１、加工された上部電極２０４を形成した。次に、スパッタ法を用いて膜厚５０ｎｍの窒化チタン膜、膜厚４００ｎｍのアルミニウム合金膜、膜厚５０ｎｍの窒化チタン膜からなるパッド層の金属膜２５０を形成した。次に、リソグラフィー法を用いて電極パッドや配線として残す部分を被覆するように感光性有機膜からなる第四の加工レジスト６０３を形成した（図２９（ａ）参照）。

その後、ドライエッチを行い、パッド層の金属配線２５０ａを形成した。最後に、プラズマＣＶＤ法を用いて膜厚２００ｎｍの窒化シリコンからなる保護絶縁膜３０３を形成した後、電極パッドとして外部との接続に利用する部分の保護絶縁膜をリソグラフィー法とドライエッチ法を用いて除去した。

以上の工程により、図２９（ｂ）に示したように、最上層の金属配線２４０ｂ、第一の導電性プラグ１５０、パッド層の金属配線２５０ａ、加工された上部電極２０４、加工された容量膜４０１、加工された下部電極２０３、第二の導電性プラグ１５１、最上層の金属配線２４０ｄから構成されるＭＩＭキャパシタを有する半導体装置を形成することができた。本実施例では、平面レイアウトは示していないが、基本的には図１８のレイアウトに準じている。加工された第四の層間絶縁膜の平面形状は矩形である。

このようにして形成したＭＩＭキャパシタを有する半導体装置におけるＭＩＭキャパシタの性能と信頼度を調べた結果、実施例６に示したのと同等の容量密度、リーク電流値、絶縁破壊耐圧が得られた。

つまり、本発明の実施例に従い、最上層配線の上方に酸化シリコンからなる第四の層間絶縁膜を形成した後、この第四の層間絶縁膜の一部を、最上層配線の上面より高い位置まで除去して段差を形成し、この第四の層間絶縁膜に形成された段差部を被覆するように上部電極、容量膜、下部電極から構成されるＭＩＭキャパシタを形成することにより、配線資源の消費を最小限に抑えつつ、高い容量密度が得られるＭＩＭキャパシタを有する半導体装置が形成可能となる。

本実施例では、実施例６と異なり、第一の導電性プラグ１５０、第二の導電性プラグ１５１の高さはＭＩＭキャパシタの高さとは独立している。従って、ＭＩＭキャパシタの高さを高くしても導電性プラグの埋め込みは困難とならないため、ＭＩＭキャパシタの容量値を高めやすいというメリットがある。

本実施例では、容量膜として膜厚３０ｎｍの窒化シリコンを用いたが、膜厚及び材料はこれに限定されるものではない。容量密度は容量膜の膜厚に反比例して増加するので、容量密度の面からは膜厚は薄いほど良い。ただし、薄膜化に応じて絶縁破壊耐圧も低下するので、使用する電圧に応じて薄膜化限界が存在する。また、容量膜の材料として、窒化シリコン以外にも、酸化シリコン、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミなどやそれらの混合物およびそれらに窒素等が混入した化合物を用いることが可能である。また、ＰＺＴ、ＳＴＯ、ＢＳＴ等の強誘電材料を用いることも可能である。さらに、本実施例では、容量膜として単層の絶縁膜を用いているが、この容量膜は必要に応じて積層構造とすることも可能である。

また本実施例では、下部電極および上部電極として膜厚５０ｎｍのタングステンを用いているが、膜厚、材料ともにこれに限定されない。上部電極、下部電極が薄すぎる場合にはシート抵抗が増大し寄生抵抗が増大する懸念がある。一方、上部電極および下部電極が厚すぎる場合には第三の層間絶縁膜に設けた開口部の幅をあまり狭くできなくなり、容量値を増大させにくくなる。タングステンを用いている範囲では、３０ｎｍから２００ｎｍ程度が好適である。また、上部電極および下部電極の材料として、タングステン以外にチタン、タンタル及びその窒化物を主たる成分とする金属、アルミおよびその合金、なども利用可能である。

さらに、第一層、最上層およびパッド層の金属配線に用いるバリアメタルとして窒化チタンを用いているが、窒化チタン以外にタンタル、タングステン及びその窒化物を主たる成分とする金属を用いることも可能であり、また、信頼度的に余裕があるのであれば、バリアメタルを用いない構造を利用することも可能である。また、上部電極、バリアメタルともに複数の層からなる積層構造にすることになんら問題はない。

また本実施例では、最上層の金属配線２４０ｂとパッド層の金属配線２５０ａを単一の導電性プラグ（１５０）で、最上層の金属配線２４０ｄと加工された下部電極２０３を単一の導電性プラグ（１５１）で接続している。しかしながら、導電性プラグの位置、数、大きさはこの例に限定されることはない。導電性プラグの大きさは、大きければ大きいほど寄生抵抗は小さくなるため高周波特性は良好になる。しかし、一般的にＣＶＤ法で形成するタングステンの場合には、上限のサイズが存在する。

また本実施例では、第一の導電性プラグ１５０および第二の導電性プラグ１５１と加工された下部電極２０３を同一の材料で同時に形成した。しかしながら本発明の有用性はこの方式に限定されるわけではない。第一の導電性プラグ１５０および第二の導電性プラグ１５１と加工された下部電極２０３を別の工程、別の材料で形成することも可能である。別工程、別材料で形成する場合には、工程数は増えるものの、導電性プラグ、下部電極向けに材料、工程を最適化しやすくなる。

また本実施例では、最上層の金属配線の直下は第一層の金属配線となっているが、第一層の金属配線と最上層の金属配線の間には、必要に応じて他の配線層を挿入することが可能である。

また本実施例では、第四の層間絶縁膜３０５に形成した段差部（凸部）の平面形状を矩形としたが本実施例の有用性はこれに限定されるものではない。矩形以外にも円形、楕円形、三角形、ひし形、それらの組み合わせの形状でも良い。段差部の形状が複雑なほど実効的な表面積が増えるため大きな容量値が得られる。

また本実施例では、第四の層間絶縁膜３０５に形成した段差の高さを４００ｎｍとしたが、用途に応じてその深さを調整することが可能である。段差が高いほどＭＩＭキャパシタの容量値は大きくなるが、ＩＣチップ上の凸凹が大きくなる。

また本実施例では、第四の層間絶縁膜の直下に窒化シリコン膜からなるエッチストッパ膜形成したが、必要に応じて省略することも可能である。エッチストッパ膜がないほうが工程数は少ないが、段差部の高さの制御性は劣る。

また本実施例では、第一、第二、第三、第四の層間絶縁膜として主として酸化シリコン膜を用いた工程を例に説明したが、この材料に限定されるわけではなく、配線の寄生容量が低減可能なＬｏｗ−ｋ材料（低誘電率の絶縁材料）を用いることも可能である。Ｌｏｗ−ｋ材料としては、ブラックダイアモンド（登録商標：Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ社製）に代表されるようなＳｉＯＣ膜（炭素を含有する酸化シリコン膜）、ＳｉＬＫ（登録商標：Ｄｏｗ Ｃｈｅｍｉｃａｌ社製）に代表されるような有機膜、およびそれらに空隙を導入したＬｏｗ−ｋ材料、フッ素含有酸化シリコン膜などを用いることが可能である。

本実施例では、第一層、最上層、パッド層の金属配線としてドライエッチ法で加工したアルミ配線を用いているが、必要に応じてダマシン法を用いたアルミ配線や銅配線を用いることも可能である。

また本実施例では、保護絶縁層に膜厚２００ｎｍの窒化シリコンを用いたが、膜厚、構造および材料はこれに限定されるものではない。必要に応じて酸化シリコンと窒化シリコンの２層構造にしたり、リンなどを添加した酸化シリコンなどを使用することも可能である。

図３０から図３２は、本発明に係る半導体装置の製造工程を示す断面図である。本実施例は実施例１の応用例の一つであり、アルミ配線に代わり銅配線を用いた場合の例を示している。以下、図３０から図３２の断面図を用いて説明する。

半導体素子が形成された基板１００上に、テトラエトキシシランを原料ガスに用いたプラズマＣＶＤ法により膜厚８００ｎｍの第一の層間絶縁膜３００を形成した後、リソグラフィー法とドライエッチ法を用いて、所望の領域に深さ４００ｎｍの開口部を設けた。その後、スパッタ法を用いて膜厚３０ｎｍのタンタル膜、膜厚１００ｎｍの銅膜からなる積層膜を形成した後、硫酸銅を主成分とするめっき液を用いて、膜厚６００ｎｍの銅膜を電解めっき法により形成した。

次に、化学的機械研磨法を用いて、余分な銅膜、タンタル膜を除去し、第一層の金属配線２１０ａ〜２１０ｄを形成した。次に、プラズマＣＶＤ法により形成した膜厚５０ｎｍの炭化シリコン膜からなるエッチストッパ膜３０４、プラズマＣＶＤ法により形成した膜厚８００ｎｍの酸化シリコン膜からなる第二の層間絶縁膜３０１、プラズマＣＶＤ法により形成した膜厚５０ｎｍの第二のエッチストッパ膜３０６を順次形成した。

次に、リソグラフィー法とドライエッチ法を用いて第二の層間絶縁膜３０１の少なくともＭＩＭキャパシタを形成したい領域に開口部を形成した。この際、第二の層間絶縁膜３０１に設けた開口部の深さを４００ｎｍとし、第二の層間絶縁膜の厚みである８００ｎｍよりも少なく設定した。次に、リソグラフィー法を用いて第一の開口部５００、第二の開口部５０１を有する感光性有機膜からなる第一の加工レジスト６００を形成した（図３０（ａ）参照）。

次に、第一の加工レジスト６００を加工マスクに第二のエッチストッパ膜３０６、第二の層間絶縁膜３０１をエッチングし、第一層の金属配線２１０ａ、２１０ｄの一部を露出させた。次に、スパッタ法およびＣＶＤ法を用いてタングステン膜を形成し、第一の導電性プラグ１５０、第二の導電性プラグ１５１、下部電極２０３を形成した。次に、ＭＩＭキャパシタとして動作させたい領域を被覆するように感光性有機膜からなる第二の加工レジスト６０１を形成した（図３０（ｂ）参照）。

次に、第二の加工レジスト６０１をマスクに下部電極２０３をドライエッチして加工された下部電極２０３を形成した後、プラズマＣＶＤ法を用いて膜厚３０ｎｍの窒化シリコン膜からなる容量膜４０１、ＣＶＤ法を用いて膜厚５０ｎｍのタングステンからなる上部電極２０４を形成した。次に、ＭＩＭキャパシタとして残したい部分を被覆するように感光性有機膜からなる第三の加工レジスト６０２を形成した（図３１（ａ）参照）。

次に、第三の加工レジスト６０２をマスクに上部電極２０４、容量膜４０１をドライエッチ法を用いて除去し加工された容量膜４０１、加工された上部電極２０４を形成した後、プラズマＣＶＤ法を用いて膜厚４００ｎｍの酸化シリコンからなる第三の層間絶縁膜３０２を形成し、化学的機械研磨法を用いてその平坦度を向上させた。次に、リソグラフィー法を用いて第二層の金属配線を形成したい領域に開口部を持つ感光性有機膜からなる第四の加工レジスト６０３を形成した（図３１（ｂ）参照）。

次に、第四の加工レジストを加工マスクに第三の層間絶縁膜３０２に開口部を設けた。その後、スパッタ法を用いて膜厚３０ｎｍのタンタル膜、膜厚１００ｎｍの銅膜を形成した後、硫酸銅を主成分とするめっき液を用いて、膜厚６００ｎｍの銅膜を電解めっき法により形成した。次に、化学的機械研磨法を用いて、余分な銅膜、タンタル膜を除去し、第二層の金属配線２２０ａを形成した（図３２（ａ）参照）。

次に、プラズマＣＶＤ法により形成した膜厚５０ｎｍの炭化シリコン膜およびプラズマＣＶＤ法により形成した膜厚８００ｎｍの酸化シリコン膜からなる第四の層間絶縁膜３０５を形成した。その後、リソグラフィー法とドライエッチ法を用いて、第四の層間絶縁膜３０５の所望の領域に深さ４００ｎｍの開口部を設けた。その後、スパッタ法を用いて膜厚３０ｎｍのタンタル膜、膜厚１００ｎｍの銅膜を形成した後、硫酸銅を主成分とするめっき液を用いて、膜厚６００ｎｍの銅膜を電解めっき法により形成した。次に、化学的機械研磨法を用いて、余分な銅膜、タンタル膜を除去し、第三層の金属配線２３０ａ〜２３０ｄを形成した。

以上の工程により、図３２（ｂ）に示したような、第一層の金属配線２１０ａ、第一の導電性プラグ１５０、第二層の金属配線２２０ａ、加工された上部電極２０４、加工された容量膜４０１、加工された下部電極２０３、第二の導電性プラグ１５１、第一層の金属配線２１０ｄから構成されるＭＩＭキャパシタを有する半導体装置を形成することができた。上記の工程で形成したＭＩＭキャパシタの平面レイアウト図は、基本的に図８に準じている。

このようにして形成したＭＩＭキャパシタの性能および信頼度を評価した結果、実施例１と同等の性能、信頼度が得られることがわかった。

つまり、本発明の実施例に従い、下層配線を被覆するように酸化シリコンからなる第二の層間絶縁膜を形成した後、この第二の層間絶縁膜に対し、下層配線の上面を基準とした絶縁膜厚よりも小さな高さの開口部を形成し、この開口部を被覆するように上部電極、容量膜、下部電極から構成されるＭＩＭキャパシタを形成することにより、配線資源の消費を最小限に抑えつつ、高い容量密度が得られるＭＩＭキャパシタを有する半導体装置が形成可能となる。

本実施例では実施例１と異なり、配線材料としてアルミニウムに変わり比抵抗の低い銅を用いているので、寄生抵抗が小さく高周波特性に優れる特徴がある。

本実施例では、容量膜として膜厚３０ｎｍの窒化シリコンを用いたが、膜厚及び材料はこれに限定されるものではない。容量密度は容量膜の膜厚に反比例して増加するので、容量密度の面からは膜厚は薄いほど良い。ただし、薄膜化に応じて絶縁破壊耐圧も低下するので、使用する電圧に応じて薄膜化限界が存在する。また、容量膜の材料として、窒化シリコン以外にも、酸化シリコン、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミなどやそれらの混合物およびそれらに窒素等が混入した化合物を用いることが可能である。また、ＰＺＴ、ＳＴＯ、ＢＳＴ等の強誘電材料を用いることも可能である。さらに、本実施例では、容量膜として単層の絶縁膜を用いているが、この容量膜は必要に応じて積層構造とすることも可能である。

また本実施例では、下部電極および上部電極として膜厚５０ｎｍのタングステンを用いているが、膜厚、材料ともにこれに限定されない。上部電極、下部電極が薄すぎる場合にはシート抵抗が増大し寄生抵抗が増大する懸念がある。一方、上部電極および下部電極が厚すぎる場合には第二の層間絶縁膜に設けた開口部の幅をあまり狭くできなくなり、容量値を増大させにくくなる。タングステンを用いている範囲では、３０ｎｍから２００ｎｍ程度が好適である。また、上部電極および下部電極の材料として、タングステン以外にチタン、タンタル及びその窒化物を主たる成分とする金属、アルミおよびその合金、なども利用可能である。

さらに、第一層、第二層および第三層の金属配線にタンタルを用いているが、タンタル以外にチタン、タングステン及びその窒化物を主たる成分とする金属を用いることも可能である。

また本実施例では、第一層の金属配線２１０ａと第二層の金属配線２２０ａを単一の導電性プラグ（１５０）で、第一層の金属配線２１０ｄと加工された下部電極２０３を単一の導電性プラグ（１５１）で接続している。しかしながら、導電性プラグの位置、数、大きさはこの例に限定されることはない。導電性プラグの大きさは、大きければ大きいほど寄生抵抗は小さくなるため高周波特性は良好になる。しかし、一般的にＣＶＤ法で形成するタングステンの場合には、上限のサイズが存在する。

また本実施例では、第一の導電性プラグ１５０および第二の導電性プラグ１５１と加工された下部電極２０３を同一の材料で同時に形成した。しかしながら本発明の有用性はこの方式に限定されるわけではない。第一の導電性プラグ１５０および第二の導電性プラグ１５１と加工された下部電極２０３を別の工程、別の材料で形成することも可能である。別工程、別材料で形成する場合には、工程数は増えるものの、導電性プラグ、下部電極向けに材料、工程を最適化しやすくなる。

また本実施例では、第一層の金属配線と第二層の金属配線を利用してＭＩＭキャパシタを構成したが、これ以外の上下に隣接する配線層同士を用いても同等のＭＩＭキャパシタを形成することが可能である。

また本実施例では、第二の層間絶縁膜３０１にその膜厚未満の深さで形成した開口部の形状を矩形としたが本実施例の有用性はこれに限定されるものではない。矩形以外にも円形、楕円形、三角形、ひし形、それらの組み合わせの形状でも良い。開口部の形状が複雑なほど実効的な表面積が増えるため大きな容量値が得られる。

また本実施例では、第二の層間絶縁膜３０１に形成した開口部の深さを４００ｎｍとしたが、用途に応じてその深さを調整することが可能である。開口部が深いほどＭＩＭキャパシタの容量値は大きくなるが、下層の金属配線と接触する恐れが生じる。また、開口部の深さが浅いほど容量値は小さくなるが形成は容易になる。

また本実施例では、第二の層間絶縁膜を単一の酸化シリコン膜で構成したが、異なる材料との組み合わせで積層構造とすることも可能である。たとえば第二の層間絶縁膜の間にドライエッチング速度の遅い窒化シリコンや炭化シリコンの層を挿入しエッチング停止層として用いることで、第二の層間絶縁膜に形成する開口部の高さを精度良く制御することが可能となる。

また本実施例では、第一、第二、第三の層間絶縁膜として主として酸化シリコン膜を用いた工程を例に説明したが、この材料に限定されるわけではなく、配線の寄生容量が低減可能なＬｏｗ−ｋ材料（低誘電率の絶縁材料）を用いることも可能である。Ｌｏｗ−ｋ材料としては、ブラックダイアモンド（登録商標：Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ社製）に代表されるようなＳｉＯＣ膜（炭素を含有する酸化シリコン膜）、ＳｉＬＫ（登録商標：Ｄｏｗ Ｃｈｅｍｉｃａｌ社製）に代表されるような有機膜、およびそれらに空隙を導入したＬｏｗ−ｋ材料、フッ素含有酸化シリコン膜などを用いることが可能である。

本発明に係る半導体装置の製造工程の実施例１の要部断面模式図。 従来例１に基づく半導体装置の製造工程の要部断面模式図。 従来例１に基づく半導体装置の製造工程の要部断面模式図。 従来例２に基づく半導体装置の製造工程の要部断面模式図。 従来例２に基づく半導体装置の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例１の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例１の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例１の平面レイアウト模式図。 図８に示したＢ−Ｂ’線に沿った部分の断面模式図。 実施例１における開口部のピッチと容量値の相対値との関係を示した図。 本発明に係る半導体装置の実施例２の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例２の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例２の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例３の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例３の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例３の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例３の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例３の平面レイアウト模式図。 本発明に係る半導体装置の実施例４の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例４の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例５の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例５の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例５の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例６の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例６の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例６の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例７の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例７の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例７の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例８の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例８の製造工程の要部断面模式図。 本発明に係る半導体装置の実施例８の製造工程の要部断面模式図。

符号の説明

１００…半導体素子が形成された半導体基板、２０３…下部電極、２０４上部電極、２１０ａ〜２１０ｄ…第一層の金属配線、２２０ａ〜２２０ｄ…第二層の金属配線、２３０ａ〜２３０ｄ…第三層の金属配線、２４０ａ〜２３０ｄ…最上層の金属配線、２５０…パッド層の金属膜、２５０ａ…パッド層の金属配線、１５０…第一の導電性プラグ、１５１…第二の導電性プラグ、１５２…第三の導電性プラグ、３００…第一の層間絶縁膜、３０１…第二の層間絶縁膜、３０２…第三の層間絶縁膜、３０３…保護絶縁膜、３０４…エッチストッパ膜、３０５…第四の層間絶縁膜、３０５ａ、３０５ｂ…加工された第四の層間絶縁膜、３０６…第二のエッチストッパ膜、４０１…容量膜、５００…第一の開口部、５０１…第二の開口部、５０２…第三の開口部、５０３…第四の開口部、６００…第一の加工レジスト、６０１…第二の加工レジスト、６０２…第三の加工レジスト、６０３…第四の加工レジスト、７００ａ〜７００ｃ…ＭＩＭキャパシタの開口部。

Claims (14)

1. 半導体基板上に形成された第１金属配線と、
   前記第１金属配線上に形成された層間絶縁膜と、
   前記第１金属配線上の前記層間絶縁膜に形成された開口部と、
   前記開口部を覆うように形成された、下部電極、容量絶縁膜、および上部電極からなる容量素子とを備え、
   前記層間絶縁膜に形成された開口部の高さが、前記第１金属配線の上面を起点とした前記層間絶縁膜の膜厚より小さいことを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、
   前記第１金属配線は、最上層配線であることを特徴とする半導体装置。
3. 請求項２記載の半導体装置において、
   前記上部電極は、電極パッド層と同一平面上に設置されていることを特徴とする半導体装置。
4. 請求項１乃至３のいずれか一に記載の半導体装置において、
   前記開口部の平面的な形状が、円形、楕円形、矩形、ひし形、三角形、またはそれらの組み合わせで構成される形状であることを特徴とする半導体装置。
5. 請求項１乃至３のいずれか一に記載の半導体装置において、
   前記容量絶縁膜は、酸化シリコン、窒化シリコン、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミ、ＰＺＴ、ＳＴＯおよびＢＳＴから選ばれる絶縁膜を主たる成分とすることを特徴とする半導体装置。
6. 請求項１乃至３のいずれか一に記載の半導体装置において、
   前記第１金属配線は、タングステン、チタン、タンタル、タングステン、モリブデン、及びその窒化物、または、銅、または、アルミ及びその合金から選ばれる金属を主たる成分とすることを特徴とする半導体装置。
7. 請求項１乃至３のいずれか一に記載の半導体装置において、
   前記上部電極および下部電極は、チタン、タンタル、タングステン、モリブデン、及びその窒化物、または、アルミ及びその合金から選ばれる金属を主たる成分とすることを特徴とする半導体装置。
8. 半導体基板上に第１導体膜を形成する工程と、
   前記第１導体膜上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜に前記第１導体膜上面を起点とした前記層間絶縁膜の膜厚よりも小さな高さの開口部を設ける工程と、
   前記開口部上に第２導体膜を形成し、前記第２導体膜上に容量絶縁膜を形成し、前記容量絶縁膜上に第３導体膜を形成する工程と、
   前記第２導体膜、容量絶縁膜、第３導体膜をパターニングする工程とを含むことを特徴とする半導体装置の製造方法。
9. 請求項８記載の半導体装置の製造方法において、
   前記第１導体膜は、最上層配線であることを特徴とする半導体装置の製造方法。
10. 請求項９記載の半導体装置の製造方法において、
    前記第３導体膜は、電極パッド層と同一平面上に設置されていることを特徴とする半導体装置の製造方法。
11. 請求項８乃至１０のいずれか一に記載の半導体装置の製造方法において、
    前記開口部の平面的な形状が、円形、楕円形、矩形、ひし形、三角形、またはそれらの組み合わせで構成される形状であることを特徴とする半導体装置の製造方法。
12. 請求項８乃至１０のいずれか一に記載の半導体装置の製造方法において、
    前記容量絶縁膜は、酸化シリコン、窒化シリコン、酸化タンタル、酸化ハフニウム、酸化ジルコニウム、酸化ランタン、酸化チタン、酸化アルミ、ＰＺＴ、ＳＴＯおよびＢＳＴから選ばれる絶縁膜を主たる成分とすることを特徴とする半導体装置の製造方法。
13. 請求項８乃至１０のいずれか一に記載の半導体装置の製造方法において、
    前記第１導体膜は、タングステン、チタン、タンタル、タングステン、モリブデン、及びその窒化物、または、銅、または、アルミ及びその合金から選ばれる金属を主たる成分とすることを特徴とする半導体装置の製造方法。
14. 請求項８乃至１０のいずれか一に記載の半導体装置の製造方法において、
    前記第２導体膜および第３導体膜は、チタン、タンタル、タングステン、モリブデン、及びその窒化物、または、アルミ及びその合金から選ばれる金属を主たる成分とすることを特徴とする半導体装置の製造方法。

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