JP7228849B2 - 電子デバイス及びその製造方法 - Google Patents

電子デバイス及びその製造方法 Download PDF

Info

Publication number
JP7228849B2
JP7228849B2 JP2020511593A JP2020511593A JP7228849B2 JP 7228849 B2 JP7228849 B2 JP 7228849B2 JP 2020511593 A JP2020511593 A JP 2020511593A JP 2020511593 A JP2020511593 A JP 2020511593A JP 7228849 B2 JP7228849 B2 JP 7228849B2
Authority
JP
Japan
Prior art keywords
electronic device
trench
lower electrode
electrode
capacitive element
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2020511593A
Other languages
English (en)
Other versions
JPWO2019193787A1 (ja
Inventor
雅之 高瀬
俊介 磯野
優子 留河
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JPWO2019193787A1 publication Critical patent/JPWO2019193787A1/ja
Priority to JP2023016091A priority Critical patent/JP2023041957A/ja
Application granted granted Critical
Publication of JP7228849B2 publication Critical patent/JP7228849B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14665—Imagers using a photoconductor layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14634—Assemblies, i.e. Hybrid structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14636—Interconnect structures
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Manufacturing & Machinery (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Solid State Image Pick-Up Elements (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Thin Film Transistor (AREA)
  • Nitrogen And Oxygen Or Sulfur-Condensed Heterocyclic Ring Systems (AREA)
  • Studio Devices (AREA)

Description

本開示は、電子デバイスに関する。
特許文献１には、画素部に容量素子を設けることで、高ダイナミックレンジ撮影を行うことができる撮像装置が開示されている。
特開２０１６－７６９２１号公報
特許文献１に記載された撮像装置では、容量素子の容量が大きい程、高いダイナミックレンジが実現される。このように、容量素子を備える電子デバイスには、さらなる大容量化が期待される。容量素子の大容量化には、例えば、電極の面積を大きくすればよい。しかしながら、電極の面積が大きくなることで、電子デバイスが大型化されるという問題がある。
そこで、本開示は、大容量の容量素子を備える小型の電子デバイスを提供する。
本開示の限定的でない例示的な一態様に係る電子デバイスは、容量素子と、絶縁層と、前記絶縁層に設けられた少なくとも１つのトレンチと、少なくとも一部が前記絶縁層に囲まれた第１導電プラグと、を備える。前記容量素子は、前記少なくとも１つのトレンチの内壁に沿って設けられた第１下部電極と、前記第１下部電極上に設けられた誘電体層と、前記誘電体層上に設けられた上部電極とを含む。前記第１導電プラグの少なくとも一部は、前記絶縁層の上面と、前記少なくとも１つのトレンチの最下部との間に位置している。
本開示によれば、大容量の容量素子を備える小型の電子デバイスを提供することができる。
図１は、実施の形態１に係る電子デバイスが備える容量素子及びその近傍の断面図である。 図２は、実施の形態１の変形例に係る電子デバイスが備える容量素子及びその近傍の断面図である。 図３は、実施の形態２に係る電子デバイスが備える容量素子及びその近傍の断面図である。 図４Ａは、実施の形態２に係る電子デバイスの製造方法において、絶縁膜に導電プラグを形成する工程を説明するための断面図である。 図４Ｂは、実施の形態２に係る電子デバイスの製造方法において、導電プラグを覆う絶縁膜を形成する工程を説明するための断面図である。 図４Ｃは、実施の形態２に係る電子デバイスの製造方法において、導電プラグに対するコンタクトホールを形成する工程を説明するための断面図である。 図４Ｄは、実施の形態２に係る電子デバイスの製造方法において、第２下部電極用の導電膜及びメタルマスク用の導電膜を形成する工程を説明するための断面図である。 図４Ｅは、実施の形態２に係る電子デバイスの製造方法において、トレンチを形成する工程を説明するための断面図である。 図４Ｆは、実施の形態２に係る電子デバイスの製造方法において、第１下部電極用の導電膜を形成する工程を説明するための断面図である。 図４Ｇは、実施の形態２に係る電子デバイスの製造方法において、導電膜をパターニングする工程を説明するための断面図である。 図４Ｈは、実施の形態２に係る電子デバイスの製造方法において、誘電体膜及びメタルマスク用の導電膜を形成する工程を説明するための断面図である。 図４Ｉは、実施の形態２に係る電子デバイスの製造方法において、誘電体膜及び導電膜をパターニングする工程を説明するための断面図である。 図４Ｊは、実施の形態２に係る電子デバイスの製造方法において、上部電極用の導電膜を形成する工程を説明するための断面図である。 図４Ｋは、実施の形態２に係る電子デバイスの製造方法において、導電膜をパターニングする工程を説明するための断面図である。 図４Ｌは、実施の形態２に係る電子デバイスの製造方法において、容量素子を覆う絶縁膜を形成する工程を説明するための断面図である。 図４Ｍは、実施の形態２に係る電子デバイスの製造方法において、光電変換素子を形成する工程を説明するための断面図である。 図５は、実施の形態３に係る撮像装置の構成を示す図である。 図６は、実施の形態３に係る撮像装置の画素の回路構成を示す回路図である。 図７は、実施の形態３に係る撮像装置の画素の断面図である。 図８は、実施の形態３の変形例１に係る撮像装置の画素の断面図である。 図９は、実施の形態３の変形例２に係る撮像装置の画素の断面図である。 図１０は、実施の形態３の変形例３に係る撮像装置の画素の断面図である。
（本開示の概要）
まず、本開示の実施の形態を詳細に説明する前に、本開示の一態様の概要を説明する。本開示の一態様の概要は、以下の通りである。
本開示の一態様に係る電子デバイスは、容量素子と、絶縁層と、前記絶縁層に設けられた少なくとも１つのトレンチと、少なくとも一部が前記絶縁層に囲まれた第１導電プラグと、を備える。前記容量素子は、前記少なくとも１つのトレンチの内壁に沿って設けられた第１下部電極と、前記第１下部電極上に設けられた誘電体層と、前記誘電体層上に設けられた上部電極とを含む。前記第１導電プラグの少なくとも一部は、前記絶縁層の上面と、前記少なくとも１つのトレンチの最下部との間に位置している。
これにより、容量素子の第１下部電極がトレンチの内壁に沿って設けられているので、容量素子の平面視における面積を増やさなくても、容量素子の容量を大きくすることができる。このため、平面視における限られた面積で、すなわち、省面積で、大容量の容量素子を備える電子デバイスを実現することができる。つまり、本態様によれば、大容量の容量素子を備える小型の電子デバイスを提供することができる。
また、第１導電プラグの少なくとも一部がトレンチの側方に位置するので、容量素子と他の容量素子又は配線などとを静電遮蔽することができる。したがって、容量素子に起因する容量性カップリングを抑制することができ、電子デバイスの動作の信頼性を高めることができる。
また、例えば、前記少なくとも１つのトレンチは複数のトレンチを含み、前記第１下部電極は、前記複数のトレンチの各々の内壁と、前記絶縁層の前記上面とに沿って設けられていてもよい。
これにより、トレンチが複数設けられているので、容量素子の容量をさらに大きくすることができる。
また、例えば、前記容量素子は、さらに、前記絶縁層の前記上面と前記第１下部電極との間に設けられた第２下部電極を含み、前記第２下部電極には、前記少なくとも１つのトレンチの上部を開口する開口部が設けられ、前記第１下部電極は、前記少なくとも１つのトレンチの内壁と前記第２下部電極とを連続的に覆っていてもよい。
また、例えば、前記第２下部電極の少なくとも一部は、平面視において、前記第１導電プラグと重なり、前記第１導電プラグは、前記第２下部電極に接続されていてもよい。
これにより、第２下部電極が第１導電プラグの直上方向に位置しているので、第１導電プラグに含まれる金属原子が拡散して表面に露出するのを抑制することができる。金属原子の拡散が抑制されるので、容量素子の形成工程において不具合が発生し、電子デバイスの動作の信頼性を損なうことを抑制することができる。
例えば、容量素子の形成工程においてトレンチをパターニングする際に、レジスト除去能力の高い酸素アッシング処理が用いられることがある。酸素アッシング処理の際に、表面に金属原子が露出している場合、金属原子が異常酸化を起こす恐れがある。本態様によれば、第２下部電極によって金属原子の拡散が抑制されるので、異常酸化の発生も抑制することができる。
また、例えば、本開示の一態様に係る電子デバイスは、さらに、入射した光を電荷に変換する光電変換部と、前記電荷を蓄積する拡散領域とを備え、前記第２下部電極は、前記第１導電プラグを介して前記拡散領域と接続されていてもよい。
これにより、容量素子が、光電変換部で生成された電荷を蓄積するので、容量素子が光電変換部に接続されていない場合に比べて、光電変換部における電荷の飽和量を大きくすることができる。つまり、光電変換可能な光の限界強度を大きくすることができるので、撮像装置としての電子デバイスのダイナミックレンジを広げることができる。
また、例えば、本開示の一態様に係る電子デバイスは、前記光電変換部に接続された画素電極と、平面視において、前記画素電極と重なり、前記画素電極に接続された第２導電プラグと、前記第２導電プラグと前記第１導電プラグとを接続する導電層とをさらに備え、前記光電変換部は、前記容量素子の上方に位置していてもよい。
これにより、画素電極から第２導電プラグ及び導電層を介して、第１導電プラグが第２下部電極に対して下側から接続されている。例えば、複数の容量素子が設けられている場合に、上部電極が第１下部電極を覆うように大きく形成されているときに、隣り合う２つ以上の第１下部電極間の距離が長く確保される。このため、第１下部電極間での容量性カップリングの発生を抑制することができる。
仮に、隣り合う２つ以上の容量素子の電極間で容量性カップリングが発生した場合、容量素子に蓄積される電荷量が変動する恐れがある。電子デバイスが、静止画又は動画像を生成する二次元イメージセンサである場合、容量素子に蓄積される電荷量が変動することにより、画質が劣化する恐れがある。
これに対して、本態様に係る電子デバイスによれば、容量性カップリングの発生が抑制されるので、容量素子に蓄積される電荷量の変動が抑制される。したがって、電子デバイスが二次元イメージセンサである場合、画質の劣化を抑制することができる。
また、例えば、前記導電層の少なくとも一部は、前記少なくとも１つのトレンチの前記最下部と前記第２下部電極との間に位置していてもよい。
これにより、導電層がトレンチの側方の空間を利用して設けられているので、電子デバイスの高背化が抑制される。つまり、本態様によれば、平面視における面積の省面積化だけでなく、厚み方向における低背化も実現され、より小型の電子デバイスが実現される。
また、例えば、本開示の一態様に係る電子デバイスは、さらに、半導体基板と、前記半導体基板の上方に設けられ、複数の絶縁層及び複数の配線層を含む多層配線層とを備え、前記複数の絶縁層は前記絶縁層を含み、前記複数の配線層は、前記絶縁層の前記上面と前記半導体基板との間に設けられた第１配線層を含んでいてもよい。
一般的に、半導体基板の近くでは、複数の配線が設けられており、空間内に占める配線密度が高くなっている。本態様によれば、半導体基板から離れた配線密度の比較的低い位置に容量素子が設けられているので、容量素子のレイアウトの自由度が高められる。例えば、容量素子を大きく又はトレンチを深く形成することができるので、容量素子の容量をさらに大きくすることができる。
また、例えば、前記電子デバイスは、並んで配置された複数の画素を含む画素領域と、前記複数の画素を駆動するための周辺回路とを備える撮像装置であり、前記第１配線層は、前記複数の画素のうち２以上の画素に接続され、かつ、前記画素領域の外まで延びている第１信号線の一部を含んでいてもよい。
これにより、例えば、容量素子と光電変換部とが接続されている場合には、容量素子に電荷を蓄積することができるので、光電変換部における電荷の飽和量を大きくすることができる。つまり、光電変換可能な光の限界強度を大きくすることができるので、撮像装置としての電子デバイスのダイナミックレンジを広げることができる。
また、例えば、前記複数の配線層は、前記第１配線層と前記半導体基板との間に設けられた第２配線層をさらに含み、前記第２配線層は、前記複数の画素のうち２以上の画素に接続され、かつ、前記画素領域の外まで延びている第２信号線の一部を含んでいてもよい。
これにより、前記絶縁層の前記上面と半導体基板との間には、少なくとも２層の配線層が位置しているので、容量素子は、半導体基板から更に離れた位置に設けられている。したがって、容量素子のレイアウトの自由度が高められるので、容量素子の大容量化を容易に実現することができる。
また、例えば、前記第１配線層は、前記少なくとも１つのトレンチの前記最下部と前記半導体基板との間に設けられていてもよい。
これにより、トレンチの最下部と半導体基板との間には、少なくとも１層の配線層が位置しているので、容量素子は、半導体基板から離れた位置に設けられている。したがって、容量素子のレイアウトの自由度が高められるので、容量素子の大容量化を容易に実現することができる。
本開示において、回路、ユニット、装置、部材又は部の全部又は一部、又はブロック図の機能ブロックの全部又は一部は、半導体装置、半導体集積回路（ＩＣ）、又はＬＳＩ（ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）を含む一つ又は複数の電子回路によって実行されてもよい。ＬＳＩ又はＩＣは、一つのチップに集積されてもよいし、複数のチップを組み合わせて構成されてもよい。例えば、記憶素子以外の機能ブロックは、一つのチップに集積されてもよい。ここでは、ＬＳＩまたはＩＣと呼んでいるが、集積の度合いによって呼び方が変わり、システムＬＳＩ、ＶＬＳＩ（ｖｅｒｙ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）、若しくはＵＬＳＩ（ｕｌｔｒａ ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｉｏｎ）と呼ばれるものであってもよい。ＬＳＩの製造後にプログラムされる、Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ（ＦＰＧＡ）、又はＬＳＩ内部の接合関係の再構成又はＬＳＩ内部の回路区画のセットアップができるｒｅｃｏｎｆｉｇｕｒａｂｌｅ ｌｏｇｉｃ ｄｅｖｉｃｅも同じ目的で使うことができる。
さらに、回路、ユニット、装置、部材又は部の全部又は一部の機能又は操作は、ソフトウエア処理によって実行することが可能である。この場合、ソフトウエアは一つ又は複数のＲＯＭ、光学ディスク、ハードディスクドライブなどの非一時的記録媒体に記録され、ソフトウエアが処理装置（ｐｒｏｃｅｓｓｏｒ）によって実行されたときに、そのソフトウエアで特定された機能が処理装置（ｐｒｏｃｅｓｓｏｒ）および周辺装置によって実行される。システム又は装置は、ソフトウエアが記録されている一つ又は複数の非一時的記録媒体、処理装置（ｐｒｏｃｅｓｓｏｒ）、及び必要とされるハードウエアデバイス、例えばインターフェース、を備えていても良い。
以下では、実施の形態について、図面を参照しながら具体的に説明する。
なお、以下で説明する実施の形態は、いずれも包括的又は具体的な例を示すものである。以下の実施の形態で示される数値、形状、材料、構成要素、構成要素の配置位置及び接続形態、ステップ、ステップの順序などは、一例であり、本開示を限定する主旨ではない。
また、各図は、模式図であり、必ずしも厳密に図示されたものではない。したがって、例えば、各図において縮尺などは必ずしも一致しない。また、各図において、実質的に同一の構成については同一の符号を付しており、重複する説明は省略又は簡略化する。
また、本明細書において、平行又は垂直などの要素間の関係性を示す用語、及び、矩形などの要素の形状を示す用語、並びに、数値範囲は、厳格な意味のみを表す表現ではなく、実質的に同等な範囲、例えば数％程度の差異をも含むことを意味する表現である。
また、本明細書において、「上方」及び「下方」という用語は、絶対的な空間認識における上方向（鉛直上方）及び下方向（鉛直下方）を指すものではなく、積層構成における積層順を基に相対的な位置関係により規定される用語として用いる。また、「上方」及び「下方」という用語は、２つの構成要素が互いに間隔を空けて配置されて２つの構成要素の間に別の構成要素が存在する場合のみならず、２つの構成要素が互いに密着して配置されて２つの構成要素が接する場合にも適用される。
また、本明細書において、「直上方向」及び「直下方向」という用語は、「上方」及び「下方」という積層方向における上下関係だけでなく、平面視において少なくとも一部が重複していることを意味する。例えば、「ＡがＢの直上方向に位置する」とは、ＡがＢの上方に位置し、かつ、平面視においてＡの少なくとも一部がＢと重複していることを意味する。
同様に、ＡがＢより上方に位置する場合において、「ＣがＡとＢとの間に位置する」とは、ＣがＡより下方で、かつ、Ｂより上方に位置することを意味する。Ｃは、Ａの直下方向に位置してもよく、位置しなくてもよい。Ｃは、Ｂの直上方向に位置してもよく、位置しなくてもよい。
なお、「平面視」とは、上下方向に沿って見ることを意味し、具体的には、半導体基板の主面を正面から見ることを意味する。
（実施の形態１）
まず、実施の形態１について、図１を用いて説明する。図１は、本実施の形態に係る電子デバイス１０が備える容量素子１００及びその近傍の断面図である。
図１に示されるように、電子デバイス１０は、容量素子１００と、絶縁層１２０と、絶縁層１３０とを備える。電子デバイス１０は、例えば、撮像装置又は記憶装置などである。図示しないが、電子デバイス１０は、例えば、半導体基板を備える。
本実施の形態では、容量素子１００は、電子デバイス１０が備える半導体基板（図示せず）の上方に設けられている。具体的には、図１に示されるように、電子デバイス１０が備える絶縁層１２０上に設けられている。
絶縁層１２０は、例えば、半導体基板の上方に設けられた多層配線層に含まれる複数の絶縁層の１つである。絶縁層１２０は、例えば、酸化シリコン（ＳｉＯｘ）又は窒化シリコン（ＳｉＮｘ）などの透光性の絶縁性材料を用いて形成されている。
図１に示されるように、絶縁層１２０には、トレンチ１２２が設けられている。トレンチ１２２は、底部１２４と、側壁部１２６とを有する。底部１２４は、絶縁層１２０の上面に平行な平坦面である。側壁部１２６は、底部１２４に対して直交、又は、斜めに交差する平坦面である。あるいは、底部１２４及び側壁部１２６の少なくとも一方は、湾曲面であってもよい。なお、トレンチ１２２は、２つの側壁部１２６がＶ字溝を形成するように斜めに交差していてもよい。つまり、トレンチ１２２は、底部１２４を有しなくてもよい。
図１に示されるように、トレンチ１２２の断面形状は、深さ方向に長尺の長方形であるが、これに限らない。トレンチ１２２の断面形状は、深さ方向に長尺の逆台形であってもよい。あるいは、トレンチ１２２の断面形状は、深さ方向に長尺のＶ字形又はＵ字形であってもよい。トレンチ１２２の断面形状は、幅方向に長尺であってもよい。
トレンチ１２２の深さは、例えば、容量素子１００の下部電極１０２又は上部電極１０６の厚さよりも深い。例えば、トレンチ１２２の深さは、１００ｎｍ以上１μｍ以下である。
本実施の形態では、絶縁層１２０には、複数のトレンチ１２２が設けられている。図１には、絶縁層１２０に設けられた２つのトレンチ１２２を示しているが、トレンチ１２２の個数は３つ以上であってもよい。あるいは、絶縁層１２０には、１つのみのトレンチ１２２が設けられていてもよい。
本実施の形態では、図１に示されるように、容量素子１００を覆う絶縁層１３０が設けられている。つまり、容量素子１００は、絶縁層１２０と絶縁層１３０との間に挟まれるように設けられている。絶縁層１３０は、多層配線層に含まれる複数の絶縁層の１つである。絶縁層１３０は、例えば、酸化シリコン又は窒化シリコンなどの透光性の絶縁性材料を用いて形成されている。絶縁層１３０は、単層構造を有してもよく、多層構造を有してもよい。
図１に示されるように、容量素子１００は、下部電極１０２と、誘電体層１０４と、上部電極１０６とを備える。容量素子１００は、いわゆるＭＩＭ（Ｍｅｔａｌ－Ｉｎｓｕｌａｔｏｒ－Ｍｅｔａｌ）構造を有する。
下部電極１０２は、トレンチ１２２の内壁に沿って設けられた第１下部電極の一例である。下部電極１０２は、複数のトレンチ１２２の各々の内壁と、絶縁層１２０の上面とに沿って設けられている。具体的には、下部電極１０２は、トレンチ１２２の底部１２４と側壁部１２６との各々に沿って略均一な膜厚で設けられている。つまり、下部電極１０２の上面は、下部電極１０２の膜厚に相当する分だけトレンチ１２２よりも小さいトレンチを形成している。下部電極１０２の膜厚は、例えば１５ｎｍであるが、これに限らない。
図１に示されるように、下部電極１０２は、絶縁層１２０の上面と、側壁部１２６と、底部１２４とを連続的に覆っている。ここで、連続的とは、下部電極１０２が途中で分断されていないことを意味する。具体的には、下部電極１０２には、貫通孔が設けられていない。
本実施の形態では、下部電極１０２の膜厚は、絶縁層１２０の上面上に位置する平坦部分と、トレンチ１２２内の部分とで異なっている。具体的には、平坦部分の膜厚は、トレンチ１２２内の部分の膜厚よりも大きい。トレンチ１２２内の部分が薄膜化されていることで、トレンチ１２２の幅を狭くすることができる。これにより、より狭い面積で容量素子１００の大容量化を実現することができる。
下部電極１０２は、金属又は金属化合物などの導電性の材料を用いて形成されている。導電性の材料としては、チタン（Ｔｉ）、アルミニウム（Ａｌ）、金（Ａｕ）若しくはプラチナ（Ｐｔ）などの金属単体、又は、これらの２つ以上の金属の合金が用いられる。あるいは、導電性の材料としては、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）又は窒化ハフニウム（ＨｆＮ）などの導電性の金属の窒化物が用いられてもよい。
誘電体層１０４は、下部電極１０２上に設けられている。具体的には、誘電体層１０４は、下部電極１０２の上面に接触し、下部電極１０２の上面に沿って略均一な膜厚で形成されている。つまり、誘電体層１０４の上面も、下部電極１０２の上面と同様に、下部電極１０２及び誘電体層１０４の合計膜厚に相当する分だけトレンチ１２２よりも小さいトレンチを形成している。誘電体層１０４の膜厚は、例えば、１０ｎｍ以上であり、一例として２０ｎｍであるが、これに限らない。
誘電体層１０４は、例えば、酸化シリコンよりも誘電率が高い、いわゆるｈｉｇｈ－ｋ材料を用いて形成されている。具体的には、誘電体層１０４は、ハフニウム（Ｈｆ）の酸化物又はジルコニウム（Ｚｒ）の酸化物を主成分として含有している。具体的には、誘電体層１０４は、ハフニウムの酸化物又はジルコニウムの酸化物を５０モル％以上含有している。あるいは、誘電体層１０４は、酸化アルミニウム（Ａｌ２Ｏ３）を用いて形成されていてもよい。
本実施の形態では、誘電体層１０４は、下部電極１０２を完全に覆っている。具体的には、平面視において、下部電極１０２が誘電体層１０４の内部に位置している。図１に示されるように、誘電体層１０４の端部は、下部電極１０２の端部より外側に位置しており、絶縁層１２０の上面上に設けられている。誘電体層１０４が下部電極１０２を覆うことで、下部電極１０２と上部電極１０６との短絡を抑制することができる。
上部電極１０６は、誘電体層１０４上に設けられている。具体的には、上部電極１０６は、誘電体層１０４の上面に接触し、誘電体層１０４の上面に沿って略均一な膜厚で形成されている。つまり、上部電極１０６の上面も、下部電極１０２の上面及び誘電体層１０４の上面と同様に、下部電極１０２、誘電体層１０４及び上部電極１０６の合計膜厚に相当する分だけトレンチ１２２よりも小さいトレンチを形成している。なお、上部電極１０６は、トレンチ１２２を充填するように形成されていてもよい。つまり、上部電極１０６の上面は、絶縁層１２０の上面に平行な平坦面であってもよい。
上部電極１０６は、例えば、下部電極１０２と同じ材料を用いて形成される。あるいは、上部電極１０６は、下部電極１０２と異なる材料を用いて形成されていてもよい。
本実施の形態では、上部電極１０６は、誘電体層１０４を完全に覆っている。具体的には、平面視において、誘電体層１０４が上部電極１０６の内部に位置している。図１に示されるように、上部電極１０６の端部は、誘電体層１０４の端部より外側に位置しており、絶縁層１２０の上面上に設けられている。
以上のように、本実施の形態によれば、容量素子１００の下部電極１０２がトレンチ１２２の内壁に沿って設けられているので、容量素子１００の平面視における面積を増やさなくても、容量素子１００の容量を大きくすることができる。このため、平面視における限られた面積、すなわち、省面積で、大容量の容量素子１００を備える電子デバイス１０を実現することができる。
（実施の形態１の変形例）
ここで、実施の形態１の変形例について、図２を用いて説明する。図２は、本変形例に係る電子デバイス１１が備える容量素子１００及びその近傍の断面図である。なお、本変形例の説明において、実施の形態１との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
図２に示されるように、本変形例に係る電子デバイス１１は、導電プラグ１４０を備える。導電プラグ１４０は、少なくとも一部が絶縁層１２０に囲まれた第１導電プラグの一例である。
導電プラグ１４０の少なくとも一部は、トレンチ１２２の最下部と絶縁層１２０の上面との間に位置する。言い換えると、導電プラグ１４０の少なくとも一部は、トレンチ１２２の最下部を含み絶縁層１２０の上面に平行である仮想的な面と絶縁層１２０の上面との間に位置する。なお、トレンチ１２２の最下部は、底部１２４である。つまり、導電プラグ１４０の少なくとも一部は、トレンチ１２２の底部１２４よりも上方に位置し、絶縁層１２０の上面よりも下方に位置している。つまり、導電プラグ１４０の少なくとも一部は、トレンチ１２２の側方に位置している。
本変形例では、導電プラグ１４０は、下部電極１０２の一部であって、絶縁層１２０の上面上に位置する部分の直下方向に位置している。つまり、平面視において、導電プラグ１４０は、下部電極１０２と重なっている。
導電プラグ１４０は、例えば、金属などの導電性材料を用いて形成されている。具体的には、導電プラグ１４０は、銅（Ｃｕ）又はタングステン（Ｗ）などを用いて形成されている。導電プラグ１４０は、例えば、電子デバイス１１が備える信号線若しくは電源線の一部、又は、各素子間を接続する導電線の一部である。導電プラグ１４０は、容量素子１００の下部電極１０２又は上部電極１０６に接続されていてもよい。
本変形例によれば、導電プラグ１４０の少なくとも一部がトレンチ１２２の側方に位置するので、容量素子１００と他の容量素子又は配線などとを静電遮蔽することができる。したがって、容量素子１００に起因する容量性カップリングを抑制することができ、電子デバイス１１の動作の信頼性を高めることができる。
（実施の形態２）
続いて、実施の形態２について、図３を用いて説明する。図３は、本実施の形態に係る電子デバイス１２が備える容量素子２００及びその近傍の断面図である。なお、本実施の形態の説明において、実施の形態１及びその変形例との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
図３に示されるように、容量素子２００は、第１下部電極２０２と、第２下部電極２０８と、誘電体層１０４と、上部電極１０６とを備える。
第１下部電極２０２は、実施の形態１に係る下部電極１０２と同様に、トレンチ１２２の内壁に沿って設けられている。本実施の形態では、第１下部電極２０２は、トレンチ１２２の内壁と第２下部電極２０８とを連続的に覆っている。第１下部電極２０２は、第２下部電極２０８を覆う点を除いて、実施の形態１に係る下部電極１０２と同じである。
本実施の形態では、第１下部電極２０２は、第２下部電極２０８を完全に覆っている。具体的には、第１下部電極２０２は、第２下部電極２０８の上面上だけでなく、第２下部電極２０８の端面と、第２下部電極２０８の開口部２０９の壁面とに沿って設けられている。例えば、平面視において、第２下部電極２０８が第１下部電極２０２の内部に位置している。図３に示されるように、第１下部電極２０２の端部は、第２下部電極２０８の端部より外側に位置しており、絶縁層１２０の上面上に設けられている。
第２下部電極２０８は、絶縁層１２０の上面と第１下部電極２０２との間に設けられている。具体的には、第２下部電極２０８の少なくとも一部は、導電プラグ１４０の直上方向に設けられている。第２下部電極２０８は、絶縁層１２０の上面に沿って略均一な膜厚で形成されている。具体的には、第２下部電極２０８は、平板状の導電膜であり、図３に示されるように、開口部２０９を有する。
開口部２０９は、トレンチ１２２の上部を開口するための貫通孔である。開口部２０９は、トレンチ１２２に一対一に対応して設けられている。具体的には、平面視において、開口部２０９の形状及び大きさは、トレンチ１２２の形状及び大きさと同じである。
第２下部電極２０８は、第１下部電極２０２とは異なる材料を用いて形成されている。具体的には、第２下部電極２０８は、タンタル（Ｔａ）若しくはタングステン（Ｗ）などの金属材料、又は、窒化タンタル若しくは窒化タングステン（ＷＮ）などの金属の窒化物などで形成されている。
続いて、本実施の形態に係る電子デバイス１２の製造方法について、図４Ａから図４Ｍを用いて説明する。図４Ａから図４Ｍはそれぞれ、電子デバイス１２の製造方法における各工程を説明するための断面図である。
まず、図４Ａに示されるように、半導体基板（図示せず）の上方に成膜された第１絶縁膜１２０ａに導電プラグ１４０を形成する。具体的には、シリコン酸化膜から形成される第１絶縁膜１２０ａをフォトリソグラフィ及びエッチングによってパターニングすることで、コンタクトホールを形成する。蒸着法又はスパッタリング法などによって銅（Ｃｕ）などの金属材料をコンタクトホール内に形成することで、導電プラグ１４０を形成する。
導電プラグ１４０は、例えば、容量素子２００の第２下部電極２０８に接続するためのコンタクトプラグである。なお、図４Ａに示される例では、導電プラグ１４０の他に、２つの導電プラグ１４０ａ及び１４０ｂを同時に形成している。導電プラグ１４０ａは、光電変換素子２１０（図４Ｍを参照）の画素電極２１４に接続するためのコンタクトプラグの一部である。導電プラグ１４０ｂは、容量素子２００の上部電極１０６に接続するためのコンタクトプラグである。なお、導電プラグ１４０、１４０ａ及び１４０ｂの少なくとも１つは設けられていなくてもよい。
次に、図４Ｂに示されるように、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によって、全面に第２絶縁膜１２０ｂ及び第３絶縁膜１２０ｃを順に成膜する。具体的には、導電プラグ１４０、１４０ａ及び１４０ｂの各々の上面、並びに、第１絶縁膜１２０ａの上面を覆うように、第２絶縁膜１２０ｂ及び第３絶縁膜１２０ｃを順に成膜する。第２絶縁膜１２０ｂは、例えば、シリコン炭窒化膜（ＳｉＣＮ膜）である。第３絶縁膜１２０ｃは、例えば、シリコン酸化膜である。シリコン炭窒化膜は、導電プラグ１４０、１４０ａ及び１４０ｂに含まれる金属の拡散を抑制することができる。
なお、第１絶縁膜１２０ａ、第２絶縁膜１２０ｂ及び第３絶縁膜１２０ｃによって、図３に示される絶縁層１２０が形成される。つまり、本実施の形態では、絶縁層１２０は、複数の絶縁膜が積層された多層構造を有する。なお、絶縁層１２０は、単層の絶縁膜であってもよい。
次に、図４Ｃに示されるように、ドライエッチングにより、第２絶縁膜１２０ｂ及び第３絶縁膜１２０ｃを貫通する開口１２０ｄを形成する。開口１２０ｄは、導電プラグ１４０及び１４０ｂを露出させるための貫通孔である。
次に、図４Ｄに示されるように、第１導電膜２０８ａ及び第２導電膜２０２ａを順に成膜する。第１導電膜２０８ａは、例えば、窒化タンタル膜である。第２導電膜２０２ａは、例えば窒化チタン膜である。第１導電膜２０８ａは、第２下部電極２０８に相当する。第２導電膜２０２ａは、第１下部電極２０２の下層部分に相当する。
窒化チタン膜は、導電プラグ１４０、１４０ａ及び１４０ｂに含まれる銅の拡散を抑制することができる。窒化チタン膜は、後工程においてトレンチ１２２を形成するためのメタルマスクとして機能する。窒化タンタル膜及び窒化チタン膜はそれぞれ、スパッタリング法、プラズマＣＶＤ法又は原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法などによって形成される。
次に、図４Ｅに示されるように、トレンチ１２２を形成する。具体的には、レジストマスクを形成した後、例えば、塩素（Ｃｌ２）ガスを用いたドライエッチングによって、第１導電膜２０８ａ及び第２導電膜２０２ａをパターニングする。これにより、第２下部電極２０８の開口部２０９が形成される。
その後、レジストマスクを剥離し、パターニングされた第２導電膜２０２ａをマスクとして利用することで、四フッ化炭素（ＣＦ４）及びエタン（Ｃ２Ｈ６）ガスを用いたドライエッチングによって第３絶縁膜１２０ｃ、第２絶縁膜１２０ｂ及び第１絶縁膜１２０ａの一部を除去する。
このとき、例えば、酸素アッシング処理を行うことで、レジストを除去する。酸素アッシング処理の際に、表面に金属原子が露出している場合、金属原子が異常酸化を起こす恐れがある。本実施の形態によれば、第１導電膜２０８ａによって金属原子の拡散が抑制されるので、異常酸化の発生も抑制することができる。
次に、図４Ｆに示されるように、トレンチ１２２の内壁を覆うように、全面に第３導電膜２０２ｂを形成する。第３導電膜２０２ｂは、例えば、窒化チタン膜である。窒化チタン膜は、例えばプラズマＣＶＤ法又はＡＬＤ法などによって形成される。
本実施の形態では、第３導電膜２０２ｂと第２導電膜２０２ａとによって、第１下部電極２０２が形成される。第２導電膜２０２ａは、トレンチ１２２内には設けられていないので、第１下部電極２０２の膜厚は、トレンチ１２２内の部分で平坦部分よりも薄くなる。
次に、図４Ｇに示されるように、第３導電膜２０２ｂ及び第２導電膜２０２ａをパターニングする。具体的には、レジストマスクを形成した後、例えば、塩素ガスを用いたドライエッチングによって、第３導電膜２０２ｂ及び第２導電膜２０２ａをパターニングする。その後、レジストマスクを剥離する。
次に、図４Ｈに示されるように、全面に、誘電体膜１０４ａと、第４導電膜１０６ａとを順に成膜する。誘電体膜１０４ａは、例えば、酸化ハフニウム膜である。第４導電膜１０６ａは、例えば、窒化チタン膜である。酸化ハフニウム膜及び窒化チタン膜はそれぞれ、例えばＡＬＤ法又はプラズマＣＶＤ法によって形成される。
次に、図４Ｉに示されるように、第４導電膜１０６ａ及び誘電体膜１０４ａをパターニングする。具体的には、レジストマスクを形成した後、例えば、塩素ガスを用いたドライエッチングによって、第４導電膜１０６ａ及び誘電体膜１０４ａをパターニングする。その後、レジストマスクを剥離する。パターニングされた誘電体膜１０４ａが誘電体層１０４に相当する。
次に、図４Ｊに示されるように、第５導電膜１０６ｂを全面に成膜する。第５導電膜１０６ｂは、例えば、窒化チタン膜である。窒化チタン膜は、例えばＡＬＤ法又はプラズマＣＶＤ法によって形成される。
次に、図４Ｋに示されるように、第５導電膜１０６ｂをパターニングする。具体的には、レジストマスクを形成した後、例えば、塩素ガスを用いたドライエッチングによって、第５導電膜１０６ｂをパターニングする。その後、レジストマスクを剥離する。
パターニングされた第５導電膜１０６ｂ及び第４導電膜１０６ａが容量素子２００の上部電極１０６に相当する。本実施の形態では、第４導電膜１０６ａ及び第５導電膜１０６ｂはいずれも窒化チタン膜であるので、上部電極１０６は、実質的に単層の窒化チタン膜になる。
本実施の形態では、第５導電膜１０６ｂは、導電プラグ１４０ｂの直上方向に位置する第２導電膜２０２ａに接触して覆っている。具体的には、第５導電膜１０６ｂは、トレンチ１２２及び導電プラグ１４０の直上方向に位置する部分から、導電プラグ１４０ｂの直上方向に位置する部分まで連続している。これにより、容量素子２００の上部電極１０６と導電プラグ１４０ｂとが電気的に接続される。
以上の工程を経て、絶縁層１２０にトレンチ１２２が形成され、トレンチ１２２の内壁に沿って容量素子２００が形成される。
なお、後述する実施の形態３などのように、電子デバイス１２が撮像装置であり、容量素子２００の上方に光電変換素子が形成される場合がある。この場合、容量素子２００の形成工程に続いて、容量素子２００の上方に光電変換素子が形成される。以下では、図４Ｌ及び図４Ｍを用いて、光電変換素子２１０の形成方法について簡単に説明する。
まず、図４Ｌに示されるように、容量素子２００を覆うように、第４絶縁膜１３０ａ、第５絶縁膜１３０ｂ及び第６絶縁膜１３０ｃを順に成膜する。第４絶縁膜１３０ａは、例えば、シリコン炭窒化膜である。第５絶縁膜１３０ｂは、例えばシリコン窒化膜である。第６絶縁膜１３０ｃは、例えばシリコン酸化膜である。各絶縁膜は、例えばプラズマＣＶＤ法によって成膜される。成膜後、第６絶縁膜１３０ｃの表面を化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）によって平坦化する。第４絶縁膜１３０ａ、第５絶縁膜１３０ｂ及び第６絶縁膜１３０ｃによって、図３に示される絶縁層１３０が形成される。
次に、図４Ｍに示されるように、導電プラグ１４０ｃと、画素電極２１４と、有機光電変換膜２１２と、透明電極２１６とを順に形成する。具体的には、導電プラグ１４０ａを露出させるためのコンタクトホールを形成し、蒸着法又はスパッタリング法などによって銅（Ｃｕ）などの金属材料をコンタクトホール内に形成することで、導電プラグ１４０ｃを形成する。
さらに、例えば、窒化チタン膜を成膜し、パターニングすることで、画素電極２１４を形成する。窒化チタン膜の成膜は、例えば、スパッタリング法又はプラズマＣＶＤ法などによって行われる。パターニングは、塩素ガスを用いたドライエッチングなどで行われる。なお、画素電極２１４は、例えば、撮像装置が備える画素毎に島状にパターニングされる。
さらに、画素電極２１４を覆うように、全面に有機光電変換材料を塗布して硬化させることで、有機光電変換膜２１２を形成する。形成した有機光電変換膜２１２の上面に、例えば、酸化インジウムスズ（ＩＴＯ：Ｉｎｄｉｕｍ Ｔｉｎ Ｏｘｉｄｅ）などの透明導電膜を透明電極２１６として成膜する。透明導電膜の成膜は、例えば、スパッタリングなどで行われる。
以上の工程を経て、例えば、撮像装置などの電子デバイス１２が形成される。
以上のように、本実施の形態では、第２下部電極２０８が導電プラグ１４０の直上方向に位置しているので、導電プラグ１４０に含まれる金属原子が拡散して表面に露出するのを抑制することができる。金属原子の拡散が抑制されるので、容量素子２００の形成工程において不具合が発生し、電子デバイス１２の動作の信頼性を損なうことを抑制することができる。
（実施の形態３）
続いて、実施の形態３に係る撮像装置について、図５及び図６を用いて説明する。
図５は、本実施の形態に係る撮像装置１３の構成を示す図である。図６は、撮像装置１３を光入射側から見たときの平面レイアウトを模式的に示している。撮像装置１３は、容量素子１００又は２００を備える電子デバイスの一例である。例えば、撮像装置１３は、表面照射型のＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサである。
図５に示されるように、撮像装置１３は、画素領域１４と、周辺回路領域１５とを備える。周辺回路領域１５は、画素領域１４を平面視した場合に、画素領域１４の周辺に位置する領域である。
画素領域１４には、複数の画素２０が並んで配置されている。複数の画素２０は、面内に行列状に並んで配置されているが、これに限らない。例えば、複数の画素２０は、一列に並んで配置されていてもよい。
複数の画素２０の各々には、複数の電源線及び複数の信号線が接続されている。具体的には、図５に示されるように、撮像装置１３は、複数の第１電源線４０と、複数の第２電源線４２と、複数のリセット信号線４４と、複数の選択信号線４６と、複数の垂直信号線４８とを備える。
図５に示される例では、第１電源線４０及び垂直信号線４８はそれぞれ、複数の画素２０の列毎に設けられている。例えば、一本の第１電源線４０には、画素領域１４に配置された複数の画素２０のうち、一列に並んだ複数の画素２０が接続されている。垂直信号線４８についても同様である。
第２電源線４２、リセット信号線４４及び選択信号線４６はそれぞれ、複数の画素２０の行毎に設けられている。例えば、１本の第２電源線４２には、画素領域１４に配置された複数の画素２０のうち、一行に並んだ複数の画素２０が接続されている。リセット信号線４４及び選択信号線４６についても同様である。
このように、本実施の形態では、各電源線及び各信号線は、複数の画素２０のうち２以上の画素に接続され、かつ、画素領域１４の外まで延びている第１信号線又は第２信号線の一例である。画素２０の詳細な構成、及び、各電源線及び信号線の各々と画素２０内の素子との接続関係については、後で説明する。
周辺回路領域１５には、複数の画素２０の各々を駆動するための１つ以上の周辺回路が設けられている。具体的には、図５に示されるように、撮像装置１３は、垂直走査回路３０と、水平走査回路３２と、カラム信号処理回路３４と、負荷回路３６と、反転増幅器３８とを１つ以上の周辺回路として備える。カラム信号処理回路３４と、負荷回路３６と、反転増幅器３８とはそれぞれ、複数の画素２０の列毎、すなわち、垂直信号線４８毎に設けられている。
垂直走査回路３０は、信号電荷を読み出す対象となる画素２０を選択するための信号線などに供給する電位を制御する。具体的には、垂直走査回路３０は、リセット信号線４４及び選択信号線４６に供給する電位を制御する。
水平走査回路３２は、列毎に設けられた垂直信号線４８を介して各画素２０から転送される信号電荷を処理する。水平走査回路３２には、出力信号線３３が接続されており、複数の画素２０の各々から転送される信号電荷を順次出力する。具体的には、水平走査回路３２は、各画素２０から転送され、カラム信号処理回路３４によって処理された信号電荷を出力信号線３３から順次出力する。
カラム信号処理回路３４は、垂直信号線４８に接続された各画素２０と水平走査回路３２との間に接続されている。カラム信号処理回路３４は、相関二重サンプリングに代表されるノイズ処理、及び、アナログ－デジタル変換（ＡＤ変換）などを行う。
負荷回路３６は、画素２０が有する増幅トランジスタ２４（図６を参照）とともにソースフォロア回路を形成する。負荷回路３６は、定電流源として機能する。
反転増幅器３８は、各画素２０の電荷蓄積部をリセットするためのリセット電圧を供給するフィードバック回路を構成する。具体的には、反転増幅器３８は、垂直信号線４８に接続された反転入力端子と、所定の参照電圧Ｖｒｅｆが供給される非反転入力端子と、フィードバック線３９に接続される出力端子とを備える。フィードバック線３９は、図６に示されるように、反転入力端子が接続された垂直信号線４８に接続されている複数の画素２０の各々のリセットトランジスタ２２に接続されている。
続いて、図６及び図７を用いて、撮像装置１３の画素２０の構成について説明する。図６は、本実施の形態に係る撮像装置１３の画素２０の回路構成を示す回路図である。図７は、本実施の形態に係る撮像装置１３の画素２０の断面図である。本実施の形態では、複数の画素２０の各々の回路構成及び断面構成は、互いに同じである。以下では、まず、画素２０の回路構成について、図６を用いて説明する。
図６に示されるように、画素２０は、容量素子２００と、光電変換素子２１０と、リセットトランジスタ２２と、増幅トランジスタ２４と、選択トランジスタ２６とを有する。
容量素子２００は、光電変換素子２１０で生成された信号電荷を蓄積するために設けられている。光電変換素子２１０で生成された信号電荷が容量素子２００に蓄積されるので、光電変換素子２１０の飽和量を大きくすることができる。このため、画素２０のダイナミックレンジを広げることができる。
容量素子２００は、例えば、図３に示す実施の形態２に係る容量素子２００である。なお、撮像装置１３は、容量素子２００の代わりに、図１又は図２に示す容量素子１００を備えてもよい。
容量素子２００が備える２つの電極の一方は、光電変換素子２１０に接続されている。容量素子２００が備える２つの電極の他方は、第２電源線４２に接続されている。例えば、容量素子２００の第１下部電極２０２が光電変換素子２１０に接続されており、上部電極１０６が第２電源線４２に接続されている。
光電変換素子２１０は、入射光に応じた電荷を生成する。例えば、光電変換素子２１０は、有機光電変換膜２１２と、有機光電変換膜２１２を挟む２つの電極とを備える有機光電変換素子である。
有機光電変換膜２１２は、入射光に応じた電荷を生成する光電変換部の一例である。有機光電変換膜２１２に光が入射した場合、電子－正孔対が生成される。本実施の形態では、生成された電子－正孔対の一方の電荷を信号電荷として容量素子２００に蓄積させる。なお、光電変換素子２１０の具体的な構成については、図７を用いて後で説明する。
光電変換素子２１０と容量素子２００との間には、電荷を蓄積させるための拡散領域（フローティングディフュージョン）ＦＤが設けられている。拡散領域ＦＤは、例えば、図７に示されるように、半導体基板１５０内に形成されている。拡散領域ＦＤと、拡散領域ＦＤに接続された容量素子２００の一方の電極及び光電変換素子２１０の一方の電極とは、信号電荷を蓄積する電荷蓄積部に相当する。
リセットトランジスタ２２は、拡散領域ＦＤとフィードバック線３９との導通及び非導通を切り替えるためのスイッチング素子である。リセットトランジスタ２２は、拡散領域ＦＤの電荷をリセットするために設けられている。リセットトランジスタ２２のドレイン及びソースの一方がフィードバック線３９に接続され、ドレイン及びソースの他方が拡散領域ＦＤに接続されている。
増幅トランジスタ２４は、定電流源として機能する負荷回路３６と合わせてソースフォロア回路を構成する。具体的には、増幅トランジスタ２４は、ゲートの電位を電圧に変換し、垂直信号線４８に出力する。増幅トランジスタ２４のドレイン及びソースの一方が第１電源線４０に接続されており、ドレイン及びソースの他方が垂直信号線４８に接続されている。なお、本実施の形態では、増幅トランジスタ２４のドレイン及びソースの他方は、選択トランジスタ２６を介して垂直信号線４８に接続されている。増幅トランジスタ２４のゲートは、拡散領域ＦＤに接続されている。
選択トランジスタ２６は、増幅トランジスタ２４と垂直信号線４８との導通及び非導通を切り替えるためのスイッチング素子である。選択トランジスタ２６のドレイン及びソースの一方が増幅トランジスタ２４のドレイン及びソースの他方に接続されている。選択トランジスタ２６のドレイン及びソースの他方が垂直信号線４８に接続されている。選択トランジスタ２６のゲートは、選択信号線４６に接続されている。
本実施の形態では、リセットトランジスタ２２、増幅トランジスタ２４及び選択トランジスタ２６はそれぞれ、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）である。あるいは、各トランジスタは、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。
例えば、各トランジスタは、ｎ型のＭＯＳトランジスタである。各トランジスタは、各トランジスタのゲートに供給される電位がハイレベルである場合に、オンされる、すなわち、導通状態になる。ゲートに供給される電位がローレベルである場合に、オフされる、すなわち、非導通状態になる。なお、各トランジスタは、ｐ型のＭＯＳトランジスタであってもよい。この場合、各トランジスタのゲートに供給される電位のレベルと各トランジスタのオンオフとの関係は、ｎ型のＭＯＳトランジスタの場合と反対になる。なお、各トランジスタには、ｎ型のＭＯＳトランジスタと、ｐ型のＭＯＳトランジスタとが混在されていてもよい。
ここで、画素２０からの信号電荷の読み出し処理について説明する。
最初に、拡散領域ＦＤを含む電荷蓄積部に蓄積された電荷をリセットする処理であるリセット動作を行う。具体的には、垂直走査回路３０がリセット信号線４４及び選択信号線４６の各々にハイレベルの電位を供給することで、リセットトランジスタ２２及び選択トランジスタ２６の各々を導通状態にする。これにより、フィードバック線３９を介した帰還回路が形成される。
帰還回路が形成されることで、垂直信号線４８の電圧が、反転増幅器３８の非反転入力端子への入力電圧Ｖｒｅｆに拘束される。言い換えると、垂直信号線４８の電圧がＶｒｅｆになるような電圧に、拡散領域ＦＤの電圧がリセットされる。これにより、リセットトランジスタ２２のオン及びオフによって発生するｋＴＣノイズの影響を抑制することができる。Ｖｒｅｆの大きさは、例えば、電源電圧ＶＤＤと接地電圧との間の範囲内である。なお、電源電圧ＶＤＤの大きさは、例えば、３．３Ｖであるが、これに限らない。
リセット動作後に、垂直走査回路３０は、リセット信号線４４及び選択信号線４６の各々にローレベルの電位を供給することで、リセットトランジスタ２２及び選択トランジスタ２６の各々を非導通状態にする。その後、光電変換素子２１０を露光させる。露光によって、光電変換素子２１０で生成された信号電荷は、拡散領域ＦＤ及び容量素子２００に蓄積される。
露光後の所定のタイミングで、垂直走査回路３０は、選択信号線４６にハイレベルの電位を供給することで、選択トランジスタ２６を導通状態にする。増幅トランジスタ２４のゲートには、拡散領域ＦＤ及び容量素子２００を含む電荷蓄積部が接続されている。このため、電荷蓄積部に蓄積された電荷に応じてゲートの電位が変化し、当該電位の変化に応じた電圧信号が垂直信号線４８に出力される。垂直信号線４８に出力された信号は、カラム信号処理回路３４及び水平走査回路３２によって処理され、出力信号線３３から画素信号として読み出される。
複数の画素２０の各々に対して同様の処理が行われることで、各画素２０で生成された信号電荷が読み出され、画像データが生成される。
続いて、本実施の形態に係る撮像装置１３の画素２０の断面構成について、図７を用いて説明する。
図７に示されるように、撮像装置１３は、半導体基板１５０と、多層配線層１６０とを備える。画素２０に含まれるリセットトランジスタ２２、増幅トランジスタ２４及び選択トランジスタ２６は、半導体基板１５０の表面近傍に設けられている。容量素子２００は、多層配線層１６０の内部に設けられている。光電変換素子２１０は、多層配線層１６０の上方に設けられている。
半導体基板１５０は、例えば、シリコンなどの半導体材料から形成される基板である。図７に示されるように、半導体基板１５０には、分離領域１５２及び不純物領域１５４が設けられている。分離領域１５２及び不純物領域１５４は、例えば、イオン注入などによって不純物が注入されることにより形成される。
分離領域１５２は、画素２０に含まれる素子を分離するための領域である。図７に示される例では、分離領域１５２は、隣り合う画素２０間、及び、画素２０内のリセットトランジスタ２２と増幅トランジスタ２４とを分離するために設けられている。分離領域１５２は、例えば各トランジスタがｎ型トランジスタである場合、ボロン（Ｂ）などのイオンを半導体基板１５０に注入することにより形成される。また、分離領域１５２は、例えば各トランジスタがｐ型トランジスタである場合、リン（Ｐ）又はヒ素（Ａｓ）などのイオンを半導体基板１５０に注入することにより形成される。また、分離領域１５２は、酸化膜を埋め込んだＳＴＩ（Shallow Trench Isolation）構造であってもよい。
不純物領域１５４は、各トランジスタのソース又はドレインである。図７に示されるように、半導体基板１５０の表面近傍に複数の不純物領域１５４が設けられている。複数の不純物領域１５４の各々は、例えば、リン（Ｐ）又はヒ素（Ａｓ）などのイオンを半導体基板１５０に注入することにより形成される。例えば、不純物領域１５４は、ｎ型の半導体領域であるが、ｐ型の半導体領域であってもよい。
本実施の形態では、不純物領域１５４の１つとして拡散領域ＦＤが設けられている。拡散領域ＦＤは、リセットトランジスタ２２のソース又はドレインに相当する。
多層配線層１６０は、半導体基板１５０の上方に設けられている。図７に示されるように、多層配線層１６０は、複数の絶縁層１２０、１３０、１６２、１６４及び１６６と、複数の配線層１７０及び１７４とを有する。具体的には、絶縁層１６２、配線層１７４、絶縁層１６４、配線層１７０、絶縁層１６６、絶縁層１２０及び絶縁層１３０の順に、半導体基板１５０の上面に設けられている。
絶縁層１６２、１６４及び１６６はそれぞれ、配線層間に設けられた層間絶縁層である。絶縁層１６２、１６４及び１６６はそれぞれ、例えば、シリコン酸化膜又はシリコン窒化膜などで形成される。絶縁層１６２、１６４及び１６６の各々の膜厚は、例えば、配線層１７０及び配線層１７４の各々の膜厚よりも大きい。
配線層１７０は、トレンチ１２２が設けられた絶縁層１２０の上面と半導体基板１５０との間に設けられた第１配線層の一例である。具体的には、配線層１７０は、トレンチ１２２の最下部と半導体基板１５０との間に設けられている。言い換えると、配線層１７０は、トレンチ１２２の最下部を含む仮想的な面と半導体基板１５０との間に設けられている。本実施の形態では、配線層１７０は、絶縁層１６４と絶縁層１６６との間に位置する層であり、信号線又は電源線を構成する導電線１７１と、導電線１７１の側方に位置する絶縁層１７２とを含んでいる。
配線層１７４は、配線層１７０と半導体基板１５０との間に設けられた第２配線層の一例である。配線層１７４は、配線層１７０の下方に位置している。配線層１７４は、絶縁層１６４と絶縁層１６２との間に位置する層であり、信号線又は電源線を構成する導電線１７５と、導電線１７５の側方に位置する絶縁層１７６とを含んでいる。
なお、配線層１７４は、配線層１７０の上方に位置してもよい。多層配線層１６０に含まれる各配線層の上下関係は特に限定されない。
複数の画素２０に亘って設けられた信号線及び電源線は、多層配線層１６０に含まれる１以上の配線層に含まれている。図７に示される例では、第１電源線４０、垂直信号線４８及びフィードバック線３９は、第１信号線の一例であり、配線層１７０に含まれている。選択信号線４６は、第２信号線の一例であり、配線層１７４に含まれている。第２電源線４２は、絶縁層１２０の下層部分に含まれている。図７では示されていないが、リセット信号線４４は、例えば、配線層１７０又は配線層１７４に含まれている。なお、多層配線層１６０内において各信号線及び各電源線が設けられる位置は特に限定されない。
本実施の形態では、光電変換素子２１０が容量素子２００の上方に位置している。図７に示されるように、光電変換素子２１０は、有機光電変換膜２１２と、画素電極２１４と、透明電極２１６とを備える。
有機光電変換膜２１２は、例えば、複数の画素２０に亘って連続して設けられている。例えば、有機光電変換膜２１２は、多層配線層１６０の上方の全面に設けられている。
画素電極２１４は、有機光電変換膜２１２で生成された信号電荷を取り出すための電極である。画素電極２１４は、有機光電変換膜２１２に接続されている。画素電極２１４は、画素２０毎に設けられている。画素電極２１４は、図７に示されるように、多層配線層１６０の最上面に設けられている。画素電極２１４は、例えば、銅などの金属材料又は窒化チタンなどの金属窒化物を用いて形成されている。
透明電極２１６は、有機光電変換膜２１２の上面上に設けられている。透明電極２１６は、有機光電変換膜２１２で生成された電子－正孔対の他方の電荷を回収するための電極である。透明電極２１６は、例えば、有機光電変換膜２１２の上面に接触して全面に設けられている。透明電極２１６は、例えば、ＩＴＯなどの透光性及び導電性を有する材料を用いて形成されている。
図７に示されるように、本実施の形態に係る撮像装置１３は、導電プラグ１４２と、導電層１４４とを備える。導電プラグ１４２は、画素電極２１４の直下方向に位置し、画素電極２１４に接続される第２導電プラグの一例である。導電層１４４は、導電プラグ１４２と導電プラグ１４０とを接続している。
本実施の形態では、容量素子２００の第１下部電極２０２及び第２下部電極２０８は、導電プラグ１４０、導電層１４４及び導電プラグ１４２を介して画素電極２１４及び拡散領域ＦＤに接続されている。第１下部電極２０２、第２下部電極２０８、導電プラグ１４０、導電層１４４、導電プラグ１４２、画素電極２１４及び拡散領域ＦＤが電荷蓄積部を形成している。
導電層１４４は、図７に示されるように、トレンチ１２２の最下部と絶縁層１２０の上面との間に位置している。言い換えると、導電層１４４は、トレンチ１２２の最下部を含む仮想的な面と絶縁層１２０の上面との間に位置している。つまり、導電層１４４は、トレンチ１２２の側方に位置している。これにより、トレンチ１２２の側方の空間を有効に利用することができ、撮像装置１３の厚みの増加が抑制される。
以上のように、本実施の形態に係る撮像装置１３によれば、容量素子２００が、光電変換素子２１０で生成された電荷を蓄積するので、光電変換素子２１０における電荷の飽和量を大きくすることができる。したがって、撮像装置１３のダイナミックレンジを広げることができる。
（変形例１）
続いて、実施の形態３の変形例１について、図８を用いて説明する。図８は、本変形例に係る撮像装置１６の画素２０の断面図である。本変形例の説明において、実施の形態３との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
図８に示されるように、本変形例に係る撮像装置１６では、容量素子２００の上部電極１０６に導電プラグ１４０が接続されている。つまり、光電変換素子２１０の画素電極２１４と上部電極１０６とが、導電プラグ１４２、導電層１４４及び導電プラグ１４０を介して接続されている。本変形例では、容量素子２００の上部電極１０６が電荷蓄積部の一部を構成する。第１下部電極２０２及び第２下部電極２０８は、第２電源線４２に接続されている。
本変形例においても、実施の形態３と同様に、光電変換素子２１０で生成された信号電荷が容量素子２００に蓄積されるので、光電変換素子２１０における電荷の飽和量を大きくすることができる。したがって、撮像装置１６のダイナミックレンジを広げることができる。
（変形例２）
続いて、実施の形態３の変形例２について、図９を用いて説明する。図９は、本変形例に係る撮像装置１７の画素２０の断面図である。本変形例の説明において、実施の形態３との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
本変形例に係る撮像装置１７は、裏面照射型のＣＭＯＳイメージセンサである。なお、裏面とは、半導体基板１５０が有する２つの主面の一方であり、多層配線層１６０が設けられる主面とは反対側の面である。本変形例に係る撮像装置１７では、半導体基板１５０の裏面側に光が入射する。
図９に示されるように、本変形例に係る撮像装置１７は、光電変換素子２１０の代わりに、フォトダイオードＰＤを備える。フォトダイオードＰＤは、入射光に応じた電荷を生成する光電変換部の一例である。フォトダイオードＰＤは、例えば、ｐｎ接合を有するフォトダイオードである。ｐｎ接合は、半導体基板１５０内に形成された不純物領域などによって形成されている。
本変形例では、フォトダイオードＰＤと、拡散領域ＦＤ、容量素子２００及び増幅トランジスタ２４のゲートとの間に転送トランジスタ２８が設けられている。転送トランジスタ２８は、フォトダイオードＰＤで生成した電荷の転送を制御するスイッチング素子の一例である。具体的には、転送トランジスタ２８が導通状態である場合に、フォトダイオードＰＤで生成された電荷が拡散領域ＦＤ及び容量素子２００に転送されて蓄積される。この状態で、選択トランジスタ２６がオンされることで、拡散領域ＦＤ及び容量素子２００に蓄積された電荷量に応じた電圧信号が垂直信号線４８から読み出される。
なお、図９には、リセットトランジスタ２２が図示されていないが、撮像装置１７は、リセットトランジスタ２２を備えてもよい。
このように、本変形例においても、フォトダイオードＰＤで生成された信号電荷が容量素子２００に蓄積されるので、フォトダイオードＰＤにおける電荷の飽和量を大きくすることができる。したがって、撮像装置１７のダイナミックレンジを広げることができる。
（変形例３）
続いて、実施の形態３の変形例３について、図１０を用いて説明する。図１０は、本変形例に係る撮像装置１８の画素２０の断面図である。本変形例の説明において、実施の形態３及びその変形例２との相違点を中心に説明し、共通点の説明を省略又は簡略化する。
本変形例に係る撮像装置１８は、表面照射型のＣＭＯＳイメージセンサである。図１０に示されるように、本変形例では、半導体基板１５０の表面側、すなわち、多層配線層１６０を介して光がフォトダイオードＰＤに入射する。このため、多層配線層１６０内に設けられた容量素子２００は、入射光を妨げないように、フォトダイオードＰＤの直上方向には設けられていない。例えば、容量素子２００は、転送トランジスタ２８、増幅トランジスタ２４及び選択トランジスタ２６の直上方向に設けられている。
なお、図１０では、絶縁層１２０に設けられたトレンチ１２２が１つである場合を示しているが、他の実施の形態及び変形例と同様に、トレンチ１２２は複数設けられていてもよい。
以上のように、本変形例においても、フォトダイオードＰＤで生成された信号電荷が容量素子２００に蓄積されるので、フォトダイオードＰＤにおける電荷の飽和量を大きくすることができる。したがって、撮像装置１８のダイナミックレンジを広げることができる。
（他の実施の形態）
以上、１つ又は複数の態様に係る電子デバイスについて、実施の形態に基づいて説明したが、本開示は、これらの実施の形態に限定されるものではない。本開示の主旨を逸脱しない限り、当業者が思いつく各種変形を本実施の形態に施したもの、及び、異なる実施の形態における構成要素を組み合わせて構築される形態も、本開示の範囲内に含まれる。
例えば、上記の実施の形態では、電子デバイスが撮像装置である例を説明したが、これに限らない。電子デバイスは、例えば、１つ以上の容量素子１００又は容量素子２００を備える記憶装置であってもよい。記憶装置は、例えば、半導体基板の上方に設けられた複数の容量素子１００又は容量素子２００と、複数の容量素子１００又は容量素子２００の各々に蓄積された電荷を読み出すための複数の読み出しトランジスタとを備える。容量素子１００又は容量素子２００が省面積で大容量化されているので、記憶装置の小型化を実現することができる。
また、例えば、平面視において、誘電体層１０４は、下部電極１０２の内部に位置していてもよい。つまり、誘電体層１０４は、下部電極１０２を完全に覆っていなくてもよい。また、平面視において、上部電極１０６は、誘電体層１０４の内部に位置していてもよい。つまり、上部電極１０６は、誘電体層１０４を完全に覆っていなくてもよい。
また、例えば、容量素子１００又は容量素子２００の上方に光電変換素子２１０が設けられている場合に、画素電極２１４と上部電極１０６とを導電プラグで直接接続してもよい。
また、例えば、多層配線層１６０が含む配線層の数は、１層でもよく、３層以上でもよい。
また、例えば、容量素子１００又は容量素子２００の誘電体層１０４は、ｈｉｇｈ－ｋ材料を用いた薄膜ではなく、シリコン酸化膜又はシリコン窒化膜などの絶縁膜であってもよい。
また、上記の各実施の形態は、特許請求の範囲又はその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。
本開示は、大容量の容量素子を備える小型の電子デバイスとして利用でき、例えば、撮像装置又は記憶装置などに利用することができる。例えば、本開示は、医療用カメラ、ロボット用カメラ、セキュリティカメラ、車載カメラ、デジタル一眼レフカメラ、ミラーレス一眼カメラなどの各種カメラが備える撮像装置などに利用することができる。
１０、１１、１２ 電子デバイス
１３、１６、１７、１８ 撮像装置
１４ 画素領域
１５ 周辺回路領域
２０ 画素
２２ リセットトランジスタ
２４ 増幅トランジスタ
２６ 選択トランジスタ
２８ 転送トランジスタ
３０ 垂直走査回路
３２ 水平走査回路
３３ 出力信号線
３４ カラム信号処理回路
３６ 負荷回路
３８ 反転増幅器
３９ フィードバック線
４０ 第１電源線
４２ 第２電源線
４４ リセット信号線
４６ 選択信号線
４８ 垂直信号線
１００、２００ 容量素子
１０２ 下部電極
１０４ 誘電体層
１０４ａ 誘電体膜
１０６ 上部電極
１０６ａ 第４導電膜
１０６ｂ 第５導電膜
１２０、１３０ 絶縁層
１２０ａ 第１絶縁膜
１２０ｂ 第２絶縁膜
１２０ｃ 第３絶縁膜
１２０ｄ 開口
１２２ トレンチ
１２４ 底部
１２６ 側壁部
１３０ａ 第４絶縁膜
１３０ｂ 第５絶縁膜
１３０ｃ 第６絶縁膜
１４０、１４０ａ、１４０ｂ、１４０ｃ、１４２ 導電プラグ
１４４ 導電層
１５０ 半導体基板
１５２ 分離領域
１５４ 不純物領域
１６０ 多層配線層
１６２、１６４、１６６、１７２、１７６ 絶縁層
１７０、１７４ 配線層
１７１、１７５ 導電線
２０２ 第１下部電極
２０２ａ 第２導電膜
２０２ｂ 第３導電膜
２０８ 第２下部電極
２０８ａ 第１導電膜
２０９ 開口部
２１０ 光電変換素子
２１２ 有機光電変換膜
２１４ 画素電極
２１６ 透明電極

Claims (15)

  1. 容量素子と、
    絶縁層と、
    前記絶縁層に設けられた少なくとも１つのトレンチと、
    少なくとも一部が前記絶縁層に囲まれた第１導電プラグと、を備え、
    前記容量素子は、
    前記少なくとも１つのトレンチの内壁に沿って設けられた第１下部電極と、
    前記第１下部電極上に設けられた誘電体層と、
    前記誘電体層上に設けられた上部電極とを含み、
    前記第１導電プラグの少なくとも一部は、前記絶縁層の上面と、前記少なくとも１つのトレンチの最下部との間に位置し、
    前記容量素子は、さらに、前記絶縁層の前記上面と前記第１下部電極との間に設けられた第２下部電極を含み、
    前記第２下部電極には、前記少なくとも１つのトレンチの上部を開口する開口部が設けられ、
    前記第１下部電極は、前記少なくとも１つのトレンチの前記内壁と前記第２下部電極とを連続的に覆っている、
    電子デバイス。
  2. 前記少なくとも１つのトレンチは、複数のトレンチを含み、
    前記第１下部電極は、前記複数のトレンチの各々の内壁と、前記絶縁層の前記上面とに沿って設けられている、
    請求項１に記載の電子デバイス。
  3. 前記第２下部電極の少なくとも一部は、平面視において、前記第１導電プラグと重なり、
    前記第１導電プラグは、前記第２下部電極に接続されている、
    請求項１に記載の電子デバイス。
  4. さらに、
    入射した光を電荷に変換する光電変換部と、
    前記電荷を蓄積する拡散領域とを備え、
    前記第２下部電極は、前記第１導電プラグを介して前記拡散領域と接続されている、
    請求項３に記載の電子デバイス。
  5. 前記光電変換部に接続された画素電極と、
    平面視において、前記画素電極と重なり、前記画素電極に接続された第２導電プラグと、
    前記第２導電プラグと前記第１導電プラグとを接続する導電層とをさらに備え、
    前記光電変換部は、前記容量素子の上方に位置している、
    請求項４に記載の電子デバイス。
  6. 前記導電層の少なくとも一部は、前記少なくとも１つのトレンチの前記最下部と前記第２下部電極との間に位置している、
    請求項５に記載の電子デバイス。
  7. さらに、
    半導体基板と、
    前記半導体基板の上方に設けられ、複数の絶縁層及び複数の配線層を含む多層配線層とを備え、
    前記複数の絶縁層は前記絶縁層を含み、
    前記複数の配線層は、前記絶縁層の前記上面と前記半導体基板との間に設けられた第１配線層を含んでいる、
    請求項１から６のいずれか１項に記載の電子デバイス。
  8. 前記電子デバイスは、並んで配置された複数の画素を含む画素領域と、前記複数の画素を駆動するための周辺回路とを備える撮像装置であり、
    前記第１配線層は、前記複数の画素のうち２以上の画素に接続され、かつ、前記画素領域の外まで延びている第１信号線の一部を含んでいる、
    請求項７に記載の電子デバイス。
  9. 前記複数の配線層は、前記第１配線層と前記半導体基板との間に設けられた第２配線層をさらに含み、
    前記第２配線層は、
    前記複数の画素のうち２以上の画素に接続され、かつ、前記画素領域の外まで延びている第２信号線の一部を含んでいる、
    請求項８に記載の電子デバイス。
  10. 前記第１配線層は、前記少なくとも１つのトレンチの前記最下部と前記半導体基板との間に設けられている、
    請求項７から９のいずれか１項に記載の電子デバイス。
  11. 絶縁膜にホールを形成する工程と、
    前記ホール内に第１導電プラグを形成する工程と、
    前記絶縁膜における前記ホールとは異なる位置に少なくとも１つのトレンチを形成する工程と、
    前記トレンチの内壁に沿って容量素子の第１下部電極を形成する工程と、
    前記第１下部電極上に前記容量素子の誘電体膜を形成する工程と、
    前記誘電体膜上に前記容量素子の上部電極を形成する工程と、
    前記第１下部電極を形成する工程の前に、前記絶縁膜上に、前記少なくとも１つのトレンチの上部を開口する開口を有する前記容量素子の第２下部電極を形成する工程と、を含み、
    前記第１下部電極は、前記少なくとも１つのトレンチの前記内壁と前記第２下部電極とを連続的に覆うように形成される、
    電子デバイスの製造方法。
  12. 前記少なくとも１つのトレンチは、複数のトレンチを含み、
    前記第１下部電極は、前記複数のトレンチの各々の内壁と、前記絶縁膜の上面とに沿って設けられる、
    請求項１１に記載の電子デバイスの製造方法。
  13. 前記トレンチは、前記開口を有する前記第２下部電極をマスクとして、前記絶縁膜をエッチングすることにより形成される、
    請求項１１に記載の電子デバイスの製造方法。
  14. 前記第２下部電極は、前記第１導電プラグに接続される、
    請求項１３に記載の電子デバイスの製造方法。
  15. さらに、
    画素電極を形成する工程と、
    前記画素電極を覆うように有機光電変換膜を形成する工程と、を含む、
    請求項１１から１４のいずれか１項に記載の電子デバイスの製造方法。
JP2020511593A 2018-04-04 2018-12-10 電子デバイス及びその製造方法 Active JP7228849B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2023016091A JP2023041957A (ja) 2018-04-04 2023-02-06 撮像装置

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2018072409 2018-04-04
JP2018072409 2018-04-04
PCT/JP2018/045241 WO2019193787A1 (ja) 2018-04-04 2018-12-10 電子デバイス

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2023016091A Division JP2023041957A (ja) 2018-04-04 2023-02-06 撮像装置

Publications (2)

Publication Number Publication Date
JPWO2019193787A1 JPWO2019193787A1 (ja) 2021-04-22
JP7228849B2 true JP7228849B2 (ja) 2023-02-27

Family

ID=68100440

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2020511593A Active JP7228849B2 (ja) 2018-04-04 2018-12-10 電子デバイス及びその製造方法
JP2023016091A Pending JP2023041957A (ja) 2018-04-04 2023-02-06 撮像装置

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2023016091A Pending JP2023041957A (ja) 2018-04-04 2023-02-06 撮像装置

Country Status (5)

Country Link
US (1) US11996422B2 (ja)
JP (2) JP7228849B2 (ja)
CN (1) CN111656511A (ja)
TW (2) TW202406164A (ja)
WO (1) WO2019193787A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115088074A (zh) 2020-02-20 2022-09-20 新唐科技日本株式会社 固体摄像装置以及摄像装置
US20220013555A1 (en) * 2020-07-13 2022-01-13 Drs Network & Imaging Systems, Llc High-density capacitor for focal plane arrays
JPWO2022102273A1 (ja) * 2020-11-10 2022-05-19
CN113725002B (zh) * 2021-09-02 2023-03-14 江门市东有科技有限公司 一种单层电容器及其制备方法
WO2023074068A1 (ja) * 2021-10-27 2023-05-04 パナソニックＩｐマネジメント株式会社 撮像装置

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004023033A (ja) 2002-06-20 2004-01-22 Renesas Technology Corp 半導体装置
JP2007059761A (ja) 2005-08-26 2007-03-08 Hitachi Ltd 半導体装置及びその製造方法
JP2013168548A (ja) 2012-02-16 2013-08-29 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2016009781A (ja) 2014-06-25 2016-01-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2016127265A (ja) 2014-12-26 2016-07-11 パナソニックＩｐマネジメント株式会社 撮像装置
JP2017535054A (ja) 2014-09-26 2017-11-24 インテル・コーポレーション 裏面受動構成要素を有する集積回路ダイ、およびそれに関連する方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10173148A (ja) * 1996-12-13 1998-06-26 Hitachi Ltd 半導体記憶装置
JP2001267520A (ja) * 2000-03-21 2001-09-28 Toshiba Corp 半導体装置およびその製造方法
JP2004327770A (ja) 2003-04-25 2004-11-18 Renesas Technology Corp キャパシタの製造方法
JP2006019379A (ja) * 2004-06-30 2006-01-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007035947A (ja) * 2005-07-27 2007-02-08 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
US7560392B2 (en) 2006-05-10 2009-07-14 Micron Technology, Inc. Electrical components for microelectronic devices and methods of forming the same
JP4533919B2 (ja) * 2007-09-18 2010-09-01 株式会社東芝 不揮発性半導体メモリの製造方法
KR20100076525A (ko) 2008-12-26 2010-07-06 주식회사 동부하이텍 후면 수광 이미지센서의 제조방법
JP5464928B2 (ja) * 2009-07-02 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2011049250A (ja) 2009-08-25 2011-03-10 Renesas Electronics Corp 半導体装置およびその製造方法
JP2013021533A (ja) 2011-07-12 2013-01-31 Sony Corp 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
US10269863B2 (en) * 2012-04-18 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for via last through-vias
JP2014160723A (ja) * 2013-02-19 2014-09-04 Panasonic Corp 半導体装置及びその製造方法
KR101334213B1 (ko) 2013-09-02 2013-11-29 (주)실리콘화일 칩 적층 이미지 센서
JP6213743B2 (ja) 2014-10-08 2017-10-18 パナソニックＩｐマネジメント株式会社 撮像装置およびその駆動方法
US10212372B2 (en) 2014-12-26 2019-02-19 Panasonic Intellectual Property Management Co., Ltd. Imaging device including signal line and unit pixel cell including charge storage region
JP6555468B2 (ja) 2015-04-02 2019-08-07 パナソニックＩｐマネジメント株式会社 撮像装置
US9620548B1 (en) * 2015-10-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with wide contact
JPWO2017169882A1 (ja) 2016-03-31 2019-02-14 ソニー株式会社 撮像素子、撮像素子の製造方法、及び、電子機器

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004023033A (ja) 2002-06-20 2004-01-22 Renesas Technology Corp 半導体装置
JP2007059761A (ja) 2005-08-26 2007-03-08 Hitachi Ltd 半導体装置及びその製造方法
JP2013168548A (ja) 2012-02-16 2013-08-29 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2016009781A (ja) 2014-06-25 2016-01-18 ルネサスエレクトロニクス株式会社 半導体装置
JP2017535054A (ja) 2014-09-26 2017-11-24 インテル・コーポレーション 裏面受動構成要素を有する集積回路ダイ、およびそれに関連する方法
JP2016127265A (ja) 2014-12-26 2016-07-11 パナソニックＩｐマネジメント株式会社 撮像装置

Also Published As

Publication number Publication date
JPWO2019193787A1 (ja) 2021-04-22
JP2023041957A (ja) 2023-03-24
TW202406164A (zh) 2024-02-01
TW201943090A (zh) 2019-11-01
US20210013253A1 (en) 2021-01-14
WO2019193787A1 (ja) 2019-10-10
CN111656511A (zh) 2020-09-11
TWI818937B (zh) 2023-10-21
US11996422B2 (en) 2024-05-28

Similar Documents

Publication Publication Date Title
JP7228849B2 (ja) 電子デバイス及びその製造方法
CN107615487B (zh) 成像元件、电子器件、制造设备以及制造方法
US9171799B2 (en) Photoelectric conversion apparatus, image pickup system, and manufacturing method therefor
KR101422995B1 (ko) 고체 촬상 장치 및 카메라
JP7285459B2 (ja) 撮像装置
US20130099098A1 (en) Solid-state imaging device, members for the same, and imaging system
JP6193695B2 (ja) 半導体装置およびその製造方法
JP5441382B2 (ja) 光電変換装置及び光電変換装置の製造方法
JP2019165212A (ja) 撮像装置
US20190288021A1 (en) Imaging device having photoelectric converters, wiring layer, and capacitor
US20210313378A1 (en) Photoelectric conversion device
JP5704848B2 (ja) 固体撮像装置およびカメラ
JP2016219792A (ja) 固体撮像装置、固体撮像装置の製造方法、および撮像システム
US10629644B1 (en) Image sensor and method of manufacturing the same
JP2011049503A (ja) 光電変換装置、撮像システム、及び光電変換装置の製造方法
US7884400B2 (en) Image device and method of fabricating the same
WO2021044762A1 (ja) 撮像装置
JP2018050028A (ja) 固体撮像装置及び電子機器
JP2017183407A (ja) 半導体装置およびその製造方法
JP5700945B2 (ja) 光電変換装置及びその製造方法
CN220963352U (zh) 集成芯片以及半导体结构
JP2012089654A (ja) 固体撮像装置
JP2018082098A (ja) 固体撮像装置、撮像システム、及び固体撮像装置の製造方法
TW202414583A (zh) 積體晶片及其形成方法以及半導體結構

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20211206

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211206

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220927

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20221121

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230110

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230206

R151 Written notification of patent or utility model registration

Ref document number: 7228849

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151