CN111656511A - 电子设备 - Google Patents

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Abstract

本公开的一个方式所涉及的电子设备具备：电容元件、绝缘层、被设置于所述绝缘层的至少1个沟槽、以及至少一部分被所述绝缘层包围的第1导电插塞。所述电容元件包含：第1下部电极，沿着所述至少1个沟槽的内壁设置；介电体层，被设置在所述第1下部电极上；以及上部电极，被设置在所述介电体层上。所述第1导电插塞的至少一部分位于所述绝缘层的上表面与所述至少1个沟槽的最下部之间。

Description

电子设备
技术领域
本公开涉及电子设备。
背景技术
在专利文献1中公开了一种摄像装置，通过在像素部设置电容元件，能够进行高动态范围摄影。
在先技术文献
专利文献
专利文献1:日本特开2016－76921号公报
发明内容
本发明所要解决的课题
在专利文献1所记载的摄像装置中，电容元件的电容越大，则能够实现越高的动态范围。像这样，在具备电容元件的电子设备中，期待电容进一步增大。为了使电容元件的电容增大，例如增大电极的面积即可。但是，由于电极的面积增大，存在电子设备大型化的问题。
于是，本公开提供具备大电容的电容元件的小型的电子设备。
用于解决课题的手段
本公开的非限定性的例示的一个方式所涉及的电子设备具备：电容元件、绝缘层、被设置于所述绝缘层的至少1个沟槽、以及至少一部分被所述绝缘层包围的第1导电插塞。所述电容元件包含：第1下部电极，沿着所述至少1个沟槽的内壁设置；介电体层，被设置在所述第1下部电极上；以及上部电极，被设置在所述介电体层上。所述第1导电插塞的至少一部分位于所述绝缘层的上表面与所述至少1个沟槽的最下部之间。
发明效果
根据本公开，能够提供具备大电容的电容元件的小型的电子设备。
附图说明
图1是实施方式1所涉及的电子设备所具备的电容元件及其附近的截面图。
图2是实施方式1的变形例所涉及的电子设备所具备的电容元件及其附近的截面图。
图3是实施方式2所涉及的电子设备所具备的电容元件及其附近的截面图。
图4A是在实施方式2所涉及的电子设备的制造方法中，用于说明在绝缘膜中形成导电插塞的工序的截面图。
图4B是在实施方式2所涉及的电子设备的制造方法中，用于说明形成覆盖导电插塞的绝缘膜的工序的截面图。
图4C是在实施方式2所涉及的电子设备的制造方法中，用于说明形成针对导电插塞的接触孔的工序的截面图。
图4D是在实施方式2所涉及的电子设备的制造方法中，用于说明形成第2下部电极用的导电膜及金属掩模用的导电膜的工序的截面图。
图4E是在实施方式2所涉及的电子设备的制造方法中，用于说明形成沟槽的工序的截面图。
图4F是在实施方式2所涉及的电子设备的制造方法中，用于说明形成第1下部电极用的导电膜的工序的截面图。
图4G是在实施方式2所涉及的电子设备的制造方法中，用于说明对导电膜进行构图的工序的截面图。
图4H是在实施方式2所涉及的电子设备的制造方法中，用于说明形成介电体膜及金属掩模用的导电膜的工序的截面图。
图4I是在实施方式2所涉及的电子设备的制造方法中，用于说明对介电体膜及导电膜进行构图的工序的截面图。
图4J是在实施方式2所涉及的电子设备的制造方法中，用于说明形成上部电极用的导电膜的工序的截面图。
图4K是在实施方式2所涉及的电子设备的制造方法中，用于说明对导电膜进行构图的工序的截面图。
图4L是在实施方式2所涉及的电子设备的制造方法中，用于说明形成覆盖电容元件的绝缘膜的工序的截面图。
图4M是在实施方式2所涉及的电子设备的制造方法中，用于说明形成光电转换元件的工序的截面图。
图5是表示实施方式3所涉及的摄像装置的构成的图。
图6是表示实施方式3所涉及的摄像装置的像素的电路构成的电路图。
图7是实施方式3所涉及的摄像装置的像素的截面图。
图8是实施方式3的变形例1所涉及的摄像装置的像素的截面图。
图9是实施方式3的变形例2所涉及的摄像装置的像素的截面图。
图10是实施方式3的变形例3所涉及的摄像装置的像素的截面图。
具体实施方式
(本公开的概要)
首先，在详细说明本公开的实施方式之前，说明本公开的一个方式的概要。本公开的一个方式的概要如下所述。
本公开的一个方式所涉及的电子设备具备：电容元件、绝缘层、被设置于所述绝缘层的至少1个沟槽、以及至少一部分被所述绝缘层包围的第1导电插塞。所述电容元件包含：第1下部电极，沿着所述至少1个沟槽的内壁设置；介电体层，被设置在所述第1下部电极上；以及上部电极，被设置在所述介电体层上。所述第1导电插塞的至少一部分位于所述绝缘层的上表面与所述至少1个沟槽的最下部之间。
由此，电容元件的第1下部电极沿着沟槽的内壁设置，因此即使不增大电容元件在平面视下的面积，也能够增大电容元件的电容。因此，能够以平面视下的有限的面积，即以省面积的方式，实现具备大电容的电容元件的电子设备。也就是说，根据本方式，能够提供具备大电容的电容元件的小型的电子设备。
另外，第1导电插塞的至少一部分位于沟槽的侧方，因此能够对电容元件与其他电容元件或者布线等进行静电屏蔽。因此，能够抑制由于电容元件引起的电容性耦合，能够提高电子设备的动作的可靠性。
另外，例如也可以是，所述至少1个沟槽包含多个沟槽，所述第1下部电极沿着所述多个沟槽各自的内壁和所述绝缘层的所述上表面设置。
由此，设置了多个沟槽，因此能够进一步增大电容元件的电容。
另外，例如也可以是，所述电容元件还包含被设置在所述绝缘层的所述上表面与所述第1下部电极之间的第2下部电极，在所述第2下部电极，设置了使所述至少1个沟槽的上部开口的开口部，所述第1下部电极将所述至少1个沟槽的内壁和所述第2下部电极连续地覆盖。
另外，例如也可以是，所述第2下部电极的至少一部分在平面视下与所述第1导电插塞重叠，所述第1导电插塞与所述第2下部电极连接。
由此，第2下部电极位于第1导电插塞的正上方向，因此能够抑制第1导电插塞中包含的金属原子扩散而在表面上露出。由于抑制了金属原子的扩散，因此能够抑制在电容元件的形成工序中发生问题而损害电子设备的动作的可靠性。
例如，在电容元件的形成工序中对沟槽进行构图时，有时使用抗蚀剂去除能力高的氧灰化处理。在氧灰化处理时，在表面上金属原子露出的情况下，金属原子有可能引起异常氧化。根据本方式，通过第2下部电极抑制金属原子的扩散，因此还能够抑制异常氧化的发生。
另外，例如，本公开的一个方式所涉及的电子设备也可以还具备：光电转换部，将入射的光转换为电荷；以及扩散区域，积蓄所述电荷，所述第2下部电极经由所述第1导电插塞与所述扩散区域连接。
由此，电容元件积蓄由光电转换部生成的电荷，因此与电容元件未被连接至光电转换部的情况相比，能够增大光电转换部中的电荷的饱和量。也就是说，能够增大可光电转换的光的极限强度，因此能够扩大作为摄像装置的电子设备的动态范围。
另外，例如，本公开的一个方式所涉及的电子设备也可以还具备：像素电极，与所述光电转换部连接；第2导电插塞，在平面视下与所述像素电极重叠，与所述像素电极连接；以及导电层，将所述第2导电插塞与所述第1导电插塞连接，所述光电转换部位于所述电容元件的上方。
由此，第1导电插塞从像素电极经由第2导电插塞及导电层，相对于第2下部电极从下侧连接。例如，在设置了多个电容元件的情况下，在上部电极以覆盖第1下部电极的方式较大地被形成时，相邻的2个以上的第1下部电极间的距离被确保得较长。因此，能够抑制在第1下部电极间发生电容性耦合。
假如，在相邻的2个以上的电容元件的电极间发生了电容性耦合的情况下，电容元件中积蓄的电荷量有可能变动。在电子设备是生成静止图像或者动态图像的二维图像传感器的情况下，由于电容元件中积蓄的电荷量变动，画质有可能劣化。
对此，根据本方式所涉及的电子设备，抑制了电容性耦合的发生，因此抑制了电容元件中积蓄的电荷量的变动。因此，在电子设备是二维图像传感器的情况下，能够抑制画质的劣化。
另外，例如也可以是，所述导电层的至少一部分位于所述至少1个沟槽的所述最下部与所述第2下部电极之间。
由此，导电层通过利用沟槽的侧方的空间被设置，因此抑制了电子设备的高轮廓化。也就是说，根据本方式，不仅节省了平面视下的面积，而且还实现了厚度方向上的低轮廓化，实现了更小型的电子设备。
另外，例如，本公开的一个方式所涉及的电子设备也可以还具备：半导体基板；以及多层布线层，被设置在所述半导体基板的上方，包含多个绝缘层及多个布线层，所述多个绝缘层包含所述绝缘层，所述多个布线层包含被设置在所述绝缘层的所述上表面与所述半导体基板之间的第1布线层。
一般而言，在半导体基板附近，设置了多个布线，空间内占据的布线密度变高。根据本方式，在从半导体基板远离的布线密度比较低的位置设置电容元件，因此电容元件的布局的自由度得以提高。例如，能够将电容元件形成得大或者将沟槽形成得深，因此能够进一步增大电容元件的电容。
另外，例如也可以是，所述电子设备是具备包含排列配置的多个像素的像素区域以及用于驱动所述多个像素的周边电路的摄像装置，所述第1布线层包含与所述多个像素之中的2个以上的像素连接而且延伸到所述像素区域之外的第1信号线的一部分。
由此，例如，在电容元件与光电转换部被连接的情况下，能够在电容元件中积蓄电荷，因此能够增大光电转换部中的电荷的饱和量。也就是说，能够增大可光电转换的光的极限强度，因此能够扩大作为摄像装置的电子设备的动态范围。
另外，例如也可以是，所述多个布线层还包含被设置在所述第1布线层与所述半导体基板之间的第2布线层，所述第2布线层包含与所述多个像素之中的2个以上的像素连接而且延伸到所述像素区域之外的第2信号线的一部分。
由此，至少2层的布线层位于所述绝缘层的所述上表面与半导体基板之间，因此电容元件被设置在从半导体基板更加远离的位置。因此，电容元件的布局的自由度得以提高，因此能够容易地使电容元件的电容增大。
另外，例如，所述第1布线层也可以被设置在所述至少1个沟槽的所述最下部与所述半导体基板之间。
由此，至少1层的布线层位于沟槽的最下部与半导体基板之间，因此电容元件被设置在从半导体基板远离的位置。因此，电容元件的布局的自由度得以提高，因此能够容易地使电容元件的电容增大。
在本公开中，电路、单元、装置、部件或部的全部或者一部分、或者框图的功能模块的全部或者一部分可以通过包含半导体装置、半导体集成电路(IC)、或者LSI(large scaleintegration：大规模集成电路)的一个或者多个电子电路执行。LSI或者IC既可以集成于一个芯片，也可以组合多个芯片来构成。例如，存储元件以外的功能模块也可以集成于一个芯片。这里，虽然称作LSI或者IC，但名称根据集成的程度而变，也可以是称作系统LSI、VLSI(very large scale integration：超大规模集成电路)、或ULSI(ultralarge scaleintegration：特大规模集成电路)的电路。也能够以相同的目的使用在LSI的制造后被编程的现场可编程逻辑门阵列(FPGA)、或者能够重构LSI内部的接合关系或设置LSI内部的电路划分的可重构逻辑器件。
进而，电路、单元、装置、部件或部的全部或者一部分的功能或操作，也可以通过软件处理来执行。在该情况下，软件记录于一个或者多个ROM、光盘、硬盘驱动器等非易失性记录介质，在软件通过处理装置(processor)执行时，由该软件确定的功能通过处理装置(processor)以及周边装置执行。系统或者装置也可以具备记录有软件的一个或者多个非易失性记录介质、处理装置(processor)、以及所需的硬件设备，例如接口。
以下，参照附图具体说明实施方式。
此外，以下说明的实施方式均示出概括性的或者具体性的例子。以下的实施方式所示的数值、形状、材料、结构要素、结构要素的配置位置及连接方式、步骤、步骤的顺序等是一例，并非意在限定本公开。
另外，各图是示意图，不一定严密地图示。从而，例如，在各图中比例尺等不必须一致。另外，在各图中，关于实质上相同的构成赋予相同的标记，省略或者简化重复的说明。
另外，在本说明书中，平行或者垂直等表示要素间的关系性的用语及矩形等表示要素的形状的用语、以及数值范围不是仅表示严格含义的表现，而是意在也包含实质上等同的范围、例如几％程度的差异在内的表现。
此外，在本说明书中，“上方”及“下方”这样的用语并非是指绝对的空间辨识中的上方向(铅直上方)及下方向(铅直下方)，而作为基于层叠结构中的层叠顺序而通过相对的位置关系规定的用语来使用。此外，“上方”及“下方”这样的用语不仅被应用于两个结构要素相互空开间隔而配置且在两个结构要素之间存在其他结构要素的情况，还被应用于两个结构要素相互密接而配置且两个结构要素相接的情况。
另外，在本说明书中，“正上方向”及“正下方向”这样的用语不仅是指“上方”及“下方”这样的层叠方向上的上下关系，而且是指在平面视下至少一部分重复。例如，“A位于B的正上方向”，是指A位于B的上方，而且，在平面视下A的至少一部分与B重复。
同样，在A位于比B更靠上方的情况下“C位于A与B之间”，是指C位于比A更靠下方而且位于比B更靠上方。C既可以位于A的正下方向，也可以不位于A的正下方向。C既可以位于B的正上方向，也可以不位于B的正上方向。
此外，“平面视”是指沿着上下方向观察，具体而言，是指从正面观察半导体基板的主面。
(实施方式1)
首先，关于实施方式1，使用图1进行说明。图1是本实施方式所涉及的电子设备10所具备的电容元件100及其附近的截面图。
如图1所示，电子设备10具备电容元件100、绝缘层120和绝缘层130。电子设备10例如是摄像装置或者存储装置等。虽未图示，电子设备10例如具备半导体基板。
在本实施方式中，电容元件100被设置在电子设备10所具备的半导体基板(未图示)的上方。具体而言，如图1所示，被设置在电子设备10所具备的绝缘层120上。
绝缘层120例如是半导体基板的上方设置的多层布线层中包含的多个绝缘层中的1个。绝缘层120例如通过使用氧化硅(SiOx)或者氮化硅(SiNx)等透光性的绝缘性材料被形成。
如图1所示，在绝缘层120中设置有沟槽122。沟槽122具有底部124和侧壁部126。底部124是与绝缘层120的上表面平行的平坦面。侧壁部126是相对于底部124以正交或者倾斜的方式交叉的平坦面。或者，底部124及侧壁部126中的至少一方也可以是弯曲面。此外，沟槽122也可以是两个侧壁部126以形成V形沟的方式倾斜地交叉。也就是说，沟槽122也可以不具有底部124。
如图1所示，沟槽122的截面形状是深度方向长的长方形，但不限于此。沟槽122的截面形状也可以是深度方向长的逆梯形。或者，沟槽122的截面形状也可以是深度方向长的V形或者U形。沟槽122的截面形状也可以是宽度方向长。
沟槽122的深度例如比电容元件100的下部电极102或者上部电极106的厚度深。例如，沟槽122的深度是100nm以上且1μm以下。
在本实施方式中，在绝缘层120中设置有多个沟槽122。在图1中，示出了绝缘层120中设置的两个沟槽122，但沟槽122的个数也可以是3个以上。或者，在绝缘层120中，也可以仅设置1个沟槽122。
在本实施方式中，如图1所示，设置了覆盖电容元件100的绝缘层130。也就是说，电容元件100以被夹在绝缘层120与绝缘层130之间的方式设置。绝缘层130是多层布线层中包含的多个绝缘层中的1个。绝缘层130例如通过使用氧化硅或者氮化硅等透光性的绝缘性材料被形成。绝缘层130既可以具有单层构造，也可以具有多层构造。
如图1所示，电容元件100具备下部电极102、介电体层104和上部电极106。电容元件100具有所谓MIM(Metal－Insulator－Metal：金属-绝缘体-金属)构造。
下部电极102是沿着沟槽122的内壁设置的第1下部电极的一例。下部电极102沿着多个沟槽122各自的内壁和绝缘层120的上表面设置。具体而言，下部电极102沿着沟槽122的底部124和侧壁部126中的各部以大致均匀的膜厚设置。也就是说，下部电极102的上表面形成了比沟槽122小与下部电极102的膜厚相当的量的沟槽。下部电极102的膜厚例如是15nm，但不限于此。
如图1所示，下部电极102将绝缘层120的上表面、侧壁部126和底部124连续地覆盖。在此，连续是指下部电极102不在中途被分断。具体而言，在下部电极102中不设置通孔。
在本实施方式中，下部电极102的膜厚在位于绝缘层120的上表面上的平坦部分与沟槽122内的部分相比不同。具体而言，平坦部分的膜厚比沟槽122内的部分的膜厚大。通过使沟槽122内的部分薄膜化，能够使沟槽122的宽度变窄。由此，能够以更小的面积使电容元件100的电容增大。
下部电极102通过使用金属或者金属化合物等导电性的材料被形成。作为导电性的材料，能够使用钛(Ti)、铝(Al)、金(Au)或铂(Pt)等金属单体、或者其中2个以上的金属的合金。或者，作为导电性的材料，也可以使用氮化钛(TiN)、氮化钽(TaN)或者氮化铪(HfN)等导电性的金属的氮化物。
介电体层104被设置在下部电极102上。具体而言，介电体层104与下部电极102的上表面接触，沿着下部电极102的上表面以大致均匀的膜厚形成。也就是说，介电体层104的上表面也与下部电极102的上表面同样，形成了比沟槽122小与下部电极102及介电体层104的合计膜厚相当的量的沟槽。介电体层104的膜厚例如是10nm以上，作为一例是20nm，但不限于此。
介电体层104例如通过使用介电常数比氧化硅高的所谓high－k(高介电)材料被形成。具体而言，介电体层104含有铪(Hf)的氧化物或者锆(Zr)的氧化物作为主成分。具体而言，介电体层104含有50摩尔％以上的铪的氧化物或者锆的氧化物。或者，介电体层104也可以通过使用氧化铝(Al2O3)被形成。
在本实施方式中，介电体层104完全覆盖下部电极102。具体而言，在平面视下，下部电极102位于介电体层104的内部。如图1所示，介电体层104的端部位于比下部电极102的端部更靠外侧，被设置在绝缘层120的上表面上。通过由介电体层104覆盖下部电极102，能够抑制下部电极102与上部电极106的短路。
上部电极106被设置在介电体层104上。具体而言，上部电极106与介电体层104的上表面接触，沿着介电体层104的上表面以大致均匀的膜厚形成。也就是说，上部电极106的上表面也与下部电极102的上表面及介电体层104的上表面同样，形成了比沟槽122小与下部电极102、介电体层104及上部电极106的合计膜厚相当的量的沟槽。此外，上部电极106也可以以填充沟槽122的方式形成。也就是说，上部电极106的上表面也可以是与绝缘层120的上表面平行的平坦面。
上部电极106例如通过使用与下部电极102相同的材料被形成。或者，上部电极106也可以通过使用与下部电极102不同的材料被形成。
在本实施方式中，上部电极106完全覆盖介电体层104。具体而言，在平面视下，介电体层104位于上部电极106的内部。如图1所示，上部电极106的端部位于比介电体层104的端部更靠外侧，被设置在绝缘层120的上表面上。
如上，根据本实施方式，电容元件100的下部电极102沿着沟槽122的内壁设置，因此即使不增大电容元件100在平面视下的面积，也能够增大电容元件100的电容。因此，能够以平面视下的有限的面积，即以省面积的方式，实现具备大电容的电容元件100的电子设备10。
(实施方式1的变形例)
在此，关于实施方式1的变形例，使用图2进行说明。图2是本变形例所涉及的电子设备11所具备的电容元件100及其附近的截面图。此外，在本变形例的说明中，以与实施方式1的差异点为中心进行说明，省略或者简化共通点的说明。
如图2所示，本变形例所涉及的电子设备11具备导电插塞140。导电插塞140是至少一部分被绝缘层120包围的第1导电插塞的一例。
导电插塞140的至少一部分位于沟槽122的最下部与绝缘层120的上表面之间。换言之，导电插塞140的至少一部分位于包含沟槽122的最下部且与绝缘层120的上表面平行的虚拟面与绝缘层120的上表面之间。此外，沟槽122的最下部是底部124。也就是说，导电插塞140的至少一部分位于比沟槽122的底部124更靠上方，且位于比绝缘层120的上表面更靠下方。也就是说，导电插塞140的至少一部分位于沟槽122的侧方。
在本变形例中，导电插塞140位于：作为下部电极102的一部分且位于绝缘层120的上表面上的部分的正下方向。也就是说，在平面视下，导电插塞140与下部电极102重叠。
导电插塞140例如通过使用金属等导电性材料被形成。具体而言，导电插塞140通过使用铜(Cu)或者钨(W)等被形成。导电插塞140例如是电子设备11所具备的信号线或电源线的一部分、或者对各元件间进行连接的导电线的一部分。导电插塞140也可以与电容元件100的下部电极102或者上部电极106连接。
根据本变形例，导电插塞140的至少一部分位于沟槽122的侧方，因此能够对电容元件100与其他电容元件或者布线等进行静电屏蔽。因此，能够抑制由于电容元件100引起的电容性耦合，能够提高电子设备11的动作的可靠性。
(实施方式2)
接下来，关于实施方式2，使用图3进行说明。图3是本实施方式所涉及的电子设备12所具备的电容元件200及其附近的截面图。此外，在本实施方式的说明中，以与实施方式1及其变形例的差异点为中心进行说明，省略或者简化共通点的说明。
如图3所示，电容元件200具备第1下部电极202、第2下部电极208、介电体层104和上部电极106。
第1下部电极202与实施方式1所涉及的下部电极102同样，沿着沟槽122的内壁设置。在本实施方式中，第1下部电极202将沟槽122的内壁和第2下部电极208连续地覆盖。第1下部电极202除了覆盖第2下部电极208这一点之外，与实施方式1所涉及的下部电极102相同。
在本实施方式中，第1下部电极202完全覆盖第2下部电极208。具体而言，第1下部电极202不仅沿着第2下部电极208的上表面上，而且沿着第2下部电极208的端面和第2下部电极208的开口部209的壁面设置。例如，在平面视下，第2下部电极208位于第1下部电极202的内部。如图3所示，第1下部电极202的端部位于比第2下部电极208的端部更靠外侧，被设置在绝缘层120的上表面上。
第2下部电极208被设置在绝缘层120的上表面与第1下部电极202之间。具体而言，第2下部电极208的至少一部分被设置在导电插塞140的正上方向。第2下部电极208沿着绝缘层120的上表面以大致均匀的膜厚形成。具体而言，第2下部电极208是平板状的导电膜，如图3所示具有开口部209。
开口部209是用于使沟槽122的上部开口的通孔。开口部209与沟槽122一对一地对应设置。具体而言，在平面视下，开口部209的形状及大小与沟槽122的形状及大小相同。
第2下部电极208通过使用与第1下部电极202不同的材料被形成。具体而言，第2下部电极208由钽(Ta)或钨(W)等金属材料、或者氮化钽或氮化钨(WN)等金属的氮化物等形成。
接下来，关于本实施方式所涉及的电子设备12的制造方法，使用图4A至图4M进行说明。图4A至图4M分别是用于说明电子设备12的制造方法中的各工序的截面图。
首先，如图4A所示，在半导体基板(未图示)的上方被成膜的第1绝缘膜120a中形成导电插塞140。具体而言，通过对由硅氧化膜形成的第1绝缘膜120a进行光刻及蚀刻来进行构图，从而形成接触孔。通过蒸镀法或者溅射法等在接触孔内形成铜(Cu)等金属材料，从而形成导电插塞140。
导电插塞140例如是用于与电容元件200的第2下部电极208连接的接触插塞。此外，在图4A所示的例子中，除了导电插塞140以外，还同时形成了两个导电插塞140a及140b。导电插塞140a是用于与光电转换元件210(参照图4M)的像素电极214连接的接触插塞的一部分。导电插塞140b是用于与电容元件200的上部电极106连接的接触插塞。此外，也可以不设置导电插塞140、140a及140b中的至少1个。
接下来，如图4B所示，通过等离子体CVD(Chemical Vapor Deposition：化学气相沉积)法，在整面上使第2绝缘膜120b及第3绝缘膜120c依次成膜。具体而言，以覆盖导电插塞140、140a及140b各自的上表面以及第1绝缘膜120a的上表面的方式，使第2绝缘膜120b及第3绝缘膜120c依次成膜。第2绝缘膜120b例如是硅炭氮化膜(SiCN膜)。第3绝缘膜120c例如是硅氧化膜。硅炭氮化膜能够抑制导电插塞140、140a及140b中包含的金属的扩散。
此外，通过第1绝缘膜120a、第2绝缘膜120b及第3绝缘膜120c，形成图3所示的绝缘层120。也就是说，在本实施方式中，绝缘层120具有多个绝缘膜层叠而成的多层构造。此外，绝缘层120也可以是单层的绝缘膜。
接下来，如图4C所示，通过干法蚀刻，形成贯通第2绝缘膜120b及第3绝缘膜120c的开口120d。开口120d是用于使导电插塞140及140b露出的通孔。
接下来，如图4D所示，使第1导电膜208a及第2导电膜202a依次成膜。第1导电膜208a例如是氮化钽膜。第2导电膜202a例如是氮化钛膜。第1导电膜208a相当于第2下部电极208。第2导电膜202a相当于第1下部电极202的下层部分。
氮化钛膜能够抑制导电插塞140、140a及140b中包含的铜的扩散。氮化钛膜作为在之后工序中用于形成沟槽122的金属掩模发挥功能。氮化钽膜及氮化钛膜分别通过溅射法、等离子体CVD法或者原子层沉积(ALD：Atomic Layer Deposition)法等形成。
接下来，如图4E所示，形成沟槽122。具体而言，在形成了抗蚀剂掩膜之后，例如，通过使用氯(Cl2)气的干法蚀刻，对第1导电膜208a及第2导电膜202a进行构图。由此，形成第2下部电极208的开口部209。
之后，通过对抗蚀剂掩膜进行剥离，并将被构图的第2导电膜202a作为掩膜利用，从而通过使用四氟化碳(CF4)及乙烷(C2H6)气体的干法蚀刻，将第3绝缘膜120c、第2绝缘膜120b及第1绝缘膜120a的一部分去除。
此时，例如通过进行氧灰化处理来去除抗蚀剂。在氧灰化处理时，在表面上金属原子露出的情况下，金属原子有可能引起异常氧化。根据本实施方式，通过第1导电膜208a抑制金属原子的扩散，因此还能够抑制异常氧化的发生。
接下来，如图4F所示，以覆盖沟槽122的内壁的方式在整面上形成第3导电膜202b。第3导电膜202b例如是氮化钛膜。氮化钛膜例如通过等离子体CVD法或者ALD法等被形成。
在本实施方式中，通过第3导电膜202b和第2导电膜202a，形成第1下部电极202。第2导电膜202a未设置在沟槽122内，因此第1下部电极202的膜厚在沟槽122内的部分比平坦部分薄。
接下来，如图4G所示，对第3导电膜202b及第2导电膜202a进行构图。具体而言，在形成了抗蚀剂掩膜之后，例如通过使用了氯气的干法蚀刻，对第3导电膜202b及第2导电膜202a进行构图。之后，将抗蚀剂掩膜剥离。
接下来，如图4H所示，在整面上使介电体膜104a和第4导电膜106a依次成膜。介电体膜104a例如是氧化铪膜。第4导电膜106a例如是氮化钛膜。氧化铪膜及氮化钛膜分别例如通过ALD法或者等离子体CVD法被形成。
接下来，如图4I所示，对第4导电膜106a及介电体膜104a进行构图。具体而言，在形成了抗蚀剂掩膜之后，例如通过使用氯气的干法蚀刻，对第4导电膜106a及介电体膜104a进行构图。之后，将抗蚀剂掩膜剥离。被构图的介电体膜104a相当于介电体层104。
接下来，如图4J所示，使第5导电膜106b在整面上成膜。第5导电膜106b例如是氮化钛膜。氮化钛膜例如通过ALD法或者等离子体CVD法被形成。
接下来，如图4K所示，对第5导电膜106b进行构图。具体而言，在形成了抗蚀剂掩膜之后，例如通过使用氯气的干法蚀刻，对第5导电膜106b进行构图。之后，将抗蚀剂掩膜剥离。
被构图的第5导电膜106b及第4导电膜106a相当于电容元件200的上部电极106。在本实施方式中，第4导电膜106a及第5导电膜106b均为氮化钛膜，因此上部电极106在实质上成为单层的氮化钛膜。
在本实施方式中，第5导电膜106b与位于导电插塞140b的正上方向的第2导电膜202a接触并将其覆盖。具体而言，第5导电膜106b从位于沟槽122及导电插塞140的正上方向的部分，连续形成到位于导电插塞140b的正上方向的部分。由此，电容元件200的上部电极106与导电插塞140b被电连接。
经过以上的工序，在绝缘层120中形成沟槽122，并沿着沟槽122的内壁形成电容元件200。
此外，如后述的实施方式3等，电子设备12是摄像装置，有时在电容元件200的上方形成光电转换元件。在该情况下，在电容元件200的形成工序之后，接着在电容元件200的上方形成光电转换元件。以下，使用图4L及图4M，关于光电转换元件210的形成方法简单进行说明。
首先，如图4L所示，以覆盖电容元件200的方式，使第4绝缘膜130a、第5绝缘膜130b及第6绝缘膜130c依次成膜。第4绝缘膜130a例如是硅炭氮化膜。第5绝缘膜130b例如是硅氮化膜。第6绝缘膜130c例如是硅氧化膜。各绝缘膜例如通过等离子体CVD法被成膜。成膜后，通过化学机械研磨(CMP：Chemical Mechanical Polishing)使第6绝缘膜130c的表面平坦。通过第4绝缘膜130a、第5绝缘膜130b及第6绝缘膜130c，形成图3所示的绝缘层130。
接下来，如图4M所示，依次形成导电插塞140c、像素电极214、有机光电转换膜212和透明电极216。具体而言，通过形成用于使导电插塞140a露出的接触孔，通过蒸镀法或者溅射法等在接触孔内形成铜(Cu)等金属材料，从而形成导电插塞140c。
进而，例如通过使氮化钛膜成膜并构图，从而形成像素电极214。氮化钛膜的成膜例如通过溅射法或者等离子体CVD法等进行。构图通过使用氯气的干法蚀刻等进行。此外，像素电极214例如按摄像装置所具备的每个像素以岛状被构图。
进而，通过以覆盖像素电极214的方式，在整面上涂布有机光电转换材料并使其固化，从而形成有机光电转换膜212。在形成的有机光电转换膜212的上表面，例如使氧化铟锡(ITO：Indium Tin Oxide)等的透明导电膜作为透明电极216成膜。透明导电膜的成膜例如通过溅射等进行。
经过以上的工序，例如形成摄像装置等电子设备12。
如上，在本实施方式中，第2下部电极208位于导电插塞140的正上方向，因此能够抑制导电插塞140中包含的金属原子扩散并在表面上露出。由于抑制了金属原子的扩散，因此能够抑制在电容元件200的形成工序中发生问题而损害电子设备12的动作的可靠性。
(实施方式3)
接下来，关于实施方式3所涉及的摄像装置，使用图5及图6进行说明。
图5是表示本实施方式所涉及的摄像装置13的构成的图。图6示意性地表示从光入射侧观察摄像装置13时的平面布局。摄像装置13是具备电容元件100或者200的电子设备的一例。例如，摄像装置13是正面照射型的CMOS(Complementary Metal OxideSemiconductor：互补金属氧化物半导体)图像传感器。
如图5所示，摄像装置13具备像素区域14和周边电路区域15。周边电路区域15是在对像素区域14进行平面视的情况下位于像素区域14的周边的区域。
在像素区域14中，多个像素20排列配置。多个像素20在面内排列为矩阵状配置，但不限于此。例如，多个像素20也可以排列为一列地配置。
在多个像素20中的各个上，连接着多个电源线及多个信号线。具体而言，如图5所示，摄像装置13具备多个第1电源线40、多个第2电源线42、多个复位信号线44、多个选择信号线46和多个垂直信号线48。
在图5所示的例子中，第1电源线40及垂直信号线48分别按多个像素20的每列设置。例如，在一条第1电源线40上，连接着像素区域14中配置的多个像素20之中的排列为一列的多个像素20。关于垂直信号线48也是同样的。
第2电源线42、复位信号线44及选择信号线46分别按多个像素20的每行设置。例如，在1条第2电源线42上，连接着像素区域14中配置的多个像素20之中的排列为一行的多个像素20。关于复位信号线44及选择信号线46也是同样的。
像这样，在本实施方式中，各电源线及各信号线是与多个像素20之中的2个以上的像素连接而且延伸到像素区域14之外的第1信号线或者第2信号线的一例。关于像素20的详细构成、以及各电源线及信号线各自与像素20内的元件之间的连接关系，留待以后说明。
在周边电路区域15中，设置了用于驱动多个像素20中的各个像素的1个以上的周边电路。具体而言，如图5所示，摄像装置13具备垂直扫描电路30、水平扫描电路32、列信号处理电路34、负载电路36和反向放大器38，作为1个以上的周边电路。列信号处理电路34、负载电路36和反向放大器38分别按多个像素20的每列、即每条垂直信号线48设置。
垂直扫描电路30控制向用于选择成为读出信号电荷的对象的像素20的信号线等供给的电位。具体而言，垂直扫描电路30控制向复位信号线44及选择信号线46供给的电位。
水平扫描电路32处理经由按每列设置的垂直信号线48从各像素20转送的信号电荷。在水平扫描电路32上，连接着输出信号线33，将从多个像素20中的各个像素转送的信号电荷顺次输出。具体而言，水平扫描电路32将从各像素20转送且由列信号处理电路34处理后的信号电荷，从输出信号线33顺次输出。
列信号处理电路34被连接在与垂直信号线48连接的各像素20和水平扫描电路32之间。列信号处理电路34进行以相关二重采样为代表的噪声处理、以及模拟－数字转换(AD转换)等。
负载电路36与像素20所具有的放大晶体管24(参照图6)一起形成源极跟随器电路。负载电路36作为恒流源发挥功能。
反向放大器38构成供给用于使各像素20的电荷积蓄部复位的复位电压的反馈电路。具体而言，反向放大器38具备：与垂直信号线48连接的反向输入端子、被供给规定的参照电压Vref的非反向输入端子、以及与反馈线39连接的输出端子。反馈线39如图6所示，与连接着反向输入端子的垂直信号线48上连接的多个像素20各自的复位晶体管22连接。
接下来，使用图6及图7，关于摄像装置13的像素20的构成进行说明。图6是表示本实施方式所涉及的摄像装置13的像素20的电路构成的电路图。图7是本实施方式所涉及的摄像装置13的像素20的截面图。在本实施方式中，多个像素20各自的电路构成及截面构成相互相同。以下，首先，关于像素20的电路构成，使用图6进行说明。
如图6所示，像素20具有电容元件200、光电转换元件210、复位晶体管22、放大晶体管24和选择晶体管26。
电容元件200为了积蓄由光电转换元件210生成的信号电荷而被设置。由光电转换元件210生成的信号电荷被积蓄在电容元件200中，因此能够增大光电转换元件210的饱和量。因此，能够扩大像素20的动态范围。
电容元件200例如是图3所示的实施方式2所涉及的电容元件200。此外，摄像装置13也可以替代电容元件200，而具备图1或者图2所示的电容元件100。
电容元件200所具备的两个电极中的一方与光电转换元件210连接。电容元件200所具备的两个电极中的另一方与第2电源线42连接。例如，电容元件200的第1下部电极202与光电转换元件210连接，上部电极106与第2电源线42连接。
光电转换元件210生成与入射光相应的电荷。例如，光电转换元件210是具备有机光电转换膜212和夹着有机光电转换膜212的两个电极的有机光电转换元件。
有机光电转换膜212是生成与入射光相应的电荷的光电转换部的一例。在光入射到有机光电转换膜212的情况下，生成电子－空穴对。在本实施方式中，使被生成的电子－空穴对中的一方的电荷作为信号电荷积蓄在电容元件200中。此外，关于光电转换元件210的具体的构成，使用图7留待以后说明。
在光电转换元件210与电容元件200之间，设置了用于使电荷积蓄的扩散区域(floating diffusion)FD。扩散区域FD例如图7所示，被形成在半导体基板150内。扩散区域FD、以及与扩散区域FD连接的电容元件200的一方的电极及光电转换元件210的一方的电极，相当于积蓄信号电荷的电荷积蓄部。
复位晶体管22是用于切换扩散区域FD与反馈线39的导通及非导通的开关元件。复位晶体管22为了使扩散区域FD的电荷复位而被设置。复位晶体管22的漏极及源极中的一方与反馈线39连接，漏极及源极中的另一方与扩散区域FD连接。
放大晶体管24与作为恒流源发挥功能的负载电路36组合而构成源极跟随器电路。具体而言，放大晶体管24将栅极的电位转换为电压，并向垂直信号线48输出。放大晶体管24的漏极及源极中的一方与第1电源线40连接，漏极及源极中的另一方与垂直信号线48连接。此外，在本实施方式中，放大晶体管24的漏极及源极中的另一方经由选择晶体管26与垂直信号线48连接。放大晶体管24的栅极与扩散区域FD连接。
选择晶体管26是用于切换放大晶体管24与垂直信号线48的导通及非导通的开关元件。选择晶体管26的漏极及源极中的一方与放大晶体管24的漏极及源极中的另一方连接。选择晶体管26的漏极及源极中的另一方与垂直信号线48连接。选择晶体管26的栅极与选择信号线46连接。
在本实施方式中，复位晶体管22、放大晶体管24及选择晶体管26分别是MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物半导体场效应晶体管)。或者，各晶体管也可以是薄膜晶体管(TFT：Thin Film Transistor)。
例如，各晶体管是n型的MOS晶体管。各晶体管在各晶体管的栅极被供给的电位是高电平的情况下导通，即成为导通状态。在栅极被供给的电位是低电平的情况下截止，即成为非导通状态。此外，各晶体管也可以是p型的MOS晶体管。在该情况下，各晶体管的栅极被供给的电位的电平与各晶体管的导通/截止之间的关系，与n型的MOS晶体管的情况相反。此外，在各晶体管中，也可以是n型的MOS晶体管与p型的MOS晶体管混合存在。
在此，关于信号电荷从像素20的读取处理进行说明。
最初，进行使在包含扩散区域FD的电荷积蓄部中积蓄的电荷复位的处理即复位动作。具体而言，垂直扫描电路30向复位信号线44及选择信号线46各自供给高电平的电位，从而使复位晶体管22及选择晶体管26各自成为导通状态。由此，形成经由反馈线39的反馈电路。
通过形成反馈电路，垂直信号线48的电压被约束为向反向放大器38的非反向输入端子施加的输入电压Vref。换言之，扩散区域FD的电压被复位为使得垂直信号线48的电压成为Vref的电压。由此，能够抑制由于复位晶体管22的导通及截止而发生的kTC噪声的影响。Vref的大小例如在电源电压VDD与接地电压之间的范围内。此外，电源电压VDD的大小例如是3.3V，但不限于此。
在复位动作后，垂直扫描电路30通过向复位信号线44及选择信号线46各自供给低电平的电位，从而使复位晶体管22及选择晶体管26各自成为非导通状态。之后，使光电转换元件210曝光。通过曝光，由光电转换元件210生成的信号电荷被积蓄在扩散区域FD及电容元件200中。
在曝光后的规定的定时，垂直扫描电路30通过向选择信号线46供给高电平的电位，从而使选择晶体管26成为导通状态。在放大晶体管24的栅极上，连接着包含扩散区域FD及电容元件200的电荷积蓄部。因此，栅极的电位与电荷积蓄部中积蓄的电荷相应地变化，与该电位的变化相应的电压信号被输出至垂直信号线48。被输出至垂直信号线48的信号由列信号处理电路34及水平扫描电路32处理，并从输出信号线33作为像素信号被读出。
通过针对多个像素20中的各个像素进行同样的处理，由各像素20生成的信号电荷被读出，并生成图像数据。
接下来，关于本实施方式所涉及的摄像装置13的像素20的截面构成，使用图7进行说明。
如图7所示，摄像装置13具备半导体基板150和多层布线层160。像素20中包含的复位晶体管22、放大晶体管24及选择晶体管26被设置在半导体基板150的表面附近。电容元件200被设置在多层布线层160的内部。光电转换元件210被设置在多层布线层160的上方。
半导体基板150例如是由硅等半导体材料形成的基板。如图7所示，在半导体基板150中，设置有分离区域152及杂质区域154。分离区域152及杂质区域154例如通过利用离子注入等注入杂质从而被形成。
分离区域152是用于将像素20中包含的元件分离的区域。在图7所示的例子中，分离区域152为了将相邻的像素20间、以及像素20内的复位晶体管22与放大晶体管24分离而被设置。分离区域152例如在各晶体管是n型晶体管的情况下，通过将硼(B)等的离子向半导体基板150注入从而被形成。另外，分离区域152例如在各晶体管是p型晶体管的情况下，通过将磷(P)或者砷(As)等的离子向半导体基板150注入从而被形成。另外，分离区域152也可以是埋入氧化膜而成的STI(Shallow Trench Isolation：浅槽隔离)构造。
杂质区域154是各晶体管的源极或者漏极。如图7所示，在半导体基板150的表面附近设置了多个杂质区域154。多个杂质区域154各自例如通过将磷(P)或者砷(As)等的离子向半导体基板150注入从而被形成。例如，杂质区域154是n型的半导体区域，但也可以是p型的半导体区域。
在本实施方式中，作为杂质区域154的1个，设置了扩散区域FD。扩散区域FD相当于复位晶体管22的源极或者漏极。
多层布线层160被设置在半导体基板150的上方。如图7所示，多层布线层160具有多个绝缘层120、130、162、164及166、以及多个布线层170及174。具体而言，按照绝缘层162、布线层174、绝缘层164、布线层170、绝缘层166、绝缘层120及绝缘层130的顺序，被设置在半导体基板150的上表面。
绝缘层162、164及166分别是被设置在布线层间的层间绝缘层。绝缘层162、164及166分别例如由硅氧化膜或者硅氮化膜等形成。绝缘层162、164及166各自的膜厚例如比布线层170及布线层174各自的膜厚大。
布线层170是被设置在设置了沟槽122的绝缘层120的上表面与半导体基板150之间的第1布线层的一例。具体而言，布线层170被设置在沟槽122的最下部与半导体基板150之间。换言之，布线层170被设置在包含沟槽122的最下部的虚拟面与半导体基板150之间。在本实施方式中，布线层170是位于绝缘层164与绝缘层166之间的层，包含构成信号线或者电源线的导电线171、以及位于导电线171的侧方的绝缘层172。
布线层174是被设置在布线层170与半导体基板150之间的第2布线层的一例。布线层174位于布线层170的下方。布线层174是位于绝缘层164与绝缘层162之间的层，包含构成信号线或者电源线的导电线175、以及位于导电线175的侧方的绝缘层176。
此外，布线层174也可以位于布线层170的上方。多层布线层160中包含的各布线层的上下关系不特别限定。
跨多个像素20设置的信号线及电源线被包含在多层布线层160中包含的1个以上的布线层中。在图7所示的例子中，第1电源线40、垂直信号线48及反馈线39是第1信号线的一例，被包含在布线层170中。选择信号线46是第2信号线的一例，被包含在布线层174中。第2电源线42被包含在绝缘层120的下层部分中。虽然在图7中未示出，复位信号线44例如被包含在布线层170或者布线层174中。此外，在多层布线层160内设置各信号线及各电源线的位置不特别限定。
在本实施方式中，光电转换元件210位于电容元件200的上方。如图7所示，光电转换元件210具备有机光电转换膜212、像素电极214和透明电极216。
有机光电转换膜212例如跨多个像素20连续地设置。例如，有机光电转换膜212被设置在多层布线层160的上方的整面上。
像素电极214是用于取出由有机光电转换膜212生成的信号电荷的电极。像素电极214与有机光电转换膜212连接。像素电极214按每个像素20设置。像素电极214如图7所示，被设置在多层布线层160的最上表面。像素电极214例如通过使用铜等金属材料或者氮化钛等金属氮化物被形成。
透明电极216被设置在有机光电转换膜212的上表面上。透明电极216是用于回收由有机光电转换膜212生成的电子－空穴对中的另一方的电荷的电极。透明电极216例如与有机光电转换膜212的上表面接触地被设置在整面上。透明电极216例如通过使用ITO等具有透光性及导电性的材料被形成。
如图7所示，本实施方式所涉及的摄像装置13具备导电插塞142和导电层144。导电插塞142位于像素电极214的正下方向，是与像素电极214连接的第2导电插塞的一例。导电层144将导电插塞142与导电插塞140连接。
在本实施方式中，电容元件200的第1下部电极202及第2下部电极208经由导电插塞140、导电层144及导电插塞142与像素电极214及扩散区域FD连接。第1下部电极202、第2下部电极208、导电插塞140、导电层144、导电插塞142、像素电极214及扩散区域FD形成了电荷积蓄部。
导电层144如图7所示，位于沟槽122的最下部与绝缘层120的上表面之间。换言之，导电层144位于包含沟槽122的最下部的虚拟面与绝缘层120的上表面之间。也就是说，导电层144位于沟槽122的侧方。由此，能够有效地利用沟槽122的侧方的空间，抑制摄像装置13的厚度的增加。
如上，根据本实施方式所涉及的摄像装置13，电容元件200积蓄由光电转换元件210生成的电荷，因此能够增大光电转换元件210中的电荷的饱和量。因此，能够扩大摄像装置13的动态范围。
(变形例1)
接下来，关于实施方式3的变形例1，使用图8进行说明。图8是本变形例所涉及的摄像装置16的像素20的截面图。在本变形例的说明中，以与实施方式3的差异点为中心进行说明，省略或者简化共通点的说明。
如图8所示，在本变形例所涉及的摄像装置16中，在电容元件200的上部电极106上连接着导电插塞140。也就是说，光电转换元件210的像素电极214与上部电极106经由导电插塞142、导电层144及导电插塞140被连接。在本变形例中，电容元件200的上部电极106构成电荷积蓄部的一部分。第1下部电极202及第2下部电极208与第2电源线42连接。
在本变形例中，也与实施方式3同样，由光电转换元件210生成的信号电荷被积蓄在电容元件200中，因此能够增大光电转换元件210中的电荷的饱和量。因此，能够扩大摄像装置16的动态范围。
(变形例2)
接下来，关于实施方式3的变形例2，使用图9进行说明。图9是本变形例所涉及的摄像装置17的像素20的截面图。在本变形例的说明中，以与实施方式3的差异点为中心进行说明，省略或者简化共通点的说明。
本变形例所涉及的摄像装置17是背面照射型的CMOS图像传感器。此外，背面是指半导体基板150所具有的两个主面中的一方，是与设置了多层布线层160的主面相反侧的面。在本变形例所涉及的摄像装置17中，光向半导体基板150的背面侧入射。
如图9所示，本变形例所涉及的摄像装置17具备光电二极管PD替代光电转换元件210。光电二极管PD是生成与入射光相应的电荷的光电转换部的一例。光电二极管PD例如是具有pn结的光电二极管。pn结由半导体基板150内形成的杂质区域等形成。
在本变形例中，在光电二极管PD与扩散区域FD、电容元件200及放大晶体管24的栅极之间设置了转送晶体管28。转送晶体管28是控制由光电二极管PD生成的电荷的转送的开关元件的一例。具体而言，在转送晶体管28是导通状态的情况下，由光电二极管PD生成的电荷被转送至扩散区域FD及电容元件200并被积蓄。在该状态下，选择晶体管26导通，从而与扩散区域FD及电容元件200中积蓄的电荷量相应的电压信号被从垂直信号线48读出。
此外，在图9中，未图示复位晶体管22，但摄像装置17也可以具备复位晶体管22。
像这样，在本变形例中，由光电二极管PD生成的信号电荷也被积蓄在电容元件200中，因此能够增大光电二极管PD中的电荷的饱和量。因此，能够扩大摄像装置17的动态范围。
(变形例3)
接下来，关于实施方式3的变形例3，使用图10进行说明。图10是本变形例所涉及的摄像装置18的像素20的截面图。在本变形例的说明中，以与实施方式3及其变形例2的差异点为中心进行说明，省略或者简化共通点的说明。
本变形例所涉及的摄像装置18是正面照射型的CMOS图像传感器。如图10所示，在本变形例中，光经由半导体基板150的正面侧、即多层布线层160，向光电二极管PD入射。因此，多层布线层160内设置的电容元件200为了不妨碍入射光，未被设置在光电二极管PD的正上方向。例如，电容元件200被设置在转送晶体管28、放大晶体管24及选择晶体管26的正上方向。
此外，在图10中，示出了绝缘层120中设置的沟槽122为1个的情况，但与其他实施方式及变形例同样，沟槽122也可以设置多个。
如上，在本变形例中，由光电二极管PD生成的信号电荷也被积蓄在电容元件200中，因此能够增大光电二极管PD中的电荷的饱和量。因此，能够扩大摄像装置18的动态范围。
(其他实施方式)
以上，关于1个或者多个方式所涉及的电子设备，基于实施方式进行了说明，但本公开不限定于这些实施方式。只要不脱离本公开的主旨，将本领域技术人员想到的各种变形施加于本实施方式而成的方式、及对不同的实施方式中的结构要素进行组合而构筑的方式也被包含于本公开的范围内。
例如，在上述的实施方式中，说明了电子设备是摄像装置的例子，但不限于此。电子设备例如也可以是具备1个以上的电容元件100或者电容元件200的存储装置。存储装置例如具备：被设置在半导体基板的上方的多个电容元件100或者电容元件200、以及用于读出多个电容元件100或者电容元件200各自中积蓄的电荷的多个读取晶体管。由于电容元件100或者电容元件200以省面积的方式实现了大电容，因此能够实现存储装置的小型化。
另外，例如在平面视下，介电体层104也可以位于下部电极102的内部。也就是说，介电体层104也可以不是完全覆盖下部电极102。另外，在平面视下，上部电极106也可以位于介电体层104的内部。也就是说，上部电极106也可以不是完全覆盖介电体层104。
另外，例如在电容元件100或者电容元件200的上方设置了光电转换元件210的情况下，也可以将像素电极214与上部电极106通过导电插塞直接连接。
另外，例如，多层布线层160所包含的布线层的数量既可以是1层，也可以是3层以上。
另外，例如，电容元件100或者电容元件200的介电体层104也可以不是使用high－k材料的薄膜，而是硅氧化膜或者硅氮化膜等绝缘膜。
此外，上述的各实施方式能够在权利要求书或其等同的范围中进行各种变更、置换、附加、省略等。
工业实用性
本公开能够作为具备大电容的电容元件的小型的电子设备利用，例如，能够在摄像装置或者存储装置等中利用。例如，本公开能够在医疗用相机、机器人用相机、安防相机、车载相机、数字单反相机、无反射镜单镜头相机等各种相机所具备的摄像装置等中利用。
附图标记说明：
10、11、12 电子设备
13、16、17、18 摄像装置
14 像素区域
15 周边电路区域
20 像素
22 复位晶体管
24 放大晶体管
26 选择晶体管
28 转送晶体管
30 垂直扫描电路
32 水平扫描电路
33 输出信号线
34 列信号处理电路
36 负载电路
38 反向放大器
39 反馈线
40 第1电源线
42 第2电源线
44 复位信号线
46 选择信号线
48 垂直信号线
100、200 电容元件
102 下部电极
104 介电体层
104a 介电体膜
106 上部电极
106a第4导电膜
106b 第5导电膜
120、130 绝缘层
120a 第1绝缘膜
120b 第2绝缘膜
120c 第3绝缘膜
120d 开口
122 沟槽
124 底部
126 侧壁部
130a 第4绝缘膜
130b 第5绝缘膜
130c 第6绝缘膜
140、140a、140b、140c、142 导电插塞
144 导电层
150 半导体基板
152 分离区域
154 杂质区域
160 多层布线层
162、164、166、172、176 绝缘层
170、174 布线层
171、175 导电线
202 第1下部电极
202a 第2导电膜
202b 第3导电膜
208 第2下部电极
208a 第1导电膜
209 开口部
210 光电转换元件
212 有机光电转换膜
214 像素电极
216 透明电极。

Claims (11)

1.一种电子设备，具备：
电容元件；
绝缘层；
至少1个沟槽，被设置在所述绝缘层；以及
第1导电插塞，至少一部分被所述绝缘层包围，
所述电容元件包含：
第1下部电极，沿着所述至少1个沟槽的内壁设置；
介电体层，被设置在所述第1下部电极上；以及
上部电极，被设置在所述介电体层上，
所述第1导电插塞的至少一部分位于所述绝缘层的上表面与所述至少1个沟槽的最下部之间。
2.如权利要求1所述的电子设备，
所述至少1个沟槽包含多个沟槽，
所述第1下部电极沿着所述多个沟槽各自的内壁和所述绝缘层的所述上表面设置。
3.如权利要求1所述的电子设备，
所述电容元件还包含被设置在所述绝缘层的所述上表面与所述第1下部电极之间的第2下部电极，
在所述第2下部电极，设置了使所述至少1个沟槽的上部开口的开口部，
所述第1下部电极将所述至少1个沟槽的所述内壁和所述第2下部电极连续地覆盖。
4.如权利要求3所述的电子设备，
所述第2下部电极的至少一部分在平面视下与所述第1导电插塞重叠，
所述第1导电插塞与所述第2下部电极连接。
5.如权利要求4所述的电子设备，还具备：
光电转换部，将入射的光转换为电荷；以及
扩散区域，积蓄所述电荷，
所述第2下部电极经由所述第1导电插塞与所述扩散区域连接。
6.如权利要求5所述的电子设备，还具备：
像素电极，与所述光电转换部连接；
第2导电插塞，在平面视下与所述像素电极重叠，且与所述像素电极连接；以及
导电层，将所述第2导电插塞与所述第1导电插塞连接，
所述光电转换部位于所述电容元件的上方。
7.如权利要求6所述的电子设备，
所述导电层的至少一部分位于所述至少1个沟槽的所述最下部与所述第2下部电极之间。
8.如权利要求1至7中任一项所述的电子设备，还具备：
半导体基板；以及
多层布线层，被设置在所述半导体基板的上方，包含多个绝缘层及多个布线层，
所述多个绝缘层包含所述绝缘层，
所述多个布线层包含被设置在所述绝缘层的所述上表面与所述半导体基板之间的第1布线层。
9.如权利要求8所述的电子设备，
所述电子设备是具备像素区域和周边电路的摄像装置，所述像素区域包含被排列配置的多个像素，所述周边电路用于驱动所述多个像素，
所述第1布线层包含与所述多个像素之中的2个以上的像素连接而且延伸到所述像素区域之外的第1信号线的一部分。
10.如权利要求9所述的电子设备，
所述多个布线层还包含被设置在所述第1布线层与所述半导体基板之间的第2布线层，
所述第2布线层包含与所述多个像素之中的2个以上的像素连接而且延伸到所述像素区域之外的第2信号线的一部分。
11.如权利要求8至10中任一项所述的电子设备，
所述第1布线层被设置在所述至少1个沟槽的所述最下部与所述半导体基板之间。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2021166913A1 (zh) 2020-02-20 2021-08-26
US12094891B2 (en) * 2020-07-13 2024-09-17 Drs Network & Imaging Systems, Llc High-density capacitor for focal plane arrays
WO2022102273A1 (ja) * 2020-11-10 2022-05-19 パナソニックＩｐマネジメント株式会社 半導体装置及び撮像装置
CN113725002B (zh) * 2021-09-02 2023-03-14 江门市东有科技有限公司 一种单层电容器及其制备方法
CN118077052A (zh) * 2021-10-27 2024-05-24 松下知识产权经营株式会社 摄像装置

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10173148A (ja) * 1996-12-13 1998-06-26 Hitachi Ltd 半導体記憶装置
JP2001267520A (ja) * 2000-03-21 2001-09-28 Toshiba Corp 半導体装置およびその製造方法
JP2004023033A (ja) * 2002-06-20 2004-01-22 Renesas Technology Corp 半導体装置
JP2006019379A (ja) * 2004-06-30 2006-01-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007035947A (ja) * 2005-07-27 2007-02-08 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007059761A (ja) * 2005-08-26 2007-03-08 Hitachi Ltd 半導体装置及びその製造方法
JP2008047931A (ja) * 2007-09-18 2008-02-28 Toshiba Corp 半導体装置の製造方法
JP2013168548A (ja) * 2012-02-16 2013-08-29 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2014160723A (ja) * 2013-02-19 2014-09-04 Panasonic Corp 半導体装置及びその製造方法
US20150380480A1 (en) * 2014-06-25 2015-12-31 Renesas Electronics Corporation Semiconductor device
US20190166319A1 (en) * 2014-12-26 2019-05-30 Panasonic Intellectual Property Management Co., Ltd. Imaging device including signal line and unit pixel cell including charge storage region

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6903394B2 (en) 2002-11-27 2005-06-07 Micron Technology, Inc. CMOS imager with improved color response
JP2004327770A (ja) 2003-04-25 2004-11-18 Renesas Technology Corp キャパシタの製造方法
US7560392B2 (en) 2006-05-10 2009-07-14 Micron Technology, Inc. Electrical components for microelectronic devices and methods of forming the same
KR20100076525A (ko) 2008-12-26 2010-07-06 주식회사 동부하이텍 후면 수광 이미지센서의 제조방법
JP5464928B2 (ja) * 2009-07-02 2014-04-09 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
JP2011049250A (ja) 2009-08-25 2011-03-10 Renesas Electronics Corp 半導体装置およびその製造方法
JP2013021533A (ja) 2011-07-12 2013-01-31 Sony Corp 固体撮像装置、固体撮像装置の駆動方法、及び、電子機器
US10269863B2 (en) * 2012-04-18 2019-04-23 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for via last through-vias
KR101334213B1 (ko) 2013-09-02 2013-11-29 (주)실리콘화일 칩 적층 이미지 센서
CN106796929A (zh) * 2014-09-26 2017-05-31 英特尔公司 具有背侧无源部件的集成电路管芯及其相关方法
JP6213743B2 (ja) 2014-10-08 2017-10-18 パナソニックＩｐマネジメント株式会社 撮像装置およびその駆動方法
US10212372B2 (en) 2014-12-26 2019-02-19 Panasonic Intellectual Property Management Co., Ltd. Imaging device including signal line and unit pixel cell including charge storage region
JP6555468B2 (ja) 2015-04-02 2019-08-07 パナソニックＩｐマネジメント株式会社 撮像装置
US9620548B1 (en) * 2015-10-30 2017-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Image sensor with wide contact
CN106876419B (zh) 2015-12-10 2019-07-30 中芯国际集成电路制造(上海)有限公司 Cmos图像传感器及其形成方法
WO2017169882A1 (ja) 2016-03-31 2017-10-05 ソニー株式会社 撮像素子、撮像素子の製造方法、及び、電子機器

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10173148A (ja) * 1996-12-13 1998-06-26 Hitachi Ltd 半導体記憶装置
JP2001267520A (ja) * 2000-03-21 2001-09-28 Toshiba Corp 半導体装置およびその製造方法
JP2004023033A (ja) * 2002-06-20 2004-01-22 Renesas Technology Corp 半導体装置
JP2006019379A (ja) * 2004-06-30 2006-01-19 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007035947A (ja) * 2005-07-27 2007-02-08 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2007059761A (ja) * 2005-08-26 2007-03-08 Hitachi Ltd 半導体装置及びその製造方法
JP2008047931A (ja) * 2007-09-18 2008-02-28 Toshiba Corp 半導体装置の製造方法
JP2013168548A (ja) * 2012-02-16 2013-08-29 Renesas Electronics Corp 半導体装置及び半導体装置の製造方法
JP2014160723A (ja) * 2013-02-19 2014-09-04 Panasonic Corp 半導体装置及びその製造方法
US20150380480A1 (en) * 2014-06-25 2015-12-31 Renesas Electronics Corporation Semiconductor device
US20190166319A1 (en) * 2014-12-26 2019-05-30 Panasonic Intellectual Property Management Co., Ltd. Imaging device including signal line and unit pixel cell including charge storage region

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