JP2004327770A - キャパシタの製造方法 - Google Patents
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Abstract
【課題】バリアメタルの酸化、酸素欠損、微細加工の困難の諸問題を解決する。
【解決手段】第2上部電極8Bにおける酸素濃度の方が、第1上部電極8Aの酸素濃度よりも高い。これにより、第1上部電極8Aの酸素濃度を低くして、酸素拡散によるバリアメタル4の酸化を生じにくくする。また第2上部電極8Bの酸素濃度を高くして、上部電極全体としての酸素含有量をある程度保つことができ、キャパシタ誘電体が還元されにくくする。そして上部電極全体の膜厚を著しく厚くすることもなく、微細加工を困難にすることもない。しかも本発明では第1上部電極8Aの酸素濃度を零にはしない。よって第2上部電極8Bが負担する酸素含有量を極端に高くする必要がない。これは、第1上部電極8Aが水素雰囲気中のアニールにおいて剥離しにくいという利点をもたらす。
【選択図】 図1
【解決手段】第2上部電極8Bにおける酸素濃度の方が、第1上部電極8Aの酸素濃度よりも高い。これにより、第1上部電極8Aの酸素濃度を低くして、酸素拡散によるバリアメタル4の酸化を生じにくくする。また第2上部電極8Bの酸素濃度を高くして、上部電極全体としての酸素含有量をある程度保つことができ、キャパシタ誘電体が還元されにくくする。そして上部電極全体の膜厚を著しく厚くすることもなく、微細加工を困難にすることもない。しかも本発明では第1上部電極8Aの酸素濃度を零にはしない。よって第2上部電極8Bが負担する酸素含有量を極端に高くする必要がない。これは、第1上部電極8Aが水素雰囲気中のアニールにおいて剥離しにくいという利点をもたらす。
【選択図】 図1
Description
【0001】
【発明の属する技術分野】
この発明はキャパシタの製造方法に関し、例えばDRAM(Dynamic Random Access Memory)やMRAM(Magnetic Random Access Memory)に適用することができる。
【0002】
【従来の技術】
従来から、記憶情報のランダムな入出力が可能な半導体記憶装置として、DRAMが知られている。一般にDRAMは、多数の記憶情報を蓄積する記憶領域であるメモリアレイ部と、外部との入出力に必要な周辺回路部とを有している。
【0003】
半導体チップ上で大きな面積をしめるメモリセルアレイには、単位記憶情報を蓄積するためのメモリセルがマトリックス状に複数個配置されている。一般に、一つのメモリセルは、一つのMOSトランジスタと、これに接続された一つのキャパシタを備えている。このタイプのメモリセルは、構成が簡単なためメモリセルアレイの集積度を向上させることが容易であり、大容量のDRAMにおいて広く用いられている。
【0004】
集積度を更に高めるためには、微細化しつつもキャパシタの静電容量を確保する技術が要求される。かかる要求に対応して、キャパシタを構成するキャパシタ誘電体として、BST(チタン酸バリウムストロンチウム)等の酸化物高誘電率材料が提案されている。かかる材料をキャパシタ誘電体として採用する場合、これを挟む電極には貴金属が採用される。
【0005】
メモリセルを構成するトランジスタの特性の改善のために一般に水素雰囲気での熱処理が行われる。この際にキャパシタ誘電体たる酸化物高誘電率材料が還元されると、酸素欠損によるキャパシタリーク電流が劣化する。これに対処するため、キャパシタ誘電体を挟む電極に酸素を含有させる技術も提案されている。
【0006】
かかる技術は例えば後掲の特許文献1、特許文献2に示されている。特許文献2には更に、絶縁性の下地層に接触する密着層と、誘電体膜に接触する貴金属層とを含む下部電極が開示されている。
【0007】
【特許文献1】
特開平9−283721号公報
【特許文献2】
特開2000−349245号公報
【0008】
【発明が解決しようとする課題】
しかしながら、上部電極の酸素濃度が高いと、上部電極から酸素がキャパシタ誘電体及び下部電極を通って更に拡散する。よって下部電極よりも下方(即ち上部電極とは反対側)にバリアメタルを設けている場合、このバリアメタルの酸化という問題が生じる。
【0009】
上部電極からの酸素の拡散を抑制するためには、上部電極の酸素濃度を低下させる必要がある。しかし上述の酸素欠損を回避するためには上部電極が含有する酸素の総量をある程度必要とする。よって上部電極の酸素濃度を一様に低下させると上部電極の膜厚が厚くなっていまい、これは微細加工の困難を招来する。
【0010】
本発明はバリアメタルの酸化、酸素欠損、微細加工の困難の諸問題を解決する技術を提供することを目的としている。
【0011】
【課題を解決するための手段】
この発明の第1のキャパシタの製造方法は、基板の上方に設けられるキャパシタを製造する方法であって、バリアメタルを形成するステップと、前記バリアメタル上に下部電極を形成するステップと、前記下部電極上に酸化物誘電体膜を形成するステップと、第1上部電極及び第2上部電極を有し、前記下部電極と共に前記酸化物誘電体膜を挟む上部電極を形成するステップとを備える。但し前記下部電極は前記上部電極よりも前記基板側に位置する。前記上部電極を形成するステップにおいては、前記第1上部電極は前記第2上部電極よりも前記酸化物誘電体膜側に形成され、前記第1上部電極は酸素を含有して形成され、前記第2上部電極は前記第1上部電極よりも酸素濃度を高めて形成される。
【0012】
この発明の第2のキャパシタの製造方法は、基板の上方に設けられるキャパシタを製造する方法であって、バリアメタルを形成するステップと、前記バリアメタル上に下部電極を形成するステップと、前記下部電極上に酸化物誘電体膜を形成するステップと、前記下部電極と共に前記酸化物誘電体膜を挟む上部電極を形成するステップとを備える。但し前記下部電極は前記上部電極よりも前記基板側に位置する。前記上部電極を形成するステップにおいて、前記上部電極はその酸素濃度が前記キャパシタ誘電体から遠ざかるに従って連続的に高められて形成される。
【0013】
【発明の実施の形態】
DRAMに採用されるキャパシタとして、スタックトキャパシタと呼ばれる種類がある。これはキャパシタの主要部をゲート電極やフィールド酸化膜の上にまで延在させることによって、キャパシタの電極間の対向面積を増大させる。以下の説明では、スタックトキャパシタを例に採って本発明を説明する。但し、トレンチキャパシタにも本発明を適用できる。なお、キャパシタ誘電体が上部電極、下部電極に挟まれており、下部電極は上部電極よりも基板側に位置する。
【0014】
実施の形態1.
図1は本発明の実施の形態1にかかるキャパシタの構造を例示する断面図である。半導体基板、例えばシリコン基板1上には層間絶縁膜2が形成されている。図示されていないが、シリコン基板1上には例えばトランジスタ、中でも上記キャパシタと共にメモリセルを構成するトランジスタを形成してもよい。
【0015】
例えば多結晶シリコンからなる導電性プラグ3が層間絶縁膜2を貫通して設けられ、層間絶縁膜2及び導電性プラグ3上には、導電性プラグ3によってシリコン基板1と接続されるバリアメタル4が選択的に設けられる。バリアメタル4は例えば窒化チタンが採用される。
【0016】
バリアメタル4上には第1下部電極5が、更にバリアメタル4及び第1下部電極5の側面には第2下部電極6が、それぞれ設けられる。第1下部電極5及び第2下部電極6には、例えばいずれも白金等の貴金属が採用される。第1下部電極5、第2下部電極6は両者相まって下部電極として把握することができる。
【0017】
第1下部電極5及び第2下部電極6、並びにこれらによって覆われていない層間絶縁膜2の上には、例えばBSTを採用したキャパシタ誘電体膜7が設けられ、更にその上には第1上部電極8A、第2上部電極8Bがこの順に積層される。第1上部電極8A、第2上部電極8Bは白金などの貴金属と酸素とを含有して形成される。更に第2上部電極8Bは層間絶縁膜9で覆われる。
【0018】
第2上部電極8Bよりも第1上部電極8Aはキャパシタ誘電体膜7側に位置し、第1上部電極8A、第2上部電極8Bは両者相まって上部電極として把握することができる。
【0019】
以上のようにして、第1上部電極8A、第2上部電極8Bを備える上部電極と、第1下部電極5、第2下部電極6を備える下部電極との間にキャパシタ誘電体膜7が挟まれ、キャパシタ誘電体膜7とバリアメタル4との間に下部電極が挟まれる。そしてシリコン基板1の上方で、これら上部電極/キャパシタ誘電体膜7/下部電極を備えたキャパシタが設けられている。
【0020】
本発明においては、第2上部電極8Bにおける酸素濃度の方が、第1上部電極8Aの酸素濃度よりも高めて形成される。これにより、第1上部電極8Aの酸素濃度を低くして、酸素拡散によるバリアメタル4の酸化を生じにくくする。また第2上部電極8Bの酸素濃度を高くして、上部電極全体としての酸素含有量をある程度保つことができ、キャパシタ誘電体が還元されにくくする。そして上部電極全体の膜厚を著しく厚くすることもなく、微細加工を困難にすることもない。
【0021】
しかも本発明では第1上部電極8Aを酸素濃度を含有して形成する。よって第2上部電極8Bが負担する酸素含有量を極端に高くする必要がない。これは、第2上部電極8Bが水素雰囲気中のアニールにおいて剥離しにくいという利点をもたらす。
【0022】
図2乃至図7は図1に示された構造を有するキャパシタの製造工程を工程順に例示する断面図である。まずシリコン基板1上に層間絶縁膜2を、例えば500nm〜2000nmで形成する。層間絶縁膜2の形成に先立って、シリコン基板1上には、例えばトランジスタ、中でも上記キャパシタと共にメモリセルを構成するトランジスタを形成してもよい。
【0023】
その後、層間絶縁膜2を選択的に開口し、シリコン基板1を露出させる。そして当該開口へ多結晶シリコンを埋め込んで導電性プラグ3を形成する(図2)。
【0024】
多結晶シリコンを埋め込む代わりに、非晶質シリコンを埋め込んで、熱処理を行って結晶化させてもよい。かかる処理によれば、埋め込み特性の良好な導電性プラグ3を形成することができる。熱処理温度は例えば800℃が採用される。
【0025】
その後、層間絶縁膜2及び導電性プラグ3上にバリアメタル4及び第1下部電極5をこの順に積層する。例えばバリアメタル4は50nm〜200nmの厚さに形成される。
【0026】
そして導電性プラグ3の上方で第1下部電極5上を覆うエッチングマスク10を形成する(図3)。エッチングマスク10は例えばフォトレジストが採用され、これは公知のフォトリソグラフィー技術を採用することによって得ることができる。
【0027】
その後、エッチングマスク10を用いて、塩素ガスとアルゴンガスを主たるエッチングガスとして第1下部電極5を、塩素ガスを主たるエッチングガスとしてバリアメタル4を、それぞれエッチングして成形する(図4)。
【0028】
更に、第2下部電極6を堆積する(図5)。第2下部電極6の厚さは例えば第1下部電極5上では50nm程度、バリアメタル4の側面では20nm程度である。
【0029】
その後、アルゴンガスを主たるエッチングガスとしてスパッタエッチングし、第2下部電極6を成形する(図6)。
【0030】
その後、キャパシタ誘電体膜7、第1上部電極8A、第2上部電極8Bをこの順に堆積する(図7)。例えばキャパシタ誘電体膜7はMOCVD法を用いて、第1上部電極8A、第2上部電極8Bはスパッタ法を用いて、それぞれ成膜することができる。キャパシタ誘電体膜7の厚さは例えば100nmである。側面部分でのカバレッジを良好にするために第1上部電極8A、第2上部電極8Bの厚さは、いずれも平坦部分において例えば30nmとする。
【0031】
第1上部電極8Aは酸素含有量を小さくするために、酸素濃度が低い雰囲気でスパッタリングを行う。例えば酸素を0.1%(体積百分率:以下同様)混入させたアルゴンガス雰囲気でRFスパッタリングを行う。一方、第2上部電極8Bは酸素含有量を大きくするために、酸素濃度が高い雰囲気でスパッタリングを行う。例えば酸素を1%混入させたアルゴンガス雰囲気でRFスパッタリングを行う。スパッタリングの際、例えばRF出力を1kWとし、成膜温度は200℃とする。
【0032】
その後、キャパシタ誘電体膜7の改質を目的として、酸素雰囲気中で400℃、30分のアニールを施す。
【0033】
更に、層間絶縁膜9を堆積して、図1に示される構造を得ることができる。
【0034】
実施の形態2.
図8は本発明の実施の形態2にかかるキャパシタの構造を例示する断面図である。本実施の形態にかかるキャパシタでは、実施の形態1にかかるキャパシタにおける上部電極が、第1上部電極8A及び第2上部電極8Bのみならず、これらの間に介在する拡散抑制層8Dをも備えている点で特徴的に異なっている。例えば拡散抑制層8D、第1上部電極8A、第2上部電極8Bの厚さは、それぞれ10nm,50nm,50nmに選定される。
【0035】
拡散抑制層8Dは第1上部電極8Aと第2上部電極8Bとの間での酸素の拡散を抑制するために設けられ、酸化物等でもよく、例えばルテニウムの酸化物を採用できる。ルテニウムは白金よりも酸素との結合力が強く、ルテニウムの酸化物は白金の酸化物よりも酸素の拡散を抑制する機能が高い。
【0036】
以上のように本実施の形態によれば、実施の形態1に示されたキャパシタと比較して、より酸素の拡散を抑制することができる。
【0037】
実施の形態3.
図9は本発明の実施の形態3にかかるキャパシタの構造を例示する断面図である。本実施の形態にかかるキャパシタでは、実施の形態1にかかるキャパシタのように上部電極が第1上部電極8A及び第2上部電極8Bと二つには分離せず、上部電極8Cとして形成されている点で特徴的に異なっている。
【0038】
例えば上部電極8Cは、スパッタリング中に、RF放電を止めることなく、スパッタガスの酸素濃度を順次、例えば0.1%〜1%へと高めて行くことで形成することができる。これにより、上部電極8Cを、その内部での酸素濃度を、キャパシタ誘電体7から遠ざかるに従って連続的に高めて形成することができる。
【0039】
本実施の形態によれば、キャパシタ誘電体側の酸素濃度を低くしつつ上部電極8Cを形成して酸素拡散によるバリアメタルの酸化を生じにくくすることができる。キャパシタ誘電体7とは反対側の酸素濃度を高くしつつ上部電極8Cを形成して、全体としての酸素含有量をある程度保ちつつ上部電極8Cを形成することができ、キャパシタ誘電体7が還元されにくくする。そして上部電極8Cの膜厚を著しく厚くすることもなく、微細加工を困難にすることもない。
【0040】
しかも上部電極8Cはキャパシタ誘電体7と接触する位置で酸素を含有して形成される。つまりこの位置での酸素濃度を零にすることなく形成されるので、キャパシタ誘電体7とは反対側で上部電極8Cが負担する酸素含有量を極端に高くする必要がない。よって上部電極8Cは水素雰囲気中のアニールにおいて剥離しにくい。
【0041】
更に、上部電極8Cはその内部で酸素濃度が連続的に変化しつつ形成されることにより、上部電極8C内でクラックが発生する可能性を低くできる。
【0042】
【発明の効果】
本発明の第1のキャパシタの製造方法によれば、第2上部電極が、その酸素濃度を第1上部電極の酸素濃度よりも高くして形成するので、第1上部電極をその酸素濃度を低くして形成し、酸素拡散によるバリアメタルの酸化を生じにくくすることができる。第2上部電極を、その酸素濃度を高くして形成して上部電極全体としての酸素含有量をある程度保ってキャパシタ誘電体が還元されにくくする。そして上部電極全体の厚さを著しく厚くすることもない。しかも第1上部電極の酸素濃度を零にすることなく形成するので、第2上部電極が負担する酸素含有量を極端に高くする必要がない。よって第1上部電極が水素雰囲気中のアニールにおいて剥離しにくい。
【0043】
本発明の第2のキャパシタの製造方法によれば、上部電極を、そのキャパシタ誘電体側の酸素濃度を低くしつつ形成して酸素拡散によるバリアメタルの酸化を生じにくくすることができる。上部電極を、そのキャパシタ誘電体とは反対側の酸素濃度を高くしつつ形成して上部電極全体としての酸素含有量をある程度保ってキャパシタ誘電体が還元されにくくする。上部電極全体の厚さを著しく厚くすることもない。また連続的に酸素濃度を変化させて形成されるので上部電極にクラックが生じる可能性が低い。
【図面の簡単な説明】
【図1】本発明の実施の形態1にかかるキャパシタの構造を例示する断面図である。
【図2】本発明の実施の形態1にかかるキャパシタの製造方法を工程順に例示する断面図である。
【図3】本発明の実施の形態1にかかるキャパシタの製造方法を工程順に例示する断面図である。
【図4】本発明の実施の形態1にかかるキャパシタの製造方法を工程順に例示する断面図である。
【図5】本発明の実施の形態1にかかるキャパシタの製造方法を工程順に例示する断面図である。
【図6】本発明の実施の形態1にかかるキャパシタの製造方法を工程順に例示する断面図である。
【図7】本発明の実施の形態1にかかるキャパシタの製造方法を工程順に例示する断面図である。
【図8】本発明の実施の形態2にかかるキャパシタの構造を例示する断面図である。
【図9】本発明の実施の形態3にかかるキャパシタの構造を例示する断面図である。
【符号の説明】
4 バリアメタル、5 第1下部電極、6 第2下部電極、7 キャパシタ誘電体膜、8A 第1上部電極、8B 第2上部電極、8C 上部電極、8D 拡散抑制層。
【発明の属する技術分野】
この発明はキャパシタの製造方法に関し、例えばDRAM(Dynamic Random Access Memory)やMRAM(Magnetic Random Access Memory)に適用することができる。
【0002】
【従来の技術】
従来から、記憶情報のランダムな入出力が可能な半導体記憶装置として、DRAMが知られている。一般にDRAMは、多数の記憶情報を蓄積する記憶領域であるメモリアレイ部と、外部との入出力に必要な周辺回路部とを有している。
【0003】
半導体チップ上で大きな面積をしめるメモリセルアレイには、単位記憶情報を蓄積するためのメモリセルがマトリックス状に複数個配置されている。一般に、一つのメモリセルは、一つのMOSトランジスタと、これに接続された一つのキャパシタを備えている。このタイプのメモリセルは、構成が簡単なためメモリセルアレイの集積度を向上させることが容易であり、大容量のDRAMにおいて広く用いられている。
【0004】
集積度を更に高めるためには、微細化しつつもキャパシタの静電容量を確保する技術が要求される。かかる要求に対応して、キャパシタを構成するキャパシタ誘電体として、BST(チタン酸バリウムストロンチウム)等の酸化物高誘電率材料が提案されている。かかる材料をキャパシタ誘電体として採用する場合、これを挟む電極には貴金属が採用される。
【0005】
メモリセルを構成するトランジスタの特性の改善のために一般に水素雰囲気での熱処理が行われる。この際にキャパシタ誘電体たる酸化物高誘電率材料が還元されると、酸素欠損によるキャパシタリーク電流が劣化する。これに対処するため、キャパシタ誘電体を挟む電極に酸素を含有させる技術も提案されている。
【0006】
かかる技術は例えば後掲の特許文献1、特許文献2に示されている。特許文献2には更に、絶縁性の下地層に接触する密着層と、誘電体膜に接触する貴金属層とを含む下部電極が開示されている。
【0007】
【特許文献1】
特開平9−283721号公報
【特許文献2】
特開2000−349245号公報
【0008】
【発明が解決しようとする課題】
しかしながら、上部電極の酸素濃度が高いと、上部電極から酸素がキャパシタ誘電体及び下部電極を通って更に拡散する。よって下部電極よりも下方(即ち上部電極とは反対側)にバリアメタルを設けている場合、このバリアメタルの酸化という問題が生じる。
【0009】
上部電極からの酸素の拡散を抑制するためには、上部電極の酸素濃度を低下させる必要がある。しかし上述の酸素欠損を回避するためには上部電極が含有する酸素の総量をある程度必要とする。よって上部電極の酸素濃度を一様に低下させると上部電極の膜厚が厚くなっていまい、これは微細加工の困難を招来する。
【0010】
本発明はバリアメタルの酸化、酸素欠損、微細加工の困難の諸問題を解決する技術を提供することを目的としている。
【0011】
【課題を解決するための手段】
この発明の第1のキャパシタの製造方法は、基板の上方に設けられるキャパシタを製造する方法であって、バリアメタルを形成するステップと、前記バリアメタル上に下部電極を形成するステップと、前記下部電極上に酸化物誘電体膜を形成するステップと、第1上部電極及び第2上部電極を有し、前記下部電極と共に前記酸化物誘電体膜を挟む上部電極を形成するステップとを備える。但し前記下部電極は前記上部電極よりも前記基板側に位置する。前記上部電極を形成するステップにおいては、前記第1上部電極は前記第2上部電極よりも前記酸化物誘電体膜側に形成され、前記第1上部電極は酸素を含有して形成され、前記第2上部電極は前記第1上部電極よりも酸素濃度を高めて形成される。
【0012】
この発明の第2のキャパシタの製造方法は、基板の上方に設けられるキャパシタを製造する方法であって、バリアメタルを形成するステップと、前記バリアメタル上に下部電極を形成するステップと、前記下部電極上に酸化物誘電体膜を形成するステップと、前記下部電極と共に前記酸化物誘電体膜を挟む上部電極を形成するステップとを備える。但し前記下部電極は前記上部電極よりも前記基板側に位置する。前記上部電極を形成するステップにおいて、前記上部電極はその酸素濃度が前記キャパシタ誘電体から遠ざかるに従って連続的に高められて形成される。
【0013】
【発明の実施の形態】
DRAMに採用されるキャパシタとして、スタックトキャパシタと呼ばれる種類がある。これはキャパシタの主要部をゲート電極やフィールド酸化膜の上にまで延在させることによって、キャパシタの電極間の対向面積を増大させる。以下の説明では、スタックトキャパシタを例に採って本発明を説明する。但し、トレンチキャパシタにも本発明を適用できる。なお、キャパシタ誘電体が上部電極、下部電極に挟まれており、下部電極は上部電極よりも基板側に位置する。
【0014】
実施の形態1.
図1は本発明の実施の形態1にかかるキャパシタの構造を例示する断面図である。半導体基板、例えばシリコン基板1上には層間絶縁膜2が形成されている。図示されていないが、シリコン基板1上には例えばトランジスタ、中でも上記キャパシタと共にメモリセルを構成するトランジスタを形成してもよい。
【0015】
例えば多結晶シリコンからなる導電性プラグ3が層間絶縁膜2を貫通して設けられ、層間絶縁膜2及び導電性プラグ3上には、導電性プラグ3によってシリコン基板1と接続されるバリアメタル4が選択的に設けられる。バリアメタル4は例えば窒化チタンが採用される。
【0016】
バリアメタル4上には第1下部電極5が、更にバリアメタル4及び第1下部電極5の側面には第2下部電極6が、それぞれ設けられる。第1下部電極5及び第2下部電極6には、例えばいずれも白金等の貴金属が採用される。第1下部電極5、第2下部電極6は両者相まって下部電極として把握することができる。
【0017】
第1下部電極5及び第2下部電極6、並びにこれらによって覆われていない層間絶縁膜2の上には、例えばBSTを採用したキャパシタ誘電体膜7が設けられ、更にその上には第1上部電極8A、第2上部電極8Bがこの順に積層される。第1上部電極8A、第2上部電極8Bは白金などの貴金属と酸素とを含有して形成される。更に第2上部電極8Bは層間絶縁膜9で覆われる。
【0018】
第2上部電極8Bよりも第1上部電極8Aはキャパシタ誘電体膜7側に位置し、第1上部電極8A、第2上部電極8Bは両者相まって上部電極として把握することができる。
【0019】
以上のようにして、第1上部電極8A、第2上部電極8Bを備える上部電極と、第1下部電極5、第2下部電極6を備える下部電極との間にキャパシタ誘電体膜7が挟まれ、キャパシタ誘電体膜7とバリアメタル4との間に下部電極が挟まれる。そしてシリコン基板1の上方で、これら上部電極/キャパシタ誘電体膜7/下部電極を備えたキャパシタが設けられている。
【0020】
本発明においては、第2上部電極8Bにおける酸素濃度の方が、第1上部電極8Aの酸素濃度よりも高めて形成される。これにより、第1上部電極8Aの酸素濃度を低くして、酸素拡散によるバリアメタル4の酸化を生じにくくする。また第2上部電極8Bの酸素濃度を高くして、上部電極全体としての酸素含有量をある程度保つことができ、キャパシタ誘電体が還元されにくくする。そして上部電極全体の膜厚を著しく厚くすることもなく、微細加工を困難にすることもない。
【0021】
しかも本発明では第1上部電極8Aを酸素濃度を含有して形成する。よって第2上部電極8Bが負担する酸素含有量を極端に高くする必要がない。これは、第2上部電極8Bが水素雰囲気中のアニールにおいて剥離しにくいという利点をもたらす。
【0022】
図2乃至図7は図1に示された構造を有するキャパシタの製造工程を工程順に例示する断面図である。まずシリコン基板1上に層間絶縁膜2を、例えば500nm〜2000nmで形成する。層間絶縁膜2の形成に先立って、シリコン基板1上には、例えばトランジスタ、中でも上記キャパシタと共にメモリセルを構成するトランジスタを形成してもよい。
【0023】
その後、層間絶縁膜2を選択的に開口し、シリコン基板1を露出させる。そして当該開口へ多結晶シリコンを埋め込んで導電性プラグ3を形成する(図2)。
【0024】
多結晶シリコンを埋め込む代わりに、非晶質シリコンを埋め込んで、熱処理を行って結晶化させてもよい。かかる処理によれば、埋め込み特性の良好な導電性プラグ3を形成することができる。熱処理温度は例えば800℃が採用される。
【0025】
その後、層間絶縁膜2及び導電性プラグ3上にバリアメタル4及び第1下部電極5をこの順に積層する。例えばバリアメタル4は50nm〜200nmの厚さに形成される。
【0026】
そして導電性プラグ3の上方で第1下部電極5上を覆うエッチングマスク10を形成する(図3)。エッチングマスク10は例えばフォトレジストが採用され、これは公知のフォトリソグラフィー技術を採用することによって得ることができる。
【0027】
その後、エッチングマスク10を用いて、塩素ガスとアルゴンガスを主たるエッチングガスとして第1下部電極5を、塩素ガスを主たるエッチングガスとしてバリアメタル4を、それぞれエッチングして成形する(図4)。
【0028】
更に、第2下部電極6を堆積する(図5)。第2下部電極6の厚さは例えば第1下部電極5上では50nm程度、バリアメタル4の側面では20nm程度である。
【0029】
その後、アルゴンガスを主たるエッチングガスとしてスパッタエッチングし、第2下部電極6を成形する(図6)。
【0030】
その後、キャパシタ誘電体膜7、第1上部電極8A、第2上部電極8Bをこの順に堆積する(図7)。例えばキャパシタ誘電体膜7はMOCVD法を用いて、第1上部電極8A、第2上部電極8Bはスパッタ法を用いて、それぞれ成膜することができる。キャパシタ誘電体膜7の厚さは例えば100nmである。側面部分でのカバレッジを良好にするために第1上部電極8A、第2上部電極8Bの厚さは、いずれも平坦部分において例えば30nmとする。
【0031】
第1上部電極8Aは酸素含有量を小さくするために、酸素濃度が低い雰囲気でスパッタリングを行う。例えば酸素を0.1%(体積百分率:以下同様)混入させたアルゴンガス雰囲気でRFスパッタリングを行う。一方、第2上部電極8Bは酸素含有量を大きくするために、酸素濃度が高い雰囲気でスパッタリングを行う。例えば酸素を1%混入させたアルゴンガス雰囲気でRFスパッタリングを行う。スパッタリングの際、例えばRF出力を1kWとし、成膜温度は200℃とする。
【0032】
その後、キャパシタ誘電体膜7の改質を目的として、酸素雰囲気中で400℃、30分のアニールを施す。
【0033】
更に、層間絶縁膜9を堆積して、図1に示される構造を得ることができる。
【0034】
実施の形態2.
図8は本発明の実施の形態2にかかるキャパシタの構造を例示する断面図である。本実施の形態にかかるキャパシタでは、実施の形態1にかかるキャパシタにおける上部電極が、第1上部電極8A及び第2上部電極8Bのみならず、これらの間に介在する拡散抑制層8Dをも備えている点で特徴的に異なっている。例えば拡散抑制層8D、第1上部電極8A、第2上部電極8Bの厚さは、それぞれ10nm,50nm,50nmに選定される。
【0035】
拡散抑制層8Dは第1上部電極8Aと第2上部電極8Bとの間での酸素の拡散を抑制するために設けられ、酸化物等でもよく、例えばルテニウムの酸化物を採用できる。ルテニウムは白金よりも酸素との結合力が強く、ルテニウムの酸化物は白金の酸化物よりも酸素の拡散を抑制する機能が高い。
【0036】
以上のように本実施の形態によれば、実施の形態1に示されたキャパシタと比較して、より酸素の拡散を抑制することができる。
【0037】
実施の形態3.
図9は本発明の実施の形態3にかかるキャパシタの構造を例示する断面図である。本実施の形態にかかるキャパシタでは、実施の形態1にかかるキャパシタのように上部電極が第1上部電極8A及び第2上部電極8Bと二つには分離せず、上部電極8Cとして形成されている点で特徴的に異なっている。
【0038】
例えば上部電極8Cは、スパッタリング中に、RF放電を止めることなく、スパッタガスの酸素濃度を順次、例えば0.1%〜1%へと高めて行くことで形成することができる。これにより、上部電極8Cを、その内部での酸素濃度を、キャパシタ誘電体7から遠ざかるに従って連続的に高めて形成することができる。
【0039】
本実施の形態によれば、キャパシタ誘電体側の酸素濃度を低くしつつ上部電極8Cを形成して酸素拡散によるバリアメタルの酸化を生じにくくすることができる。キャパシタ誘電体7とは反対側の酸素濃度を高くしつつ上部電極8Cを形成して、全体としての酸素含有量をある程度保ちつつ上部電極8Cを形成することができ、キャパシタ誘電体7が還元されにくくする。そして上部電極8Cの膜厚を著しく厚くすることもなく、微細加工を困難にすることもない。
【0040】
しかも上部電極8Cはキャパシタ誘電体7と接触する位置で酸素を含有して形成される。つまりこの位置での酸素濃度を零にすることなく形成されるので、キャパシタ誘電体7とは反対側で上部電極8Cが負担する酸素含有量を極端に高くする必要がない。よって上部電極8Cは水素雰囲気中のアニールにおいて剥離しにくい。
【0041】
更に、上部電極8Cはその内部で酸素濃度が連続的に変化しつつ形成されることにより、上部電極8C内でクラックが発生する可能性を低くできる。
【0042】
【発明の効果】
本発明の第1のキャパシタの製造方法によれば、第2上部電極が、その酸素濃度を第1上部電極の酸素濃度よりも高くして形成するので、第1上部電極をその酸素濃度を低くして形成し、酸素拡散によるバリアメタルの酸化を生じにくくすることができる。第2上部電極を、その酸素濃度を高くして形成して上部電極全体としての酸素含有量をある程度保ってキャパシタ誘電体が還元されにくくする。そして上部電極全体の厚さを著しく厚くすることもない。しかも第1上部電極の酸素濃度を零にすることなく形成するので、第2上部電極が負担する酸素含有量を極端に高くする必要がない。よって第1上部電極が水素雰囲気中のアニールにおいて剥離しにくい。
【0043】
本発明の第2のキャパシタの製造方法によれば、上部電極を、そのキャパシタ誘電体側の酸素濃度を低くしつつ形成して酸素拡散によるバリアメタルの酸化を生じにくくすることができる。上部電極を、そのキャパシタ誘電体とは反対側の酸素濃度を高くしつつ形成して上部電極全体としての酸素含有量をある程度保ってキャパシタ誘電体が還元されにくくする。上部電極全体の厚さを著しく厚くすることもない。また連続的に酸素濃度を変化させて形成されるので上部電極にクラックが生じる可能性が低い。
【図面の簡単な説明】
【図1】本発明の実施の形態1にかかるキャパシタの構造を例示する断面図である。
【図2】本発明の実施の形態1にかかるキャパシタの製造方法を工程順に例示する断面図である。
【図3】本発明の実施の形態1にかかるキャパシタの製造方法を工程順に例示する断面図である。
【図4】本発明の実施の形態1にかかるキャパシタの製造方法を工程順に例示する断面図である。
【図5】本発明の実施の形態1にかかるキャパシタの製造方法を工程順に例示する断面図である。
【図6】本発明の実施の形態1にかかるキャパシタの製造方法を工程順に例示する断面図である。
【図7】本発明の実施の形態1にかかるキャパシタの製造方法を工程順に例示する断面図である。
【図8】本発明の実施の形態2にかかるキャパシタの構造を例示する断面図である。
【図9】本発明の実施の形態3にかかるキャパシタの構造を例示する断面図である。
【符号の説明】
4 バリアメタル、5 第1下部電極、6 第2下部電極、7 キャパシタ誘電体膜、8A 第1上部電極、8B 第2上部電極、8C 上部電極、8D 拡散抑制層。
Claims (6)
- 基板の上方に設けられるキャパシタを製造する方法であって、
バリアメタルを形成するステップと、
前記バリアメタル上に下部電極を形成するステップと、
前記下部電極上に酸化物誘電体膜を形成するステップと、
第1上部電極及び第2上部電極を有し、前記下部電極と共に前記酸化物誘電体膜を挟む上部電極を形成するステップと
を備え、
前記下部電極は前記上部電極よりも前記基板側に位置し、
前記上部電極を形成するステップにおいて、
前記第1上部電極は前記第2上部電極よりも前記酸化物誘電体膜側に形成され、
前記第1上部電極は酸素を含有して形成され、
前記第2上部電極は前記第1上部電極よりも酸素濃度を高めて形成される、
キャパシタの製造方法。 - 前記第1上部電極と前記第2上部電極との間に挟まれ、前記第1上部電極と前記第2上部電極との間の酸素の拡散を抑制する拡散抑制層
を更に形成する、請求項1記載のキャパシタの製造方法。 - 前記第1上部電極及び前記第2上部電極はそれぞれ白金と酸素とを含有し、
前記拡散抑制層はルテニウムの酸化物を含有する、請求項2記載のキャパシタの製造方法。 - 前記第1上部電極と前記第2上部電極はこれらの酸素濃度を連続的に変化させて形成される、請求項1記載のキャパシタの製造方法。
- 基板の上方に設けられるキャパシタを製造する方法であって、
バリアメタルを形成するステップと、
前記バリアメタル上に下部電極を形成するステップと、
前記下部電極上に酸化物誘電体膜を形成するステップと、
前記下部電極と共に前記酸化物誘電体膜を挟む上部電極を形成するステップとを備え、
前記下部電極は前記上部電極よりも前記基板側に位置し、
前記上部電極を形成するステップにおいて、前記上部電極はその酸素濃度が前記キャパシタ誘電体から遠ざかるに従って連続的に高められて形成される、キャパシタの製造方法。 - 前記上部電極を形成するステップにおいて、前記上部電極は前記キャパシタ誘電体と接触する位置においても酸素を含有して形成される、請求項5記載のキャパシタの製造方法。
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JP2003121249A JP2004327770A (ja) | 2003-04-25 | 2003-04-25 | キャパシタの製造方法 |
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Cited By (2)
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-
2003
- 2003-04-25 JP JP2003121249A patent/JP2004327770A/ja active Pending
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