KR20010068315A

KR20010068315A - 캐패시터의 제조방법

Info

Publication number: KR20010068315A
Application number: KR1020000000170A
Authority: KR
Inventors: 남갑진
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 2000-01-04
Filing date: 2000-01-04
Publication date: 2001-07-23

Abstract

고유전막을 사용하는 고집적 메모리소자에서 주변회로 영역의 저항층을 캐패시터 특성의 열화없이 형성할 수 있는 캐패시터의 제조방법이 개시되어 있다. 이 방법은, 절연막 상에, 반도체기판의 활성영역과 접속된 하부전극을 형성하는 단계와,하부전극 상에 유전체막을 형성하는 단계와, 상부전극용 도전층을 증착한 후 패터닝하는 단계, 및 결과물 상에 물질막을 증착한 후 패터닝하여, 셀 어레이영역 및 주변회로 영역에 상부전극 및 저항층으로 사용되는 물질막 패턴을 형성하는 단계를 포함한다.

Description

캐패시터의 제조방법{Method for fabricating a capacitor｝

본 발명은 캐패시터의 제조방법에 관한 것으로, 특히 고유전막을 사용하는 고집적 메모리소자에서 주변회로 영역의 저항층을 캐패시터 특성의 열화없이 형성할 수 있는 캐패시터의 제조방법에 관한 것이다.

일반적으로 반도체 메모리장치, 예컨대 디램(DRAM)은 집적도의 증가와 더불어 단위 셀의 면적이 급격하게 감소하고 있다. 메모리 셀 면적의 감소에 따른 셀 캐패시턴스의 감소는 메모리 셀의 독출능력을 저하시키고, 소프트 에러(soft error)율을 증가시킬 뿐만 아니라, 저전압에서의 소자동작을 어렵게 하여 소자동작시 전력소모를 과다하게 한다. 따라서, 메모리 셀의 동작특성을 저하시키지 않을 정도의 충분한 셀 캐패시턴스의 확보가 요구된다.

제한된 셀 면적에서 메모리 셀의 캐패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있는데, 통상 다음의 세가지로 나뉘어진다. 즉, ① 유전체막을 박막화하는 방법, ② 캐패시터의 유효면적을 증가시키는 방법, ③ 유전상수가 큰 물질을 유전체막으로 사용하는 방법 등이다.

캐패시터의 면적을 증가시키는 방법으로는 캐패시터의 하부전극을 3차원적으로 제작하는 방법 즉, 스택(stack)형, 트렌치(trench)형 등이 있으며, 최든에는 이러한 3차원 구조에 굴곡형 결정립을 형성시키기도 한다. 유전체막을 박막화하는 방법은, 현재의 고집적 소자에서 사용되는 실리콘질화막/실리콘산화막의 적층구조에서 물리적 두께를 감소시켜 전기적 유효두께를 감소시키는 것이다. 소자의 고집적화가 진행됨에 따라 캐패시터 유전물질의 전기적 우효두께 감소가 계속 이루어져 왔는데, 실리콘질화막/실리콘산화막의 경우 약 40Å이 전기적인 박막화의 한계로 여겨지고 있다. 그 이하의 전기적 유효두께에서는 누설전류가 급격히 증가하여 실제 소자에 적용하기가 어렵다.

이러한 실리콘질화막/실리콘산화막의 한계를 극복하기 위한 시도의 하나로, 기존의 실리콘질화막(유전상수≒7)에 비해 상대적으로 유전상수가 큰 탄탈륨산화막(유전상수≒24)과 같은 고유전물질이나, 유전상수가 수백 이상인 강유전물질로 대채하는 방법이 연구되고 있다.

한편, 새로운 유전물질의 도입은 기존공정과의 적합성, 안정한 장치제작 가능성, 양산성, 경제성, 소자동작의 안정성 등을 종합적으로 고려하여 결정하여야 하는데, 현재로서는 탄탈륨 산화막, 알루미늄 산화막 등이 상용화에 가장 근접한 물질로 알려지고 있다.

그러나, 고유전물질 또는 강유전물질을 사용할 경우, 기존에 전극물질로 사용되던 폴리실리콘 전극을 사용하지 못하는 문제점이 있다. 그 이유는, 탄탈륨 산화막, 알루미늄 산화막, 비.에스.티(BST; BaSrTiO₃)와 같은 높은 유전율을 가지는 물질은 폴리실리콘과 반응하여 캐패시터의 특성을 열화시키기 때문이다. 따라서, 전극으로 사용할 수 있는 물질은 유전막과의 반응성이 적은 물질로 제한되는데, 현재 이와 관련되어 제안되고 있는 물질은, 티타늄질화막(TiN), 백금(Pt), 루테늄(Ru), 루테늄산화막(RuO₂), 텅스텐(W), 텅스텐질화막(WN_x), 텅스텐실리사이드(WSi_x) 등이 있다.

그러나, 이러한 금속성분의 막을 전극으로 사용할 경우 소자 집적상에 다음과 같은 문제점이 발생한다. 즉, 종래 폴리실리콘 전극을 사용하던 소자에서는 상부전극 형성시 폴리실리콘을 사용하여 주변회로영역에 저항을 형성하였지만, 상기한 금속성분의 상부전극을 사용할 경우 저항이 낮기 때문에 소자에서 요구되는 충분한 저항값을 나타낼 수 없으므로 주변회로영역의 저항으로 사용하지 못하는 문제점이 있다.

따라서, 본 발명이 이루고자 하는 기술적 과제는, 캐패시터의 상부전극용 물질을 이용하여 주변회로 영역의 저항층을 형성할 수 있는 캐패시터의 제조방법을 제공하는 데 있다.

도 1 내지 도 4는 본 발명에 의한 캐패시터의 제조방법을 설명하기 위한 단면도들이다.

* 도면의 주요 부분에 대한 부호의 설명 *

5.....반도체기판 10.....층간절연막

15.....하부전극 20.....유전체막

25.....상부전극 30a, 30b.....폴리실리콘막

상기 과제를 이루기 위하여 본 발명에 의한 캐패시터의 제조방법은, 절연막 상에, 반도체기판의 활성영역과 접속된 하부전극을 형성하는 단계와,하부전극 상에 유전체막을 형성하는 단계와, 상부전극용 도전층을 증착한 후 패터닝하는 단계, 및 결과물 상에 물질막을 증착한 후 패터닝하여, 셀 어레이영역 및 주변회로 영역에 상부전극 및 저항층으로 사용되는 물질막 패턴을 형성하는 단계를 포함한다.

이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.

도 1을 참조하면, 트랜지스터와 같은 소자가 형성되어 있는 반도체기판(5) 상에, 상기 소자를 상부 도전층과 절연시키기 위한 층간절연막(10)을 형성한다. 도시는 생략되어 있지만, 상기 층간절연막(10) 하부에는, 예를 들어 게이트전극 및 소오스/드레인으로 구성되는 트랜지스터와, 상기 트랜지스터가 형성된 반도체기판을 덮는 절연막과, 상기 트랜지스터의 드레인과 접속된 비트라인 등이 형성되어 있다. 다음에, 소정의 사진식각 공정으로 상기 층간절연막(10)을 이방성 식각하여 상기 반도체기판을 노출시키는 콘택홀을 형성한다. 그리고, 그 결과물의 전면에 강유전체 캐패시터의 전극물질을 증착한 다음, 사진식각 공정으로 전극물질막을 패터닝하여 하부전극(15)을 형성한다.

상기 하부전극(15)은, 예를 들어 텅스텐(W), 백금(Pt), 루테늄(Ru) 등의 금속과, 티타늄 질화막(TiN), 텅스텐 질화막(WN_x) 등의 금속질화막과, 루테늄 산화막(RuO₂)과 같은 금속산화막, 티타늄 산화질화막(TiO_xN_y)과 같은 금속 산화질화막으로 형성할 수 있으며, 화학기상증착(CVD), 물리기상증착(PVD), 원자층 증착(Atomic Layer Deposition; ALD) 등의 방법으로 증착할 수 있다. 또한, 상기 하부전극을 형성한 다음에 캐패시턴스를 더욱 증가시키기 위해 상기 하부전극(15)의 표면에 반구형 결정립의 실리콘(Hemi-Sepherical Grain; HSG) 층을 형성하거나, 인산(PH₃) 용액을 이용하여 상기 하부전극을 도핑시키거나, 금속열질화(Rapid Thermal Nitridation; RTN) 방법으로 상기 하부전극(15)의 표면을 열처리할 수도 있다.

도 2를 참조하면, 하부전극(15)이 형성된 결과물 상에 유전물질을 증착하여 캐패시터의 유전체막(20)을 형성한다. 이 유전체막(20)은 실리콘산화막(SiO₂), 실리콘산화질화막(SiO_xN_y), 탄탈륨산화막(Ta_xO_y), 알루미늄산화막(Al_xO_y), 티타늄산화막(TiO_x), BST, PZT, PLT(Lead Latahnum Titanum oxide), PLZT 등으로 형성할 수 있으며, 증착방법으로는 CVD, PVD, ALD 등의 방법이 사용된다.

다음에, 증착된 유전체막을 열처리하는데, 산소(O₂), 오존(O₃), 질소(N₂), 수소(H₂), 아르곤(Ar), 헬륨(He), 진공 등에서 행해지고, 열처리를 원활하게 진행하기 위하여 플라즈마나 자외선 등을 이용할 수도 있다.

도 3을 참조하면, 유전체막(20) 위에 도전물질을 증착하여 상부전극(25)을 형성한다. 상기 상부전극(25)을 형성하기 위한 물질로는 하부전극(15)과 마찬가지로 전도성을 띠는 금속막, 예를 들어 텅스텐(W), 백금(Pt), 루테늄(Ru) 등의 금속과, 티타늄 질화막(TiN), 텅스텐 질화막(WN_x) 등의 금속질화막과, 루테늄 산화막(RuO₂)과 같은 금속산화막, 티타늄 산화질화막(TiO_xN_y)과 같은 금속 산화질화막 등이 사용되며, 화학기상증착(CVD), 물리기상증착(PVD), 원자층 증착(ALD) 등의 방법으로 증착할 수 있다.

이어서, 통상의 사진식각 공정을 이용하여 상기 상부전극(25)을 패터닝하여 셀 어레이영역을 제외한 영역에 증착된 상부전극을 제거하는데, 이 때 하부에 증착된 유전체막(20)도 함께 제거할 수 있다.

도 4를 참조하면, 상부전극(25)이 형성된 셀 어레이 영역 및 주변회로 영역의 전면에 도전물질, 예를 들어 폴리실리콘막을 증착한 다음 패터닝하여 셀 어레이 영역에서는 전극물질 또는 상부전극과 후속 층간절연막의 반응을 억제하는 물질막(30a)을, 주변회로 영역에는 저항층(30b)을 형성한다.

이상 본 발명을 상세히 설명하였으나 본 발명은 상기한 실시예에 한정되지 않고 당업자에 의해 본 발명의 기술적 사상내에서 많은 변형이 가능하다.

상술한 본 발명에 의한 캐패시터 제조방법에 의하면, 셀 어레이 영역에는 금속막/폴리실리콘막의 이중막 구조의 상부전극을 형성하고, 주변회로 영역에는 상부전극용 폴리실리콘막을 이용하여 저항층을 형성함으로써, 캐패시터 특성의 열화없이 충분한 저항값을 갖는 주변회로 영역의 저항층을 형성할 수 있다.

Claims

절연막 상에, 반도체기판의 활성영역과 접속된 하부전극을 형성하는 단계;

상기 하부전극 상에 유전체막을 형성하는 단계;

상부전극용 도전층을 증착한 후 패터닝하는 단계; 및

결과물 상에 물질막을 증착한 후 패터닝하여, 셀 어레이영역 및 주변회로 영역에 상부전극 및 저항층으로 사용되는 물질막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 캐패시터 제조방법.