JPH1126722A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1126722A JPH1126722A JP9176654A JP17665497A JPH1126722A JP H1126722 A JPH1126722 A JP H1126722A JP 9176654 A JP9176654 A JP 9176654A JP 17665497 A JP17665497 A JP 17665497A JP H1126722 A JPH1126722 A JP H1126722A
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Abstract
(57)【要約】
【課題】ＤＲＡＭに用いられるキャパシタの電極の形成
方法の改善に関する。 【解決手段】 半導体基板11上に下部電極19Ａを形成す
る工程と、下部電極19Ａ上に強誘電性を有する誘電体膜
19Ｂを形成する工程と、誘電体膜19Ｂ上に上部電極19Ｆ
を形成する工程とを有するＤＲＡＭのキャパシタの製造
方法であって、上部電極19Ｆを形成する工程は、誘電体
膜19Ｂ上に第１の金属窒化膜19Ｃを形成する工程と、そ
の上に水素吸蔵合金薄膜19Ｄを形成する工程と、その上
に第２の金属窒化膜19Ｅを形成する工程とを有するこ
と。
方法の改善に関する。 【解決手段】 半導体基板11上に下部電極19Ａを形成す
る工程と、下部電極19Ａ上に強誘電性を有する誘電体膜
19Ｂを形成する工程と、誘電体膜19Ｂ上に上部電極19Ｆ
を形成する工程とを有するＤＲＡＭのキャパシタの製造
方法であって、上部電極19Ｆを形成する工程は、誘電体
膜19Ｂ上に第１の金属窒化膜19Ｃを形成する工程と、そ
の上に水素吸蔵合金薄膜19Ｄを形成する工程と、その上
に第２の金属窒化膜19Ｅを形成する工程とを有するこ
と。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、更に詳しくいえば、ＤＲＡＭ（Dyna
mic Random Access Memory）に用いられるキャパシタの
電極の技術の改善に関する。
の製造方法に関し、更に詳しくいえば、ＤＲＡＭ（Dyna
mic Random Access Memory）に用いられるキャパシタの
電極の技術の改善に関する。
【０００２】
【従来の技術】以下で従来のＤＲＡＭの構造について図
面を参照しながら説明する。図５は、従来のスタック型
キャパシタを有するＤＲＡＭの構造を説明する断面図で
ある。図５に示すように、このＤＲＡＭは、その表面に
ＬＯＣＯＳ２が形成されて素子分離がなされた半導体基
板１と、半導体基板上にゲート絶縁膜５を介して形成さ
れたゲート電極４と、ゲート電極４の側部及び上部を被
覆するように形成されたサイドウオール５Ａと、ゲート
電極４を挟んだ領域の半導体基板１の表面に不純物拡散
によって形成されたソース領域層３Ａ，ドレイン領域層
３Ｂと、ソース領域層３Ａ，ドレイン領域層３Ｂの形成
領域に開口を有する層間絶縁膜６と、層間絶縁膜６の開
口を介してソース領域層３Ａに接続するソース電極７Ｂ
と、層間絶縁膜６の開口を介してドレイン領域層３Ｂに
接続するドレイン電極７Ａと、層間絶縁膜６，ドレイン
電極７Ａ及びソース電極７Ｂ上に形成され、ドレイン電
極７Ａの形成領域に開口を有するSiO2膜８と、SiO2膜８
の開口を介してドレイン電極７Ａと接続するようにSiO2
膜８上に形成された下部電極９Ａと、下部電極９Ａ上に
形成された誘電体膜９Ｂと、誘電体膜９Ｂ上に形成され
た上部電極９Ｃとを有する。下部電極９Ａ，誘電体膜９
Ｂ及び上部電極９Ｃは、電荷を蓄積するキャパシタ９を
構成する。
面を参照しながら説明する。図５は、従来のスタック型
キャパシタを有するＤＲＡＭの構造を説明する断面図で
ある。図５に示すように、このＤＲＡＭは、その表面に
ＬＯＣＯＳ２が形成されて素子分離がなされた半導体基
板１と、半導体基板上にゲート絶縁膜５を介して形成さ
れたゲート電極４と、ゲート電極４の側部及び上部を被
覆するように形成されたサイドウオール５Ａと、ゲート
電極４を挟んだ領域の半導体基板１の表面に不純物拡散
によって形成されたソース領域層３Ａ，ドレイン領域層
３Ｂと、ソース領域層３Ａ，ドレイン領域層３Ｂの形成
領域に開口を有する層間絶縁膜６と、層間絶縁膜６の開
口を介してソース領域層３Ａに接続するソース電極７Ｂ
と、層間絶縁膜６の開口を介してドレイン領域層３Ｂに
接続するドレイン電極７Ａと、層間絶縁膜６，ドレイン
電極７Ａ及びソース電極７Ｂ上に形成され、ドレイン電
極７Ａの形成領域に開口を有するSiO2膜８と、SiO2膜８
の開口を介してドレイン電極７Ａと接続するようにSiO2
膜８上に形成された下部電極９Ａと、下部電極９Ａ上に
形成された誘電体膜９Ｂと、誘電体膜９Ｂ上に形成され
た上部電極９Ｃとを有する。下部電極９Ａ，誘電体膜９
Ｂ及び上部電極９Ｃは、電荷を蓄積するキャパシタ９を
構成する。
【０００３】キャパシタ９の容量が少ないと読み出し線
（ビット線）の容量に隠れてしまい、正確にデータとし
ての電荷を読み出すことができないため、読み出し可能
な容量を確保する必要がある。近年、デバイスが高集積
化したことに伴い、キャパシタの構造は平面から三次元
へと形を変え、さらなる容量の向上をめざすべく１Ｇ以
上のＤＲＡＭでは上述の誘電体膜９Ｂの材料として強誘
電体の使用が検討され始めている。
（ビット線）の容量に隠れてしまい、正確にデータとし
ての電荷を読み出すことができないため、読み出し可能
な容量を確保する必要がある。近年、デバイスが高集積
化したことに伴い、キャパシタの構造は平面から三次元
へと形を変え、さらなる容量の向上をめざすべく１Ｇ以
上のＤＲＡＭでは上述の誘電体膜９Ｂの材料として強誘
電体の使用が検討され始めている。
【０００４】そのうちＴａＯは誘電率が従来用いられて
いたSiO2の５〜６倍程度と大きいため、大変有力な候補
となっている。
いたSiO2の５〜６倍程度と大きいため、大変有力な候補
となっている。
【０００５】
【発明が解決しようとする課題】しかしながら、ＴａＯ
膜等の強誘電体膜は還元雰囲気に弱く、還元雰囲気に晒
されると膜中の酸素が容易に還元されてしまい、ＭＯＳ
トランジスタのリーク電流が増加したり、また誘電率が
低下して容量が低減してしまうなどという問題が生じて
いた。
膜等の強誘電体膜は還元雰囲気に弱く、還元雰囲気に晒
されると膜中の酸素が容易に還元されてしまい、ＭＯＳ
トランジスタのリーク電流が増加したり、また誘電率が
低下して容量が低減してしまうなどという問題が生じて
いた。
【０００６】半導体製造工程では還元雰囲気は避けるこ
とができない。例えば絶縁膜の形成に用いるＳｉＨ4 は
分解によって生じるＨ2 が還元に寄与することが知られ
ている。従ってプラズマＣＶＤなどにおいてこのような
ＳｉＨ4 を用いると、ＴａＯ膜等の強誘電体膜が直接還
元雰囲気に晒されていなくても、その上下に形成された
上部電極や下部電極を介してＨ2 が強誘電体膜まで達
し、これが還元されてしまって上述の問題が生じてい
た。
とができない。例えば絶縁膜の形成に用いるＳｉＨ4 は
分解によって生じるＨ2 が還元に寄与することが知られ
ている。従ってプラズマＣＶＤなどにおいてこのような
ＳｉＨ4 を用いると、ＴａＯ膜等の強誘電体膜が直接還
元雰囲気に晒されていなくても、その上下に形成された
上部電極や下部電極を介してＨ2 が強誘電体膜まで達
し、これが還元されてしまって上述の問題が生じてい
た。
【０００７】また前工程のプロセス完了後にトランジス
タ動作の安定化やコンタクト抵抗の安定化のためにＮ2
／Ｈ2 アニールが用いられる。このときやはりＨ2 はシ
リコン基板まで達し、ひいては強誘電体膜まで達してし
まい、還元されてしまうという問題が生じてしまう。本
発明は、強誘電体膜をキャパシタに用いる際に、この膜
が還元されてしまうことで生じる誘電率の低下，リーク
電流の増大などの問題を抑止する半導体装置及びその製
造方法を提供することを目的とするものである。
タ動作の安定化やコンタクト抵抗の安定化のためにＮ2
／Ｈ2 アニールが用いられる。このときやはりＨ2 はシ
リコン基板まで達し、ひいては強誘電体膜まで達してし
まい、還元されてしまうという問題が生じてしまう。本
発明は、強誘電体膜をキャパシタに用いる際に、この膜
が還元されてしまうことで生じる誘電率の低下，リーク
電流の増大などの問題を抑止する半導体装置及びその製
造方法を提供することを目的とするものである。
【０００８】
【課題を解決するための手段】上記した課題は、半導体
基板上に形成された下部電極と、前記下部電極上に形成
された誘電体膜と、前記誘電体膜上に形成された上部電
極とを有するＤＲＡＭのキャパシタであって、前記上部
電極は、前記誘電体膜上に形成された第１の導電体膜
と、前記第１の導電体膜上に形成された水素吸蔵合金薄
膜と、前記水素吸蔵合金薄膜上に形成された第２の導電
体膜とを有することを特徴とする半導体装置により解決
し、前記第１及び第２の導電体膜は、金属窒化膜，白
金，金，ルテニウム，イリジウム又は導電性を有する金
属酸化膜のいずれか一層以上の導電体膜よりなることを
特徴とする本発明に係る半導体装置により解決し、又、
半導体基板上に下部電極を形成する工程と、前記下部電
極上に誘電体膜を形成する工程と、前記誘電体膜上に上
部電極を形成する工程とを有するＤＲＡＭのキャパシタ
の製造方法であって、前記上部電極を形成する工程は、
前記誘電体膜上に第１の導電体膜を形成する工程と、前
記第１の導電体膜上に水素吸蔵合金薄膜を形成する工程
と、前記水素吸蔵合金薄膜上に第２の導電体膜を形成す
る工程とを有することを特徴とする半導体装置の製造方
法により解決し、前記第１及び第２の導電体膜は、金属
窒化膜，白金，金，ルテニウム，イリジウム又は導電性
を有する金属酸化膜のいずれか一層以上の導電体膜より
なることを特徴とする本発明に係る半導体装置の製造方
法により解決し、前記水素吸蔵合金薄膜は、Ｔｉ，Ｎ
ｂ，Ｐｄ，Ｎｉ，Ｃｒ，Ｍｇ，Ｖ，ＴｉＦｅ，ＬａＮｉ
5 ，Ｔｉ2 Ｍｎ3 ，Ｖｎｂ，ＴｉＣｏ，ＺｒＭｎ2 ，Ｍ
ｇ2 Ｃｕ，ＭｇＮｉ，ＬａＣｏ5 ，Ｔｉ2 Ｖ8 ，Ｔｉ2
ＣｏＦｅ又はＴｉ2 ＣｏＭｎのいずれか一種以上より構
成されることを特徴とする本発明の半導体装置の製造方
法により解決し、前記第１及び第２の導電体膜は、シリ
コンやＧｅを含むことを特徴とする本発明の半導体装置
の製造方法により解決し、前記第１及び第２の導電体膜
の形成に用いるソースガスは、金属のハロゲン化合物又
は有機化合物を含むことを特徴とする本発明の半導体装
置の製造方法により解決し、前記第１及び第２の導電体
膜はＴｉＮ，ＷＮx ，Ｍｏx ，ＴａＮx の何れかより構
成されることを特徴とする本発明の半導体装置の製造方
法により解決し、前記誘電体膜はＴａＯ，ＳｒＴｉＯ又
はＢａＳｒＴｉからなることを特徴とする本発明の半導
体装置の製造方法により解決する。
基板上に形成された下部電極と、前記下部電極上に形成
された誘電体膜と、前記誘電体膜上に形成された上部電
極とを有するＤＲＡＭのキャパシタであって、前記上部
電極は、前記誘電体膜上に形成された第１の導電体膜
と、前記第１の導電体膜上に形成された水素吸蔵合金薄
膜と、前記水素吸蔵合金薄膜上に形成された第２の導電
体膜とを有することを特徴とする半導体装置により解決
し、前記第１及び第２の導電体膜は、金属窒化膜，白
金，金，ルテニウム，イリジウム又は導電性を有する金
属酸化膜のいずれか一層以上の導電体膜よりなることを
特徴とする本発明に係る半導体装置により解決し、又、
半導体基板上に下部電極を形成する工程と、前記下部電
極上に誘電体膜を形成する工程と、前記誘電体膜上に上
部電極を形成する工程とを有するＤＲＡＭのキャパシタ
の製造方法であって、前記上部電極を形成する工程は、
前記誘電体膜上に第１の導電体膜を形成する工程と、前
記第１の導電体膜上に水素吸蔵合金薄膜を形成する工程
と、前記水素吸蔵合金薄膜上に第２の導電体膜を形成す
る工程とを有することを特徴とする半導体装置の製造方
法により解決し、前記第１及び第２の導電体膜は、金属
窒化膜，白金，金，ルテニウム，イリジウム又は導電性
を有する金属酸化膜のいずれか一層以上の導電体膜より
なることを特徴とする本発明に係る半導体装置の製造方
法により解決し、前記水素吸蔵合金薄膜は、Ｔｉ，Ｎ
ｂ，Ｐｄ，Ｎｉ，Ｃｒ，Ｍｇ，Ｖ，ＴｉＦｅ，ＬａＮｉ
5 ，Ｔｉ2 Ｍｎ3 ，Ｖｎｂ，ＴｉＣｏ，ＺｒＭｎ2 ，Ｍ
ｇ2 Ｃｕ，ＭｇＮｉ，ＬａＣｏ5 ，Ｔｉ2 Ｖ8 ，Ｔｉ2
ＣｏＦｅ又はＴｉ2 ＣｏＭｎのいずれか一種以上より構
成されることを特徴とする本発明の半導体装置の製造方
法により解決し、前記第１及び第２の導電体膜は、シリ
コンやＧｅを含むことを特徴とする本発明の半導体装置
の製造方法により解決し、前記第１及び第２の導電体膜
の形成に用いるソースガスは、金属のハロゲン化合物又
は有機化合物を含むことを特徴とする本発明の半導体装
置の製造方法により解決し、前記第１及び第２の導電体
膜はＴｉＮ，ＷＮx ，Ｍｏx ，ＴａＮx の何れかより構
成されることを特徴とする本発明の半導体装置の製造方
法により解決し、前記誘電体膜はＴａＯ，ＳｒＴｉＯ又
はＢａＳｒＴｉからなることを特徴とする本発明の半導
体装置の製造方法により解決する。
【０００９】引き続いて、本発明の作用について説明す
る。本発明では、誘電体膜上に、第１の導電体膜，水素
吸蔵合金，第２の導電体膜を順次形成して、上部電極を
第１の導電体膜／水素吸蔵合金／第２の導電体膜の三層
構造にしている。このため、キャパシタを形成した後の
工程でＨ2 が発生しても、上部電極を介して誘電体膜ま
で到達する前に水素吸蔵合金によって吸蔵されてしまう
ので、誘電体膜にＨ2 が達してしまうことで還元を防ぐ
ことができる。
る。本発明では、誘電体膜上に、第１の導電体膜，水素
吸蔵合金，第２の導電体膜を順次形成して、上部電極を
第１の導電体膜／水素吸蔵合金／第２の導電体膜の三層
構造にしている。このため、キャパシタを形成した後の
工程でＨ2 が発生しても、上部電極を介して誘電体膜ま
で到達する前に水素吸蔵合金によって吸蔵されてしまう
ので、誘電体膜にＨ2 が達してしまうことで還元を防ぐ
ことができる。
【００１０】これにより誘電体膜が還元されてしまうこ
とで従来生じていたリーク電流や、誘電体膜の誘電率の
低下等の問題を極力抑止することが可能となる。この際
水素吸蔵合金が還元雰囲気で成膜してしまってはいけな
いので、これは還元雰囲気を用いないスパッタか蒸着で
形成する必要がある。このとき金属窒化膜、例えばＴｉ
ＮはＴｉＣｌ4 とＮＨ3 で形成し、Ｏ2 を混ぜてＴｉＯ
Ｎとしてもよい。
とで従来生じていたリーク電流や、誘電体膜の誘電率の
低下等の問題を極力抑止することが可能となる。この際
水素吸蔵合金が還元雰囲気で成膜してしまってはいけな
いので、これは還元雰囲気を用いないスパッタか蒸着で
形成する必要がある。このとき金属窒化膜、例えばＴｉ
ＮはＴｉＣｌ4 とＮＨ3 で形成し、Ｏ2 を混ぜてＴｉＯ
Ｎとしてもよい。
【００１１】
【発明の実施の形態】以下で本発明の実施形態に係る半
導体装置の製造方法について図面を参照しながら説明す
る。最初に、本発明の実施形態に係るスタック型キャパ
シタを有するＤＲＡＭについて説明する。図１は、本発
明の実施形態に係るスタック型キャパシタを有するＤＲ
ＡＭの構造を説明する断面図である。
導体装置の製造方法について図面を参照しながら説明す
る。最初に、本発明の実施形態に係るスタック型キャパ
シタを有するＤＲＡＭについて説明する。図１は、本発
明の実施形態に係るスタック型キャパシタを有するＤＲ
ＡＭの構造を説明する断面図である。
【００１２】図１に示すように、このＤＲＡＭは、その
表面にＬＯＣＯＳなどの素子分離膜１２が形成された半
導体基板１１と、半導体基板１１上にゲート絶縁膜１５
を介して形成されたゲート電極１４と、ゲート電極１４
の側部及び上部を被覆するように形成されたサイドウオ
ール１５Ａと、ゲート電極１４を挟んだ領域の半導体基
板１１の表面に不純物拡散によって形成されたソース領
域層１３Ａ，ドレイン領域層１３Ｂと、ソース領域層１
３Ａ，ドレイン領域層１３Ｂの形成領域に開口を有する
層間絶縁膜１６と、層間絶縁膜１６の開口を介してソー
ス領域層１３Ａに接続するソース電極１７Ｂと、層間絶
縁膜１６の開口を介してドレイン領域層１３Ｂに接続す
るドレイン電極１７Ａとを有する。
表面にＬＯＣＯＳなどの素子分離膜１２が形成された半
導体基板１１と、半導体基板１１上にゲート絶縁膜１５
を介して形成されたゲート電極１４と、ゲート電極１４
の側部及び上部を被覆するように形成されたサイドウオ
ール１５Ａと、ゲート電極１４を挟んだ領域の半導体基
板１１の表面に不純物拡散によって形成されたソース領
域層１３Ａ，ドレイン領域層１３Ｂと、ソース領域層１
３Ａ，ドレイン領域層１３Ｂの形成領域に開口を有する
層間絶縁膜１６と、層間絶縁膜１６の開口を介してソー
ス領域層１３Ａに接続するソース電極１７Ｂと、層間絶
縁膜１６の開口を介してドレイン領域層１３Ｂに接続す
るドレイン電極１７Ａとを有する。
【００１３】又、層間絶縁膜１６，ドレイン電極１７Ａ
及びソース電極１７Ｂ上に形成され、ドレイン電極１７
Ａの形成領域に開口を有するSiO2膜１８と、SiO2膜１８
の開口を介してドレイン電極１７Ａと接続するようにSi
O2膜８上に形成された下部電極１９Ａと、下部電極１９
Ａ上に形成された誘電体膜１９Ｂと、誘電体膜１９Ｂ上
に形成された上部電極１９Ｆとを有する。下部電極１９
Ａ，誘電体膜１９Ｂ及び上部電極１９Ｆは、電荷を蓄積
するキャパシタを構成する。
及びソース電極１７Ｂ上に形成され、ドレイン電極１７
Ａの形成領域に開口を有するSiO2膜１８と、SiO2膜１８
の開口を介してドレイン電極１７Ａと接続するようにSi
O2膜８上に形成された下部電極１９Ａと、下部電極１９
Ａ上に形成された誘電体膜１９Ｂと、誘電体膜１９Ｂ上
に形成された上部電極１９Ｆとを有する。下部電極１９
Ａ，誘電体膜１９Ｂ及び上部電極１９Ｆは、電荷を蓄積
するキャパシタを構成する。
【００１４】本実施形態では、従来と異なり、上部電極
１９Ｆが、第１のＴｉＮ膜１９Ｃ，Ｔｉ膜１９Ｄ及び第
２のＴｉＮ膜１９Ｅの三層構造となっている。第１のＴ
ｉＮ膜１９Ｃは第１の導電体膜の一例であり、Ｔｉ膜１
９Ｄは水素吸蔵合金の一例、また第２のＴｉＮ膜１９Ｅ
は第２の導電体膜の一例である。引き続いて、図１に示
すＤＲＡＭの製造工程について図２〜図４を参照しなが
ら説明する。
１９Ｆが、第１のＴｉＮ膜１９Ｃ，Ｔｉ膜１９Ｄ及び第
２のＴｉＮ膜１９Ｅの三層構造となっている。第１のＴ
ｉＮ膜１９Ｃは第１の導電体膜の一例であり、Ｔｉ膜１
９Ｄは水素吸蔵合金の一例、また第２のＴｉＮ膜１９Ｅ
は第２の導電体膜の一例である。引き続いて、図１に示
すＤＲＡＭの製造工程について図２〜図４を参照しなが
ら説明する。
【００１５】最初に、図２（ａ）に至るまでの工程につ
いて簡単に説明する。まずシリコンなどからなる半導体
基板１１上に、ＬＯＣＯＳ等によって素子分離膜１２を
形成して素子分離をし、素子形成領域に酸化膜などから
なるゲート絶縁膜を形成する。次に、ポリシリコン膜及
び酸化膜をその上に形成した後にパターニングしてゲー
ト電極１４を形成する。
いて簡単に説明する。まずシリコンなどからなる半導体
基板１１上に、ＬＯＣＯＳ等によって素子分離膜１２を
形成して素子分離をし、素子形成領域に酸化膜などから
なるゲート絶縁膜を形成する。次に、ポリシリコン膜及
び酸化膜をその上に形成した後にパターニングしてゲー
ト電極１４を形成する。
【００１６】次にゲート電極１４をマスクにして不純物
を基板１１の表面に注入して拡散し、ソース領域層１３
Ａ，ドレイン領域層１３Ｂを形成する。次いで、全面に
酸化膜を形成してエッチバックしてサイドウオール１５
Ａを形成し、さらにその上に層間絶縁膜１６を形成す
る。次に、ソース領域層１３Ａ，ドレイン領域層１３Ｂ
の一部をエッチングして開口を形成した後にソース領域
層１３Ａ，ドレイン領域層１３Ｂ及び層間絶縁膜１６の
上にＣＶＤ法によりドープトアモルファスシリコン又は
ポリシリコンを形成し、パターニングすることでソース
領域層１３Ａに接続するソース電極１７Ｂと、ドレイン
領域層１３Ｂに接続するドレイン電極１７Ａとを形成す
る。
を基板１１の表面に注入して拡散し、ソース領域層１３
Ａ，ドレイン領域層１３Ｂを形成する。次いで、全面に
酸化膜を形成してエッチバックしてサイドウオール１５
Ａを形成し、さらにその上に層間絶縁膜１６を形成す
る。次に、ソース領域層１３Ａ，ドレイン領域層１３Ｂ
の一部をエッチングして開口を形成した後にソース領域
層１３Ａ，ドレイン領域層１３Ｂ及び層間絶縁膜１６の
上にＣＶＤ法によりドープトアモルファスシリコン又は
ポリシリコンを形成し、パターニングすることでソース
領域層１３Ａに接続するソース電極１７Ｂと、ドレイン
領域層１３Ｂに接続するドレイン電極１７Ａとを形成す
る。
【００１７】その後、SiO2膜１８を形成してドレイン電
極１７Ａの形成領域に開口を形成した後に、全面にＳｉ
Ｎ膜，レジスト膜を順次形成し、SiO2膜１８の開口の形
成領域とその近傍の領域にまたがる開口をレジスト膜及
びＳｉＮ膜に形成する。次いで、全面に下部電極１９Ａ
を構成するドープトアモルファスシリコンを形成する。
この時点でドープトアモルファスシリコンは、開口から
露出するドレイン電極１７Ａ、SiO2膜１８，レジスト膜
の上面及びＳｉＮ膜の側壁に形成されることになる。
極１７Ａの形成領域に開口を形成した後に、全面にＳｉ
Ｎ膜，レジスト膜を順次形成し、SiO2膜１８の開口の形
成領域とその近傍の領域にまたがる開口をレジスト膜及
びＳｉＮ膜に形成する。次いで、全面に下部電極１９Ａ
を構成するドープトアモルファスシリコンを形成する。
この時点でドープトアモルファスシリコンは、開口から
露出するドレイン電極１７Ａ、SiO2膜１８，レジスト膜
の上面及びＳｉＮ膜の側壁に形成されることになる。
【００１８】その後、全面を研磨してレジスト膜上のド
ープトアモルファスシリコンを除去してしまった後に、
レジストを除去し、熱燐酸でＳｉＮ膜をエッチングして
除去する。すると、図２（ａ）に示すような構造の下部
電極１９Ａが形成されることになる。次いでドープトア
モルファスシリコンで形成した下部電極１９Ａを形成し
た後に８５０℃、１２０秒のＮＨ3 を用いた熱ＣＶＤで
不図示のＳｉＮを下部電極１９Ａ上に薄く形成する。
ープトアモルファスシリコンを除去してしまった後に、
レジストを除去し、熱燐酸でＳｉＮ膜をエッチングして
除去する。すると、図２（ａ）に示すような構造の下部
電極１９Ａが形成されることになる。次いでドープトア
モルファスシリコンで形成した下部電極１９Ａを形成し
た後に８５０℃、１２０秒のＮＨ3 を用いた熱ＣＶＤで
不図示のＳｉＮを下部電極１９Ａ上に薄く形成する。
【００１９】仮にＳｉＮを形成せずに、下部電極１９Ａ
を構成するドープトアモルファスシリコン上に直接後述
の誘電体膜１９Ｂ（ＴａＯ膜）を形成すると、ＴａＯの
Ｏがドープトアモルファスシリコンに抜けてしまい、ア
モルファスシリコンの表面がＳｉＯになってしまうこと
により、誘電体膜１９Ｂの誘電率が低下してしまう。こ
れを防止するために、本実施形態ではドープトアモルフ
ァスシリコン上にＳｉＮ膜を形成している。
を構成するドープトアモルファスシリコン上に直接後述
の誘電体膜１９Ｂ（ＴａＯ膜）を形成すると、ＴａＯの
Ｏがドープトアモルファスシリコンに抜けてしまい、ア
モルファスシリコンの表面がＳｉＯになってしまうこと
により、誘電体膜１９Ｂの誘電率が低下してしまう。こ
れを防止するために、本実施形態ではドープトアモルフ
ァスシリコン上にＳｉＮ膜を形成している。
【００２０】次に、図２（ｂ）に示すように、ＴａＯか
らなる誘電体膜１９ＢをＣＶＤで形成する。その後、Ｔ
ａＯからなる誘電体膜１９Ｂを８５０℃，Ｏ2 ，数十秒
間アニールする。これによってＴａＯ中に含まれる不純
物が抜け、ＴａＯの結晶性が向上することになる。次い
で、図３（ａ）に示すように、ＴｉＣｌ4 ／ＮＨ3 、５
００℃の条件の熱ＣＶＤで膜厚５０nmの第１のＴｉＮ膜
１９Ｃを形成する。この時点ではＴａＯのリーク電流及
び誘電率の劣化はない。また、この際のＣＶＤはプラズ
マで行わないことが肝要である。
らなる誘電体膜１９ＢをＣＶＤで形成する。その後、Ｔ
ａＯからなる誘電体膜１９Ｂを８５０℃，Ｏ2 ，数十秒
間アニールする。これによってＴａＯ中に含まれる不純
物が抜け、ＴａＯの結晶性が向上することになる。次い
で、図３（ａ）に示すように、ＴｉＣｌ4 ／ＮＨ3 、５
００℃の条件の熱ＣＶＤで膜厚５０nmの第１のＴｉＮ膜
１９Ｃを形成する。この時点ではＴａＯのリーク電流及
び誘電率の劣化はない。また、この際のＣＶＤはプラズ
マで行わないことが肝要である。
【００２１】引き続いてスパッタにより図３（ｂ）に示
すように水素吸蔵合金であるＴｉ膜１９Ｄを５０nm〜２
００nm程度の膜厚に形成する。次に、図４に示すよう
に、Ｔｉ膜１９Ｄの上にスパッタ又はＣＶＤにより第２
のＴｉＮ膜１９Ｅを５０nm程度の膜厚に形成する。この
場合、Ｔｉ膜１９Ｄの酸化を防ぐために極力酸化雰囲気
に晒すこと無く連続的に成膜することが望ましい。
すように水素吸蔵合金であるＴｉ膜１９Ｄを５０nm〜２
００nm程度の膜厚に形成する。次に、図４に示すよう
に、Ｔｉ膜１９Ｄの上にスパッタ又はＣＶＤにより第２
のＴｉＮ膜１９Ｅを５０nm程度の膜厚に形成する。この
場合、Ｔｉ膜１９Ｄの酸化を防ぐために極力酸化雰囲気
に晒すこと無く連続的に成膜することが望ましい。
【００２２】その後、第２のＴｉＮ膜１９Ｅ，Ｔｉ膜１
９Ｄ，第１のＴｉＮ膜１９Ｃを所定のパターンにパター
ニングすることによって、図１に示すように、上部電極
１９Ｆが第２のＴｉＮ膜１９Ｅ，Ｔｉ膜１９Ｄ，第１の
ＴｉＮ膜１９Ｃの三層構造からなるキャパシタを有する
スタック型のＤＲＡＭを得る。以上のように、本発明の
実施形態に係る半導体装置の製造方法によれば、上部電
極を形成する際に、第１のＴｉＮ膜１９Ｃ、Ｔｉ膜１９
Ｄ、第２のＴｉＮ膜１９Ｅを順次形成して三層構造の上
部電極１９Ｆを形成している。
９Ｄ，第１のＴｉＮ膜１９Ｃを所定のパターンにパター
ニングすることによって、図１に示すように、上部電極
１９Ｆが第２のＴｉＮ膜１９Ｅ，Ｔｉ膜１９Ｄ，第１の
ＴｉＮ膜１９Ｃの三層構造からなるキャパシタを有する
スタック型のＤＲＡＭを得る。以上のように、本発明の
実施形態に係る半導体装置の製造方法によれば、上部電
極を形成する際に、第１のＴｉＮ膜１９Ｃ、Ｔｉ膜１９
Ｄ、第２のＴｉＮ膜１９Ｅを順次形成して三層構造の上
部電極１９Ｆを形成している。
【００２３】このため、キャパシタを形成した後の工程
でＨ2 が発生しても、上部電極１９Ｆを介して誘電体膜
１９Ｂまで到達する前に水素吸蔵合金であるＴｉ膜１９
Ｄによって水素が吸蔵されてしまうので、誘電体膜１９
ＢにＨ2 が達して還元してしまう事態を防ぐことができ
る。これにより誘電体膜が還元されてしまうことで従来
生じていたリーク電流や、誘電体膜の誘電率の低下等の
問題を極力抑止することが可能となる。
でＨ2 が発生しても、上部電極１９Ｆを介して誘電体膜
１９Ｂまで到達する前に水素吸蔵合金であるＴｉ膜１９
Ｄによって水素が吸蔵されてしまうので、誘電体膜１９
ＢにＨ2 が達して還元してしまう事態を防ぐことができ
る。これにより誘電体膜が還元されてしまうことで従来
生じていたリーク電流や、誘電体膜の誘電率の低下等の
問題を極力抑止することが可能となる。
【００２４】なお、本実施形態では上部電極を第１のＴ
ｉＮ膜１９Ｃ、Ｔｉ膜１９Ｄ、第２のＴｉＮ膜１９Ｅの
三層構造にしている。単に水素が誘電体膜まで達するの
を防止する目的であればＴｉ膜１９Ｄの単層構造の上部
電極を形成しても良いように思われるが、仮に第２のＴ
ｉＮ膜１９Ｄが無くてＴｉ膜１９Ｄが露出しているとす
ると、Ｔｉ膜１９Ｄが酸化してしまい、水素吸蔵合金と
しては使えなくなってしまうという事態が生じ、また、
第１のＴｉＮ膜１９Ｃが無くて直接誘電体膜１９Ｂ（Ｔ
ａＯ膜）上にＴｉ膜１９Ｄが形成されているとすると、
水素吸蔵合金がＴａＯのＯを引き抜き、酸化してしまう
ので、やはり水素吸蔵合金として作用しなくなってしま
うという事態が生じてしまう。
ｉＮ膜１９Ｃ、Ｔｉ膜１９Ｄ、第２のＴｉＮ膜１９Ｅの
三層構造にしている。単に水素が誘電体膜まで達するの
を防止する目的であればＴｉ膜１９Ｄの単層構造の上部
電極を形成しても良いように思われるが、仮に第２のＴ
ｉＮ膜１９Ｄが無くてＴｉ膜１９Ｄが露出しているとす
ると、Ｔｉ膜１９Ｄが酸化してしまい、水素吸蔵合金と
しては使えなくなってしまうという事態が生じ、また、
第１のＴｉＮ膜１９Ｃが無くて直接誘電体膜１９Ｂ（Ｔ
ａＯ膜）上にＴｉ膜１９Ｄが形成されているとすると、
水素吸蔵合金がＴａＯのＯを引き抜き、酸化してしまう
ので、やはり水素吸蔵合金として作用しなくなってしま
うという事態が生じてしまう。
【００２５】そこで、本発明ではかかる事態を防止すべ
く、水素吸蔵合金薄膜であるＴｉ膜１９Ｄを、第１，第
２のＴｉＮ膜１９Ｃ，１９Ｅでサンドイッチして、Ｔｉ
膜１９Ｄが酸化してしまい水素吸蔵合金として作用しな
いという事態を抑止しているのである。なお、本実施形
態では、水素吸蔵合金薄膜の一例としてＴｉ膜１９Ｄを
用いているが、本発明はこれに限らず、Ｎｂ，Ｐｄ，Ｎ
ｉ，Ｃｒ，Ｍｇ，Ｖ，ＴｉＦｅ，ＬａＮｉ5 ，Ｔｉ2 Ｍ
ｎ3 ，Ｖｎｂ，ＴｉＣｏ，ＺｒＭｎ2 ，Ｍｇ2 Ｃｕ，Ｍ
ｇＮｉ，ＬａＣｏ5 ，Ｔｉ2 Ｖ8 ，Ｔｉ2 ＣｏＦｅ又は
Ｔｉ2 ＣｏＭｎというように、凡そどのような水素吸蔵
合金を用いても、同様の効果を奏する。
く、水素吸蔵合金薄膜であるＴｉ膜１９Ｄを、第１，第
２のＴｉＮ膜１９Ｃ，１９Ｅでサンドイッチして、Ｔｉ
膜１９Ｄが酸化してしまい水素吸蔵合金として作用しな
いという事態を抑止しているのである。なお、本実施形
態では、水素吸蔵合金薄膜の一例としてＴｉ膜１９Ｄを
用いているが、本発明はこれに限らず、Ｎｂ，Ｐｄ，Ｎ
ｉ，Ｃｒ，Ｍｇ，Ｖ，ＴｉＦｅ，ＬａＮｉ5 ，Ｔｉ2 Ｍ
ｎ3 ，Ｖｎｂ，ＴｉＣｏ，ＺｒＭｎ2 ，Ｍｇ2 Ｃｕ，Ｍ
ｇＮｉ，ＬａＣｏ5 ，Ｔｉ2 Ｖ8 ，Ｔｉ2 ＣｏＦｅ又は
Ｔｉ2 ＣｏＭｎというように、凡そどのような水素吸蔵
合金を用いても、同様の効果を奏する。
【００２６】また、本実施形態では第１及び第２の導電
体膜の一例としてＴｉＮを用いているが、本発明はこれ
に限らず、例えば、ＷＮx ，Ｍｏx ，ＴａＮx の何れか
を用いてもよく、白金，金，ルテニウム，イリジウム，
導電性を有する金属酸化膜のいずれか一層以上の導電体
膜のように、酸化されにくく、腐食されにくい導電体膜
を用いても、同様の効果を奏する。ここで導電性を有す
る金属酸化膜の一例としては、ＩｒＯ，ＲｕＯなどがあ
る。
体膜の一例としてＴｉＮを用いているが、本発明はこれ
に限らず、例えば、ＷＮx ，Ｍｏx ，ＴａＮx の何れか
を用いてもよく、白金，金，ルテニウム，イリジウム，
導電性を有する金属酸化膜のいずれか一層以上の導電体
膜のように、酸化されにくく、腐食されにくい導電体膜
を用いても、同様の効果を奏する。ここで導電性を有す
る金属酸化膜の一例としては、ＩｒＯ，ＲｕＯなどがあ
る。
【００２７】さらに、本実施形態では、適用するＤＲＡ
Ｍとして王冠型キャパシタを有するＤＲＡＭについて説
明しているが、本発明はこれに限らず、例えば、単純ス
タック型やフィン型のキャパシタを有するＤＲＡＭに適
用しても、同様の効果を奏する。また上記実施形態で
は、誘電体膜をＴａＯと記載しているが、実際には例え
ばＴａ2 Ｖ5 を用いている。
Ｍとして王冠型キャパシタを有するＤＲＡＭについて説
明しているが、本発明はこれに限らず、例えば、単純ス
タック型やフィン型のキャパシタを有するＤＲＡＭに適
用しても、同様の効果を奏する。また上記実施形態で
は、誘電体膜をＴａＯと記載しているが、実際には例え
ばＴａ2 Ｖ5 を用いている。
【００２８】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、誘電体膜上に、第１の導電体膜，
水素吸蔵合金，第２の導電体膜を順次形成して、上部電
極を第１の導電体膜／水素吸蔵合金／第２の導電体膜の
三層構造にしている。このため、キャパシタを形成した
後の工程でＨ2 が仮に発生しても、上部電極を介して誘
電体膜まで到達する前に水素吸蔵合金によって吸蔵され
てしまうので、誘電体膜にＨ2 が達してしまうことで還
元を防ぐことができ、誘電体膜が還元されてしまうこと
で従来生じていたリーク電流や、誘電体膜の誘電率の低
下等の問題を極力抑止することが可能となる。
の製造方法によれば、誘電体膜上に、第１の導電体膜，
水素吸蔵合金，第２の導電体膜を順次形成して、上部電
極を第１の導電体膜／水素吸蔵合金／第２の導電体膜の
三層構造にしている。このため、キャパシタを形成した
後の工程でＨ2 が仮に発生しても、上部電極を介して誘
電体膜まで到達する前に水素吸蔵合金によって吸蔵され
てしまうので、誘電体膜にＨ2 が達してしまうことで還
元を防ぐことができ、誘電体膜が還元されてしまうこと
で従来生じていたリーク電流や、誘電体膜の誘電率の低
下等の問題を極力抑止することが可能となる。
【図１】本発明の実施形態に係る半導体装置の構造を説
明する断面図である。
明する断面図である。
【図２】本発明の実施形態に係る半導体装置の製造方法
について説明する断面図（その１）である。
について説明する断面図（その１）である。
【図３】本発明の実施形態に係る半導体装置の製造方法
について説明する断面図（その２）である。
について説明する断面図（その２）である。
【図４】本発明の実施形態に係る半導体装置の製造方法
について説明する断面図（その３）である。
について説明する断面図（その３）である。
【図５】従来の半導体装置の構造について説明する断面
図である。
図である。
１１ 半導体基板 １２ 素子分離膜 １３Ａ ソース領域層 １３Ｂ ドレイン領域層 １４ ゲート電極 １５ ゲート絶縁膜 １５Ａ サイドウオール １６ 層間絶縁膜 １７Ａ ドレイン電極 １７Ｂ ソース電極 １８ SiO2膜 １９Ａ 下部電極 １９Ｂ 誘電体膜 １９Ｃ 第１のＴｉＮ膜（第１の導電体膜） １９Ｄ Ｔｉ膜（水素吸蔵合金膜） １９Ｅ 第２のＴｉＮ膜（第２の導電体膜） １９Ｆ 上部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 29/788 29/792
Claims (9)
- 【請求項１】 半導体基板上に形成された下部電極と、 前記下部電極上に形成された誘電体膜と、 前記誘電体膜上に形成された上部電極とを有するＤＲＡ
Ｍのキャパシタであって、 前記上部電極は、 前記誘電体膜上に形成された第１の導電体膜と、 前記第１の導電体膜上に形成された水素吸蔵合金薄膜
と、 前記水素吸蔵合金薄膜上に形成された第２の導電体膜と
を有することを特徴とする半導体装置。 - 【請求項２】 前記第１及び第２の導電体膜は、金属窒
化膜，白金，金，ルテニウム，イリジウム又は導電性を
有する金属酸化膜のいずれか一層以上の導電体膜よりな
ることを特徴とする請求項１記載の半導体装置。 - 【請求項３】 半導体基板上に下部電極を形成する工程
と、 前記下部電極上に誘電体膜を形成する工程と、 前記誘電体膜上に上部電極を形成する工程とを有するＤ
ＲＡＭのキャパシタの製造方法であって、 前記上部電極を形成する工程は、前記誘電体膜上に第１
の導電体膜を形成する工程と、 前記第１の導電体膜上に水素吸蔵合金薄膜を形成する工
程と、 前記水素吸蔵合金薄膜上に第２の導電体膜を形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項４】 前記第１及び第２の導電体膜は、金属窒
化膜，白金，金，ルテニウム，イリジウム又は導電性を
有する金属酸化膜のいずれか一層以上の導電体膜よりな
ることを特徴とする請求項３記載の半導体装置の製造方
法。 - 【請求項５】 前記水素吸蔵合金薄膜は、Ｔｉ，Ｎｂ，
Ｐｄ，Ｎｉ，Ｃｒ，Ｍｇ，Ｖ，ＴｉＦｅ，ＬａＮｉ5 ，
Ｔｉ2 Ｍｎ3 ，Ｖｎｂ，ＴｉＣｏ，ＺｒＭｎ 2 ，Ｍｇ2
Ｃｕ，ＭｇＮｉ，ＬａＣｏ5 ，Ｔｉ2 Ｖ8 ，Ｔｉ2 Ｃｏ
Ｆｅ又はＴｉ 2 ＣｏＭｎのいずれか一種以上より構成さ
れることを特徴とする請求項３記載の半導体装置の製造
方法。 - 【請求項６】 前記第１及び第２の導電体膜は、シリコ
ンやＧｅを含むことを特徴とする請求項３記載の半導体
装置の製造方法。 - 【請求項７】 前記第１及び第２の導電体膜の形成に用
いるソースガスは、金属のハロゲン化合物又は有機化合
物を含むことを特徴とする請求項３記載の半導体装置の
製造方法。 - 【請求項８】 前記第１及び第２の導電体膜はＴｉＮ，
ＷＮx ，Ｍｏx ，ＴａＮx の何れかより構成されること
を特徴とする請求項３記載の半導体装置の製造方法。 - 【請求項９】 前記誘電体膜はＴａＯ，ＳｒＴｉＯ又は
ＢａＳｒＴｉからなることを特徴とする請求項３記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9176654A JPH1126722A (ja) | 1997-07-02 | 1997-07-02 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9176654A JPH1126722A (ja) | 1997-07-02 | 1997-07-02 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1126722A true JPH1126722A (ja) | 1999-01-29 |
Family
ID=16017367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9176654A Pending JPH1126722A (ja) | 1997-07-02 | 1997-07-02 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1126722A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001257322A (ja) * | 2000-03-13 | 2001-09-21 | Oki Electric Ind Co Ltd | 強誘電体を用いた半導体デバイスの構造及び製造方法 |
| US7183170B2 (en) | 2003-12-01 | 2007-02-27 | Elpida Memory, Inc. | Manufacturing method of semiconductor device |
| WO2007116443A1 (ja) * | 2006-03-30 | 2007-10-18 | Fujitsu Microelectronics Limited | 半導体装置及びその製造方法 |
| JP2013149759A (ja) * | 2012-01-18 | 2013-08-01 | Osaka Univ | 不揮発性メモリセル、これを備える不揮発性メモリ装置および遷移金属酸化物の選定方法。 |
| CN107017288A (zh) * | 2015-12-11 | 2017-08-04 | 富士电机株式会社 | 半导体装置及半导体装置的制造方法 |
-
1997
- 1997-07-02 JP JP9176654A patent/JPH1126722A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001257322A (ja) * | 2000-03-13 | 2001-09-21 | Oki Electric Ind Co Ltd | 強誘電体を用いた半導体デバイスの構造及び製造方法 |
| US6623985B1 (en) | 2000-03-13 | 2003-09-23 | Oki Electric Industry Co., Ltd. | Structure of and manufacturing method for semiconductor device employing ferroelectric substance |
| US7183170B2 (en) | 2003-12-01 | 2007-02-27 | Elpida Memory, Inc. | Manufacturing method of semiconductor device |
| WO2007116443A1 (ja) * | 2006-03-30 | 2007-10-18 | Fujitsu Microelectronics Limited | 半導体装置及びその製造方法 |
| JPWO2007116443A1 (ja) * | 2006-03-30 | 2009-08-20 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
| JP2013149759A (ja) * | 2012-01-18 | 2013-08-01 | Osaka Univ | 不揮発性メモリセル、これを備える不揮発性メモリ装置および遷移金属酸化物の選定方法。 |
| CN107017288A (zh) * | 2015-12-11 | 2017-08-04 | 富士电机株式会社 | 半导体装置及半导体装置的制造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040615 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040713 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041130 |