JPH1126722A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH1126722A JPH1126722A JP9176654A JP17665497A JPH1126722A JP H1126722 A JPH1126722 A JP H1126722A JP 9176654 A JP9176654 A JP 9176654A JP 17665497 A JP17665497 A JP 17665497A JP H1126722 A JPH1126722 A JP H1126722A
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Abstract
(57)【要約】
【課題】DRAMに用いられるキャパシタの電極の形成
方法の改善に関する。 【解決手段】 半導体基板11上に下部電極19Aを形成す
る工程と、下部電極19A上に強誘電性を有する誘電体膜
19Bを形成する工程と、誘電体膜19B上に上部電極19F
を形成する工程とを有するDRAMのキャパシタの製造
方法であって、上部電極19Fを形成する工程は、誘電体
膜19B上に第1の金属窒化膜19Cを形成する工程と、そ
の上に水素吸蔵合金薄膜19Dを形成する工程と、その上
に第2の金属窒化膜19Eを形成する工程とを有するこ
と。
方法の改善に関する。 【解決手段】 半導体基板11上に下部電極19Aを形成す
る工程と、下部電極19A上に強誘電性を有する誘電体膜
19Bを形成する工程と、誘電体膜19B上に上部電極19F
を形成する工程とを有するDRAMのキャパシタの製造
方法であって、上部電極19Fを形成する工程は、誘電体
膜19B上に第1の金属窒化膜19Cを形成する工程と、そ
の上に水素吸蔵合金薄膜19Dを形成する工程と、その上
に第2の金属窒化膜19Eを形成する工程とを有するこ
と。
Description
【0001】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、更に詳しくいえば、DRAM(Dyna
mic Random Access Memory)に用いられるキャパシタの
電極の技術の改善に関する。
の製造方法に関し、更に詳しくいえば、DRAM(Dyna
mic Random Access Memory)に用いられるキャパシタの
電極の技術の改善に関する。
【0002】
【従来の技術】以下で従来のDRAMの構造について図
面を参照しながら説明する。図5は、従来のスタック型
キャパシタを有するDRAMの構造を説明する断面図で
ある。図5に示すように、このDRAMは、その表面に
LOCOS2が形成されて素子分離がなされた半導体基
板1と、半導体基板上にゲート絶縁膜5を介して形成さ
れたゲート電極4と、ゲート電極4の側部及び上部を被
覆するように形成されたサイドウオール5Aと、ゲート
電極4を挟んだ領域の半導体基板1の表面に不純物拡散
によって形成されたソース領域層3A,ドレイン領域層
3Bと、ソース領域層3A,ドレイン領域層3Bの形成
領域に開口を有する層間絶縁膜6と、層間絶縁膜6の開
口を介してソース領域層3Aに接続するソース電極7B
と、層間絶縁膜6の開口を介してドレイン領域層3Bに
接続するドレイン電極7Aと、層間絶縁膜6,ドレイン
電極7A及びソース電極7B上に形成され、ドレイン電
極7Aの形成領域に開口を有するSiO2膜8と、SiO2膜8
の開口を介してドレイン電極7Aと接続するようにSiO2
膜8上に形成された下部電極9Aと、下部電極9A上に
形成された誘電体膜9Bと、誘電体膜9B上に形成され
た上部電極9Cとを有する。下部電極9A,誘電体膜9
B及び上部電極9Cは、電荷を蓄積するキャパシタ9を
構成する。
面を参照しながら説明する。図5は、従来のスタック型
キャパシタを有するDRAMの構造を説明する断面図で
ある。図5に示すように、このDRAMは、その表面に
LOCOS2が形成されて素子分離がなされた半導体基
板1と、半導体基板上にゲート絶縁膜5を介して形成さ
れたゲート電極4と、ゲート電極4の側部及び上部を被
覆するように形成されたサイドウオール5Aと、ゲート
電極4を挟んだ領域の半導体基板1の表面に不純物拡散
によって形成されたソース領域層3A,ドレイン領域層
3Bと、ソース領域層3A,ドレイン領域層3Bの形成
領域に開口を有する層間絶縁膜6と、層間絶縁膜6の開
口を介してソース領域層3Aに接続するソース電極7B
と、層間絶縁膜6の開口を介してドレイン領域層3Bに
接続するドレイン電極7Aと、層間絶縁膜6,ドレイン
電極7A及びソース電極7B上に形成され、ドレイン電
極7Aの形成領域に開口を有するSiO2膜8と、SiO2膜8
の開口を介してドレイン電極7Aと接続するようにSiO2
膜8上に形成された下部電極9Aと、下部電極9A上に
形成された誘電体膜9Bと、誘電体膜9B上に形成され
た上部電極9Cとを有する。下部電極9A,誘電体膜9
B及び上部電極9Cは、電荷を蓄積するキャパシタ9を
構成する。
【0003】キャパシタ9の容量が少ないと読み出し線
(ビット線)の容量に隠れてしまい、正確にデータとし
ての電荷を読み出すことができないため、読み出し可能
な容量を確保する必要がある。近年、デバイスが高集積
化したことに伴い、キャパシタの構造は平面から三次元
へと形を変え、さらなる容量の向上をめざすべく1G以
上のDRAMでは上述の誘電体膜9Bの材料として強誘
電体の使用が検討され始めている。
(ビット線)の容量に隠れてしまい、正確にデータとし
ての電荷を読み出すことができないため、読み出し可能
な容量を確保する必要がある。近年、デバイスが高集積
化したことに伴い、キャパシタの構造は平面から三次元
へと形を変え、さらなる容量の向上をめざすべく1G以
上のDRAMでは上述の誘電体膜9Bの材料として強誘
電体の使用が検討され始めている。
【0004】そのうちTaOは誘電率が従来用いられて
いたSiO2の5〜6倍程度と大きいため、大変有力な候補
となっている。
いたSiO2の5〜6倍程度と大きいため、大変有力な候補
となっている。
【0005】
【発明が解決しようとする課題】しかしながら、TaO
膜等の強誘電体膜は還元雰囲気に弱く、還元雰囲気に晒
されると膜中の酸素が容易に還元されてしまい、MOS
トランジスタのリーク電流が増加したり、また誘電率が
低下して容量が低減してしまうなどという問題が生じて
いた。
膜等の強誘電体膜は還元雰囲気に弱く、還元雰囲気に晒
されると膜中の酸素が容易に還元されてしまい、MOS
トランジスタのリーク電流が増加したり、また誘電率が
低下して容量が低減してしまうなどという問題が生じて
いた。
【0006】半導体製造工程では還元雰囲気は避けるこ
とができない。例えば絶縁膜の形成に用いるSiH4 は
分解によって生じるH2 が還元に寄与することが知られ
ている。従ってプラズマCVDなどにおいてこのような
SiH4 を用いると、TaO膜等の強誘電体膜が直接還
元雰囲気に晒されていなくても、その上下に形成された
上部電極や下部電極を介してH2 が強誘電体膜まで達
し、これが還元されてしまって上述の問題が生じてい
た。
とができない。例えば絶縁膜の形成に用いるSiH4 は
分解によって生じるH2 が還元に寄与することが知られ
ている。従ってプラズマCVDなどにおいてこのような
SiH4 を用いると、TaO膜等の強誘電体膜が直接還
元雰囲気に晒されていなくても、その上下に形成された
上部電極や下部電極を介してH2 が強誘電体膜まで達
し、これが還元されてしまって上述の問題が生じてい
た。
【0007】また前工程のプロセス完了後にトランジス
タ動作の安定化やコンタクト抵抗の安定化のためにN2
/H2 アニールが用いられる。このときやはりH2 はシ
リコン基板まで達し、ひいては強誘電体膜まで達してし
まい、還元されてしまうという問題が生じてしまう。本
発明は、強誘電体膜をキャパシタに用いる際に、この膜
が還元されてしまうことで生じる誘電率の低下,リーク
電流の増大などの問題を抑止する半導体装置及びその製
造方法を提供することを目的とするものである。
タ動作の安定化やコンタクト抵抗の安定化のためにN2
/H2 アニールが用いられる。このときやはりH2 はシ
リコン基板まで達し、ひいては強誘電体膜まで達してし
まい、還元されてしまうという問題が生じてしまう。本
発明は、強誘電体膜をキャパシタに用いる際に、この膜
が還元されてしまうことで生じる誘電率の低下,リーク
電流の増大などの問題を抑止する半導体装置及びその製
造方法を提供することを目的とするものである。
【0008】
【課題を解決するための手段】上記した課題は、半導体
基板上に形成された下部電極と、前記下部電極上に形成
された誘電体膜と、前記誘電体膜上に形成された上部電
極とを有するDRAMのキャパシタであって、前記上部
電極は、前記誘電体膜上に形成された第1の導電体膜
と、前記第1の導電体膜上に形成された水素吸蔵合金薄
膜と、前記水素吸蔵合金薄膜上に形成された第2の導電
体膜とを有することを特徴とする半導体装置により解決
し、前記第1及び第2の導電体膜は、金属窒化膜,白
金,金,ルテニウム,イリジウム又は導電性を有する金
属酸化膜のいずれか一層以上の導電体膜よりなることを
特徴とする本発明に係る半導体装置により解決し、又、
半導体基板上に下部電極を形成する工程と、前記下部電
極上に誘電体膜を形成する工程と、前記誘電体膜上に上
部電極を形成する工程とを有するDRAMのキャパシタ
の製造方法であって、前記上部電極を形成する工程は、
前記誘電体膜上に第1の導電体膜を形成する工程と、前
記第1の導電体膜上に水素吸蔵合金薄膜を形成する工程
と、前記水素吸蔵合金薄膜上に第2の導電体膜を形成す
る工程とを有することを特徴とする半導体装置の製造方
法により解決し、前記第1及び第2の導電体膜は、金属
窒化膜,白金,金,ルテニウム,イリジウム又は導電性
を有する金属酸化膜のいずれか一層以上の導電体膜より
なることを特徴とする本発明に係る半導体装置の製造方
法により解決し、前記水素吸蔵合金薄膜は、Ti,N
b,Pd,Ni,Cr,Mg,V,TiFe,LaNi
5 ,Ti2 Mn3 ,Vnb,TiCo,ZrMn2 ,M
g2 Cu,MgNi,LaCo5 ,Ti2 V8 ,Ti2
CoFe又はTi2 CoMnのいずれか一種以上より構
成されることを特徴とする本発明の半導体装置の製造方
法により解決し、前記第1及び第2の導電体膜は、シリ
コンやGeを含むことを特徴とする本発明の半導体装置
の製造方法により解決し、前記第1及び第2の導電体膜
の形成に用いるソースガスは、金属のハロゲン化合物又
は有機化合物を含むことを特徴とする本発明の半導体装
置の製造方法により解決し、前記第1及び第2の導電体
膜はTiN,WNx ,Mox ,TaNx の何れかより構
成されることを特徴とする本発明の半導体装置の製造方
法により解決し、前記誘電体膜はTaO,SrTiO又
はBaSrTiからなることを特徴とする本発明の半導
体装置の製造方法により解決する。
基板上に形成された下部電極と、前記下部電極上に形成
された誘電体膜と、前記誘電体膜上に形成された上部電
極とを有するDRAMのキャパシタであって、前記上部
電極は、前記誘電体膜上に形成された第1の導電体膜
と、前記第1の導電体膜上に形成された水素吸蔵合金薄
膜と、前記水素吸蔵合金薄膜上に形成された第2の導電
体膜とを有することを特徴とする半導体装置により解決
し、前記第1及び第2の導電体膜は、金属窒化膜,白
金,金,ルテニウム,イリジウム又は導電性を有する金
属酸化膜のいずれか一層以上の導電体膜よりなることを
特徴とする本発明に係る半導体装置により解決し、又、
半導体基板上に下部電極を形成する工程と、前記下部電
極上に誘電体膜を形成する工程と、前記誘電体膜上に上
部電極を形成する工程とを有するDRAMのキャパシタ
の製造方法であって、前記上部電極を形成する工程は、
前記誘電体膜上に第1の導電体膜を形成する工程と、前
記第1の導電体膜上に水素吸蔵合金薄膜を形成する工程
と、前記水素吸蔵合金薄膜上に第2の導電体膜を形成す
る工程とを有することを特徴とする半導体装置の製造方
法により解決し、前記第1及び第2の導電体膜は、金属
窒化膜,白金,金,ルテニウム,イリジウム又は導電性
を有する金属酸化膜のいずれか一層以上の導電体膜より
なることを特徴とする本発明に係る半導体装置の製造方
法により解決し、前記水素吸蔵合金薄膜は、Ti,N
b,Pd,Ni,Cr,Mg,V,TiFe,LaNi
5 ,Ti2 Mn3 ,Vnb,TiCo,ZrMn2 ,M
g2 Cu,MgNi,LaCo5 ,Ti2 V8 ,Ti2
CoFe又はTi2 CoMnのいずれか一種以上より構
成されることを特徴とする本発明の半導体装置の製造方
法により解決し、前記第1及び第2の導電体膜は、シリ
コンやGeを含むことを特徴とする本発明の半導体装置
の製造方法により解決し、前記第1及び第2の導電体膜
の形成に用いるソースガスは、金属のハロゲン化合物又
は有機化合物を含むことを特徴とする本発明の半導体装
置の製造方法により解決し、前記第1及び第2の導電体
膜はTiN,WNx ,Mox ,TaNx の何れかより構
成されることを特徴とする本発明の半導体装置の製造方
法により解決し、前記誘電体膜はTaO,SrTiO又
はBaSrTiからなることを特徴とする本発明の半導
体装置の製造方法により解決する。
【0009】引き続いて、本発明の作用について説明す
る。本発明では、誘電体膜上に、第1の導電体膜,水素
吸蔵合金,第2の導電体膜を順次形成して、上部電極を
第1の導電体膜/水素吸蔵合金/第2の導電体膜の三層
構造にしている。このため、キャパシタを形成した後の
工程でH2 が発生しても、上部電極を介して誘電体膜ま
で到達する前に水素吸蔵合金によって吸蔵されてしまう
ので、誘電体膜にH2 が達してしまうことで還元を防ぐ
ことができる。
る。本発明では、誘電体膜上に、第1の導電体膜,水素
吸蔵合金,第2の導電体膜を順次形成して、上部電極を
第1の導電体膜/水素吸蔵合金/第2の導電体膜の三層
構造にしている。このため、キャパシタを形成した後の
工程でH2 が発生しても、上部電極を介して誘電体膜ま
で到達する前に水素吸蔵合金によって吸蔵されてしまう
ので、誘電体膜にH2 が達してしまうことで還元を防ぐ
ことができる。
【0010】これにより誘電体膜が還元されてしまうこ
とで従来生じていたリーク電流や、誘電体膜の誘電率の
低下等の問題を極力抑止することが可能となる。この際
水素吸蔵合金が還元雰囲気で成膜してしまってはいけな
いので、これは還元雰囲気を用いないスパッタか蒸着で
形成する必要がある。このとき金属窒化膜、例えばTi
NはTiCl4 とNH3 で形成し、O2 を混ぜてTiO
Nとしてもよい。
とで従来生じていたリーク電流や、誘電体膜の誘電率の
低下等の問題を極力抑止することが可能となる。この際
水素吸蔵合金が還元雰囲気で成膜してしまってはいけな
いので、これは還元雰囲気を用いないスパッタか蒸着で
形成する必要がある。このとき金属窒化膜、例えばTi
NはTiCl4 とNH3 で形成し、O2 を混ぜてTiO
Nとしてもよい。
【0011】
【発明の実施の形態】以下で本発明の実施形態に係る半
導体装置の製造方法について図面を参照しながら説明す
る。最初に、本発明の実施形態に係るスタック型キャパ
シタを有するDRAMについて説明する。図1は、本発
明の実施形態に係るスタック型キャパシタを有するDR
AMの構造を説明する断面図である。
導体装置の製造方法について図面を参照しながら説明す
る。最初に、本発明の実施形態に係るスタック型キャパ
シタを有するDRAMについて説明する。図1は、本発
明の実施形態に係るスタック型キャパシタを有するDR
AMの構造を説明する断面図である。
【0012】図1に示すように、このDRAMは、その
表面にLOCOSなどの素子分離膜12が形成された半
導体基板11と、半導体基板11上にゲート絶縁膜15
を介して形成されたゲート電極14と、ゲート電極14
の側部及び上部を被覆するように形成されたサイドウオ
ール15Aと、ゲート電極14を挟んだ領域の半導体基
板11の表面に不純物拡散によって形成されたソース領
域層13A,ドレイン領域層13Bと、ソース領域層1
3A,ドレイン領域層13Bの形成領域に開口を有する
層間絶縁膜16と、層間絶縁膜16の開口を介してソー
ス領域層13Aに接続するソース電極17Bと、層間絶
縁膜16の開口を介してドレイン領域層13Bに接続す
るドレイン電極17Aとを有する。
表面にLOCOSなどの素子分離膜12が形成された半
導体基板11と、半導体基板11上にゲート絶縁膜15
を介して形成されたゲート電極14と、ゲート電極14
の側部及び上部を被覆するように形成されたサイドウオ
ール15Aと、ゲート電極14を挟んだ領域の半導体基
板11の表面に不純物拡散によって形成されたソース領
域層13A,ドレイン領域層13Bと、ソース領域層1
3A,ドレイン領域層13Bの形成領域に開口を有する
層間絶縁膜16と、層間絶縁膜16の開口を介してソー
ス領域層13Aに接続するソース電極17Bと、層間絶
縁膜16の開口を介してドレイン領域層13Bに接続す
るドレイン電極17Aとを有する。
【0013】又、層間絶縁膜16,ドレイン電極17A
及びソース電極17B上に形成され、ドレイン電極17
Aの形成領域に開口を有するSiO2膜18と、SiO2膜18
の開口を介してドレイン電極17Aと接続するようにSi
O2膜8上に形成された下部電極19Aと、下部電極19
A上に形成された誘電体膜19Bと、誘電体膜19B上
に形成された上部電極19Fとを有する。下部電極19
A,誘電体膜19B及び上部電極19Fは、電荷を蓄積
するキャパシタを構成する。
及びソース電極17B上に形成され、ドレイン電極17
Aの形成領域に開口を有するSiO2膜18と、SiO2膜18
の開口を介してドレイン電極17Aと接続するようにSi
O2膜8上に形成された下部電極19Aと、下部電極19
A上に形成された誘電体膜19Bと、誘電体膜19B上
に形成された上部電極19Fとを有する。下部電極19
A,誘電体膜19B及び上部電極19Fは、電荷を蓄積
するキャパシタを構成する。
【0014】本実施形態では、従来と異なり、上部電極
19Fが、第1のTiN膜19C,Ti膜19D及び第
2のTiN膜19Eの三層構造となっている。第1のT
iN膜19Cは第1の導電体膜の一例であり、Ti膜1
9Dは水素吸蔵合金の一例、また第2のTiN膜19E
は第2の導電体膜の一例である。引き続いて、図1に示
すDRAMの製造工程について図2〜図4を参照しなが
ら説明する。
19Fが、第1のTiN膜19C,Ti膜19D及び第
2のTiN膜19Eの三層構造となっている。第1のT
iN膜19Cは第1の導電体膜の一例であり、Ti膜1
9Dは水素吸蔵合金の一例、また第2のTiN膜19E
は第2の導電体膜の一例である。引き続いて、図1に示
すDRAMの製造工程について図2〜図4を参照しなが
ら説明する。
【0015】最初に、図2(a)に至るまでの工程につ
いて簡単に説明する。まずシリコンなどからなる半導体
基板11上に、LOCOS等によって素子分離膜12を
形成して素子分離をし、素子形成領域に酸化膜などから
なるゲート絶縁膜を形成する。次に、ポリシリコン膜及
び酸化膜をその上に形成した後にパターニングしてゲー
ト電極14を形成する。
いて簡単に説明する。まずシリコンなどからなる半導体
基板11上に、LOCOS等によって素子分離膜12を
形成して素子分離をし、素子形成領域に酸化膜などから
なるゲート絶縁膜を形成する。次に、ポリシリコン膜及
び酸化膜をその上に形成した後にパターニングしてゲー
ト電極14を形成する。
【0016】次にゲート電極14をマスクにして不純物
を基板11の表面に注入して拡散し、ソース領域層13
A,ドレイン領域層13Bを形成する。次いで、全面に
酸化膜を形成してエッチバックしてサイドウオール15
Aを形成し、さらにその上に層間絶縁膜16を形成す
る。次に、ソース領域層13A,ドレイン領域層13B
の一部をエッチングして開口を形成した後にソース領域
層13A,ドレイン領域層13B及び層間絶縁膜16の
上にCVD法によりドープトアモルファスシリコン又は
ポリシリコンを形成し、パターニングすることでソース
領域層13Aに接続するソース電極17Bと、ドレイン
領域層13Bに接続するドレイン電極17Aとを形成す
る。
を基板11の表面に注入して拡散し、ソース領域層13
A,ドレイン領域層13Bを形成する。次いで、全面に
酸化膜を形成してエッチバックしてサイドウオール15
Aを形成し、さらにその上に層間絶縁膜16を形成す
る。次に、ソース領域層13A,ドレイン領域層13B
の一部をエッチングして開口を形成した後にソース領域
層13A,ドレイン領域層13B及び層間絶縁膜16の
上にCVD法によりドープトアモルファスシリコン又は
ポリシリコンを形成し、パターニングすることでソース
領域層13Aに接続するソース電極17Bと、ドレイン
領域層13Bに接続するドレイン電極17Aとを形成す
る。
【0017】その後、SiO2膜18を形成してドレイン電
極17Aの形成領域に開口を形成した後に、全面にSi
N膜,レジスト膜を順次形成し、SiO2膜18の開口の形
成領域とその近傍の領域にまたがる開口をレジスト膜及
びSiN膜に形成する。次いで、全面に下部電極19A
を構成するドープトアモルファスシリコンを形成する。
この時点でドープトアモルファスシリコンは、開口から
露出するドレイン電極17A、SiO2膜18,レジスト膜
の上面及びSiN膜の側壁に形成されることになる。
極17Aの形成領域に開口を形成した後に、全面にSi
N膜,レジスト膜を順次形成し、SiO2膜18の開口の形
成領域とその近傍の領域にまたがる開口をレジスト膜及
びSiN膜に形成する。次いで、全面に下部電極19A
を構成するドープトアモルファスシリコンを形成する。
この時点でドープトアモルファスシリコンは、開口から
露出するドレイン電極17A、SiO2膜18,レジスト膜
の上面及びSiN膜の側壁に形成されることになる。
【0018】その後、全面を研磨してレジスト膜上のド
ープトアモルファスシリコンを除去してしまった後に、
レジストを除去し、熱燐酸でSiN膜をエッチングして
除去する。すると、図2(a)に示すような構造の下部
電極19Aが形成されることになる。次いでドープトア
モルファスシリコンで形成した下部電極19Aを形成し
た後に850℃、120秒のNH3 を用いた熱CVDで
不図示のSiNを下部電極19A上に薄く形成する。
ープトアモルファスシリコンを除去してしまった後に、
レジストを除去し、熱燐酸でSiN膜をエッチングして
除去する。すると、図2(a)に示すような構造の下部
電極19Aが形成されることになる。次いでドープトア
モルファスシリコンで形成した下部電極19Aを形成し
た後に850℃、120秒のNH3 を用いた熱CVDで
不図示のSiNを下部電極19A上に薄く形成する。
【0019】仮にSiNを形成せずに、下部電極19A
を構成するドープトアモルファスシリコン上に直接後述
の誘電体膜19B(TaO膜)を形成すると、TaOの
Oがドープトアモルファスシリコンに抜けてしまい、ア
モルファスシリコンの表面がSiOになってしまうこと
により、誘電体膜19Bの誘電率が低下してしまう。こ
れを防止するために、本実施形態ではドープトアモルフ
ァスシリコン上にSiN膜を形成している。
を構成するドープトアモルファスシリコン上に直接後述
の誘電体膜19B(TaO膜)を形成すると、TaOの
Oがドープトアモルファスシリコンに抜けてしまい、ア
モルファスシリコンの表面がSiOになってしまうこと
により、誘電体膜19Bの誘電率が低下してしまう。こ
れを防止するために、本実施形態ではドープトアモルフ
ァスシリコン上にSiN膜を形成している。
【0020】次に、図2(b)に示すように、TaOか
らなる誘電体膜19BをCVDで形成する。その後、T
aOからなる誘電体膜19Bを850℃,O2 ,数十秒
間アニールする。これによってTaO中に含まれる不純
物が抜け、TaOの結晶性が向上することになる。次い
で、図3(a)に示すように、TiCl4 /NH3 、5
00℃の条件の熱CVDで膜厚50nmの第1のTiN膜
19Cを形成する。この時点ではTaOのリーク電流及
び誘電率の劣化はない。また、この際のCVDはプラズ
マで行わないことが肝要である。
らなる誘電体膜19BをCVDで形成する。その後、T
aOからなる誘電体膜19Bを850℃,O2 ,数十秒
間アニールする。これによってTaO中に含まれる不純
物が抜け、TaOの結晶性が向上することになる。次い
で、図3(a)に示すように、TiCl4 /NH3 、5
00℃の条件の熱CVDで膜厚50nmの第1のTiN膜
19Cを形成する。この時点ではTaOのリーク電流及
び誘電率の劣化はない。また、この際のCVDはプラズ
マで行わないことが肝要である。
【0021】引き続いてスパッタにより図3(b)に示
すように水素吸蔵合金であるTi膜19Dを50nm〜2
00nm程度の膜厚に形成する。次に、図4に示すよう
に、Ti膜19Dの上にスパッタ又はCVDにより第2
のTiN膜19Eを50nm程度の膜厚に形成する。この
場合、Ti膜19Dの酸化を防ぐために極力酸化雰囲気
に晒すこと無く連続的に成膜することが望ましい。
すように水素吸蔵合金であるTi膜19Dを50nm〜2
00nm程度の膜厚に形成する。次に、図4に示すよう
に、Ti膜19Dの上にスパッタ又はCVDにより第2
のTiN膜19Eを50nm程度の膜厚に形成する。この
場合、Ti膜19Dの酸化を防ぐために極力酸化雰囲気
に晒すこと無く連続的に成膜することが望ましい。
【0022】その後、第2のTiN膜19E,Ti膜1
9D,第1のTiN膜19Cを所定のパターンにパター
ニングすることによって、図1に示すように、上部電極
19Fが第2のTiN膜19E,Ti膜19D,第1の
TiN膜19Cの三層構造からなるキャパシタを有する
スタック型のDRAMを得る。以上のように、本発明の
実施形態に係る半導体装置の製造方法によれば、上部電
極を形成する際に、第1のTiN膜19C、Ti膜19
D、第2のTiN膜19Eを順次形成して三層構造の上
部電極19Fを形成している。
9D,第1のTiN膜19Cを所定のパターンにパター
ニングすることによって、図1に示すように、上部電極
19Fが第2のTiN膜19E,Ti膜19D,第1の
TiN膜19Cの三層構造からなるキャパシタを有する
スタック型のDRAMを得る。以上のように、本発明の
実施形態に係る半導体装置の製造方法によれば、上部電
極を形成する際に、第1のTiN膜19C、Ti膜19
D、第2のTiN膜19Eを順次形成して三層構造の上
部電極19Fを形成している。
【0023】このため、キャパシタを形成した後の工程
でH2 が発生しても、上部電極19Fを介して誘電体膜
19Bまで到達する前に水素吸蔵合金であるTi膜19
Dによって水素が吸蔵されてしまうので、誘電体膜19
BにH2 が達して還元してしまう事態を防ぐことができ
る。これにより誘電体膜が還元されてしまうことで従来
生じていたリーク電流や、誘電体膜の誘電率の低下等の
問題を極力抑止することが可能となる。
でH2 が発生しても、上部電極19Fを介して誘電体膜
19Bまで到達する前に水素吸蔵合金であるTi膜19
Dによって水素が吸蔵されてしまうので、誘電体膜19
BにH2 が達して還元してしまう事態を防ぐことができ
る。これにより誘電体膜が還元されてしまうことで従来
生じていたリーク電流や、誘電体膜の誘電率の低下等の
問題を極力抑止することが可能となる。
【0024】なお、本実施形態では上部電極を第1のT
iN膜19C、Ti膜19D、第2のTiN膜19Eの
三層構造にしている。単に水素が誘電体膜まで達するの
を防止する目的であればTi膜19Dの単層構造の上部
電極を形成しても良いように思われるが、仮に第2のT
iN膜19Dが無くてTi膜19Dが露出しているとす
ると、Ti膜19Dが酸化してしまい、水素吸蔵合金と
しては使えなくなってしまうという事態が生じ、また、
第1のTiN膜19Cが無くて直接誘電体膜19B(T
aO膜)上にTi膜19Dが形成されているとすると、
水素吸蔵合金がTaOのOを引き抜き、酸化してしまう
ので、やはり水素吸蔵合金として作用しなくなってしま
うという事態が生じてしまう。
iN膜19C、Ti膜19D、第2のTiN膜19Eの
三層構造にしている。単に水素が誘電体膜まで達するの
を防止する目的であればTi膜19Dの単層構造の上部
電極を形成しても良いように思われるが、仮に第2のT
iN膜19Dが無くてTi膜19Dが露出しているとす
ると、Ti膜19Dが酸化してしまい、水素吸蔵合金と
しては使えなくなってしまうという事態が生じ、また、
第1のTiN膜19Cが無くて直接誘電体膜19B(T
aO膜)上にTi膜19Dが形成されているとすると、
水素吸蔵合金がTaOのOを引き抜き、酸化してしまう
ので、やはり水素吸蔵合金として作用しなくなってしま
うという事態が生じてしまう。
【0025】そこで、本発明ではかかる事態を防止すべ
く、水素吸蔵合金薄膜であるTi膜19Dを、第1,第
2のTiN膜19C,19Eでサンドイッチして、Ti
膜19Dが酸化してしまい水素吸蔵合金として作用しな
いという事態を抑止しているのである。なお、本実施形
態では、水素吸蔵合金薄膜の一例としてTi膜19Dを
用いているが、本発明はこれに限らず、Nb,Pd,N
i,Cr,Mg,V,TiFe,LaNi5 ,Ti2 M
n3 ,Vnb,TiCo,ZrMn2 ,Mg2 Cu,M
gNi,LaCo5 ,Ti2 V8 ,Ti2 CoFe又は
Ti2 CoMnというように、凡そどのような水素吸蔵
合金を用いても、同様の効果を奏する。
く、水素吸蔵合金薄膜であるTi膜19Dを、第1,第
2のTiN膜19C,19Eでサンドイッチして、Ti
膜19Dが酸化してしまい水素吸蔵合金として作用しな
いという事態を抑止しているのである。なお、本実施形
態では、水素吸蔵合金薄膜の一例としてTi膜19Dを
用いているが、本発明はこれに限らず、Nb,Pd,N
i,Cr,Mg,V,TiFe,LaNi5 ,Ti2 M
n3 ,Vnb,TiCo,ZrMn2 ,Mg2 Cu,M
gNi,LaCo5 ,Ti2 V8 ,Ti2 CoFe又は
Ti2 CoMnというように、凡そどのような水素吸蔵
合金を用いても、同様の効果を奏する。
【0026】また、本実施形態では第1及び第2の導電
体膜の一例としてTiNを用いているが、本発明はこれ
に限らず、例えば、WNx ,Mox ,TaNx の何れか
を用いてもよく、白金,金,ルテニウム,イリジウム,
導電性を有する金属酸化膜のいずれか一層以上の導電体
膜のように、酸化されにくく、腐食されにくい導電体膜
を用いても、同様の効果を奏する。ここで導電性を有す
る金属酸化膜の一例としては、IrO,RuOなどがあ
る。
体膜の一例としてTiNを用いているが、本発明はこれ
に限らず、例えば、WNx ,Mox ,TaNx の何れか
を用いてもよく、白金,金,ルテニウム,イリジウム,
導電性を有する金属酸化膜のいずれか一層以上の導電体
膜のように、酸化されにくく、腐食されにくい導電体膜
を用いても、同様の効果を奏する。ここで導電性を有す
る金属酸化膜の一例としては、IrO,RuOなどがあ
る。
【0027】さらに、本実施形態では、適用するDRA
Mとして王冠型キャパシタを有するDRAMについて説
明しているが、本発明はこれに限らず、例えば、単純ス
タック型やフィン型のキャパシタを有するDRAMに適
用しても、同様の効果を奏する。また上記実施形態で
は、誘電体膜をTaOと記載しているが、実際には例え
ばTa2 V5 を用いている。
Mとして王冠型キャパシタを有するDRAMについて説
明しているが、本発明はこれに限らず、例えば、単純ス
タック型やフィン型のキャパシタを有するDRAMに適
用しても、同様の効果を奏する。また上記実施形態で
は、誘電体膜をTaOと記載しているが、実際には例え
ばTa2 V5 を用いている。
【0028】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によれば、誘電体膜上に、第1の導電体膜,
水素吸蔵合金,第2の導電体膜を順次形成して、上部電
極を第1の導電体膜/水素吸蔵合金/第2の導電体膜の
三層構造にしている。このため、キャパシタを形成した
後の工程でH2 が仮に発生しても、上部電極を介して誘
電体膜まで到達する前に水素吸蔵合金によって吸蔵され
てしまうので、誘電体膜にH2 が達してしまうことで還
元を防ぐことができ、誘電体膜が還元されてしまうこと
で従来生じていたリーク電流や、誘電体膜の誘電率の低
下等の問題を極力抑止することが可能となる。
の製造方法によれば、誘電体膜上に、第1の導電体膜,
水素吸蔵合金,第2の導電体膜を順次形成して、上部電
極を第1の導電体膜/水素吸蔵合金/第2の導電体膜の
三層構造にしている。このため、キャパシタを形成した
後の工程でH2 が仮に発生しても、上部電極を介して誘
電体膜まで到達する前に水素吸蔵合金によって吸蔵され
てしまうので、誘電体膜にH2 が達してしまうことで還
元を防ぐことができ、誘電体膜が還元されてしまうこと
で従来生じていたリーク電流や、誘電体膜の誘電率の低
下等の問題を極力抑止することが可能となる。
【図1】本発明の実施形態に係る半導体装置の構造を説
明する断面図である。
明する断面図である。
【図2】本発明の実施形態に係る半導体装置の製造方法
について説明する断面図(その1)である。
について説明する断面図(その1)である。
【図3】本発明の実施形態に係る半導体装置の製造方法
について説明する断面図(その2)である。
について説明する断面図(その2)である。
【図4】本発明の実施形態に係る半導体装置の製造方法
について説明する断面図(その3)である。
について説明する断面図(その3)である。
【図5】従来の半導体装置の構造について説明する断面
図である。
図である。
11 半導体基板 12 素子分離膜 13A ソース領域層 13B ドレイン領域層 14 ゲート電極 15 ゲート絶縁膜 15A サイドウオール 16 層間絶縁膜 17A ドレイン電極 17B ソース電極 18 SiO2膜 19A 下部電極 19B 誘電体膜 19C 第1のTiN膜(第1の導電体膜) 19D Ti膜(水素吸蔵合金膜) 19E 第2のTiN膜(第2の導電体膜) 19F 上部電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 29/788 29/792
Claims (9)
- 【請求項1】 半導体基板上に形成された下部電極と、 前記下部電極上に形成された誘電体膜と、 前記誘電体膜上に形成された上部電極とを有するDRA
Mのキャパシタであって、 前記上部電極は、 前記誘電体膜上に形成された第1の導電体膜と、 前記第1の導電体膜上に形成された水素吸蔵合金薄膜
と、 前記水素吸蔵合金薄膜上に形成された第2の導電体膜と
を有することを特徴とする半導体装置。 - 【請求項2】 前記第1及び第2の導電体膜は、金属窒
化膜,白金,金,ルテニウム,イリジウム又は導電性を
有する金属酸化膜のいずれか一層以上の導電体膜よりな
ることを特徴とする請求項1記載の半導体装置。 - 【請求項3】 半導体基板上に下部電極を形成する工程
と、 前記下部電極上に誘電体膜を形成する工程と、 前記誘電体膜上に上部電極を形成する工程とを有するD
RAMのキャパシタの製造方法であって、 前記上部電極を形成する工程は、前記誘電体膜上に第1
の導電体膜を形成する工程と、 前記第1の導電体膜上に水素吸蔵合金薄膜を形成する工
程と、 前記水素吸蔵合金薄膜上に第2の導電体膜を形成する工
程とを有することを特徴とする半導体装置の製造方法。 - 【請求項4】 前記第1及び第2の導電体膜は、金属窒
化膜,白金,金,ルテニウム,イリジウム又は導電性を
有する金属酸化膜のいずれか一層以上の導電体膜よりな
ることを特徴とする請求項3記載の半導体装置の製造方
法。 - 【請求項5】 前記水素吸蔵合金薄膜は、Ti,Nb,
Pd,Ni,Cr,Mg,V,TiFe,LaNi5 ,
Ti2 Mn3 ,Vnb,TiCo,ZrMn 2 ,Mg2
Cu,MgNi,LaCo5 ,Ti2 V8 ,Ti2 Co
Fe又はTi 2 CoMnのいずれか一種以上より構成さ
れることを特徴とする請求項3記載の半導体装置の製造
方法。 - 【請求項6】 前記第1及び第2の導電体膜は、シリコ
ンやGeを含むことを特徴とする請求項3記載の半導体
装置の製造方法。 - 【請求項7】 前記第1及び第2の導電体膜の形成に用
いるソースガスは、金属のハロゲン化合物又は有機化合
物を含むことを特徴とする請求項3記載の半導体装置の
製造方法。 - 【請求項8】 前記第1及び第2の導電体膜はTiN,
WNx ,Mox ,TaNx の何れかより構成されること
を特徴とする請求項3記載の半導体装置の製造方法。 - 【請求項9】 前記誘電体膜はTaO,SrTiO又は
BaSrTiからなることを特徴とする請求項3記載の
半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9176654A JPH1126722A (ja) | 1997-07-02 | 1997-07-02 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9176654A JPH1126722A (ja) | 1997-07-02 | 1997-07-02 | 半導体装置及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH1126722A true JPH1126722A (ja) | 1999-01-29 |
Family
ID=16017367
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9176654A Pending JPH1126722A (ja) | 1997-07-02 | 1997-07-02 | 半導体装置及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH1126722A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001257322A (ja) * | 2000-03-13 | 2001-09-21 | Oki Electric Ind Co Ltd | 強誘電体を用いた半導体デバイスの構造及び製造方法 |
US7183170B2 (en) | 2003-12-01 | 2007-02-27 | Elpida Memory, Inc. | Manufacturing method of semiconductor device |
WO2007116443A1 (ja) * | 2006-03-30 | 2007-10-18 | Fujitsu Microelectronics Limited | 半導体装置及びその製造方法 |
JP2013149759A (ja) * | 2012-01-18 | 2013-08-01 | Osaka Univ | 不揮発性メモリセル、これを備える不揮発性メモリ装置および遷移金属酸化物の選定方法。 |
CN107017288A (zh) * | 2015-12-11 | 2017-08-04 | 富士电机株式会社 | 半导体装置及半导体装置的制造方法 |
-
1997
- 1997-07-02 JP JP9176654A patent/JPH1126722A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001257322A (ja) * | 2000-03-13 | 2001-09-21 | Oki Electric Ind Co Ltd | 強誘電体を用いた半導体デバイスの構造及び製造方法 |
US6623985B1 (en) | 2000-03-13 | 2003-09-23 | Oki Electric Industry Co., Ltd. | Structure of and manufacturing method for semiconductor device employing ferroelectric substance |
US7183170B2 (en) | 2003-12-01 | 2007-02-27 | Elpida Memory, Inc. | Manufacturing method of semiconductor device |
WO2007116443A1 (ja) * | 2006-03-30 | 2007-10-18 | Fujitsu Microelectronics Limited | 半導体装置及びその製造方法 |
JPWO2007116443A1 (ja) * | 2006-03-30 | 2009-08-20 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置及びその製造方法 |
JP2013149759A (ja) * | 2012-01-18 | 2013-08-01 | Osaka Univ | 不揮発性メモリセル、これを備える不揮発性メモリ装置および遷移金属酸化物の選定方法。 |
CN107017288A (zh) * | 2015-12-11 | 2017-08-04 | 富士电机株式会社 | 半导体装置及半导体装置的制造方法 |
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A977 | Report on retrieval |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040713 |
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A02 | Decision of refusal |
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