JPH10209399A - 半導体素子のコンタクト配線方法及びこれを利用したキャパシタの製造方法 - Google Patents
半導体素子のコンタクト配線方法及びこれを利用したキャパシタの製造方法Info
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- JPH10209399A JPH10209399A JP9164676A JP16467697A JPH10209399A JP H10209399 A JPH10209399 A JP H10209399A JP 9164676 A JP9164676 A JP 9164676A JP 16467697 A JP16467697 A JP 16467697A JP H10209399 A JPH10209399 A JP H10209399A
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- H01L28/40—Capacitors
- H01L28/60—Electrodes
Abstract
(57)【要約】
【課題】 高集積化された半導体素子の高い縦横比を持
つ埋没コンタクトホールの内部に容易に電極物質を充填
させて、強誘電体材質の誘電体膜を使用してキャパシタ
を製造する場合発生する拡散防止膜の酸化を防止して、
ＤＲＡＭ素子のキャパシタ特性を改善して、半導体素子
の信頼性を向上させる。 【解決手段】 埋没コンタクトホール１０４が形成され
ている半導体の基板１００上にＣＶＤ法とＰＶＤ法を利
用して第１導電性膜１０８と第２導電性膜１１０を各各
蒸着する工程と、前記第１導電性膜１０８及び第２導電
性膜１１０を高温熱処理して前記第１導電性膜１０８及
び第２導電性膜１１０をリフローさせる工程とで行われ
る。
つ埋没コンタクトホールの内部に容易に電極物質を充填
させて、強誘電体材質の誘電体膜を使用してキャパシタ
を製造する場合発生する拡散防止膜の酸化を防止して、
ＤＲＡＭ素子のキャパシタ特性を改善して、半導体素子
の信頼性を向上させる。 【解決手段】 埋没コンタクトホール１０４が形成され
ている半導体の基板１００上にＣＶＤ法とＰＶＤ法を利
用して第１導電性膜１０８と第２導電性膜１１０を各各
蒸着する工程と、前記第１導電性膜１０８及び第２導電
性膜１１０を高温熱処理して前記第１導電性膜１０８及
び第２導電性膜１１０をリフローさせる工程とで行われ
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子のコンタ
クト配線方法及びこれを利用したキャパシタ製造方法に
係り、より詳細には、化学蒸着（Ｃhemical Ｖapor Ｄe
position：以下“ＣＶＤ”と称する）技術と物理蒸着
（Ｐhysical Ｖapor Ｄeposition：以下“ＰＶＤ”と称
する）技術を利用してコンタクト配線及びＤＲＡＭ（Ｄ
ynamicＲandom Ａccess Ｍemory）セルキャパシタ（Ｃe
ll Ｃapacitor）の蓄積ノード（Ｓtorage Ｎode）電極
を形成することにより、半導体素子の信頼性が向上され
るようにした半導体素子のコンタクト（Ｃontact）配線
方法及びこれを利用したキャパシタの製造方法に関する
ものである。
クト配線方法及びこれを利用したキャパシタ製造方法に
係り、より詳細には、化学蒸着（Ｃhemical Ｖapor Ｄe
position：以下“ＣＶＤ”と称する）技術と物理蒸着
（Ｐhysical Ｖapor Ｄeposition：以下“ＰＶＤ”と称
する）技術を利用してコンタクト配線及びＤＲＡＭ（Ｄ
ynamicＲandom Ａccess Ｍemory）セルキャパシタ（Ｃe
ll Ｃapacitor）の蓄積ノード（Ｓtorage Ｎode）電極
を形成することにより、半導体素子の信頼性が向上され
るようにした半導体素子のコンタクト（Ｃontact）配線
方法及びこれを利用したキャパシタの製造方法に関する
ものである。
【０００２】
【従来の技術】半導体の記憶素子であるＤＲＡＭの単位
素子は一つのトランジスタと一つの情報貯蔵キャパシタ
とで構成されて、情報貯蔵キャパシタの蓄積用量はα−
粒子等による誤作動（Ｓoft Ｅrror）を防止するため最
小３０ｆＦ／ｃｅｌｌ程度の蓄積容量を確保する必要が
ある。また、現在はＤＲＡＭ素子の集積度が急速に増加
することによって制限されたセル面積内で蓄積容量を増
加させるため、下記式（１）からわかるような三つの方
法が利用されている。 Ｃ＝ε0εＡ／ｄ （１） （ここで、Ｃ：キャパシタの蓄積容量、ε0：真空の誘
電率、ε：誘電体膜の誘電率、Ａ：キャパシタの面積、
ｄ：誘電体膜の厚さ）
素子は一つのトランジスタと一つの情報貯蔵キャパシタ
とで構成されて、情報貯蔵キャパシタの蓄積用量はα−
粒子等による誤作動（Ｓoft Ｅrror）を防止するため最
小３０ｆＦ／ｃｅｌｌ程度の蓄積容量を確保する必要が
ある。また、現在はＤＲＡＭ素子の集積度が急速に増加
することによって制限されたセル面積内で蓄積容量を増
加させるため、下記式（１）からわかるような三つの方
法が利用されている。 Ｃ＝ε0εＡ／ｄ （１） （ここで、Ｃ：キャパシタの蓄積容量、ε0：真空の誘
電率、ε：誘電体膜の誘電率、Ａ：キャパシタの面積、
ｄ：誘電体膜の厚さ）
【０００３】即ち、誘電体膜の厚さを減少させるため薄
膜化する方法、キャパシタの有効面積を増加させる方
法、誘電率が大きい物質を使用する方法である。この中
で誘電体膜の厚さを減少させるため薄膜化する方法は、
誘電体膜、例えば、ＮＯとかＴa2Ｏ5の厚さを１０ｎｍ
以下に薄膜化した場合には、フアウラーノードハイム
（Ｆowler-Ｎordheim）電流により薄膜の信頼性が低下
されるから大容量の記憶素子には適用が困難である。
膜化する方法、キャパシタの有効面積を増加させる方
法、誘電率が大きい物質を使用する方法である。この中
で誘電体膜の厚さを減少させるため薄膜化する方法は、
誘電体膜、例えば、ＮＯとかＴa2Ｏ5の厚さを１０ｎｍ
以下に薄膜化した場合には、フアウラーノードハイム
（Ｆowler-Ｎordheim）電流により薄膜の信頼性が低下
されるから大容量の記憶素子には適用が困難である。
【０００４】また、キャパシタの有効面積を増加させる
方法は、キャパシタの有効面積を増加させるためキャパ
シタを３次元構造で製造しているが、これは製造工程が
複雑で工程単価が増加する欠点があった。即ち、集積度
の向上のため積層（Ｓtack）形、トレンチ（Ｔrench）
形、ピン（Ｐin）形及び円筒形（Ｃylinder）キャパシ
タセルのような３次元的構造が考案され４ＭＢ ＤＲＡ
Ｍ及び１６ＭＢ ＤＲＡＭに適用されているが、６４Ｍ
ＢＤＲＡＭ及び２５６ＭＢ ＤＲＡＭを境界としてその
限界が明らかになっている。
方法は、キャパシタの有効面積を増加させるためキャパ
シタを３次元構造で製造しているが、これは製造工程が
複雑で工程単価が増加する欠点があった。即ち、集積度
の向上のため積層（Ｓtack）形、トレンチ（Ｔrench）
形、ピン（Ｐin）形及び円筒形（Ｃylinder）キャパシ
タセルのような３次元的構造が考案され４ＭＢ ＤＲＡ
Ｍ及び１６ＭＢ ＤＲＡＭに適用されているが、６４Ｍ
ＢＤＲＡＭ及び２５６ＭＢ ＤＲＡＭを境界としてその
限界が明らかになっている。
【０００５】また、トレンチ形キャパシタでは、スケー
リングダウン（Ｓcaling Ｄown）作業の進行によるトレ
ンチ間の漏泄電流の問題が発生して、積層形とピン形及
び円筒形セルでは大きい蓄積容量を得るため表面にはげ
しい屈曲と段差（ＳtepＣoverage）を形成するから、後
続工程の写真（Ｐhotolithography）蝕刻作業が困難で
あるだけではなく、薄くなったピンとか円筒の機械的強
度が低下され工程進行が困難になる。誘電率が大きい物
質を使用する方法では、従来は、既存のＮＯ膜に比して
誘電率が高い高誘電率材料として、酸化イットリウム
（Ｙ2Ｏ3）、酸化タンタル（Ｔa2Ｏ5）、二酸化チタン
（ＴiＯ2）等が用いられたが、最近では、ＰＺＴ（Ｐb
（Ｚr，Ｔi）Ｏ3）とかＢＳＴ（ＢaＳrＴi）のような強
誘電体物質が主に用いられている。
リングダウン（Ｓcaling Ｄown）作業の進行によるトレ
ンチ間の漏泄電流の問題が発生して、積層形とピン形及
び円筒形セルでは大きい蓄積容量を得るため表面にはげ
しい屈曲と段差（ＳtepＣoverage）を形成するから、後
続工程の写真（Ｐhotolithography）蝕刻作業が困難で
あるだけではなく、薄くなったピンとか円筒の機械的強
度が低下され工程進行が困難になる。誘電率が大きい物
質を使用する方法では、従来は、既存のＮＯ膜に比して
誘電率が高い高誘電率材料として、酸化イットリウム
（Ｙ2Ｏ3）、酸化タンタル（Ｔa2Ｏ5）、二酸化チタン
（ＴiＯ2）等が用いられたが、最近では、ＰＺＴ（Ｐb
（Ｚr，Ｔi）Ｏ3）とかＢＳＴ（ＢaＳrＴi）のような強
誘電体物質が主に用いられている。
【０００６】強誘電体物質は、自発分極を持ち、誘電率
が数百から１，０００程度である物質として、このよう
な強誘電体を誘電膜で使用する場合には、前記強誘電体
を数十ｎｍの厚い膜で形成しても等価酸化膜の厚さ（Ｅ
quivalent ＯxideＴhichness）を１ｎｍ以下で製作した
場合と同一の効果が得られる。前記強誘電体の物質の中
で特にＢＳＴは、ＰＺＴに比して高周波でも高誘電率が
維持でき、適切なＢa／Ｓrの比率によって常誘電体に変
換されるため、疲労（Ｆatigue）、老化（Ａgaing）等
の現象が除去されＤＲＡＭキャパシタ用高誘電率材料と
して適合である。
が数百から１，０００程度である物質として、このよう
な強誘電体を誘電膜で使用する場合には、前記強誘電体
を数十ｎｍの厚い膜で形成しても等価酸化膜の厚さ（Ｅ
quivalent ＯxideＴhichness）を１ｎｍ以下で製作した
場合と同一の効果が得られる。前記強誘電体の物質の中
で特にＢＳＴは、ＰＺＴに比して高周波でも高誘電率が
維持でき、適切なＢa／Ｓrの比率によって常誘電体に変
換されるため、疲労（Ｆatigue）、老化（Ａgaing）等
の現象が除去されＤＲＡＭキャパシタ用高誘電率材料と
して適合である。
【０００７】通常時に、半導体素子に利用される高誘電
率の材料、例えば、ＢＳＴを集積するため使用された方
法としては、スパッタリング（Ｓputtering）法、有機
金属化学気相蒸着（Ｍetal-Ｏrganic Ｃhemical Ｖapor
Ｄeposition：ＭＯＣＶＤ）法、回転塗布（Ｓpin Ｃoa
ting）法、噴霧蒸着（Ａerosol）法等が挙げられる。特
に、この中でも蒸着が容易で再現性も優秀な、スパッタ
リング法がよく使用されている。
率の材料、例えば、ＢＳＴを集積するため使用された方
法としては、スパッタリング（Ｓputtering）法、有機
金属化学気相蒸着（Ｍetal-Ｏrganic Ｃhemical Ｖapor
Ｄeposition：ＭＯＣＶＤ）法、回転塗布（Ｓpin Ｃoa
ting）法、噴霧蒸着（Ａerosol）法等が挙げられる。特
に、この中でも蒸着が容易で再現性も優秀な、スパッタ
リング法がよく使用されている。
【０００８】しかし、このＢＳＴ材質の誘電体膜は、多
結晶シリコン材質の蓄積ノード電極に直接蒸着して使用
できないから、前記ＢＳＴを利用してＤＲＡＭ素子のキ
ャパシタを製造しようとする場合には新しい電極及び電
極構造が要求される。このように新しい電極及び電極構
造が要求される理由は、前記ＢＳＴが多結晶シリコン材
質の蓄積ノード電極の上にスパッタリングされる時酸素
雰囲気下で工程が進行されるから、この過程で多結晶シ
リコンの表面の一部が酸化され所定厚さのＳiＯ2膜（酸
化膜）が形成されることにより、キャパシタの製造を完
了した後のＢＳＴ薄膜の誘電率が低下されるだけではな
く半導体素子のキャパシタ特性が低下されるためであ
る。
結晶シリコン材質の蓄積ノード電極に直接蒸着して使用
できないから、前記ＢＳＴを利用してＤＲＡＭ素子のキ
ャパシタを製造しようとする場合には新しい電極及び電
極構造が要求される。このように新しい電極及び電極構
造が要求される理由は、前記ＢＳＴが多結晶シリコン材
質の蓄積ノード電極の上にスパッタリングされる時酸素
雰囲気下で工程が進行されるから、この過程で多結晶シ
リコンの表面の一部が酸化され所定厚さのＳiＯ2膜（酸
化膜）が形成されることにより、キャパシタの製造を完
了した後のＢＳＴ薄膜の誘電率が低下されるだけではな
く半導体素子のキャパシタ特性が低下されるためであ
る。
【０００９】したがって、強誘電体物質であるＢＳＴを
使用してＤＲＡＭ素子のキャパシタを製造しようとする
場合には、多結晶シリコン材質の蓄積ノード電極の代わ
りに“導電性プラグ（Ｐlug）／拡散防止膜（Ｄiffusio
n Ｂarrier）／Ｐt膜”で構成された蓄積ノード電極が
利用されている。
使用してＤＲＡＭ素子のキャパシタを製造しようとする
場合には、多結晶シリコン材質の蓄積ノード電極の代わ
りに“導電性プラグ（Ｐlug）／拡散防止膜（Ｄiffusio
n Ｂarrier）／Ｐt膜”で構成された蓄積ノード電極が
利用されている。
【００１０】しかし、スパッタリング法で蒸着されたＢ
ＳＴ膜は、基本的に段差が不良して蓄積ノード電極の側
面に均一に蒸着されないからこの部分を通じて１００ｎ
Ａ／ｃｍ2以上の漏泄電流が発生しやすい短点があっ
た。また、前記ＢＳＴ膜を蒸着する際利用されるスパッ
タリング工程は、高温の酸素雰囲気下で工程が進行され
るため工程進行中に“導電性プラグ／拡散防止膜／Ｐt
電極”になった蓄積ノード電極の側面を通して酸素が拡
散され拡散防止膜の酸化が発生されるから、ＢＳＴを利
用したキャパシタの製作が不可能であった。
ＳＴ膜は、基本的に段差が不良して蓄積ノード電極の側
面に均一に蒸着されないからこの部分を通じて１００ｎ
Ａ／ｃｍ2以上の漏泄電流が発生しやすい短点があっ
た。また、前記ＢＳＴ膜を蒸着する際利用されるスパッ
タリング工程は、高温の酸素雰囲気下で工程が進行され
るため工程進行中に“導電性プラグ／拡散防止膜／Ｐt
電極”になった蓄積ノード電極の側面を通して酸素が拡
散され拡散防止膜の酸化が発生されるから、ＢＳＴを利
用したキャパシタの製作が不可能であった。
【００１１】したがって、最近にはこのような現象を防
止するため蓄積ノード電極の側面をＳiＯ2膜とかその他
の絶縁膜、例えば、Ｓi3Ｎ4等で塗布して障壁金属膜を
保護する構造が一般化になっている。
止するため蓄積ノード電極の側面をＳiＯ2膜とかその他
の絶縁膜、例えば、Ｓi3Ｎ4等で塗布して障壁金属膜を
保護する構造が一般化になっている。
【００１２】図３（ａ）〜図３（ｃ）及び図４（ｄ）、
図４（ｅ）は、前記のような構造を持つ半導体素子のキ
ャパシタの製造方法を示す工程手順図である。前記工程
手順図を参照してその製造方法について具体的に説明す
る。まず、図３（ａ）に図示されるように、半導体基板
１０上に層間絶縁膜１２を形成して、前記層間絶縁膜１
２内に蓄積ノード電極を形成するためのコンタクトホー
ルを定義するため前記層間絶縁膜１２上に感光膜パター
ン（図示ぜず）を形成する。 その後、図３（ｂ）に図
示されるように、前記感光膜パターン（Ｐattern）をマ
スク（Ｍask）として利用し、前記半導体基板１０の表
面が所定部分露出されるように層間絶縁膜１２を蝕刻し
て前記層間絶縁膜１２内に埋没コンタクトホールを形成
して、前記感光膜パターンを除去する。それから、前記
コンタクトホール（ＣontactＨole）の内部が充分に充
填されるように表面が露出された半導体基板１０の上部
と層間絶縁膜１２上に、電極物質を利用して第１導電性
膜１４ａを形成する。この時、前記第１導電性膜１４ａ
としては多結晶シリコン（Ｓilicon）が用いられる。
図４（ｅ）は、前記のような構造を持つ半導体素子のキ
ャパシタの製造方法を示す工程手順図である。前記工程
手順図を参照してその製造方法について具体的に説明す
る。まず、図３（ａ）に図示されるように、半導体基板
１０上に層間絶縁膜１２を形成して、前記層間絶縁膜１
２内に蓄積ノード電極を形成するためのコンタクトホー
ルを定義するため前記層間絶縁膜１２上に感光膜パター
ン（図示ぜず）を形成する。 その後、図３（ｂ）に図
示されるように、前記感光膜パターン（Ｐattern）をマ
スク（Ｍask）として利用し、前記半導体基板１０の表
面が所定部分露出されるように層間絶縁膜１２を蝕刻し
て前記層間絶縁膜１２内に埋没コンタクトホールを形成
して、前記感光膜パターンを除去する。それから、前記
コンタクトホール（ＣontactＨole）の内部が充分に充
填されるように表面が露出された半導体基板１０の上部
と層間絶縁膜１２上に、電極物質を利用して第１導電性
膜１４ａを形成する。この時、前記第１導電性膜１４ａ
としては多結晶シリコン（Ｓilicon）が用いられる。
【００１３】次に、図３（ｃ）に図示されるように、前
記第１導電性膜１４ａをエッチバック（Ｅtch back）し
て導電性プラグ１４ｂを形成して、図２（ｄ）に図示さ
れるように、前記導電性プラグ１４ｂと層間絶縁膜１２
の上に所定厚さの拡散防止膜１６を蒸着した後、電極物
質を利用して前記拡散防止膜１６上に第２導電性膜１８
を蒸着する。この時、前記第２導電性膜１８としてはＰ
tが用いられる。
記第１導電性膜１４ａをエッチバック（Ｅtch back）し
て導電性プラグ１４ｂを形成して、図２（ｄ）に図示さ
れるように、前記導電性プラグ１４ｂと層間絶縁膜１２
の上に所定厚さの拡散防止膜１６を蒸着した後、電極物
質を利用して前記拡散防止膜１６上に第２導電性膜１８
を蒸着する。この時、前記第２導電性膜１８としてはＰ
tが用いられる。
【００１４】次に、図２（ｅ）に図示されるように、蓄
積ノード電極を形成するため前記第２導電性膜１８の上
に感光膜パターン（図示せず）を形成して、これをマス
クで利用してその下部の第２導電性膜１８と拡散防止膜
１６を蝕刻してから、前記感光膜パターンを除去する。
その結果、“導電性プラグ１４ｂ／拡散防止膜１６／Ｐ
t膜１８”で構成された蓄積ノード電極１９が形成され
る。
積ノード電極を形成するため前記第２導電性膜１８の上
に感光膜パターン（図示せず）を形成して、これをマス
クで利用してその下部の第２導電性膜１８と拡散防止膜
１６を蝕刻してから、前記感光膜パターンを除去する。
その結果、“導電性プラグ１４ｂ／拡散防止膜１６／Ｐ
t膜１８”で構成された蓄積ノード電極１９が形成され
る。
【００１５】以後、前記拡散防止膜１６の酸化現象を防
止するため、前記蓄積ノード電極１９が充分に塗布され
るように前記層間絶縁膜１２上に絶縁膜であるＳiＯ2と
かＳi3Ｎ4を蒸着して異方性乾式蝕刻工程とか化学的錬
磨及び鏡面化（ＣhemicalＭechanical Ｐolishing：以
下、ＣＭＰと称する）工程を利用して前記絶縁膜を蝕刻
して、蓄積ノード電極１９の側面に絶縁膜材質の側壁ス
ペーサ（Ｓpecer）２０を形成する。その結果、前記蓄
積ノード電極１９の側面が絶縁膜であるＳiＯ2とかＳi3
Ｎ4により塗布される構造になって、以後ＢＳＴ膜をス
パッタリング法で蒸着しても障壁金属膜１６が酸化され
なくなる。
止するため、前記蓄積ノード電極１９が充分に塗布され
るように前記層間絶縁膜１２上に絶縁膜であるＳiＯ2と
かＳi3Ｎ4を蒸着して異方性乾式蝕刻工程とか化学的錬
磨及び鏡面化（ＣhemicalＭechanical Ｐolishing：以
下、ＣＭＰと称する）工程を利用して前記絶縁膜を蝕刻
して、蓄積ノード電極１９の側面に絶縁膜材質の側壁ス
ペーサ（Ｓpecer）２０を形成する。その結果、前記蓄
積ノード電極１９の側面が絶縁膜であるＳiＯ2とかＳi3
Ｎ4により塗布される構造になって、以後ＢＳＴ膜をス
パッタリング法で蒸着しても障壁金属膜１６が酸化され
なくなる。
【００１６】次に、前記蓄積ノード電極１９の上面と側
壁のスペーサ２０を含んだ層間絶縁膜１２上にスパッタ
リング法で誘電体膜であるＢＳＴ膜（図示せず）を蒸着
して、電極物質を利用して前記ＢＳＴ膜上に第３導電性
膜を蒸着してプレート（Ｐlate）ノード電極を形成し
て、ＤＲＡＭセルのキャパシタ製造を完了する。この
時、前記第３導電性膜としてはＰtが用いられる。
壁のスペーサ２０を含んだ層間絶縁膜１２上にスパッタ
リング法で誘電体膜であるＢＳＴ膜（図示せず）を蒸着
して、電極物質を利用して前記ＢＳＴ膜上に第３導電性
膜を蒸着してプレート（Ｐlate）ノード電極を形成し
て、ＤＲＡＭセルのキャパシタ製造を完了する。この
時、前記第３導電性膜としてはＰtが用いられる。
【００１７】一方、拡散防止膜を保護する他の方法とし
ては、半導体基板上に前記基板の表面が所定部分露出さ
れるように埋没コンタクトホールが形成された構造の層
間絶縁膜を形成して、この埋没コンタクトホールの内部
の表面が露出された基板上に拡散防止膜を所定厚さで形
成した後、前記コンタクトホールの内部の拡散防止膜と
層間絶縁膜との上に電極物質であるＰtを蒸着してキャ
パシタの蓄積ノード電極を製造する方法がある。
ては、半導体基板上に前記基板の表面が所定部分露出さ
れるように埋没コンタクトホールが形成された構造の層
間絶縁膜を形成して、この埋没コンタクトホールの内部
の表面が露出された基板上に拡散防止膜を所定厚さで形
成した後、前記コンタクトホールの内部の拡散防止膜と
層間絶縁膜との上に電極物質であるＰtを蒸着してキャ
パシタの蓄積ノード電極を製造する方法がある。
【００１８】このような方式で蓄積ノード電極を形成す
ると、ＢＳＴをスパッタリング法で蒸着させる時、蓄積
ノード電極を構成するＰt膜の上面と側面を通して拡散
して入る酸素の拡散距離が長くなるから拡散防止膜の酸
化を防ぐことが可能になる。この時、前記Ｐt膜はＣＶ
Ｄ法を利用した蒸着工程でも形成でき、Ｐt膜を蒸着し
た後所定温度でリフロー（Ｒeflow）する工程を利用し
ても形成できる。
ると、ＢＳＴをスパッタリング法で蒸着させる時、蓄積
ノード電極を構成するＰt膜の上面と側面を通して拡散
して入る酸素の拡散距離が長くなるから拡散防止膜の酸
化を防ぐことが可能になる。この時、前記Ｐt膜はＣＶ
Ｄ法を利用した蒸着工程でも形成でき、Ｐt膜を蒸着し
た後所定温度でリフロー（Ｒeflow）する工程を利用し
ても形成できる。
【００１９】
【発明が解決しようとする課題】しかし、前記蓄積ノー
ド電極の側面を絶縁膜で塗布して障壁金属膜の形成を保
護する構造は、キャパシタの形成時、誘電体膜であるＢ
ＳＴ膜を蒸着する前に拡散防止膜１６の酸化を防止する
ため蓄積ノード電極１９の側面に絶縁膜材質の側壁スペ
ーサ２０をさらに形成する必要があるから工程が複雑
で、これにより製造単価が高価になる欠点があった。
ド電極の側面を絶縁膜で塗布して障壁金属膜の形成を保
護する構造は、キャパシタの形成時、誘電体膜であるＢ
ＳＴ膜を蒸着する前に拡散防止膜１６の酸化を防止する
ため蓄積ノード電極１９の側面に絶縁膜材質の側壁スペ
ーサ２０をさらに形成する必要があるから工程が複雑
で、これにより製造単価が高価になる欠点があった。
【００２０】また、前述の拡散防止膜を保護するための
他の方法で半導体素子のキャパシタを製造すると、蓄積
ノード電極を構成するＰt膜の形成時利用されるＣＶＤ
工程がまだ量産化された技術ではなく、また、ＣＶＤ法
で形成されたＰt電極はＰＶＤ法で形成されたＰt膜に比
して純度が低いだけでなく蒸着膜の表面も粗いから、キ
ャパシタの特性の低下を誘発するようになって半導体素
子の信頼性が低下される欠点があった。
他の方法で半導体素子のキャパシタを製造すると、蓄積
ノード電極を構成するＰt膜の形成時利用されるＣＶＤ
工程がまだ量産化された技術ではなく、また、ＣＶＤ法
で形成されたＰt電極はＰＶＤ法で形成されたＰt膜に比
して純度が低いだけでなく蒸着膜の表面も粗いから、キ
ャパシタの特性の低下を誘発するようになって半導体素
子の信頼性が低下される欠点があった。
【００２１】したがって、本発明の第１の目的は、ＣＶ
Ｄ技術とＰＶＤ技術を利用した２段階の薄膜蒸着工程に
より電極物質である導電性膜を蒸着してこれをリフロー
させることにより、大きい縦横比を持つ高集積化された
半導体素子の埋没コンタクトホールの内部に電極物質が
容易に充填できるようにした半導体素子のコンタクト配
線方法を提供することである。
Ｄ技術とＰＶＤ技術を利用した２段階の薄膜蒸着工程に
より電極物質である導電性膜を蒸着してこれをリフロー
させることにより、大きい縦横比を持つ高集積化された
半導体素子の埋没コンタクトホールの内部に電極物質が
容易に充填できるようにした半導体素子のコンタクト配
線方法を提供することである。
【００２２】本発明の第２の目的は、前記２段階の薄膜
蒸着工程及びリフロー工程を利用してＤＲＡＭセルキャ
パシタの蓄積ノード電極を形成することにより、半導体
素子のキャパシタ特性が向上されるようにした半導体素
子のキャパシタ製造方法を提供することである。
蒸着工程及びリフロー工程を利用してＤＲＡＭセルキャ
パシタの蓄積ノード電極を形成することにより、半導体
素子のキャパシタ特性が向上されるようにした半導体素
子のキャパシタ製造方法を提供することである。
【００２３】
【課題を解決するための手段】前述の第１の目的を達成
するための本発明の特徴によると、埋没コンタクトホー
ルが形成されている半導体基板（または絶縁基板）上に
ＣＶＤ法とＰＶＤ法を利用して第１導電性膜と第２導電
性膜を各各蒸着する工程と、前記第１導電性膜及び第２
導電性膜を高温熱処理して前記第１導電性膜及び第２導
電性膜をリフローさせる工程とでなる半導体素子のコン
タクト配線方法が提供される。
するための本発明の特徴によると、埋没コンタクトホー
ルが形成されている半導体基板（または絶縁基板）上に
ＣＶＤ法とＰＶＤ法を利用して第１導電性膜と第２導電
性膜を各各蒸着する工程と、前記第１導電性膜及び第２
導電性膜を高温熱処理して前記第１導電性膜及び第２導
電性膜をリフローさせる工程とでなる半導体素子のコン
タクト配線方法が提供される。
【００２４】前述の第２の目的を達成するための本発明
の特徴によると、半導体基板上に、前記基板の表面が所
定部分露出されるように埋没コンタクトホールが形成さ
れた構造の層間絶縁膜を形成する工程と、前記コンタク
トホール内の表面が露出された前記半導体基板上に拡散
防止膜を形成する工程と、化学蒸着法で前記コンタクト
ホール内の拡散防止膜及び前記層間絶縁膜上に第１導電
性膜を形成する工程と、物理蒸着法で前記第１導電性膜
上に第２導電性膜を形成する工程と、前記第１導電性膜
及び第２導電性膜を高温熱処理してリフローさせる工程
と、前記第１導電性膜及び第２導電性膜を所定部分蝕刻
して“拡散防止膜／リフローされた第１導電性膜及び第
２導電性膜”で構成された蓄積ノード電極を形成する工
程と、前記蓄積ノード電極を含んだ層間絶縁膜上に誘電
体膜を形成する工程と、前記蓄積ノード電極を含んだ層
間絶縁膜上に誘電体膜を形成する工程と、前記誘電体膜
上に第３導電性膜材質になったプレートノード電極を形
成する工程とでなる半導体素子のキャパシタの製造方法
が提供される。
の特徴によると、半導体基板上に、前記基板の表面が所
定部分露出されるように埋没コンタクトホールが形成さ
れた構造の層間絶縁膜を形成する工程と、前記コンタク
トホール内の表面が露出された前記半導体基板上に拡散
防止膜を形成する工程と、化学蒸着法で前記コンタクト
ホール内の拡散防止膜及び前記層間絶縁膜上に第１導電
性膜を形成する工程と、物理蒸着法で前記第１導電性膜
上に第２導電性膜を形成する工程と、前記第１導電性膜
及び第２導電性膜を高温熱処理してリフローさせる工程
と、前記第１導電性膜及び第２導電性膜を所定部分蝕刻
して“拡散防止膜／リフローされた第１導電性膜及び第
２導電性膜”で構成された蓄積ノード電極を形成する工
程と、前記蓄積ノード電極を含んだ層間絶縁膜上に誘電
体膜を形成する工程と、前記蓄積ノード電極を含んだ層
間絶縁膜上に誘電体膜を形成する工程と、前記誘電体膜
上に第３導電性膜材質になったプレートノード電極を形
成する工程とでなる半導体素子のキャパシタの製造方法
が提供される。
【００２５】この時、前記半導体素子のキャパシタの製
造方法は、前記埋没コンタクトホールの段差特性を向上
させるため、前記層間絶縁膜に埋没コンタクトホールを
形成した後、表面が露出された基板上に多結晶シリコン
とかＷ材質の導電性膜で埋没コンタクトホールの一部を
充填して、その後、拡散防止膜を形成する方式で工程が
進行できる。また、前記Ｗで埋没コンタクトホールの一
部を充填した場合には、拡散防止膜の形成工程をスキッ
プ（Ｓkip）することも可能であるが、この場合には
“Ｗ膜／リフローされた第１及び第２導電性膜”で構成
された蓄積ノード電極が形成される。
造方法は、前記埋没コンタクトホールの段差特性を向上
させるため、前記層間絶縁膜に埋没コンタクトホールを
形成した後、表面が露出された基板上に多結晶シリコン
とかＷ材質の導電性膜で埋没コンタクトホールの一部を
充填して、その後、拡散防止膜を形成する方式で工程が
進行できる。また、前記Ｗで埋没コンタクトホールの一
部を充填した場合には、拡散防止膜の形成工程をスキッ
プ（Ｓkip）することも可能であるが、この場合には
“Ｗ膜／リフローされた第１及び第２導電性膜”で構成
された蓄積ノード電極が形成される。
【００２６】ここで、前記第１導電性膜〜第３導電性膜
は、白金族元素であるＰt，Ｒu，Ｒh，Ｉr，Ｏsとかこ
れら白金族元素の酸化物の中でいずれの一つで形成され
て、誘電体膜としてはＢＳＴ系、ＰＺＴ系、ＰＬＺＴ
（Ｐb（Ｌa，Ｚn）ＴiＯ3）系、ＳＴＯ（ＳrＴio３）系
の強誘電体物質が用いられる。また、前記拡散防止膜と
してはケイ化物（Ｓilicide）系とか窒化物（Ｎitrid
e）系の物質が用いられるが、好ましくはＴiＳiＮとか
ＴiＮ等が用いられる。
は、白金族元素であるＰt，Ｒu，Ｒh，Ｉr，Ｏsとかこ
れら白金族元素の酸化物の中でいずれの一つで形成され
て、誘電体膜としてはＢＳＴ系、ＰＺＴ系、ＰＬＺＴ
（Ｐb（Ｌa，Ｚn）ＴiＯ3）系、ＳＴＯ（ＳrＴio３）系
の強誘電体物質が用いられる。また、前記拡散防止膜と
してはケイ化物（Ｓilicide）系とか窒化物（Ｎitrid
e）系の物質が用いられるが、好ましくはＴiＳiＮとか
ＴiＮ等が用いられる。
【００２７】前記第１導電性膜は、蒸着温度が３５０〜
４００℃であり、圧力が１ｔｏｒｒであり、１０％の酸
素が含まれたＡrガス雰囲気下の反応チャンバ内で蒸着
が行われて、第２導電性膜は、蒸着温度が常温〜４００
℃であり、圧力が１〜１０ｍｔｏｒｒであり、Ａrガス
雰囲気下の反応チャンバ内で蒸着が行われる。また、前
記第１導電性膜及び第２導電性膜をリフローする工程
は、Ｎ2雰囲気下の７５０℃以上の高温で熱処理するこ
とにより可能になる。このような工程を進行すると、強
誘電体材質の誘電体膜を使用してキャパシタを製造する
過程で発生する拡散防止膜の酸化が防止できるようにな
ってキャパシタ特性が向上されるだけではなく、高集積
化された半導体素子の信頼性も向上される。
４００℃であり、圧力が１ｔｏｒｒであり、１０％の酸
素が含まれたＡrガス雰囲気下の反応チャンバ内で蒸着
が行われて、第２導電性膜は、蒸着温度が常温〜４００
℃であり、圧力が１〜１０ｍｔｏｒｒであり、Ａrガス
雰囲気下の反応チャンバ内で蒸着が行われる。また、前
記第１導電性膜及び第２導電性膜をリフローする工程
は、Ｎ2雰囲気下の７５０℃以上の高温で熱処理するこ
とにより可能になる。このような工程を進行すると、強
誘電体材質の誘電体膜を使用してキャパシタを製造する
過程で発生する拡散防止膜の酸化が防止できるようにな
ってキャパシタ特性が向上されるだけではなく、高集積
化された半導体素子の信頼性も向上される。
【００２８】
【発明の実施の形態】以下、添付図面を参照して本発明
の好ましい実施の形態について詳細に説明する。本発明
はＤＲＡＭ素子の蓄積容量を増加させるための一つの方
法として、強誘電体材質（例えば、ＢＳＴ系、ＰＺＴ
系、ＰＬＺＴ系、ＳＴＯ系）の誘電体膜を使用してキャ
パシタを製造する場合発生する拡散防止膜の酸化を防止
して、記憶素子の信頼性を向上させる技術である。これ
を図１（ａ）〜図１（ｃ）及び図２（ｄ）、図２（ｅ）
に図示された工程手順図を参照して具体的に説明すると
次のようになる。
の好ましい実施の形態について詳細に説明する。本発明
はＤＲＡＭ素子の蓄積容量を増加させるための一つの方
法として、強誘電体材質（例えば、ＢＳＴ系、ＰＺＴ
系、ＰＬＺＴ系、ＳＴＯ系）の誘電体膜を使用してキャ
パシタを製造する場合発生する拡散防止膜の酸化を防止
して、記憶素子の信頼性を向上させる技術である。これ
を図１（ａ）〜図１（ｃ）及び図２（ｄ）、図２（ｅ）
に図示された工程手順図を参照して具体的に説明すると
次のようになる。
【００２９】まず、図１（ａ）に図示されるように、半
導体基板１００上に層間絶縁膜１０２を蒸着して、前記
層間絶縁膜１０２上に感光膜（図示せず）を蒸着した
後、蓄積ノード電極を形成するための埋没コンタクトホ
ールを定義するため前記感光膜を選択蝕刻して感光膜パ
ターン（図示せず）を形成する。前記感光膜パターンを
マスクで利用して前記半導体基板１００の表面が所定部
分露出されるように層間絶縁膜１０２を蝕刻して層間絶
縁膜１０２に埋没コンタクトホール１０４を形成して、
前記感光膜パターンを除去する。それから、前記コンタ
クトホール１０４内の表面が露出された前記半導体基板
１００上に拡散防止膜１０６を形成して前記コンタクト
ホールの一部を充填する。この時、前記拡散防止膜１０
６としてはケイ化物系の物質とか窒化物系の物質が用い
られるが、好ましくはＴiＳiＮとかＴiＮが用いられ
る。
導体基板１００上に層間絶縁膜１０２を蒸着して、前記
層間絶縁膜１０２上に感光膜（図示せず）を蒸着した
後、蓄積ノード電極を形成するための埋没コンタクトホ
ールを定義するため前記感光膜を選択蝕刻して感光膜パ
ターン（図示せず）を形成する。前記感光膜パターンを
マスクで利用して前記半導体基板１００の表面が所定部
分露出されるように層間絶縁膜１０２を蝕刻して層間絶
縁膜１０２に埋没コンタクトホール１０４を形成して、
前記感光膜パターンを除去する。それから、前記コンタ
クトホール１０４内の表面が露出された前記半導体基板
１００上に拡散防止膜１０６を形成して前記コンタクト
ホールの一部を充填する。この時、前記拡散防止膜１０
６としてはケイ化物系の物質とか窒化物系の物質が用い
られるが、好ましくはＴiＳiＮとかＴiＮが用いられ
る。
【００３０】その後、図１（ｂ）に示すように、段差特
性（ステップカバレッジ）が優秀なＣＶＤ法を利用して
前記コンタクトホール１０４内の拡散防止膜１０６と前
記層間絶縁膜１０２上に電極物質である第１導電性膜１
０８を蒸着する。この時、前記第１導電性膜１０８は蒸
着温度が３５０〜４００℃であり、圧力が１ｔｏｒｒで
あり、１０％の酸素が含まれたＡrガス雰囲気下の反応
チャンバ内で蒸着が行われる。前記第１導電性膜１０８
としては白金族元素であるＰt，Ｒu，Ｒh，Ｉr，Ｏsが
主に用いられるが、これら白金族元素の酸化物で形成し
ても良い。
性（ステップカバレッジ）が優秀なＣＶＤ法を利用して
前記コンタクトホール１０４内の拡散防止膜１０６と前
記層間絶縁膜１０２上に電極物質である第１導電性膜１
０８を蒸着する。この時、前記第１導電性膜１０８は蒸
着温度が３５０〜４００℃であり、圧力が１ｔｏｒｒで
あり、１０％の酸素が含まれたＡrガス雰囲気下の反応
チャンバ内で蒸着が行われる。前記第１導電性膜１０８
としては白金族元素であるＰt，Ｒu，Ｒh，Ｉr，Ｏsが
主に用いられるが、これら白金族元素の酸化物で形成し
ても良い。
【００３１】次に、図１（ｃ）に図示されるように、Ｐ
ＶＤ法、例えば、スパッタリング法を利用して前記第１
導電性膜１０８上に電極物質である第２導電性膜１１０
を蒸着する。この時、前記第２導電性膜１１０は蒸着温
度が常温〜４００℃であり、圧力が１〜１０ｍｔｏｒｒ
であり、Ａrガス雰囲気下の反応チャンバ内で蒸着が行
われる。前記第２導電性膜１１０としては白金族元素で
あるＰt，Ｒu，Ｒh，Ｉr，Ｏsが主に用いられるが、こ
れら白金族元素の酸化物で形成しても良い。
ＶＤ法、例えば、スパッタリング法を利用して前記第１
導電性膜１０８上に電極物質である第２導電性膜１１０
を蒸着する。この時、前記第２導電性膜１１０は蒸着温
度が常温〜４００℃であり、圧力が１〜１０ｍｔｏｒｒ
であり、Ａrガス雰囲気下の反応チャンバ内で蒸着が行
われる。前記第２導電性膜１１０としては白金族元素で
あるＰt，Ｒu，Ｒh，Ｉr，Ｏsが主に用いられるが、こ
れら白金族元素の酸化物で形成しても良い。
【００３２】次に、図２（ｄ）に図示されるように、前
記第１導電性膜１０８及び第２導電性膜１１０をＮ2雰
囲気下で７５０℃以上の高温で熱処理して前記第１導電
性膜１０８及び第２導電性膜１１０をリフローさせ、前
記コンタクトホール１０４の内部を充填させる。この
時、前記リフロー工程は下地膜依存性を示すから、第１
導電性膜１０８と第２導電性膜１１０とを同種の電極物
質で形成するとリフロー工程が容易になる。ここで、電
極物質である第１導電性膜１０８と第２導電性膜１１０
を形成する時、ＣＶＤ法は蒸着速度が遅く蒸着膜の表面
がＰＶＤ法を利用した場合より粗いため、キャパシタの
特性が低下されて最終的には半導体素子の信頼性が低下
されるから、これを防止するためＣＶＤ法とＰＶＤ法及
びリフロー工程を共に使用してコンタクトホールを充填
させる。
記第１導電性膜１０８及び第２導電性膜１１０をＮ2雰
囲気下で７５０℃以上の高温で熱処理して前記第１導電
性膜１０８及び第２導電性膜１１０をリフローさせ、前
記コンタクトホール１０４の内部を充填させる。この
時、前記リフロー工程は下地膜依存性を示すから、第１
導電性膜１０８と第２導電性膜１１０とを同種の電極物
質で形成するとリフロー工程が容易になる。ここで、電
極物質である第１導電性膜１０８と第２導電性膜１１０
を形成する時、ＣＶＤ法は蒸着速度が遅く蒸着膜の表面
がＰＶＤ法を利用した場合より粗いため、キャパシタの
特性が低下されて最終的には半導体素子の信頼性が低下
されるから、これを防止するためＣＶＤ法とＰＶＤ法及
びリフロー工程を共に使用してコンタクトホールを充填
させる。
【００３３】次に、図２（ｅ）に図示されるように、リ
フローされた前記第２導電性膜１１０上の蓄積ノード電
極が形成される部分に感光膜パターン（図示せず）を形
成して、前記感光膜パターンをマスクで利用してリフロ
ーされた前記第２導電性膜１１０とその下部の第１導電
性膜１０８を蝕刻した後、前記感光膜パターンを除去す
る。その結果、“拡散防止膜１０６／リフローされた第
１導電性膜１０８／リフローされた第２導電性膜１１
０”で構成された蓄積ノード電極１１２が形成される。
フローされた前記第２導電性膜１１０上の蓄積ノード電
極が形成される部分に感光膜パターン（図示せず）を形
成して、前記感光膜パターンをマスクで利用してリフロ
ーされた前記第２導電性膜１１０とその下部の第１導電
性膜１０８を蝕刻した後、前記感光膜パターンを除去す
る。その結果、“拡散防止膜１０６／リフローされた第
１導電性膜１０８／リフローされた第２導電性膜１１
０”で構成された蓄積ノード電極１１２が形成される。
【００３４】このように蓄積ノード電極１１２を形成す
ると、拡散防止膜１０６が埋没コンタクトホールの内部
に形成されて、強誘電体物質をスパッタリング法で蒸着
して誘電体膜を形成する時、蓄積ノード電極１１２を構
成するリフローされた第１導電性膜１０８と第２導電性
膜１１０の上面と側面を通して拡散して入る酸素の拡散
距離が長くなるから拡散防止膜１０６の酸化が防止され
る。
ると、拡散防止膜１０６が埋没コンタクトホールの内部
に形成されて、強誘電体物質をスパッタリング法で蒸着
して誘電体膜を形成する時、蓄積ノード電極１１２を構
成するリフローされた第１導電性膜１０８と第２導電性
膜１１０の上面と側面を通して拡散して入る酸素の拡散
距離が長くなるから拡散防止膜１０６の酸化が防止され
る。
【００３５】その後、前記蓄積ノード電極１１２を含ん
だ層間絶縁膜１０２上にスパッタリング法を利用して誘
電体膜（図示せず）を形成して、前記誘電体膜上に第３
導電性膜（図示せず）材質のプレートノード電極を形成
して、本工程を完了する。この時、前記誘電体膜はＢＳ
Ｔ系、ＰＺＴ系、ＰＬＺＴ系、ＳＴＯ系の強誘電体物質
の中でいずれの一つで形成されて、前記プレートノード
電極を構成する第３導電性膜は白金族元素であるＰt，
Ｒu，Ｒh，Ｉr，Ｏsとかこれら白金族元素の酸化物で形
成される。
だ層間絶縁膜１０２上にスパッタリング法を利用して誘
電体膜（図示せず）を形成して、前記誘電体膜上に第３
導電性膜（図示せず）材質のプレートノード電極を形成
して、本工程を完了する。この時、前記誘電体膜はＢＳ
Ｔ系、ＰＺＴ系、ＰＬＺＴ系、ＳＴＯ系の強誘電体物質
の中でいずれの一つで形成されて、前記プレートノード
電極を構成する第３導電性膜は白金族元素であるＰt，
Ｒu，Ｒh，Ｉr，Ｏsとかこれら白金族元素の酸化物で形
成される。
【００３６】一方、前記工程は前記埋没コンタクトホー
ル１０４の段差特性を改善するため図１（ａ）での層間
絶縁膜１０２の形成工程後拡散防止膜１０６を形成する
前に、前記コンタクトホール１０４内の表面が露出され
た基板１００上に多結晶シリコンとかＷ材質の導電性膜
（図示せず）をさらに蒸着してコンタクトホールの一部
を充填させて工程を進行することもできる。このように
導電性膜をさらに蒸着させる場合には“導電性膜／拡散
防止膜／リフローされた第１導電性膜及び第２導電性
膜”になった構造の蓄積ノード電極が形成される。この
時、前記導電性膜としてＷを蒸着する場合にはＷと白金
族元素とが相互溶解されないから後続の工程である拡散
防止膜１０６の蒸着工程をスキップしても良い。このよ
うに拡散防止膜１０６の蒸着工程をスキップする場合に
は“導電性膜／リフローされた第１導電性膜及び第２導
電性膜”になった蓄積ノード電極が形成される。
ル１０４の段差特性を改善するため図１（ａ）での層間
絶縁膜１０２の形成工程後拡散防止膜１０６を形成する
前に、前記コンタクトホール１０４内の表面が露出され
た基板１００上に多結晶シリコンとかＷ材質の導電性膜
（図示せず）をさらに蒸着してコンタクトホールの一部
を充填させて工程を進行することもできる。このように
導電性膜をさらに蒸着させる場合には“導電性膜／拡散
防止膜／リフローされた第１導電性膜及び第２導電性
膜”になった構造の蓄積ノード電極が形成される。この
時、前記導電性膜としてＷを蒸着する場合にはＷと白金
族元素とが相互溶解されないから後続の工程である拡散
防止膜１０６の蒸着工程をスキップしても良い。このよ
うに拡散防止膜１０６の蒸着工程をスキップする場合に
は“導電性膜／リフローされた第１導電性膜及び第２導
電性膜”になった蓄積ノード電極が形成される。
【００３７】また、ＣＶＤ技術とＰＶＤ技術を利用した
２段階薄膜蒸着工程で電極物質である導電性膜を蒸着し
た後、これら導電性膜をリフローさせる本技術は、半導
体素子のキャパシタの製造以外にも、大きい縦横比を持
つ高集積化された半導体素子の埋没コンタクトホールの
内部に導電性物質を充填する一般的な半導体素子の製造
工程にも適用できる。例えば、埋没コンタクトホールが
形成されている半導体基板（または絶縁基板）上にＣＶ
Ｄ法とＰＶＤ法を利用して第１導電性膜と第２導電性膜
を各各蒸着して、前記第１導電性膜及び第２導電性膜を
高温熱処理して前記第１導電性膜及び第２導電性膜をリ
フローさせてコンタクトホールを充填する工程が挙げら
れる。
２段階薄膜蒸着工程で電極物質である導電性膜を蒸着し
た後、これら導電性膜をリフローさせる本技術は、半導
体素子のキャパシタの製造以外にも、大きい縦横比を持
つ高集積化された半導体素子の埋没コンタクトホールの
内部に導電性物質を充填する一般的な半導体素子の製造
工程にも適用できる。例えば、埋没コンタクトホールが
形成されている半導体基板（または絶縁基板）上にＣＶ
Ｄ法とＰＶＤ法を利用して第１導電性膜と第２導電性膜
を各各蒸着して、前記第１導電性膜及び第２導電性膜を
高温熱処理して前記第１導電性膜及び第２導電性膜をリ
フローさせてコンタクトホールを充填する工程が挙げら
れる。
【００３８】
【発明の効果】以上のように本発明によると、高集積化
された半導体素子の高い縦横比を持つ埋没コンタクトホ
ールの内部にも容易に電極物質を充填でき、蓄積ノード
電極を構成する拡散防止膜が埋没コンタクトホールの内
部に形成されることにより、強誘電体材質の誘電体膜を
使用してキャパシタを製造する場合発生する拡散防止膜
の酸化が防止できるだけでなく、ＤＲＡＭ素子のキャパ
シタ特性の改善が可能になって、半導体素子の信頼性が
向上される。
された半導体素子の高い縦横比を持つ埋没コンタクトホ
ールの内部にも容易に電極物質を充填でき、蓄積ノード
電極を構成する拡散防止膜が埋没コンタクトホールの内
部に形成されることにより、強誘電体材質の誘電体膜を
使用してキャパシタを製造する場合発生する拡散防止膜
の酸化が防止できるだけでなく、ＤＲＡＭ素子のキャパ
シタ特性の改善が可能になって、半導体素子の信頼性が
向上される。
【図１】 本発明による半導体素子のキャパシタの製造
方法の一実施の形態として示した工程手順図である。
方法の一実施の形態として示した工程手順図である。
【図２】 本発明による半導体素子のキャパシタの製造
方法の一実施の形態として示した工程手順図であり、図
１の後続工程を示したものである。
方法の一実施の形態として示した工程手順図であり、図
１の後続工程を示したものである。
【図３】 従来技術による半導体素子のキャパシタの製
造方法を示す工程手順図である。
造方法を示す工程手順図である。
【図４】 従来技術による半導体素子のキャパシタの製
造方法を示す工程手順図であり、図３の後続工程を示し
たものである。
造方法を示す工程手順図であり、図３の後続工程を示し
たものである。
１０，１００：半導体基板 １２，１０２：層間絶縁膜 １４ａ，１０８：第１導電性膜 １４ｂ：導電性プラグ １６，１０６：拡散防止膜 １８，１１０：第２導電性膜 １９，１１２：蓄積ノード電極 ２０：側壁スペーサ １０４：埋没コンタクトホール
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822
Claims (18)
- 【請求項１】 埋没コンタクトホールが形成されている
半導体基板上に、化学蒸着法と物理蒸着法を利用して第
１導電性膜と第２導電性膜を各各蒸着する工程と、 前記第１導電性膜及び第２導電性膜を高温熱処理して前
記第１導電性膜及び第２導電性膜をリフローさせる工程
とでなることを特徴とする半導体素子のコンタクト配線
方法。 - 【請求項２】 前記第１導電性膜と第２導電性膜は、白
金族元素であるＰt，Ｒu，Ｒh，Ｉr，Ｏsとかこれら白
金族元素の酸化物の中でいずれの一つで形成されること
を特徴とする請求項１記載の半導体素子のコンタクト配
線方法。 - 【請求項３】 前記第１導電性膜は、蒸着温度が３５０
〜４００℃であり、圧力が１ｔｏｒｒであり、１０％の
酸素が含まれたＡrガス雰囲気下の反応チャンバ内で蒸
着されることを特徴とする請求項１記載の半導体素子の
コンタクト配線方法。 - 【請求項４】 前記第２導電性膜は、蒸着温度が常温〜
４００℃であり、圧力が１〜１０ｍｔｏｒｒであり、Ａ
rガス雰囲気下の反応チャンバ内で蒸着されることを特
徴とする請求項１記載の半導体素子のコンタクト配線方
法。 - 【請求項５】 前記リフロー工程は、Ｎ2雰囲気下で実
施されることを特徴とする請求項１記載の半導体素子の
コンタクト配線方法。 - 【請求項６】 前記高温熱処理は、７５０℃以上の温度
で実施されることを特徴とする請求項１記載の半導体素
子のコンタクト配線方法。 - 【請求項７】 半導体の基板上に、前記基板の表面が所
定部分露出されるように埋没コンタクトホールが形成さ
れた構造の層間絶縁膜を形成する工程と、 前記コンタクトホール内の表面が露出された前記基板上
に拡散防止膜を形成する工程と、 化学蒸着法で前記コンタクトホール内の拡散防止膜及び
前記層間絶縁膜上に第１導電性膜を形成する工程と、 物理蒸着法で前記第１導電性膜上に第２導電性膜を形成
する工程と、 前記第１導電性膜及び第２導電性膜を高温熱処理してリ
フローさせる工程と、 前記第１導電性膜及び第２導電性膜を所定部分蝕刻して
“拡散防止膜／リフローされた第１導電性膜及び第２導
電性膜”で構成された蓄積ノード電極を形成する工程
と、 前記蓄積ノード電極を含んだ層間絶縁膜上に誘電体膜を
形成する工程と、 前記誘電体膜上に第３導電性膜になったプレートノード
電極を形成する工程とでなることを特徴とする半導体素
子のキャパシタの製造方法。 - 【請求項８】 前記第１導電性膜〜第３導電性膜は、白
金族元素であるＰt，Ｒu，Ｒh，Ｉr，Ｏsとかこれら白
金族元素の酸化物の中でいずれの一つで形成されること
を特徴とする請求項７記載の半導体素子のキャパシタ製
造方法。 - 【請求項９】 前記第１導電性膜は、蒸着温度が３５０
〜４００℃であり、圧力が１ｔｏｒｒであり、１０％の
酸素が含まれたＡrガス雰囲気下の反応チャンバ内で蒸
着されることを特徴とする請求項７記載の半導体素子の
キャパシタの製造方法。 - 【請求項１０】 前記第２導電性膜は、蒸着温度が常温
〜４００℃であり、圧力が１〜１０ｍｔｏｒｒであり、
Ａrガス雰囲気下の反応チャンバ内で蒸着されることを
特徴とする請求項７記載の半導体素子のキャパシタの製
造方法。 - 【請求項１１】 前記リフロー工程は、Ｎ2雰囲気下で
実施されることを特徴とする請求項７記載の半導体素子
のキャパシタの製造方法。 - 【請求項１２】 前記高温熱処理は、７５０℃以上の温
度で実施されることを特徴とする請求項７記載の半導体
素子のキャパシタの製造方法。 - 【請求項１３】 前記誘電体膜は、ＢＳＴ系、ＰＺＴ
系、ＰＬＺＴ系、ＳＴＯ系の強誘電体物質の中でいずれ
の一つで形成されることを特徴とする請求項７記載の半
導体素子のキャパシタの製造方法。 - 【請求項１４】 前記拡散防止膜は、ケイ化物系の物質
とか窒化物系の物質の中でいずれの一つで形成されるこ
とを特徴とする請求項７記載の半導体素子のキャパシタ
の製造方法。 - 【請求項１５】 前記拡散防止膜は、ＴiＳiＮとＴiＮ
のいずれの一つで形成されることを特徴とする請求項１
４記載の半導体素子のキャパシタの製造方法。 - 【請求項１６】 前記層間絶縁膜を形成する工程後、前
記埋没コンタクトホールの段差を改善するため前記コン
タクトホール内の表面が露出された基板上に、多結晶シ
リコンとかＷ材質の導電性膜を蒸着する工程をさらに含
むことを特徴とする請求項７記載の半導体素子のキャパ
シタの製造方法。 - 【請求項１７】 前記多結晶シリコンとかＷ材質の導電
性膜を蒸着する場合、“導電性膜／拡散防止膜／リフロ
ーされた第１導電性膜及び第２導電性膜”で構成された
蓄積ノード電極が形成されることを特徴とする請求項１
６記載の半導体素子のキャパシタの製造方法。 - 【請求項１８】 半導体の基板上に、前記基板の表面が
所定部分露出されるように埋没コンタクトホールが形成
された構造の層間絶縁膜を形成する工程と、 前記コンタクトホール内の表面が露出された前記基板上
にＷ膜を形成する工程と、 化学蒸着法で前記コンタクトホール内のＷ膜及び前記層
間絶縁膜上に第１導電性膜を形成する工程と、 物理蒸着法で前記第１導電性膜上に第２導電性膜を形成
する工程と、 前記第１導電性膜及び第２導電性膜を高温熱処理してリ
フローさせる工程と、 前記第１導電性膜及び第２導電性膜を所定部分蝕刻して
“Ｗ膜／リフローされた第１導電性膜及び第２導電性
膜”で構成された蓄積ノード電極を形成する工程と、 前記蓄積ノード電極を含んだ層間絶縁膜上に誘電体膜を
形成する工程と、 前記誘電体膜上に第３導電性膜になったプレートノード
電極を形成する工程とでなることを特徴とする半導体素
子のキャパシタの製造方法。
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