JP2741672B2 - スタック形ｄｒａｍセルのキャパシタ製造方法 - Google Patents
スタック形ｄｒａｍセルのキャパシタ製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、スタック形ＤＲＡ
Ｍ（以下、ＤＲＡＭと称する）セルのキャパシタ製造方
法に関し、特に、セルの静電容量（capacitance ）を増
加する技術に関する。
Ｍ（以下、ＤＲＡＭと称する）セルのキャパシタ製造方
法に関し、特に、セルの静電容量（capacitance ）を増
加する技術に関する。
【０００２】
【従来の技術】近来、高密度ＤＲＡＭの超大規模集積回
路（ＵＬＳＩ）化が要求され、半導体素子の高集積化に
伴いメモリセルの領域が減小し、延いては、キャパシタ
領域の縮小を惹起してセルの静電容量の減少結果を招来
している。例えば、２５６ＭＢＤＲＡＭの場合、単純構
造のスタック形キャパシタは、絶縁膜として高誘電率
（high dielectric ）のＴａ2 Ｏ5 膜を用いても充分な
静電容量を得ることができないため、蓄積電極（storag
e electrode）の表面領域拡張が最も効果的な解決策と
して提示されている。
路（ＵＬＳＩ）化が要求され、半導体素子の高集積化に
伴いメモリセルの領域が減小し、延いては、キャパシタ
領域の縮小を惹起してセルの静電容量の減少結果を招来
している。例えば、２５６ＭＢＤＲＡＭの場合、単純構
造のスタック形キャパシタは、絶縁膜として高誘電率
（high dielectric ）のＴａ2 Ｏ5 膜を用いても充分な
静電容量を得ることができないため、蓄積電極（storag
e electrode）の表面領域拡張が最も効果的な解決策と
して提示されている。
【０００３】そして、最近、キャパシタの占有面積を最
小化し実質的なキャパシタの表面領域を増加させるた
め、キャパシタの蓄積ノード電極に屈曲を有した表面を
形成する技術が提案されている。このような屈曲表面を
有したＨＳＧ（hemisherical-grained）−Ｓｉと称する
シリコン蓄積ノード電極を形成する技術としては、非晶
質シリコン（amorphous−Ｓｉ）から多結晶シリコン（p
olycrystalline −Ｓｉ）に至るまで転移温度（transit
ion temperature）下でＬＰＣＶＤ（low-pressure chem
ical-vapour deposition ）法を用いる技術、自然酸化
膜（native-oxide-free ）の非晶質シリコンの超高真空
熱処理（ultra-high-vacuum annealing ）法を用いる技
術、及びシーディング（seeding ）法を用いた技術等、
多様な技術が提案されている。
小化し実質的なキャパシタの表面領域を増加させるた
め、キャパシタの蓄積ノード電極に屈曲を有した表面を
形成する技術が提案されている。このような屈曲表面を
有したＨＳＧ（hemisherical-grained）−Ｓｉと称する
シリコン蓄積ノード電極を形成する技術としては、非晶
質シリコン（amorphous−Ｓｉ）から多結晶シリコン（p
olycrystalline −Ｓｉ）に至るまで転移温度（transit
ion temperature）下でＬＰＣＶＤ（low-pressure chem
ical-vapour deposition ）法を用いる技術、自然酸化
膜（native-oxide-free ）の非晶質シリコンの超高真空
熱処理（ultra-high-vacuum annealing ）法を用いる技
術、及びシーディング（seeding ）法を用いた技術等、
多様な技術が提案されている。
【０００４】又、このようなＨＳＧ−Ｓｉ技術を用いて
シリンダ構造を有したスタック形ＤＲＡＭメモリセルの
キャパシタを製造する従来方法を例示すると、先ず、第
１工程として、図８（Ａ）に示すように、酸化膜１０及
びＳ（Ｓｉ）からなる絶縁基板上にＣＶＤ窒化膜１２を
形成し、接合マスクを用いて前記Ｓ（Ｓｉ）表面所定部
位が露出されるように前記ＣＶＤ窒化膜１２及び酸化膜
１０を食刻してコンタクトホールを形成した後、該コン
タクトホールに第１ｎ+ 多結晶シリコン１４を充填す
る。
シリンダ構造を有したスタック形ＤＲＡＭメモリセルの
キャパシタを製造する従来方法を例示すると、先ず、第
１工程として、図８（Ａ）に示すように、酸化膜１０及
びＳ（Ｓｉ）からなる絶縁基板上にＣＶＤ窒化膜１２を
形成し、接合マスクを用いて前記Ｓ（Ｓｉ）表面所定部
位が露出されるように前記ＣＶＤ窒化膜１２及び酸化膜
１０を食刻してコンタクトホールを形成した後、該コン
タクトホールに第１ｎ+ 多結晶シリコン１４を充填す
る。
【０００５】次いで、第２工程として、図８（Ｂ）に示
すように、該第１ｎ+ 多結晶シリコン１４が充填された
前記ＣＶＤ窒化膜１２上に第２ｎ+ 多結晶シリコン１
４’を蒸着し、該第２ｎ+ 多結晶シリコン１４’上にＣ
ＶＤ酸化膜（例えば、ＢＰＳＧ又はＰＳＧ）１６を蒸着
した後、マスクを用いて前記ＣＶＤ窒化膜１２表面所定
部位が露出されるように第２ｎ+ 多結晶シリコン１４’
及びＣＶＤ酸化膜１６を食刻して第１ｎ+ 多結晶シリコ
ン１４と第２ｎ+ 多結晶シリコン１４’とからなる平面
ノード電極を形成する。
すように、該第１ｎ+ 多結晶シリコン１４が充填された
前記ＣＶＤ窒化膜１２上に第２ｎ+ 多結晶シリコン１
４’を蒸着し、該第２ｎ+ 多結晶シリコン１４’上にＣ
ＶＤ酸化膜（例えば、ＢＰＳＧ又はＰＳＧ）１６を蒸着
した後、マスクを用いて前記ＣＶＤ窒化膜１２表面所定
部位が露出されるように第２ｎ+ 多結晶シリコン１４’
及びＣＶＤ酸化膜１６を食刻して第１ｎ+ 多結晶シリコ
ン１４と第２ｎ+ 多結晶シリコン１４’とからなる平面
ノード電極を形成する。
【０００６】次いで、第３工程として、図８（Ｃ）に示
すように、前記ＣＶＤ酸化膜１６が蒸着されたＣＶＤ窒
化膜１２上に第３ｎ+ 多結晶シリコン１４”を蒸着し、
これを乾式食刻して垂直ノード電極を形成する。次い
で、第４工程として、図８（Ｄ）に示すように、前記Ｃ
ＶＤ酸化膜１６を湿式食刻法により除去し、図８（Ｅ）
に示すように、キャパシタの容量を増加させるため、平
面ノード電極及び垂直ノード電極として用いられる第２
及び第３ｎ + 多結晶シリコン１４’、１４”の表面にシ
ーディング（seeding ）法を用いてＨＳＧ−Ｓｉ１８を
蒸着した後、該ＨＳＧ−Ｓｉ１８上に高誘電率（例え
ば、ＮＯ薄膜、Ｔａ2 Ｏ3 薄膜、及びＢａＳｒＴｉＯ3
中の何れか一つ）の絶縁膜２０を形成する。
すように、前記ＣＶＤ酸化膜１６が蒸着されたＣＶＤ窒
化膜１２上に第３ｎ+ 多結晶シリコン１４”を蒸着し、
これを乾式食刻して垂直ノード電極を形成する。次い
で、第４工程として、図８（Ｄ）に示すように、前記Ｃ
ＶＤ酸化膜１６を湿式食刻法により除去し、図８（Ｅ）
に示すように、キャパシタの容量を増加させるため、平
面ノード電極及び垂直ノード電極として用いられる第２
及び第３ｎ + 多結晶シリコン１４’、１４”の表面にシ
ーディング（seeding ）法を用いてＨＳＧ−Ｓｉ１８を
蒸着した後、該ＨＳＧ−Ｓｉ１８上に高誘電率（例え
ば、ＮＯ薄膜、Ｔａ2 Ｏ3 薄膜、及びＢａＳｒＴｉＯ3
中の何れか一つ）の絶縁膜２０を形成する。
【０００７】次いで、第５工程として、図８（Ｆ）に示
すように、該絶縁膜２０上にプレート電極として用いら
れる第４ｎ+ 多結晶シリコン１４”’を蒸着して、メモ
リセルのキャパシタの製造を終了する。そして、このよ
うにしてキャパシタを製造したときに形成されるメモリ
セルトランジスタ及びそのメモリセルキャパシタの構造
の断面が図９に図示されており、図中、符号ＳはＰ型基
板、符号１は隔離酸化膜、符号２はゲート絶縁膜、符号
３はゲート、符号４は接合拡散領域、符号１０は第１及
び第２酸化膜、符号６はビットライン、符号１４及び１
５はセルキャパシタの第１及び第２蓄積ノード電極、符
号２０はキャパシタの絶縁膜、符号１４”’はセルキャ
パシタのプレート電極をそれぞれ示したものである。
すように、該絶縁膜２０上にプレート電極として用いら
れる第４ｎ+ 多結晶シリコン１４”’を蒸着して、メモ
リセルのキャパシタの製造を終了する。そして、このよ
うにしてキャパシタを製造したときに形成されるメモリ
セルトランジスタ及びそのメモリセルキャパシタの構造
の断面が図９に図示されており、図中、符号ＳはＰ型基
板、符号１は隔離酸化膜、符号２はゲート絶縁膜、符号
３はゲート、符号４は接合拡散領域、符号１０は第１及
び第２酸化膜、符号６はビットライン、符号１４及び１
５はセルキャパシタの第１及び第２蓄積ノード電極、符
号２０はキャパシタの絶縁膜、符号１４”’はセルキャ
パシタのプレート電極をそれぞれ示したものである。
【０００８】更に、この場合、前記セルキャパシタの容
量Ｃは、ノード電極１４、１４’とプレート電極１
４”’間の絶縁膜２０の表面積Ａに対し次のように示す
ことができる。 Ｃ∝（ε1 ／ｄ1 ）Ａ ［ここで、ｄ1 ：セルキャパシタ絶縁膜の厚さ ε1 ：セルキャパシタ絶縁膜の誘電率］ 従って、セルキャパシタの容量を増加させるためには、
セルキャパシタ絶縁膜の厚さｄ1 を減少させると共に、
表面積Ａ及び誘電率ε1 を増加させるべきである。ま
た、ｄ1 及びε1 が一定である時は表面積Ａに従いＣが
増加する。
量Ｃは、ノード電極１４、１４’とプレート電極１
４”’間の絶縁膜２０の表面積Ａに対し次のように示す
ことができる。 Ｃ∝（ε1 ／ｄ1 ）Ａ ［ここで、ｄ1 ：セルキャパシタ絶縁膜の厚さ ε1 ：セルキャパシタ絶縁膜の誘電率］ 従って、セルキャパシタの容量を増加させるためには、
セルキャパシタ絶縁膜の厚さｄ1 を減少させると共に、
表面積Ａ及び誘電率ε1 を増加させるべきである。ま
た、ｄ1 及びε1 が一定である時は表面積Ａに従いＣが
増加する。
【０００９】
【発明が解決しようとする課題】しかしながら、このよ
うな従来のＤＲＡＭメモリセルのキャパシタにおいて
は、接合マスクを用いて酸化膜を直接食刻し、メモリセ
ルのキャパシタ接合（conduct ）を行っていたため、半
導体素子の高集積化に従いセル面積が０．１μｍ2以下
に減少する場合、工程装置のオーバーレイ（overlay ）
マージンの余裕がなくなって、セルキャパシタの容量増
加が難しくなるという不都合な点があった。
うな従来のＤＲＡＭメモリセルのキャパシタにおいて
は、接合マスクを用いて酸化膜を直接食刻し、メモリセ
ルのキャパシタ接合（conduct ）を行っていたため、半
導体素子の高集積化に従いセル面積が０．１μｍ2以下
に減少する場合、工程装置のオーバーレイ（overlay ）
マージンの余裕がなくなって、セルキャパシタの容量増
加が難しくなるという不都合な点があった。
【００１０】そこで、本発明は以上のような従来の問題
点に鑑み、スタック形ＤＲＡＭセルのキャパシタ製造方
法において、静電容量を増加し得る技術を提供すること
を目的とする。
点に鑑み、スタック形ＤＲＡＭセルのキャパシタ製造方
法において、静電容量を増加し得る技術を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】このため、請求項１記載
の発明は、スイッチングトランジスタ及びビットライン
を有した基板上に第１絶縁膜、食刻阻止膜、及び第１導
電性膜を順次形成する工程と、該第１導電性膜上に所定
間隔離隔された第２絶縁膜を形成する工程と、該第２絶
縁膜及び第１導電性膜の表面に第２導電性膜を形成する
工程と、前記食刻阻止膜表面の所定部位が露出されるよ
うに第１及び第２導電性膜を乾式食刻する工程と、該表
面の露出された食刻阻止膜及びその下部の第１絶縁膜を
食刻してコンタクトホールを形成する工程と、前記第２
導電性膜の上面を食刻した後、前記第２絶縁膜を除去す
る工程と、前記コンタクトホール、第１及び第２導電性
膜表面に第３導電性膜を形成する工程と、該第３導電性
膜上に第４絶縁膜を平坦に形成する工程と、前記ビット
ライン上の食刻阻止膜表面の所定部位が露出されるよう
に第４絶縁膜を食刻した後、第３及び第１導電性膜を食
刻する工程と、前記第４絶縁膜と第３及び第１導電性膜
との側面に第４導電性膜からなる側壁を形成し、それら
第１乃至第４導電性膜からなるノード電極を形成する工
程と、前記第４絶縁膜を除去する工程と、前記ノード電
極及び食刻阻止膜の表面に誘電体膜を形成する工程と、
該誘電体膜上に第５導電性膜からなるプレート電極を形
成する工程と、を順次行うスタック形ＤＲＡＭセルのキ
ャパシタ製造方法とした。
の発明は、スイッチングトランジスタ及びビットライン
を有した基板上に第１絶縁膜、食刻阻止膜、及び第１導
電性膜を順次形成する工程と、該第１導電性膜上に所定
間隔離隔された第２絶縁膜を形成する工程と、該第２絶
縁膜及び第１導電性膜の表面に第２導電性膜を形成する
工程と、前記食刻阻止膜表面の所定部位が露出されるよ
うに第１及び第２導電性膜を乾式食刻する工程と、該表
面の露出された食刻阻止膜及びその下部の第１絶縁膜を
食刻してコンタクトホールを形成する工程と、前記第２
導電性膜の上面を食刻した後、前記第２絶縁膜を除去す
る工程と、前記コンタクトホール、第１及び第２導電性
膜表面に第３導電性膜を形成する工程と、該第３導電性
膜上に第４絶縁膜を平坦に形成する工程と、前記ビット
ライン上の食刻阻止膜表面の所定部位が露出されるよう
に第４絶縁膜を食刻した後、第３及び第１導電性膜を食
刻する工程と、前記第４絶縁膜と第３及び第１導電性膜
との側面に第４導電性膜からなる側壁を形成し、それら
第１乃至第４導電性膜からなるノード電極を形成する工
程と、前記第４絶縁膜を除去する工程と、前記ノード電
極及び食刻阻止膜の表面に誘電体膜を形成する工程と、
該誘電体膜上に第５導電性膜からなるプレート電極を形
成する工程と、を順次行うスタック形ＤＲＡＭセルのキ
ャパシタ製造方法とした。
【００１２】かかる構成によれば、自己整合されたメモ
リセルキャパシタの整合により、第１〜第４導電性膜か
らなる側壁導電性膜のパターンがそのままノード電極と
して利用されるため、静電容量を増加しつつ極小面積の
ＤＲＡＭセルのキャパシタ製造に適合可能となる。請求
項２記載の発明は、前記第１導電性膜を、１００Å乃至
１０００Åの厚さに形成した。
リセルキャパシタの整合により、第１〜第４導電性膜か
らなる側壁導電性膜のパターンがそのままノード電極と
して利用されるため、静電容量を増加しつつ極小面積の
ＤＲＡＭセルのキャパシタ製造に適合可能となる。請求
項２記載の発明は、前記第１導電性膜を、１００Å乃至
１０００Åの厚さに形成した。
【００１３】かかる構成によれば、第１導電性膜の厚さ
が１００〜１０００Åとなるので、平面ノード電極の構
成要素として必要十分な厚さとなる。請求項３記載の発
明は、前記第２絶縁膜を、ＣＶＤ酸化膜、ＣＶＤ窒化
膜、ＰＳＧ、ＢＰＳＧ、及びＵＳＧ中の何れか一つより
構成した。かかる構成によれば、第２絶縁膜は、ＣＶＤ
酸化膜、ＣＶＤ窒化膜、ＰＳＧ、ＢＰＳＧ又はＵＳＧか
ら構成されるので、選択的に食刻が施される。
が１００〜１０００Åとなるので、平面ノード電極の構
成要素として必要十分な厚さとなる。請求項３記載の発
明は、前記第２絶縁膜を、ＣＶＤ酸化膜、ＣＶＤ窒化
膜、ＰＳＧ、ＢＰＳＧ、及びＵＳＧ中の何れか一つより
構成した。かかる構成によれば、第２絶縁膜は、ＣＶＤ
酸化膜、ＣＶＤ窒化膜、ＰＳＧ、ＢＰＳＧ又はＵＳＧか
ら構成されるので、選択的に食刻が施される。
【００１４】請求項４記載の発明は、前記第２導電性膜
を形成する工程の実行後に、該第２導電性膜上に第３絶
縁膜を蒸着し、該第３絶縁膜を乾式食刻する工程を追加
して行うようにした。かかる構成によれば、第２導電性
膜の上に第３絶縁膜を蒸着し、これを乾式食刻すること
で、第２導電性膜及び第３絶縁膜からなる側壁パターン
が形成される。
を形成する工程の実行後に、該第２導電性膜上に第３絶
縁膜を蒸着し、該第３絶縁膜を乾式食刻する工程を追加
して行うようにした。かかる構成によれば、第２導電性
膜の上に第３絶縁膜を蒸着し、これを乾式食刻すること
で、第２導電性膜及び第３絶縁膜からなる側壁パターン
が形成される。
【００１５】請求項５記載の発明は、前記第３絶縁膜
を、ＣＶＤ酸化膜又はＣＶＤ窒化膜より構成した。かか
る構成によれば、第３絶縁膜は、ＣＶＤ酸化膜又はＣＶ
Ｄ窒化膜から構成されるので、選択的に食刻が施され
る。請求項６記載の発明は、前記第２導電性膜を、２０
０Å乃至１０００Åの厚さに形成した。
を、ＣＶＤ酸化膜又はＣＶＤ窒化膜より構成した。かか
る構成によれば、第３絶縁膜は、ＣＶＤ酸化膜又はＣＶ
Ｄ窒化膜から構成されるので、選択的に食刻が施され
る。請求項６記載の発明は、前記第２導電性膜を、２０
０Å乃至１０００Åの厚さに形成した。
【００１６】かかる構成によれば、第２導電性膜の厚さ
が２００〜１０００Åとなるので、平面ノード電極の構
成要素として必要十分な厚さとなる。請求項７記載の発
明は、前記第３導電性膜を、２００Å乃至２０００Åの
厚さに形成した。かかる構成によれば、第３導電性膜の
厚さが２００〜２０００Åとなるので、平面ノード電極
の構成要素として必要十分な厚さとなる。
が２００〜１０００Åとなるので、平面ノード電極の構
成要素として必要十分な厚さとなる。請求項７記載の発
明は、前記第３導電性膜を、２００Å乃至２０００Åの
厚さに形成した。かかる構成によれば、第３導電性膜の
厚さが２００〜２０００Åとなるので、平面ノード電極
の構成要素として必要十分な厚さとなる。
【００１７】請求項８記載の発明は、前記第４絶縁膜
を、前記食刻阻止膜の表面を基準としてその上に２００
０Å乃至６０００Åの厚さに形成した。かかる構成によ
れば、第４絶縁膜の厚さが食刻阻止膜の表面を基準とし
て２０００〜６０００Åとなるので、第４導電性膜から
なる垂直ノード電極形成のためのマスクとして機能す
る。
を、前記食刻阻止膜の表面を基準としてその上に２００
０Å乃至６０００Åの厚さに形成した。かかる構成によ
れば、第４絶縁膜の厚さが食刻阻止膜の表面を基準とし
て２０００〜６０００Åとなるので、第４導電性膜から
なる垂直ノード電極形成のためのマスクとして機能す
る。
【００１８】請求項９記載の発明は、前記コンタクトホ
ールを形成する工程では、前記第２絶縁膜も一緒に食刻
される構成とした。かかる構成によれば、第４絶縁膜を
形成する工程の前に、第２絶縁膜を除去する工程が不要
となる。請求項１０記載の発明は、前記第４絶縁膜を食
刻した後、第３及び第１導電性膜を食刻する工程では、
該第４絶縁膜を食刻した後、第５絶縁膜を蒸着する工程
を追加して行うようにした。
ールを形成する工程では、前記第２絶縁膜も一緒に食刻
される構成とした。かかる構成によれば、第４絶縁膜を
形成する工程の前に、第２絶縁膜を除去する工程が不要
となる。請求項１０記載の発明は、前記第４絶縁膜を食
刻した後、第３及び第１導電性膜を食刻する工程では、
該第４絶縁膜を食刻した後、第５絶縁膜を蒸着する工程
を追加して行うようにした。
【００１９】かかる構成によれば、第４導電性膜からな
る垂直ノード電極の形成が容易になる。請求項１１記載
の発明は、前記誘電体膜を形成する工程では、前記ノー
ド電極を形成した後、該ノード電極上にＨＳＧ−Ｓｉを
蒸着する工程を追加して行うようにした。
る垂直ノード電極の形成が容易になる。請求項１１記載
の発明は、前記誘電体膜を形成する工程では、前記ノー
ド電極を形成した後、該ノード電極上にＨＳＧ−Ｓｉを
蒸着する工程を追加して行うようにした。
【００２０】かかる構成によれば、メモリセルの静電容
量がより増加される。
量がより増加される。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て説明する。本発明に係るＤＲＡＭメモリセルのキャパ
シタ製造方法においては、先ず、第１工程として、図１
に示すように、基板Ｓ上に隔離酸化膜１０１を成長させ
てアクチブ領域を形成し、該アクチブ領域上にメモリセ
ルの構成要素のゲート絶縁膜１０２及びゲート１０３を
形成した後、それらをマスクとして不純物をイオン注入
し、前記ゲート１０３基端部両側の基板Ｓ内に接合拡散
領域１０４のソース／ドレイン領域を形成してスイッチ
ングトランジスタを形成する。
て説明する。本発明に係るＤＲＡＭメモリセルのキャパ
シタ製造方法においては、先ず、第１工程として、図１
に示すように、基板Ｓ上に隔離酸化膜１０１を成長させ
てアクチブ領域を形成し、該アクチブ領域上にメモリセ
ルの構成要素のゲート絶縁膜１０２及びゲート１０３を
形成した後、それらをマスクとして不純物をイオン注入
し、前記ゲート１０３基端部両側の基板Ｓ内に接合拡散
領域１０４のソース／ドレイン領域を形成してスイッチ
ングトランジスタを形成する。
【００２２】次いで、このようなスイッチングトランジ
スタ上に絶縁膜の第１ＣＶＤ酸化膜１０５を形成し、基
板Ｓ表面の所定部位が露出されるように該第１ＣＶＤ酸
化膜１０５を食刻しスイッチングトランジスタの各ドレ
イン領域に連結されるようにビットライン１０６を形成
する。次いで、該ビットライン１０６が形成された第１
ＣＶＤ酸化膜１０５上に再び絶縁膜の第２ＣＶＤ酸化膜
１０５’を形成し、該第２ＣＶＤ酸化膜１０５’上にＣ
ＶＤ窒化膜の食刻阻止膜１０８及び多結晶シリコンの第
１導電性膜１０９を順次蒸着する。ここで、第１及び第
２ＣＶＤ酸化膜１０５、１０５’は便宜上第１絶縁膜１
０７として記載する。
スタ上に絶縁膜の第１ＣＶＤ酸化膜１０５を形成し、基
板Ｓ表面の所定部位が露出されるように該第１ＣＶＤ酸
化膜１０５を食刻しスイッチングトランジスタの各ドレ
イン領域に連結されるようにビットライン１０６を形成
する。次いで、該ビットライン１０６が形成された第１
ＣＶＤ酸化膜１０５上に再び絶縁膜の第２ＣＶＤ酸化膜
１０５’を形成し、該第２ＣＶＤ酸化膜１０５’上にＣ
ＶＤ窒化膜の食刻阻止膜１０８及び多結晶シリコンの第
１導電性膜１０９を順次蒸着する。ここで、第１及び第
２ＣＶＤ酸化膜１０５、１０５’は便宜上第１絶縁膜１
０７として記載する。
【００２３】その後、前記第１導電性膜１０９上に第２
絶縁膜（例えば、ＣＶＤ酸化膜、ＣＶＤ窒化膜、ＰＳ
Ｇ、ＢＰＳＧ、及びＵＳＧ中の何れか一つ）１１０を蒸
着し、該第２絶縁膜１１０上に接合マスクの感光膜パタ
ーン１１１を形成した後、それをマスクとしてその下部
の第２絶縁膜１１０を選択食刻する。このとき、第１導
電性膜１０９を１００Åー１０００Åの厚さに形成し、
前記第２絶縁膜１１０を５００Å乃至１００００Åの厚
さに形成する。
絶縁膜（例えば、ＣＶＤ酸化膜、ＣＶＤ窒化膜、ＰＳ
Ｇ、ＢＰＳＧ、及びＵＳＧ中の何れか一つ）１１０を蒸
着し、該第２絶縁膜１１０上に接合マスクの感光膜パタ
ーン１１１を形成した後、それをマスクとしてその下部
の第２絶縁膜１１０を選択食刻する。このとき、第１導
電性膜１０９を１００Åー１０００Åの厚さに形成し、
前記第２絶縁膜１１０を５００Å乃至１００００Åの厚
さに形成する。
【００２４】次いで、第２工程として、図２に示すよう
に、前記感光膜パターン１１１を除去し、第２絶縁膜１
１０と第１導電性膜１０９との全面に２００Å乃至１０
００Åの厚さに第２導電性膜（例えば、多結晶シリコ
ン）１１２及び、１００Å乃至１０００Åの厚さに第３
絶縁膜（例えば、ＣＶＤ酸化膜又はＣＶＤ窒化膜）１１
３をメモリセル接合のオーバーレイマージンを考慮して
順次蒸着する。
に、前記感光膜パターン１１１を除去し、第２絶縁膜１
１０と第１導電性膜１０９との全面に２００Å乃至１０
００Åの厚さに第２導電性膜（例えば、多結晶シリコ
ン）１１２及び、１００Å乃至１０００Åの厚さに第３
絶縁膜（例えば、ＣＶＤ酸化膜又はＣＶＤ窒化膜）１１
３をメモリセル接合のオーバーレイマージンを考慮して
順次蒸着する。
【００２５】次いで、第３工程として、図３に示すよう
に、前記食刻阻止膜１０８表面の所定部位が露出される
ように第３絶縁膜１１３と第２及び第１導電性膜１１
２、１０９とを乾式食刻して、第３絶縁膜１１３及び第
２導電性膜１１２からなる側壁パターン（sidewall pat
tern）を形成する。この場合、前記第３絶縁膜１１３
は、図２に示した第２工程の進行時に蒸着せず、第２導
電性膜１１２だけを蒸着した後第２及び第１導電性膜１
１２、１０９を食刻して側壁パターンを形成することも
できる。
に、前記食刻阻止膜１０８表面の所定部位が露出される
ように第３絶縁膜１１３と第２及び第１導電性膜１１
２、１０９とを乾式食刻して、第３絶縁膜１１３及び第
２導電性膜１１２からなる側壁パターン（sidewall pat
tern）を形成する。この場合、前記第３絶縁膜１１３
は、図２に示した第２工程の進行時に蒸着せず、第２導
電性膜１１２だけを蒸着した後第２及び第１導電性膜１
１２、１０９を食刻して側壁パターンを形成することも
できる。
【００２６】次いで、第４工程として、図４に示すよう
に、前記表面の露出された食刻阻止膜１０８及びその下
部の第１絶縁膜１０７を乾式食刻すると、このとき、前
記第２絶縁膜１１０及び第３絶縁膜１１３も一緒に食刻
されるため、最上位には第２導電性膜１１２の表面が露
出され、トランジスタのソース領域が露出されるように
コンタクトホールが形成される。
に、前記表面の露出された食刻阻止膜１０８及びその下
部の第１絶縁膜１０７を乾式食刻すると、このとき、前
記第２絶縁膜１１０及び第３絶縁膜１１３も一緒に食刻
されるため、最上位には第２導電性膜１１２の表面が露
出され、トランジスタのソース領域が露出されるように
コンタクトホールが形成される。
【００２７】このように、側面に第３絶縁膜１１３の残
っている第２導電性膜１１２を有した側壁パターンをマ
スクとし食刻を行なうと、アンダーライイン（underlyi
ng）パターンとのオーバーレイマージンを一層確実に確
保し得るようになる。その後、前記コンタクトホールと
第１及び第２導電性膜１０９、１１２との全面に第３導
電性膜（例えば、多結晶シリコン）１１４を２００Å乃
至２０００Åの厚さに形成し、その上に第４絶縁膜１１
５を蒸着して表面を平坦化させる。このとき、前記第４
絶縁膜１１５は前記食刻阻止膜１０８の表面を基準とし
て２０００Å乃至６０００Åの厚さに形成する。
っている第２導電性膜１１２を有した側壁パターンをマ
スクとし食刻を行なうと、アンダーライイン（underlyi
ng）パターンとのオーバーレイマージンを一層確実に確
保し得るようになる。その後、前記コンタクトホールと
第１及び第２導電性膜１０９、１１２との全面に第３導
電性膜（例えば、多結晶シリコン）１１４を２００Å乃
至２０００Åの厚さに形成し、その上に第４絶縁膜１１
５を蒸着して表面を平坦化させる。このとき、前記第４
絶縁膜１１５は前記食刻阻止膜１０８の表面を基準とし
て２０００Å乃至６０００Åの厚さに形成する。
【００２８】次いで、第５工程として、図５に示すよう
に、該第４絶縁膜１１５上の所定部位にノード形成用マ
スクの感光膜パターンを形成し、それをマスクとしてそ
の下部の第４絶縁膜１１５を食刻した後、前記感光膜パ
ターンを除去し、再び前記第４絶縁膜１１５及び第３導
電性膜１１４の全面に２００Å乃至１０００Åの厚さの
第５絶縁膜１１６を蒸着する。その後、該第５絶縁膜１
１６と第３及び第１導電性膜１１４、１０９とを乾式食
刻して第１乃至第３導電性膜１０９、１１２、１１４か
らなる平面ノード電極を形成すると、このとき、ビット
ライン１０６上方の食刻阻止膜１０８表面所定部位が露
出され、前記第４絶縁膜１１５側面に側壁形状の第５絶
縁膜１１６が残るようになる。
に、該第４絶縁膜１１５上の所定部位にノード形成用マ
スクの感光膜パターンを形成し、それをマスクとしてそ
の下部の第４絶縁膜１１５を食刻した後、前記感光膜パ
ターンを除去し、再び前記第４絶縁膜１１５及び第３導
電性膜１１４の全面に２００Å乃至１０００Åの厚さの
第５絶縁膜１１６を蒸着する。その後、該第５絶縁膜１
１６と第３及び第１導電性膜１１４、１０９とを乾式食
刻して第１乃至第３導電性膜１０９、１１２、１１４か
らなる平面ノード電極を形成すると、このとき、ビット
ライン１０６上方の食刻阻止膜１０８表面所定部位が露
出され、前記第４絶縁膜１１５側面に側壁形状の第５絶
縁膜１１６が残るようになる。
【００２９】次いで、前記第４絶縁膜１１５、第５絶縁
膜１１６、及び第１、第３導電性膜１０９、１１４が形
成された食刻阻止膜１０８の全面に薄膜の第４導電性膜
（例えば、多結晶シリコン）１１７を蒸着し、それを乾
式食刻して垂直ノード電極を形成する。この場合、この
ような第５工程の他の実施例として、図６に示すよう
に、前記第４絶縁膜１１５上に感光膜パターンを形成
し、それをマスクとしてその下部の第４絶縁膜１１５と
第３及び第１導電性膜１１４、１０９とを食刻した後、
前記感光膜パターンを除去して第１乃至第３導電性膜１
０９、１１２、１１４からなる平面ノード電極を形成す
る。その後、前記第５絶縁膜１１６の蒸着を施すことな
く直ちに前記第４絶縁膜１１５と第３及び第１導電性膜
１１４、１０９とが形成された食刻阻止膜１０８の全面
に薄い厚さの第４導電性膜（例えば、多結晶シリコン）
１１７を蒸着し、それを乾式食刻して第４絶縁膜１１５
と第３及び第１伝導性膜１１４、１０９との側面に側壁
形状の垂直ノード電極を形成することもできる。
膜１１６、及び第１、第３導電性膜１０９、１１４が形
成された食刻阻止膜１０８の全面に薄膜の第４導電性膜
（例えば、多結晶シリコン）１１７を蒸着し、それを乾
式食刻して垂直ノード電極を形成する。この場合、この
ような第５工程の他の実施例として、図６に示すよう
に、前記第４絶縁膜１１５上に感光膜パターンを形成
し、それをマスクとしてその下部の第４絶縁膜１１５と
第３及び第１導電性膜１１４、１０９とを食刻した後、
前記感光膜パターンを除去して第１乃至第３導電性膜１
０９、１１２、１１４からなる平面ノード電極を形成す
る。その後、前記第５絶縁膜１１６の蒸着を施すことな
く直ちに前記第４絶縁膜１１５と第３及び第１導電性膜
１１４、１０９とが形成された食刻阻止膜１０８の全面
に薄い厚さの第４導電性膜（例えば、多結晶シリコン）
１１７を蒸着し、それを乾式食刻して第４絶縁膜１１５
と第３及び第１伝導性膜１１４、１０９との側面に側壁
形状の垂直ノード電極を形成することもできる。
【００３０】次いで、第６工程として、図７に示すよう
に、前記第４絶縁膜１１５及び第５絶縁膜１１６を湿式
食刻法により除去した後、前記ノード電極表面及び食刻
阻止膜１０８上に高誘電率の誘電体膜（例えば、ＮＯ
（Nitride- Oxide）、Ｔａ2 Ｏ 5 、ＢａＳｒＴｉＯ3 ）
１１８を薄い厚さに形成し、該誘電体膜１１８上に第５
導電性膜（例えば、多結晶シリコン）１１９を蒸着しプ
レート電極を形成して、メモリセルのキャパシタ製造を
終了する。
に、前記第４絶縁膜１１５及び第５絶縁膜１１６を湿式
食刻法により除去した後、前記ノード電極表面及び食刻
阻止膜１０８上に高誘電率の誘電体膜（例えば、ＮＯ
（Nitride- Oxide）、Ｔａ2 Ｏ 5 、ＢａＳｒＴｉＯ3 ）
１１８を薄い厚さに形成し、該誘電体膜１１８上に第５
導電性膜（例えば、多結晶シリコン）１１９を蒸着しプ
レート電極を形成して、メモリセルのキャパシタ製造を
終了する。
【００３１】このようにキャパシタを製造する本発明の
方法においては、自己整合（self-aligned）されたメモ
リセルキャパシタ接合により側壁導電性膜のパターンが
そのままノード電極として利用されるため、工程装備の
オーバーレイマージンに拘わりなく極小の面積を有した
ＤＲＡＭセルのキャパシタを製造することができる。そ
して、メモリセルキャパシタの静電容量を増加させるた
め、他の実施形態として、図５及び図６に示した第５工
程進行中、第４絶縁膜１１５及び第５絶縁膜１１６を湿
式食刻法により除去した後、第１乃至第４導電性膜１０
９、１１２、１１４、１１７からなるノード電極表面に
ＨＳＧ−Ｓｉを蒸着し、その上に高誘電率の誘電体膜１
１８を薄い厚さに蒸着した後、該誘電体膜１１８上に第
５導電性膜１１９を蒸着しプレート電極を形成して、本
発明に係るＤＲＡＭセルのキャパシタを製造することも
できる。
方法においては、自己整合（self-aligned）されたメモ
リセルキャパシタ接合により側壁導電性膜のパターンが
そのままノード電極として利用されるため、工程装備の
オーバーレイマージンに拘わりなく極小の面積を有した
ＤＲＡＭセルのキャパシタを製造することができる。そ
して、メモリセルキャパシタの静電容量を増加させるた
め、他の実施形態として、図５及び図６に示した第５工
程進行中、第４絶縁膜１１５及び第５絶縁膜１１６を湿
式食刻法により除去した後、第１乃至第４導電性膜１０
９、１１２、１１４、１１７からなるノード電極表面に
ＨＳＧ−Ｓｉを蒸着し、その上に高誘電率の誘電体膜１
１８を薄い厚さに蒸着した後、該誘電体膜１１８上に第
５導電性膜１１９を蒸着しプレート電極を形成して、本
発明に係るＤＲＡＭセルのキャパシタを製造することも
できる。
【００３２】
【発明の効果】以上説明したように、請求項１記載の発
明によれば、自己整合されるセルキャパシタ接合により
側壁導電性膜パターンをそのままノード電極として利用
するため、工程装備のオーバーレイマージンに拘りな
く、１．０μｍ2 以下のセル面積を有するＤＲＡＭセル
を製造することができる。また、ストレージノード電極
とプレート電極間の誘電体膜の面積が増加されるため、
メモリセルキャパシタの静電容量が増加され、信頼性が
向上したＤＲＡＭセルのキャパシタを製造することがで
きる。
明によれば、自己整合されるセルキャパシタ接合により
側壁導電性膜パターンをそのままノード電極として利用
するため、工程装備のオーバーレイマージンに拘りな
く、１．０μｍ2 以下のセル面積を有するＤＲＡＭセル
を製造することができる。また、ストレージノード電極
とプレート電極間の誘電体膜の面積が増加されるため、
メモリセルキャパシタの静電容量が増加され、信頼性が
向上したＤＲＡＭセルのキャパシタを製造することがで
きる。
【００３３】請求項２、６又は７に記載の発明によれ
ば、必要十分な厚さを有する平面ノード電極を形成する
ことができる。請求項３又は５に記載の発明によれば、
選択的な食刻ができる。請求項４記載の発明によれば、
第２導電性膜及び第３絶縁膜からなる側壁パターンを容
易に形成することができる。
ば、必要十分な厚さを有する平面ノード電極を形成する
ことができる。請求項３又は５に記載の発明によれば、
選択的な食刻ができる。請求項４記載の発明によれば、
第２導電性膜及び第３絶縁膜からなる側壁パターンを容
易に形成することができる。
【００３４】請求項８記載の発明によれば、第４導電性
膜からなる垂直ノード電極を容易に形成することができ
る。請求項９記載の発明によれば、第２絶縁膜を除去す
る工程が不要となり、工程の簡易化を促進することがで
きる。請求項１０記載の発明によれば、第４導電性膜か
らなる垂直ノード電極を容易に形成することができる。
膜からなる垂直ノード電極を容易に形成することができ
る。請求項９記載の発明によれば、第２絶縁膜を除去す
る工程が不要となり、工程の簡易化を促進することがで
きる。請求項１０記載の発明によれば、第４導電性膜か
らなる垂直ノード電極を容易に形成することができる。
【００３５】請求項１１記載の発明によれば、メモリセ
ルの静電容量をより増加することができる。
ルの静電容量をより増加することができる。
【図１】本発明に係るスタック形ＤＲＡＭセルのキャパ
シタ製造方法の第１工程を示す図である。
シタ製造方法の第１工程を示す図である。
【図２】同上の第２工程を示す図である。
【図３】同上の第３工程を示す図である。
【図４】同上の第４工程を示す図である。
【図５】同上の第５工程を示す図である。
【図６】同上の第５工程の他の実施例を示す図である。
【図７】同上の第６工程を示す図である。
【図８】従来のスタック形ＤＲＡＭメモリセルのキャパ
シタ製造方法の工程図で、（Ａ）は第１工程、（Ｂ）は
第２工程、（Ｃ）は第３工程、（Ｄ）は第４工程の前
半、（Ｅ）は第４工程の後半、（Ｆ）は第５工程を示
す。
シタ製造方法の工程図で、（Ａ）は第１工程、（Ｂ）は
第２工程、（Ｃ）は第３工程、（Ｄ）は第４工程の前
半、（Ｅ）は第４工程の後半、（Ｆ）は第５工程を示
す。
【図９】従来のスタックＤＲＡＭセルの構造を示した縦
断面図である。
断面図である。
Ｓ 基板 １０１ 隔離酸化膜 １０２ ゲート絶縁膜 １０３ ゲート １０４ 接合拡散領域 １０５ 第１ＣＶＤ酸化膜 １０５’ 第２ＣＶＤ酸化膜 １０６ ビットライン １０７ 第１絶縁膜 １０８ 食刻阻止膜 １０９ 第１導電性膜 １１０ 第２絶縁膜 １１１ 感光膜パターン １１２ 第２導電性膜 １１３ 第３絶縁膜 １１４ 第３導電性膜 １１５ 第４絶縁膜 １１６ 第５絶縁膜 １１７ 第４導電性膜 １１８ 誘電体膜 １１９ 第５導電性膜
Claims (11)
- 【請求項１】スイッチングトランジスタ及びビットライ
ンを有した基板上に第１絶縁膜（１０７）、食刻阻止膜
（１０８）、及び第１導電性膜（１０９）を順次形成す
る工程と、 該第１導電性膜（１０９）上に所定間隔離隔された第２
絶縁膜（１１０）を形成する工程と、 該第２絶縁膜（１１０）及び第１導電性膜（１０９）の
表面に第２導電性膜（１１２）を形成する工程と、 前記食刻阻止膜（１０８）表面の所定部位が露出される
ように第１及び第２導電性膜（１０９，１１２）を乾式
食刻する工程と、 該表面の露出された食刻阻止膜（１０８）及びその下部
の第１絶縁膜（１０７）を食刻してコンタクトホールを
形成する工程と、 前記第２導電性膜（１１２）の上面を食刻した後、前記
第２絶縁膜（１１０）を除去する工程と、 前記コンタクトホール、第１及び第２導電性膜（１０
９，１１２）表面に第３導電性膜（１１４）を形成する
工程と、 該第３導電性膜（１１４）上に第４絶縁膜（１１５）を
平坦に形成する工程と、 前記ビットライン上の食刻阻止膜（１０８）表面の所定
部位が露出されるように第４絶縁膜（１１５）を食刻し
た後、第３及び第１導電性膜（１１４，１０９）を食刻
する工程と、 前記第４絶縁膜（１１５）と第３及び第１導電性膜（１
１４，１０９）との側面に第４導電性膜（１１７）から
なる側壁を形成し、それら第１乃至第４導電性膜（１０
９，１１２，１１４，１１７）からなるノード電極を形
成する工程と、 前記第４絶縁膜（１１５）を除去する工程と、 前記ノード電極及び食刻阻止膜（１０８）の表面に誘電
体膜（１１８）を形成する工程と、 該誘電体膜（１１８）上に第５導電性膜（１１９）から
なるプレート電極を形成する工程と、 を順次行うことを特徴とするスタック形ＤＲＡＭセルの
キャパシタ製造方法。 - 【請求項２】前記第１導電性膜（１０９）は、１００Å
乃至１０００Åの厚さに形成されることを特徴とする請
求項１記載のスタック形ＤＲＡＭセルのキャパシタ製造
方法。 - 【請求項３】前記第２絶縁膜（１１０）は、ＣＶＤ酸化
膜、ＣＶＤ窒化膜、ＰＳＧ、ＢＰＳＧ、及びＵＳＧ中の
何れか一つよりなることを特徴とする請求項１又は２記
載のスタック形ＤＲＡＭセルのキャパシタ製造方法。 - 【請求項４】前記第２導電性膜（１１２）を形成する工
程の実行後に、該第２導電性膜（１１２）上に第３絶縁
膜（１１３）を蒸着し、該第３絶縁膜を乾式食刻する工
程が追加して行われることを特徴とする請求項１〜３の
いずれか１つに記載のスタック形ＤＲＡＭセルのキャパ
シタ製造方法。 - 【請求項５】前記第３絶縁膜（１１３）は、ＣＶＤ酸化
膜又はＣＶＤ窒化膜よりなることを特徴とする請求項４
記載のスタック形ＤＲＡＭセルのキャパシタ製造方法。 - 【請求項６】前記第２導電性膜（１１２）は、２００Å
乃至１０００Åの厚さに形成されることを特徴とする請
求項１〜５のいずれか１つに記載のスタック形ＤＲＡＭ
セルのキャパシタ製造方法。 - 【請求項７】前記第３導電性膜（１１４）は、２００Å
乃至２０００Åの厚さに形成されることを特徴とする請
求項１〜６のいずれか１つに記載のスタック形ＤＲＡＭ
セルのキャパシタ製造方法。 - 【請求項８】前記第４絶縁膜（１１５）は、前記食刻阻
止膜（１０８）の表面を基準としてその上に２０００Å
乃至６０００Åの厚さに形成されることを特徴とする請
求項１〜７のいずれか１つに記載のスタック形ＤＲＡＭ
セルのキャパシタ製造方法。 - 【請求項９】前記コンタクトホールを形成する工程で
は、前記第２絶縁膜（１１０）も一緒に食刻されること
を特徴とする請求項１〜８のいずれか１つに記載のスタ
ック形ＤＲＡＭセルのキャパシタ製造方法。 - 【請求項１０】前記第４絶縁膜（１１５）を食刻した
後、第３及び第１導電性膜（１１４，１０９）を食刻す
る工程では、該第４絶縁膜（１１５）を食刻した後、第
５絶縁膜（１１６）を蒸着する工程が追加して行われる
ことを特徴とする請求項１〜９のいずれか１つに記載の
スタック形ＤＲＡＭセルのキャパシタ製造方法。 - 【請求項１１】前記誘電体膜（１１８）を形成する工程
では、前記ノード電極を形成した後、該ノード電極上に
ＨＳＧ−Ｓｉを蒸着する工程が追加して行われることを
特徴とする請求項１〜１０のいずれか１つに記載のスタ
ック形ＤＲＡＭセルのキャパシタ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950062052A KR0186069B1 (ko) | 1995-12-28 | 1995-12-28 | 스택형 디램 셀의 캐패시터 제조방법 |
| KR62052/1995 | 1995-12-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09283724A JPH09283724A (ja) | 1997-10-31 |
| JP2741672B2 true JP2741672B2 (ja) | 1998-04-22 |
Family
ID=19446081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8348995A Expired - Fee Related JP2741672B2 (ja) | 1995-12-28 | 1996-12-26 | スタック形ｄｒａｍセルのキャパシタ製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5693554A (ja) |
| JP (1) | JP2741672B2 (ja) |
| KR (1) | KR0186069B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5744866A (en) * | 1997-03-11 | 1998-04-28 | Nec Corporation | Low resistance ground wiring in a semiconductor device |
| TW327698B (en) * | 1997-07-23 | 1998-03-01 | Nanya Technology Co Ltd | The manufacturing method for capacitor electrode plate of semiconductor |
| US5930622A (en) * | 1997-10-20 | 1999-07-27 | Texas Instruments-Acer Incorporated | Method for forming a DRAM cell with a double-crown shaped capacitor |
| GB2336714B (en) * | 1997-12-24 | 2000-03-08 | United Semiconductor Corp | Method of fabricating capacitor |
| TW427014B (en) * | 1997-12-24 | 2001-03-21 | United Microelectronics Corp | The manufacturing method of the capacitors of DRAM |
| JPH11330397A (ja) * | 1998-05-20 | 1999-11-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| EP0977257A3 (en) * | 1998-07-30 | 2003-09-10 | Texas Instruments Incorporated | Stacked capacitor DRAM cell and method of producing the same |
| US6127221A (en) * | 1998-09-10 | 2000-10-03 | Vanguard International Semiconductor Corporation | In situ, one step, formation of selective hemispherical grain silicon layer, and a nitride-oxide dielectric capacitor layer, for a DRAM application |
| TW413842B (en) * | 1999-01-30 | 2000-12-01 | United Microelectronics Corp | Method for improving photoresist residue |
| KR100308622B1 (ko) * | 1999-04-12 | 2001-11-01 | 윤종용 | 디램 셀 캐패시터 및 제조 방법 |
| US6114214A (en) * | 1999-04-22 | 2000-09-05 | Wu; Shye-Lin | Method for forming a high-density dram cell with a double-crown rugged polysilicon capacitor |
| KR100335775B1 (ko) * | 1999-06-25 | 2002-05-09 | 박종섭 | 반도체 소자의 캐패시터 제조 방법 |
| US6894355B1 (en) * | 2002-01-11 | 2005-05-17 | Advanced Micro Devices, Inc. | Semiconductor device with silicide source/drain and high-K dielectric |
| US9478736B2 (en) * | 2013-03-15 | 2016-10-25 | International Business Machines Corporation | Structure and fabrication of memory array with epitaxially grown memory elements and line-space patterns |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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