JP3449754B2 - Ｄｒａｍ製造方法 - Google Patents
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- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
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Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリの製造方法に関し、特に二重キャ
パシタプレートセル構造を有するＤＲＡＭの製造方法に
関する。
ム・アクセス・メモリの製造方法に関し、特に二重キャ
パシタプレートセル構造を有するＤＲＡＭの製造方法に
関する。
【０００２】
【従来の技術】通常、１つのＤＲＡＭセルは、１個のキ
ャパシタと１個の酸化金属半導体（ＭＯＳ）トランジス
タとからなる。また、キャパシタは１つのプレートノー
ドと、１つのストレッジノード、および１つの誘電体膜
とからなり、ＭＯＳトランジスタは１つのソース電極と
１つのドレーン電極、および１つのゲート電極とからな
る。このように、ＤＲＡＭセルは単に１個のキャパシタ
と１つのＭＯＳトランジスタとからなっているので、１
ビット当の製造コストを大きく低減することが可能であ
り、これにより大容量の情報を記憶するに有利である。
したがって、ＤＲＡＭは大型コンピュータの主記憶メモ
リのみならず、ＰＣ（パーソナルコンピュータ）のメモ
リ素子としても広く用いられている。
ャパシタと１個の酸化金属半導体（ＭＯＳ）トランジス
タとからなる。また、キャパシタは１つのプレートノー
ドと、１つのストレッジノード、および１つの誘電体膜
とからなり、ＭＯＳトランジスタは１つのソース電極と
１つのドレーン電極、および１つのゲート電極とからな
る。このように、ＤＲＡＭセルは単に１個のキャパシタ
と１つのＭＯＳトランジスタとからなっているので、１
ビット当の製造コストを大きく低減することが可能であ
り、これにより大容量の情報を記憶するに有利である。
したがって、ＤＲＡＭは大型コンピュータの主記憶メモ
リのみならず、ＰＣ（パーソナルコンピュータ）のメモ
リ素子としても広く用いられている。
【０００３】現在、ＤＲＡＭセルの設計においてキー
（ｋｅｙ）はキャパシタである。情報を確実に貯蔵する
ために、キャパシタをできるだけ大きい静電容量を有す
るように設計しなければならない。可能であれば大きい
静電容量を有するために、キャパシタは広い面積を有す
るように、かつ薄い誘電体膜を有するように設計されな
ければならない。また、キャパシタは可能であれば高い
ストレッジノードの接合キャパシタンスを有し、かつ低
いビットラインの接合キャパシタンスを有することがよ
い。
（ｋｅｙ）はキャパシタである。情報を確実に貯蔵する
ために、キャパシタをできるだけ大きい静電容量を有す
るように設計しなければならない。可能であれば大きい
静電容量を有するために、キャパシタは広い面積を有す
るように、かつ薄い誘電体膜を有するように設計されな
ければならない。また、キャパシタは可能であれば高い
ストレッジノードの接合キャパシタンスを有し、かつ低
いビットラインの接合キャパシタンスを有することがよ
い。
【０００４】前記条件を満足する二重キャパシタプレー
トセル構造（以下、ＤＣＰという）を有する従来のＤＲ
ＡＭ製造方法を、図１，２および図３〜図８を参照して
説明する。図１は二重キャパシタプレートセル構造（Ｄ
ＣＰ）を有する１ビットＤＲＡＭセルの平面図であり、
図２は図１に示した平面図のＡ−Ａ′線に沿う横断面図
を示すものである。
トセル構造（以下、ＤＣＰという）を有する従来のＤＲ
ＡＭ製造方法を、図１，２および図３〜図８を参照して
説明する。図１は二重キャパシタプレートセル構造（Ｄ
ＣＰ）を有する１ビットＤＲＡＭセルの平面図であり、
図２は図１に示した平面図のＡ−Ａ′線に沿う横断面図
を示すものである。
【０００５】以下、図１，２に示したＤＣＰセル構造を
有する従来のＤＲＡＭの製造方法を図３〜図８を参照し
て説明する。図３〜図８によれば、中心となる工程段階
が示されている。まず、図３に示すように、ビットライ
ン１を形成した後、キャパシタ埋設接点が開かれる。つ
いでポリシリコン・バッファ層２が形成される。図４に
示すように、化学蒸着（ＣＶＤ）酸化膜３が蒸着され
る。このＣＶＤ酸化膜３の表面は酸化膜エッチングバッ
ク技術により平坦化される。その後、３重層、すなわち
２００ｎｍの厚さのポリシリコンで形成された下方セル
プレート４と酸化膜−窒化膜−酸化膜（Ｏｘｉｄｅ−Ｎ
ｉｔｒｉｄｅ−Ｏｘｉｄｅ：Ｏ−Ｎ−Ｏ）構造の第１薄
膜誘電体５（有効厚さ、ｔｅｆｆ＝５ｎｍ）および５０
０ｎｍ厚さのポリシリコンで形成されたストレッジノー
ド６が連続蒸着される。図５に示すように、キャパシタ
接点ホール７が複合層を介してポリシリコン・バッファ
層２に形成される。
有する従来のＤＲＡＭの製造方法を図３〜図８を参照し
て説明する。図３〜図８によれば、中心となる工程段階
が示されている。まず、図３に示すように、ビットライ
ン１を形成した後、キャパシタ埋設接点が開かれる。つ
いでポリシリコン・バッファ層２が形成される。図４に
示すように、化学蒸着（ＣＶＤ）酸化膜３が蒸着され
る。このＣＶＤ酸化膜３の表面は酸化膜エッチングバッ
ク技術により平坦化される。その後、３重層、すなわち
２００ｎｍの厚さのポリシリコンで形成された下方セル
プレート４と酸化膜−窒化膜−酸化膜（Ｏｘｉｄｅ−Ｎ
ｉｔｒｉｄｅ−Ｏｘｉｄｅ：Ｏ−Ｎ−Ｏ）構造の第１薄
膜誘電体５（有効厚さ、ｔｅｆｆ＝５ｎｍ）および５０
０ｎｍ厚さのポリシリコンで形成されたストレッジノー
ド６が連続蒸着される。図５に示すように、キャパシタ
接点ホール７が複合層を介してポリシリコン・バッファ
層２に形成される。
【０００６】図６に示すように、１００ｎｍ厚さのＣＶ
Ｄ酸化膜８が蒸着される。このＣＶＤ酸化膜８はキャパ
シタ・コンタクトホール７内で自己整列された側壁誘電
体膜９を形成するために非等方性エッチング法によりエ
ッチングされる。その側壁誘電体膜９は、ストレッジノ
ード６と下方セルプレートノード４との間を電気的に隔
離させる。図７に示すように、１００ｎｍ厚さのポリシ
リコン薄膜１０がポリシリコン・バッファ層２とポリシ
リコン・ストレッジノード６とを接続させるために蒸着
される。ポリシリコン・ストレッジノード６上にストレ
ッジノード・レジストパターンが形成され、そのポリシ
リコン・ストレッジノード６を所望するパターンを得る
ためにＲＩＥ法によりエッチングする。このポリシリコ
ン・エッチングは、酸化膜に対するポリシリコンの高い
エッチング選択度のため、第１薄膜誘電体（Ｏ−Ｎ−Ｏ
薄膜）５でストップされる。第２薄膜誘電体（Ｏ−Ｎ−
Ｏ薄膜）１１が５ｎｍの有効酸化膜の厚さとして形成さ
れる。
Ｄ酸化膜８が蒸着される。このＣＶＤ酸化膜８はキャパ
シタ・コンタクトホール７内で自己整列された側壁誘電
体膜９を形成するために非等方性エッチング法によりエ
ッチングされる。その側壁誘電体膜９は、ストレッジノ
ード６と下方セルプレートノード４との間を電気的に隔
離させる。図７に示すように、１００ｎｍ厚さのポリシ
リコン薄膜１０がポリシリコン・バッファ層２とポリシ
リコン・ストレッジノード６とを接続させるために蒸着
される。ポリシリコン・ストレッジノード６上にストレ
ッジノード・レジストパターンが形成され、そのポリシ
リコン・ストレッジノード６を所望するパターンを得る
ためにＲＩＥ法によりエッチングする。このポリシリコ
ン・エッチングは、酸化膜に対するポリシリコンの高い
エッチング選択度のため、第１薄膜誘電体（Ｏ−Ｎ−Ｏ
薄膜）５でストップされる。第２薄膜誘電体（Ｏ−Ｎ−
Ｏ薄膜）１１が５ｎｍの有効酸化膜の厚さとして形成さ
れる。
【０００７】図８に示すように、３００ｎｍ厚さのポリ
シリコンで形成された上方セルプレートノード１２が蒸
着される。この時、ストレッジノード間の隔離空間とキ
ャパシタ・コンタクトホール７は、上方セルプレートノ
ード１２により詰められる。この時、セルアレー（ｃｅ
ｌｌ ａｒｒａｙ）の表面は自動的に平坦化される。
シリコンで形成された上方セルプレートノード１２が蒸
着される。この時、ストレッジノード間の隔離空間とキ
ャパシタ・コンタクトホール７は、上方セルプレートノ
ード１２により詰められる。この時、セルアレー（ｃｅ
ｌｌ ａｒｒａｙ）の表面は自動的に平坦化される。
【０００８】上述のように、図３〜図８の方法によれ
ば、ＣＶＤ酸化膜３が蒸着された後キャパシタ・コンタ
クトホール７が形成される。また、第１アルミニウム
層、すなわちビットライン１は高速化の具現のために、
ワードライン抵抗を減少させるためにポリシリコン・ワ
ードライン（ｐｏｌｙｓｉｌｉｃｏｎ ｗｏｒｄ ｌｉ
ｎｅ）を繕うような形態で形成される。この工程の長点
は、ポリシリコン・バッファ層２を除外した従来のスタ
ック・キャパシタセルに比べてセル構造の製造に必要と
するマスク工程がなくなるものである。もう１つの長点
としては、キャパシタのストレッジノードがパターニン
グのために、相対的に偏平な表面で容易にパターン形成
ができるものである。また比較的に広くキャパシタの面
積を得ることができるものである。
ば、ＣＶＤ酸化膜３が蒸着された後キャパシタ・コンタ
クトホール７が形成される。また、第１アルミニウム
層、すなわちビットライン１は高速化の具現のために、
ワードライン抵抗を減少させるためにポリシリコン・ワ
ードライン（ｐｏｌｙｓｉｌｉｃｏｎ ｗｏｒｄ ｌｉ
ｎｅ）を繕うような形態で形成される。この工程の長点
は、ポリシリコン・バッファ層２を除外した従来のスタ
ック・キャパシタセルに比べてセル構造の製造に必要と
するマスク工程がなくなるものである。もう１つの長点
としては、キャパシタのストレッジノードがパターニン
グのために、相対的に偏平な表面で容易にパターン形成
ができるものである。また比較的に広くキャパシタの面
積を得ることができるものである。
【０００９】
【発明が解決しようとする課題】しかしながら、従来技
術は、ビットラインの形成のために、ビットライン・コ
ンタクトを形成する際、ワードラインと絶縁膜との厚さ
が自己整列され、自動的に制限されるので、ワードライ
ンとビットライン間の寄生キャパシタンスが大きくなる
おそれがあり、かつワードラインとビットラインが電気
的に短絡されることもあるとの短点がある。本発明の目
的は、ワードラインとビットライン間の寄生キャパシタ
ンスを減らし、工程を容易に行うことができるＤＲＡＭ
製造方法を提供することにある。
術は、ビットラインの形成のために、ビットライン・コ
ンタクトを形成する際、ワードラインと絶縁膜との厚さ
が自己整列され、自動的に制限されるので、ワードライ
ンとビットライン間の寄生キャパシタンスが大きくなる
おそれがあり、かつワードラインとビットラインが電気
的に短絡されることもあるとの短点がある。本発明の目
的は、ワードラインとビットライン間の寄生キャパシタ
ンスを減らし、工程を容易に行うことができるＤＲＡＭ
製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明によれば、半導体基板上に１つの素子領域
を定義するために、一定間隔をおいて２つのフィールド
絶縁膜を形成するステップ；前記２個のフィールド絶縁
膜と素子領域上に一定間隔をおいて側壁に絶縁膜を有す
るワードラインを、それぞれ２個ずつ形成するステッ
プ；露出された全ての表面上にキャパシタ・コンタクト
用絶縁膜を形成し、その素子領域のワードラインと各フ
ィールド絶縁膜のワードライン間に形成された部分を除
去してキャパシタ・コンタクトホールを形成するステッ
プ；キャパシタ・コンタクトホールを介して半導体基板
上に不純物を投入して半導体基板の表面内に不純物領域
を形成するステップ；露出された全ての表面上にプラグ
用導電体を肉厚形成し、これを残存するキャパシタ・コ
ンタクト用絶縁膜が露出されるまでエッチングバックし
て残存するキャパシタ・コンタクト用絶縁膜の表面上層
および前記キャパシタ・コンタクトホール内にプラグ導
電体を形成し、これにより露出された全ての表面を平坦
とするステップ；露出された全ての表面上にバッファ用
絶縁膜を形成し、このバッファ用絶縁膜と残存するキャ
パシタ・コンタクト用絶縁膜およびプラグ導電体中、素
子領域の２個のワードライン間に形成された部分を除去
してビットライン・コンタクトを形成するステップ；露
出された全ての表面上にビットライン・コンタクトホー
ルが充分に詰められるように、平坦な表面を有するビッ
トライン用導電体とビットライン定義用絶縁膜とを順次
形成するステップ；前記ビットライン定義用絶縁膜の表
面の中、ビットライン・コンタクトホールの上方部分に
ビットライン・コンタクトより広い幅を有する第１エッ
チングマスクを覆った後、ビットライン定義用絶縁膜、
ビットライン用導電体およびバッファ用絶縁膜をエッチ
ングしてビットラインを形成するステップ；第１エッチ
ングマスクを除去した後、露出された全ての表面上にビ
ットライン絶縁用絶縁膜、平坦な表面を有するプレート
ノード用導電体およびキャパシタ定義用絶縁膜を順次形
成するステップ；キャパシタ定義用絶縁膜の表面中、ビ
ットラインの上方に第１エッチングマスクと同一の幅を
有する第２エッチングマスクを形成し、プレートノード
用第１導電体およびキャパシタ定義用絶縁膜をエッチン
グするステップ；露出された全ての表面上にキャパシタ
誘電体用誘電体膜とストレッジノード用導電体とを順次
形成した後、これらの膜とビットライン絶縁用絶縁膜を
エッチングして残存するプレートノード用導電体及びキ
ャパシタ定義用絶縁膜の側壁に形成された部分のみを残
存するステップ；露出された全ての表面上にストレッジ
ノード用導電体を形成した後、これをパターニングして
残存するキャパシタ定義用絶縁膜の表面に形成された部
分のみを除去してストレッジノードを完成するステッ
プ；かつ露出された全ての表面上にキャパシタ誘電体用
誘電体膜を形成し残存するキャパシタ定義用絶縁膜と、
この絶縁膜上に形成された誘電体膜を除去してキャパシ
タ誘電体を完成するステップ；露出された全ての表面上
に導電体を形成してプレートノードを形成するステッ
プ；を含むことを特徴とする。
めに、本発明によれば、半導体基板上に１つの素子領域
を定義するために、一定間隔をおいて２つのフィールド
絶縁膜を形成するステップ；前記２個のフィールド絶縁
膜と素子領域上に一定間隔をおいて側壁に絶縁膜を有す
るワードラインを、それぞれ２個ずつ形成するステッ
プ；露出された全ての表面上にキャパシタ・コンタクト
用絶縁膜を形成し、その素子領域のワードラインと各フ
ィールド絶縁膜のワードライン間に形成された部分を除
去してキャパシタ・コンタクトホールを形成するステッ
プ；キャパシタ・コンタクトホールを介して半導体基板
上に不純物を投入して半導体基板の表面内に不純物領域
を形成するステップ；露出された全ての表面上にプラグ
用導電体を肉厚形成し、これを残存するキャパシタ・コ
ンタクト用絶縁膜が露出されるまでエッチングバックし
て残存するキャパシタ・コンタクト用絶縁膜の表面上層
および前記キャパシタ・コンタクトホール内にプラグ導
電体を形成し、これにより露出された全ての表面を平坦
とするステップ；露出された全ての表面上にバッファ用
絶縁膜を形成し、このバッファ用絶縁膜と残存するキャ
パシタ・コンタクト用絶縁膜およびプラグ導電体中、素
子領域の２個のワードライン間に形成された部分を除去
してビットライン・コンタクトを形成するステップ；露
出された全ての表面上にビットライン・コンタクトホー
ルが充分に詰められるように、平坦な表面を有するビッ
トライン用導電体とビットライン定義用絶縁膜とを順次
形成するステップ；前記ビットライン定義用絶縁膜の表
面の中、ビットライン・コンタクトホールの上方部分に
ビットライン・コンタクトより広い幅を有する第１エッ
チングマスクを覆った後、ビットライン定義用絶縁膜、
ビットライン用導電体およびバッファ用絶縁膜をエッチ
ングしてビットラインを形成するステップ；第１エッチ
ングマスクを除去した後、露出された全ての表面上にビ
ットライン絶縁用絶縁膜、平坦な表面を有するプレート
ノード用導電体およびキャパシタ定義用絶縁膜を順次形
成するステップ；キャパシタ定義用絶縁膜の表面中、ビ
ットラインの上方に第１エッチングマスクと同一の幅を
有する第２エッチングマスクを形成し、プレートノード
用第１導電体およびキャパシタ定義用絶縁膜をエッチン
グするステップ；露出された全ての表面上にキャパシタ
誘電体用誘電体膜とストレッジノード用導電体とを順次
形成した後、これらの膜とビットライン絶縁用絶縁膜を
エッチングして残存するプレートノード用導電体及びキ
ャパシタ定義用絶縁膜の側壁に形成された部分のみを残
存するステップ；露出された全ての表面上にストレッジ
ノード用導電体を形成した後、これをパターニングして
残存するキャパシタ定義用絶縁膜の表面に形成された部
分のみを除去してストレッジノードを完成するステッ
プ；かつ露出された全ての表面上にキャパシタ誘電体用
誘電体膜を形成し残存するキャパシタ定義用絶縁膜と、
この絶縁膜上に形成された誘電体膜を除去してキャパシ
タ誘電体を完成するステップ；露出された全ての表面上
に導電体を形成してプレートノードを形成するステッ
プ；を含むことを特徴とする。
【００１１】
【実施例】本発明の一実施例によるＤＲＡＭの製造方法
を図９乃至図２０を参照して説明する。図９は本発明に
よるＤＲＡＭのレイアウト図である。図１０〜図２０は
本発明によるＤＲＡＭの製造工程を示した横断面図であ
る。まず、図１０に示すように、半導体基板２１上に一
定間隔をおいて素子領域を定義するために、２つのフィ
ールド絶縁膜２２が部分酸化法により形成される。ここ
で、フィールド絶縁膜２２は部分酸化工程（ｌｏｃａｌ
ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）により
形成された酸化膜である。フィールド絶縁膜２２を含む
半導体基板２１の全ての表面上に熱的に第１絶縁膜が成
長され、この第１絶縁膜の表面上に第１導電体と第２絶
縁膜とが順次に化学蒸着法（ＣＶＤ）により形成され
る。あたえたマスクを利用して上記第１熱的絶縁膜と第
１導電体および第２ＣＶＤ絶縁膜には、フォトリソグラ
フィ工程とエッチング工程とからなるパターニング工程
が行われる。したがって、素子領域および２つのフィー
ルド絶縁膜２２上には、それぞれ２個ずつのワードライ
ンが一定間隔をおいて形成される。
を図９乃至図２０を参照して説明する。図９は本発明に
よるＤＲＡＭのレイアウト図である。図１０〜図２０は
本発明によるＤＲＡＭの製造工程を示した横断面図であ
る。まず、図１０に示すように、半導体基板２１上に一
定間隔をおいて素子領域を定義するために、２つのフィ
ールド絶縁膜２２が部分酸化法により形成される。ここ
で、フィールド絶縁膜２２は部分酸化工程（ｌｏｃａｌ
ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏｎ）により
形成された酸化膜である。フィールド絶縁膜２２を含む
半導体基板２１の全ての表面上に熱的に第１絶縁膜が成
長され、この第１絶縁膜の表面上に第１導電体と第２絶
縁膜とが順次に化学蒸着法（ＣＶＤ）により形成され
る。あたえたマスクを利用して上記第１熱的絶縁膜と第
１導電体および第２ＣＶＤ絶縁膜には、フォトリソグラ
フィ工程とエッチング工程とからなるパターニング工程
が行われる。したがって、素子領域および２つのフィー
ルド絶縁膜２２上には、それぞれ２個ずつのワードライ
ンが一定間隔をおいて形成される。
【００１２】図１０に示すように、各ワードラインは半
導体基板２１上に形成されたゲート絶縁膜２３と、ゲー
ト絶縁膜２３上に形成されたゲート電極２４およびゲー
ト電極２４上に形成されたゲートキャップ絶縁膜２５で
構成される。各ワードラインを不純物注入のためのマス
クとして用いて半導体基板２１上に不純物イオンを注入
してワードライン間の半導体基板２１の表面内にソース
領域とドレーン領域の機能を行う３個の不純物領域２６
が形成される。
導体基板２１上に形成されたゲート絶縁膜２３と、ゲー
ト絶縁膜２３上に形成されたゲート電極２４およびゲー
ト電極２４上に形成されたゲートキャップ絶縁膜２５で
構成される。各ワードラインを不純物注入のためのマス
クとして用いて半導体基板２１上に不純物イオンを注入
してワードライン間の半導体基板２１の表面内にソース
領域とドレーン領域の機能を行う３個の不純物領域２６
が形成される。
【００１３】ワードラインと各フィールド絶縁膜２２と
を含む半導体基板２１の露出された全ての表面上に、キ
ャパシタ・コンタクト用第３絶縁膜をＣＶＤ法により蒸
着した後、この第３絶縁膜を反応性イオンエッチング法
（ＲＩＥ）によりエッチングバックしてワードラインの
側壁に側壁絶縁膜２７を形成する。その後側壁絶縁膜２
７およびワードラインを含む半導体基板２１の露出され
た全ての表面上に第４絶縁膜２８がＣＶＤ法により蒸着
される。ここで半導体基板２１の物質としてはシリコン
が用いられ、第１乃至第４絶縁膜の物質としては酸化膜
または窒化膜が用いられ、また第１導電体の物質として
は金属や不純物がドープされたポリシリコンが用いられ
る。
を含む半導体基板２１の露出された全ての表面上に、キ
ャパシタ・コンタクト用第３絶縁膜をＣＶＤ法により蒸
着した後、この第３絶縁膜を反応性イオンエッチング法
（ＲＩＥ）によりエッチングバックしてワードラインの
側壁に側壁絶縁膜２７を形成する。その後側壁絶縁膜２
７およびワードラインを含む半導体基板２１の露出され
た全ての表面上に第４絶縁膜２８がＣＶＤ法により蒸着
される。ここで半導体基板２１の物質としてはシリコン
が用いられ、第１乃至第４絶縁膜の物質としては酸化膜
または窒化膜が用いられ、また第１導電体の物質として
は金属や不純物がドープされたポリシリコンが用いられ
る。
【００１４】図１１に示すように、第４ＣＶＤ絶縁膜２
８を選択的にエッチングしてフィールド絶縁膜２２上に
形成されたワードラインと隣接する素子領域に形成され
たワードライン間の間に位置する部分を除去する。これ
によりフィールド絶縁膜２２上に形成されたワードライ
ンと素子領域上に形成されたワードラインとの間には、
キャパシタ・コンタクトホールが形成される。この時、
各フィールド絶縁膜２２上に形成されたワードライン相
互間、および素子領域に形成されたワードライン相互間
に位置した第４絶縁膜２８は残存する。このキャパシタ
・コンタクトホール内には、以後にキャパシタのストレ
ッジノード（ｓｔｏｒａｇｅ ｎｏｄｅｓ）が形成され
る。第４絶縁膜２８の物質として酸化膜または窒化膜が
用いられる。
８を選択的にエッチングしてフィールド絶縁膜２２上に
形成されたワードラインと隣接する素子領域に形成され
たワードライン間の間に位置する部分を除去する。これ
によりフィールド絶縁膜２２上に形成されたワードライ
ンと素子領域上に形成されたワードラインとの間には、
キャパシタ・コンタクトホールが形成される。この時、
各フィールド絶縁膜２２上に形成されたワードライン相
互間、および素子領域に形成されたワードライン相互間
に位置した第４絶縁膜２８は残存する。このキャパシタ
・コンタクトホール内には、以後にキャパシタのストレ
ッジノード（ｓｔｏｒａｇｅ ｎｏｄｅｓ）が形成され
る。第４絶縁膜２８の物質として酸化膜または窒化膜が
用いられる。
【００１５】図１２に示すように、露出された全ての表
面上に第２導電体をＣＶＤ法により肉厚で蒸着した後、
この第２ＣＶＤ導電体を前記第４絶縁膜２８の表面が露
出されるまで均一の厚さにエッチングバックしてキャパ
シタ・コンタクトホール内及び残存する第４絶縁膜２８
の表面上に導電体プラグ２９を形成する。この時、露出
された全ての表面は平坦となる。第２導電体の物質とし
ては金属や不純物がドープされたポリシリコンが用いら
れる。
面上に第２導電体をＣＶＤ法により肉厚で蒸着した後、
この第２ＣＶＤ導電体を前記第４絶縁膜２８の表面が露
出されるまで均一の厚さにエッチングバックしてキャパ
シタ・コンタクトホール内及び残存する第４絶縁膜２８
の表面上に導電体プラグ２９を形成する。この時、露出
された全ての表面は平坦となる。第２導電体の物質とし
ては金属や不純物がドープされたポリシリコンが用いら
れる。
【００１６】図１３に示すように、露出された全ての表
面上にバッファ用第５絶縁膜３０をＣＶＤ法により肉厚
に蒸着した後、図１４に示すように、ＣＶＤバッファ用
第５絶縁膜３０をパターニングして素子領域に形成され
た２つのワードライン間の部分を除去する。第５ＣＶＤ
絶縁膜３０のパターニングは、乾式エッチング工程が用
いられる。その後、残存するバッファ用第５絶縁膜３０
をエッチングマスクとして用いて湿式エッチングを行っ
て素子領域の２つのワードライン間に形成された、残存
する第４ＣＶＤ絶縁膜２８および導電体プラグ２９を除
去する。したがって、素子領域の２つのワードライン間
でビットライン・コンタクトホールが形成される。
面上にバッファ用第５絶縁膜３０をＣＶＤ法により肉厚
に蒸着した後、図１４に示すように、ＣＶＤバッファ用
第５絶縁膜３０をパターニングして素子領域に形成され
た２つのワードライン間の部分を除去する。第５ＣＶＤ
絶縁膜３０のパターニングは、乾式エッチング工程が用
いられる。その後、残存するバッファ用第５絶縁膜３０
をエッチングマスクとして用いて湿式エッチングを行っ
て素子領域の２つのワードライン間に形成された、残存
する第４ＣＶＤ絶縁膜２８および導電体プラグ２９を除
去する。したがって、素子領域の２つのワードライン間
でビットライン・コンタクトホールが形成される。
【００１７】図１５に示すように、残存するバッファ用
第５絶縁膜３０およびビットライン・コンタクトホール
を含む露出された全ての表面上にビットライン・コンタ
クトホールが完全に詰められるように平坦な表面を有す
る第３導電体３３をＣＶＤ法により蒸着した後、この第
３ＣＶＤ導電体上にビットライン定義用第６絶縁膜３１
をＣＶＤ法により蒸着する。ついで前記第６ＣＶＤ絶縁
膜３１の表面の中、ビットライン・コンタクトホールの
上方に該当する部分にビットライン・コンタクトホール
より大きい幅を有するビットラインを定義するためのエ
ッチングマスク３２を形成した後、前記第６絶縁膜３１
と第３ＣＶＤ導電体およびバッファ用第５絶縁膜３０を
共にエッチングしてビットライン・コンタクトホール内
にビットライン３３を形成する。この時、ビットライン
３３の表面上には第６絶縁膜３１の一部分が残存し、ビ
ットライン３３の側壁にはバッファ用第５絶縁膜３０の
一部分が残存することとなる。
第５絶縁膜３０およびビットライン・コンタクトホール
を含む露出された全ての表面上にビットライン・コンタ
クトホールが完全に詰められるように平坦な表面を有す
る第３導電体３３をＣＶＤ法により蒸着した後、この第
３ＣＶＤ導電体上にビットライン定義用第６絶縁膜３１
をＣＶＤ法により蒸着する。ついで前記第６ＣＶＤ絶縁
膜３１の表面の中、ビットライン・コンタクトホールの
上方に該当する部分にビットライン・コンタクトホール
より大きい幅を有するビットラインを定義するためのエ
ッチングマスク３２を形成した後、前記第６絶縁膜３１
と第３ＣＶＤ導電体およびバッファ用第５絶縁膜３０を
共にエッチングしてビットライン・コンタクトホール内
にビットライン３３を形成する。この時、ビットライン
３３の表面上には第６絶縁膜３１の一部分が残存し、ビ
ットライン３３の側壁にはバッファ用第５絶縁膜３０の
一部分が残存することとなる。
【００１８】図１６に示すように、前記エッチングマス
ク３２を除去した後、露出された全ての表面上にビット
ライン絶縁第７絶縁膜３４をＣＶＤ法により蒸着する。
その後、ビットライン絶縁第７絶縁膜３４上に平坦な表
面を有するキャパシタのプレートノード（ｐｌａｔｅ
ｎｏｄｅ）用第４導電体３５をＣＶＤ法により肉厚に蒸
着した後、第４導電体３５上キャパシタ定義用第８絶縁
膜３６をＣＶＤ法により蒸着する。ここで、前記第３導
電体３３および第４導電体３５は、上述のように、金属
や不純物がドープされたポリシリコンで形成され、第５
導電体ないし第８導電体は酸化膜または窒化膜で形成さ
れる。
ク３２を除去した後、露出された全ての表面上にビット
ライン絶縁第７絶縁膜３４をＣＶＤ法により蒸着する。
その後、ビットライン絶縁第７絶縁膜３４上に平坦な表
面を有するキャパシタのプレートノード（ｐｌａｔｅ
ｎｏｄｅ）用第４導電体３５をＣＶＤ法により肉厚に蒸
着した後、第４導電体３５上キャパシタ定義用第８絶縁
膜３６をＣＶＤ法により蒸着する。ここで、前記第３導
電体３３および第４導電体３５は、上述のように、金属
や不純物がドープされたポリシリコンで形成され、第５
導電体ないし第８導電体は酸化膜または窒化膜で形成さ
れる。
【００１９】図１７に示すように、第８絶縁膜３６の表
面中、ビットライン３３の上方部分とフィールド絶縁膜
２２上に形成された２つのワードライン間に対応する部
分にエッチングマスク３７を形成して、前記第４ＣＶＤ
導電体３５および第８ＣＶＤ絶縁膜３６をエッチングす
る。したがって、第４ＣＶＤ導電体３５および第８ＣＶ
Ｄ絶縁膜３６は、ビットライン３３の上方に形成された
部分とフィールド絶縁膜２２の２つのワードライン間に
形成された部分のみが残存することとなる。残存する第
４ＣＶＤ導電体３５はプレートノードとして作用する。
面中、ビットライン３３の上方部分とフィールド絶縁膜
２２上に形成された２つのワードライン間に対応する部
分にエッチングマスク３７を形成して、前記第４ＣＶＤ
導電体３５および第８ＣＶＤ絶縁膜３６をエッチングす
る。したがって、第４ＣＶＤ導電体３５および第８ＣＶ
Ｄ絶縁膜３６は、ビットライン３３の上方に形成された
部分とフィールド絶縁膜２２の２つのワードライン間に
形成された部分のみが残存することとなる。残存する第
４ＣＶＤ導電体３５はプレートノードとして作用する。
【００２０】図１８に示すように、前記エッチングマス
ク３７を除去し、ＣＶＤ法により第１誘電体膜３８とス
トレッジノード用第５導電体３９を順次形成した後、第
１ＣＶＤ誘電体膜３８と第５ＣＶＤ導電体３９および第
７ＣＶＤ絶縁膜３４を反応性イオンエッチング法でエッ
チングして、残存する第４ＣＶＤ導電体３５と第８ＣＶ
Ｄ絶縁膜３６および第７ＣＶＤ絶縁体３４の側壁に形成
された部分のみが存在するようにする。第５ＣＶＤ導電
体３９は不純物がドープされたポリシリコンまたは金属
で形成させることができ、ＣＶＤ絶縁体は酸化膜または
窒化膜で形成させることができる。
ク３７を除去し、ＣＶＤ法により第１誘電体膜３８とス
トレッジノード用第５導電体３９を順次形成した後、第
１ＣＶＤ誘電体膜３８と第５ＣＶＤ導電体３９および第
７ＣＶＤ絶縁膜３４を反応性イオンエッチング法でエッ
チングして、残存する第４ＣＶＤ導電体３５と第８ＣＶ
Ｄ絶縁膜３６および第７ＣＶＤ絶縁体３４の側壁に形成
された部分のみが存在するようにする。第５ＣＶＤ導電
体３９は不純物がドープされたポリシリコンまたは金属
で形成させることができ、ＣＶＤ絶縁体は酸化膜または
窒化膜で形成させることができる。
【００２１】図１９に示すように、露出された全ての表
面上にストレッジノード用第６導電体４０をＣＶＤ法に
より蒸着した後、フォトリソグラフィ工程およびエッチ
ング工程でパターニングして、前記残存する第８ＣＶＤ
絶縁膜３６上に形成された部分のみを除去する。この
時、残存するストレッジノード用第６導電体４０は、キ
ャパシタ・コンタクトホール内に形成された導電体プラ
グ２９が連結され、残存する第５ＣＶＤ導電体３９は残
存する第６ＣＶＤ導電体４０と連結される。連結された
導電体プラグ２９と第５，第６導電体３９，４０は、キ
ャパシタ・ストレッジノードとして作用する。
面上にストレッジノード用第６導電体４０をＣＶＤ法に
より蒸着した後、フォトリソグラフィ工程およびエッチ
ング工程でパターニングして、前記残存する第８ＣＶＤ
絶縁膜３６上に形成された部分のみを除去する。この
時、残存するストレッジノード用第６導電体４０は、キ
ャパシタ・コンタクトホール内に形成された導電体プラ
グ２９が連結され、残存する第５ＣＶＤ導電体３９は残
存する第６ＣＶＤ導電体４０と連結される。連結された
導電体プラグ２９と第５，第６導電体３９，４０は、キ
ャパシタ・ストレッジノードとして作用する。
【００２２】図２０に示すように、第２誘電体膜４１を
形成した後、残存する第８ＣＶＤ絶縁膜３６上に形成さ
れた第２誘電体膜４１を除去する。導電体４２を露出さ
れた全ての表面上にＣＶＤ法で蒸着する。この時、第２
誘電体膜４１は残存する前記ＣＶＤ誘電体３８と連結さ
れ、連結された第１，第２誘電体膜３８，４１はキャパ
シタ誘電体膜として作用する。また、第７ＣＶＤ導電体
４２は前記残存する第４ＣＶＤ導電体３５と連結され、
連結された第７ＣＶＤ導電体４２および第４ＣＶＤ導電
体３５はキャパシタのプレートノードとして作用する。
形成した後、残存する第８ＣＶＤ絶縁膜３６上に形成さ
れた第２誘電体膜４１を除去する。導電体４２を露出さ
れた全ての表面上にＣＶＤ法で蒸着する。この時、第２
誘電体膜４１は残存する前記ＣＶＤ誘電体３８と連結さ
れ、連結された第１，第２誘電体膜３８，４１はキャパ
シタ誘電体膜として作用する。また、第７ＣＶＤ導電体
４２は前記残存する第４ＣＶＤ導電体３５と連結され、
連結された第７ＣＶＤ導電体４２および第４ＣＶＤ導電
体３５はキャパシタのプレートノードとして作用する。
【００２３】上述のように、キャパシタのストレッジノ
ードは、残存する導電体２９，３９，４０からなり、キ
ャパシタの誘電体膜は、残存する第１，第２誘電体膜３
８，４１からなり、キャパシタ・プレートノードは残存
する第４，第５導電体３５，４２からなる。また、上述
のように、前記全ての導電体は、金属や不純物がドープ
されたポリシリコンで形成することができ、前記全ての
絶縁膜は、酸化膜または窒化膜で形成することができ
る。また、第１，第２誘電体膜３８，４１は薄膜の絶縁
体からなる積層構造、すなわち酸化膜−窒化膜（Ｏ−
Ｎ），窒化膜−酸化膜（Ｎ−Ｏ），または酸化膜−窒化
膜−酸化膜（Ｏ−Ｎ−Ｏ）構造である。
ードは、残存する導電体２９，３９，４０からなり、キ
ャパシタの誘電体膜は、残存する第１，第２誘電体膜３
８，４１からなり、キャパシタ・プレートノードは残存
する第４，第５導電体３５，４２からなる。また、上述
のように、前記全ての導電体は、金属や不純物がドープ
されたポリシリコンで形成することができ、前記全ての
絶縁膜は、酸化膜または窒化膜で形成することができ
る。また、第１，第２誘電体膜３８，４１は薄膜の絶縁
体からなる積層構造、すなわち酸化膜−窒化膜（Ｏ−
Ｎ），窒化膜−酸化膜（Ｎ−Ｏ），または酸化膜−窒化
膜−酸化膜（Ｏ−Ｎ−Ｏ）構造である。
【００２４】
【発明の効果】以上説明したように、本発明によれば、
次のような効果が得られる。 １．導電体プラグ２９を形成して露出された全ての表面
を平坦化させた後ビットライン・コンタクトを形成する
ので、ビットライン・コンタクトを安定に形成すること
ができる。 ２．第４ＣＶＤ絶縁膜２８と導電体プラグ２９およびバ
ッファ用第５絶縁膜３０は、互いに異なるエッチング選
択度を有する物質として形成されているので、ビットラ
イン・コンタクトの形成の時、半導体基板２１の表面損
傷を減らすことができる。 ３．ワードラインとビットライン間に、バッファ用第５
絶縁膜３０が存在するので、ワードラインとビットライ
ン間で発生する寄生キャパシタンスを減らすことがで
き、またワードラインとビットラインが短絡されること
を防止することができる。 ４．従来技術に比べてキャパシタの面積を増加させるこ
とができるので、キャパシタ容量を増大することができ
る。
次のような効果が得られる。 １．導電体プラグ２９を形成して露出された全ての表面
を平坦化させた後ビットライン・コンタクトを形成する
ので、ビットライン・コンタクトを安定に形成すること
ができる。 ２．第４ＣＶＤ絶縁膜２８と導電体プラグ２９およびバ
ッファ用第５絶縁膜３０は、互いに異なるエッチング選
択度を有する物質として形成されているので、ビットラ
イン・コンタクトの形成の時、半導体基板２１の表面損
傷を減らすことができる。 ３．ワードラインとビットライン間に、バッファ用第５
絶縁膜３０が存在するので、ワードラインとビットライ
ン間で発生する寄生キャパシタンスを減らすことがで
き、またワードラインとビットラインが短絡されること
を防止することができる。 ４．従来技術に比べてキャパシタの面積を増加させるこ
とができるので、キャパシタ容量を増大することができ
る。
【図１】従来のＤＣＰ ＤＲＡＭセルのレイアウト図で
ある。
ある。
【図２】図１のＡ−Ａ′線に沿う横断面図である。
【図３】ＤＣＰセルの構造を有する従来のＤＲＡＭの製
造方法を示した図１Ａ−Ａ′線に沿う横断面図である。
造方法を示した図１Ａ−Ａ′線に沿う横断面図である。
【図４】ＤＣＰセルの構造を有する従来のＤＲＡＭの製
造方法を示した図１Ａ−Ａ′線に沿う横断面図である。
造方法を示した図１Ａ−Ａ′線に沿う横断面図である。
【図５】ＤＣＰセルの構造を有する従来のＤＲＡＭの製
造方法を示した図１Ａ−Ａ′線に沿う横断面図である。
造方法を示した図１Ａ−Ａ′線に沿う横断面図である。
【図６】ＤＣＰセルの構造を有する従来のＤＲＡＭの製
造方法を示した図１Ａ−Ａ′線に沿う横断面図である。
造方法を示した図１Ａ−Ａ′線に沿う横断面図である。
【図７】ＤＣＰセルの構造を有する従来のＤＲＡＭの製
造方法を示した図１Ａ−Ａ′線に沿う横断面図である。
造方法を示した図１Ａ−Ａ′線に沿う横断面図である。
【図８】ＤＣＰセルの構造を有する従来のＤＲＡＭの製
造方法を示した図１Ａ−Ａ′線に沿う横断面図である。
造方法を示した図１Ａ−Ａ′線に沿う横断面図である。
【図９】本発明のＤＣＰセル構造を有するＤＲＡＭのレ
イアウト図である。
イアウト図である。
【図１０】本発明によるＤＣＰセル構造のＤＲＡＭの製
造工程を示した横断面図である。
造工程を示した横断面図である。
【図１１】本発明によるＤＣＰセル構造のＤＲＡＭの製
造工程を示した横断面図である。
造工程を示した横断面図である。
【図１２】本発明によるＤＣＰセル構造のＤＲＡＭの製
造工程を示した横断面図である。
造工程を示した横断面図である。
【図１３】本発明によるＤＣＰセル構造のＤＲＡＭの製
造工程を示した横断面図である。
造工程を示した横断面図である。
【図１４】本発明によるＤＣＰセル構造のＤＲＡＭの製
造工程を示した横断面図である。
造工程を示した横断面図である。
【図１５】本発明によるＤＣＰセル構造のＤＲＡＭの製
造工程を示した横断面図である。
造工程を示した横断面図である。
【図１６】本発明によるＤＣＰセル構造のＤＲＡＭの製
造工程を示した横断面図である。
造工程を示した横断面図である。
【図１７】本発明によるＤＣＰセル構造のＤＲＡＭの製
造工程を示した横断面図である。
造工程を示した横断面図である。
【図１８】本発明によるＤＣＰセル構造のＤＲＡＭの製
造工程を示した横断面図である。
造工程を示した横断面図である。
【図１９】本発明によるＤＣＰセル構造のＤＲＡＭの製
造工程を示した横断面図である。
造工程を示した横断面図である。
【図２０】本発明によるＤＣＰセル構造のＤＲＡＭの製
造工程を示した横断面図である。
造工程を示した横断面図である。
２１ 半導体基板
２２，２３，２７，２８，３０，３４，３６ 絶縁膜
２４ ゲート電極
２６ 不純物領域
２９，３５，３９，４０，４２ 導電体
３２，３７ エッチングマスク
３３ ビットライン
３８，４１ 誘電体
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/108
H01L 21/8242
Claims (16)
- 【請求項１】 （ａ）半導体基板上に１つの素子領域を
定義するために、一定間隔をおいて２つのフィールド絶
縁膜を形成するステップ； （ｂ）前記２個のフィールド絶縁膜と素子領域上に一定
間隔をおいて側壁に絶縁膜を有するワードラインを、そ
れぞれ２個ずつ形成するステップ； （ｃ）露出された全ての表面上にキャパシタ・コンタク
ト用絶縁膜を形成し、その素子領域のワードラインと各
フィールド絶縁膜のワードラインと間に形成された部分
を除去してキャパシタ・コンタクトホールを形成するス
テップ； （ｄ）キャパシタ・コンタクトホールを介して半導体基
板上に不純物を注入して半導体基板の表面内に不純物領
域を形成するステップ； （ｅ）露出された全ての表面上にプラグ用導電体を肉厚
に形成し、これを残存するキャパシタ・コンタクト用絶
縁膜が露出されるまでエッチングバックして残存するキ
ャパシタ・コンタクト用絶縁膜の表面上層および前記キ
ャパシタ・コンタクトホール内にプラグ導電体を形成
し、これにより露出された全ての表面を平坦とするステ
ップ； （ｆ）露出された全ての表面上にバッファ用絶縁膜を形
成し、このバッファ用絶縁膜と残存するキャパシタ・コ
ンタクト用絶縁膜およびプラグ導電体中の素子領域の２
個のワードライン間に形成された部分を除去してビット
ライン・コンタクトを形成するステップ； （ｇ）露出された全ての表面上にビットライン・コンタ
クトホールが充分に詰められるように、平坦な表面を有
するビットライン用導電体とビットライン定義用絶縁膜
とを順次形成するステップ； （ｈ）前記ビットライン定義用絶縁膜の表面の中、ビッ
トライン・コンタクトホールの上方部分にビットライン
・コンタクトより広い幅を有する第１エッチングマスク
を覆った後、ビットライン定義用絶縁膜、ビットライン
用導電体およびバッファ用絶縁膜をエッチングしてビッ
トラインを形成するステップ； （ｉ）第１エッチングマスクを除去した後、露出された
全ての表面上にビットライン絶縁用絶縁膜、平坦な表面
を有するプレートノード用導電体およびキャパシタ定義
用絶縁膜を順次形成するステップ； （ｊ）キャパシタ定義用絶縁膜の表面中、ビットライン
の上方に第１エッチングマスクと同一の幅を有する第２
エッチングマスクを形成し、プレートノード用第１導電
体およびキャパシタ定義用絶縁膜をエッチングするステ
ップ； （ｋ）露出された全ての表面上にキャパシタ誘電体用誘
電体膜とストレッジノード用導電体とを順次形成した
後、これらの膜とビットライン絶縁用絶縁膜をエッチン
グして残存するプレートノード用導電体及びキャパシタ
定義用絶縁膜の側壁に形成された部分のみを残存するス
テップ； （ｌ）露出された全ての表面上にストレッジノード用導
電体を形成した後、これをパターニングして残存するキ
ャパシタ定義用絶縁膜の表面に形成された部分のみを除
去してストレッジノードを完成するステップ；かつ （ｍ）露出された全ての表面上にキャパシタ誘電体用誘
電体膜を形成し残存するキャパシタ定義用絶縁膜と、こ
の絶縁膜上に形成された誘電体膜を除去してキャパシタ
誘電体を完成するステップ； （ｎ）露出された全ての表面上に導電体を形成してプレ
ートノードを形成するステップ；を含むことを特徴とす
るＤＲＡＭ製造方法。 - 【請求項２】 半導体基板の物質は、シリコンであるこ
とを特徴とする第１項記載のＤＲＡＭ製造方法。 - 【請求項３】 フィールド絶縁膜は、部分酸化（ＬＯＣ
ＯＳ）工程により形成される酸化膜であることを特徴と
する第１項記載のＤＲＡＭ製造方法。 - 【請求項４】 ワードラインを形成する（ｂ）ステップ
は、 素子領域の露出された全ての表面上にゲート絶縁膜と、
ゲート電極用導電体およびゲートキャップ絶縁膜をパタ
ーニングして素子領域と各フィールド絶縁膜上に、それ
ぞれ２個ずつワードラインを形成するステップ；露出さ
れた全ての表面上に絶縁膜を形成するステップ；かつ絶
縁膜をエッチングしてワードラインの側壁に側壁絶縁膜
を形成するステップ；を含むことを特徴とする第１項記
載のＤＲＡＭ製造方法。 - 【請求項５】 前記ゲート絶縁膜は、熱的方法により成
長される熱的酸化膜であることを特徴とする第４項記載
のＤＲＡＭ製造方法。 - 【請求項６】 ゲート電極用導電体およびゲートキャッ
プ絶縁膜は、ＣＶＤ法により蒸着されることを特徴とす
る第４項記載のＤＲＡＭ製造方法。 - 【請求項７】 側壁絶縁膜は、ＲＩＥ法により形成され
ることを特徴とする第４項記載のＤＲＡＭ製造方法。 - 【請求項８】 ゲート電極用導電体は、不純物がドープ
されたポリシリコンまたは金属で形成されることを特徴
とする第４項記載のＤＲＡＭ製造方法。 - 【請求項９】 ゲートキャップ絶縁膜は、酸化膜または
窒化膜であることを特徴とする第４項記載のＤＲＡＭ製
造方法。 - 【請求項１０】 キャパシタ・コンタクト用絶縁膜、バ
ッファ用絶縁膜、ビットライン定義用絶縁膜およびキャ
パシタ定義用絶縁膜は、酸化膜または窒化膜であること
を特徴とする第１項記載のＤＲＡＭ製造方法。 - 【請求項１１】 プラグ用導電体、ビットライン用導電
体、ストレッジノード用導電体およびプレートノード用
導電体は、不純物がドープされたポリシリコンまたは金
属で形成されることを特徴とする第１項記載のＤＲＡＭ
製造方法。 - 【請求項１２】 キャパシタ誘電体膜は、酸化膜−窒化
膜、窒化膜−酸化膜、または酸化膜−窒化膜−酸化膜の
ような薄膜の絶縁体からなる積層構造の絶縁膜であるこ
とを特徴とする第１項記載のＤＲＡＭ製造方法。 - 【請求項１３】 ビットライン・コンタクトを形成する
（ｆ）ステップは、素子領域の２つのワードライン間に
形成されたバッファ用絶縁膜を乾式エッチングを施して
除去するステップと；残存するバッファ用絶縁膜をエッ
チングマスクとしてプラグ導電体、残存するキャパシタ
・コンタクト用絶縁膜を湿式エッチングしてビットライ
ン・コンタクトを完成するステップと；を含むことを特
徴とする第１項記載のＤＲＡＭ製造方法。 - 【請求項１４】 キャパシタ誘電体用誘電体膜、ストレ
ッジノード用導電体およびビットライン絶縁用絶縁膜を
エッチングする方法は、ＲＩＥ法であることを特徴とす
る第１項記載のＤＲＡＭ製造方法。 - 【請求項１５】 ワードラインの側壁に形成される側壁
絶縁膜とキャパシタ・コンタクト定義用絶縁膜は、互い
に異なるエッチング選択度を有することを特徴とする第
１項記載のＤＲＡＭ製造方法。 - 【請求項１６】 フィールド絶縁膜を除外した導電体、
絶縁体および誘電体の全部は、ＣＶＤ法により蒸着され
ることを特徴とする第１項記載のＤＲＡＭ製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
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