JPH0824169B2 - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPH0824169B2 JPH0824169B2 JP1116402A JP11640289A JPH0824169B2 JP H0824169 B2 JPH0824169 B2 JP H0824169B2 JP 1116402 A JP1116402 A JP 1116402A JP 11640289 A JP11640289 A JP 11640289A JP H0824169 B2 JPH0824169 B2 JP H0824169B2
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- H10B12/03—Making the capacitor or connections thereto
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- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
Description
【発明の詳細な説明】 ［概要］ 基板の上方に積層形キャパシタを形成してなるDRAMの
製造方法に関し、 ビット線の寄生容量を小さくして、消費電力の低減化
及びセルの動作の安定化を図るとともに、周辺回路部の
コンタクトホールのアスペクト比を小さくして、配線の
ステップカバレージを良好にすることを目的とし、 半導体基板上に形成した記憶素子を構成する第一の半
導体素子と記憶素子以外の回路を構成する第二の半導体
素子とを覆うように第一の層間絶縁膜を被着形成する工
程と、該第一の層間絶縁膜上に前記第一の半導体素子に
電気的に接続するビット線の形状にパターニングされた
第一の導電層を形成する工程と、該第一の導電層を覆い
前記第一の層間絶縁膜上に延在する第二の層間絶縁膜を
形成する工程と、該第二の層間絶縁膜上に前記記憶素子
を構成するキャパシタの対向電極となるべき第二の導電
層を被着形成する工程と、少なくとも前記第二の半導体
素子の上の前記第二の導電層及び前記第二の層間絶縁膜
とを順次除去する工程と、しかる後、少なくとも前記第
一の層間絶縁膜を貫通し前記第二の半導体素子の表面に
達する開口を形成する工程とを含んで構成する。
製造方法に関し、 ビット線の寄生容量を小さくして、消費電力の低減化
及びセルの動作の安定化を図るとともに、周辺回路部の
コンタクトホールのアスペクト比を小さくして、配線の
ステップカバレージを良好にすることを目的とし、 半導体基板上に形成した記憶素子を構成する第一の半
導体素子と記憶素子以外の回路を構成する第二の半導体
素子とを覆うように第一の層間絶縁膜を被着形成する工
程と、該第一の層間絶縁膜上に前記第一の半導体素子に
電気的に接続するビット線の形状にパターニングされた
第一の導電層を形成する工程と、該第一の導電層を覆い
前記第一の層間絶縁膜上に延在する第二の層間絶縁膜を
形成する工程と、該第二の層間絶縁膜上に前記記憶素子
を構成するキャパシタの対向電極となるべき第二の導電
層を被着形成する工程と、少なくとも前記第二の半導体
素子の上の前記第二の導電層及び前記第二の層間絶縁膜
とを順次除去する工程と、しかる後、少なくとも前記第
一の層間絶縁膜を貫通し前記第二の半導体素子の表面に
達する開口を形成する工程とを含んで構成する。
［産業上の利用分野］ 本発明は半導体記憶装置の製造方法、より詳しくは、
基板の上方に積層形キャパシタを形成してなるダイナミ
ック・ランダム・アクセス・メモリ（以下、DRAMとい
う）の製造方法に関する。
基板の上方に積層形キャパシタを形成してなるダイナミ
ック・ランダム・アクセス・メモリ（以下、DRAMとい
う）の製造方法に関する。
積層形キャパシタは、転送ゲートトランジスタ上にそ
の一部を重ねて形成することができるため、4M、16Mビ
ット等、大容量のDRAMに適しており、近年、かかる積層
形キャパシタを形成してなるDRAMの開発が種々、行われ
ている。
の一部を重ねて形成することができるため、4M、16Mビ
ット等、大容量のDRAMに適しており、近年、かかる積層
形キャパシタを形成してなるDRAMの開発が種々、行われ
ている。
［従来の技術］ 従来、基板の上方に積層形キャパシタを形成してなる
DRAMとして、第２図Ｈに、その要部断端面図を示すよう
なものが提案されている。
DRAMとして、第２図Ｈに、その要部断端面図を示すよう
なものが提案されている。
図中、１は基体をなすｐ型シリコン基板、２はDRAMセ
ル部、３は周辺回路部である。また、DRAMセル部２にお
いて、４は転送ゲートトランジスタ、５はビット線、６
は積層形キャパシタである。
ル部、３は周辺回路部である。また、DRAMセル部２にお
いて、４は転送ゲートトランジスタ、５はビット線、６
は積層形キャパシタである。
ここに、転送ゲートトランジスタ４はｎチャネルMOS
型電界効果トランジスタ（nMOS FET）から構成されて
おり、７及び８はn+拡散層、９は二酸化シリコン（Si
O2）からなるゲート絶縁膜、10は多結晶シリコンからな
るワード線である。
型電界効果トランジスタ（nMOS FET）から構成されて
おり、７及び８はn+拡散層、９は二酸化シリコン（Si
O2）からなるゲート絶縁膜、10は多結晶シリコンからな
るワード線である。
また、ビット線５は多結晶シリコンからなり、転送ゲ
ートトランジスタの一方のn+拡散層７に接続されてい
る。
ートトランジスタの一方のn+拡散層７に接続されてい
る。
また、積層形キャパシタ６は多結晶シリコンからなる
蓄積電極11と、SiO2からなるキャパシタ絶縁膜12と、多
結晶シリコンからなる対向電極13とを設けて構成されて
おり、蓄積電極11は転送ゲートトランジスタの他方のn+
拡散層８に接続されている。
蓄積電極11と、SiO2からなるキャパシタ絶縁膜12と、多
結晶シリコンからなる対向電極13とを設けて構成されて
おり、蓄積電極11は転送ゲートトランジスタの他方のn+
拡散層８に接続されている。
また、14はワード線、15はフィールド酸化膜、16及び
17はSiO2膜、18は窒化シリコン（Si3N4）膜、19はリン
・ケイ酸ガラス（PSG）膜、20及び21はアルミニウム配
線層である。
17はSiO2膜、18は窒化シリコン（Si3N4）膜、19はリン
・ケイ酸ガラス（PSG）膜、20及び21はアルミニウム配
線層である。
他方、周辺回路部３において、22はnMOSFETであり、2
3及び24はそれぞれn+拡散層からなるドレイン領域及び
ソース領域、25はSiO2からなるゲート絶縁膜、26は多結
晶シリコンからなるワード線である。
3及び24はそれぞれn+拡散層からなるドレイン領域及び
ソース領域、25はSiO2からなるゲート絶縁膜、26は多結
晶シリコンからなるワード線である。
また、27及び28はアルミニウム配線層であり、これら
アルミニウム配線層27及び28はそれぞれnMOS FET22の
ドレイン領域23及びソース領域24に接続されている。
アルミニウム配線層27及び28はそれぞれnMOS FET22の
ドレイン領域23及びソース領域24に接続されている。
かかるDRAMは、第２図Ａ〜Ｈに示すようにして製造さ
れる。
れる。
即ち、先ず、第２図Ａに示すように、ｐ型シリコン基
板１を用意し、このｐ型シリコン基板１にフィールド酸
化膜15を形成した後、転送ゲートトランジスタ４及びnM
OS FET22を形成する。
板１を用意し、このｐ型シリコン基板１にフィールド酸
化膜15を形成した後、転送ゲートトランジスタ４及びnM
OS FET22を形成する。
次に、第２図Ｂに示すように、SiO2膜16、ビット線
５、SiO2膜17、Si3N4膜18及びSiO2膜29を順次に形成す
る。ここに、例えば、SiO2膜16の膜厚は0.05μｍ、ビッ
ト線５の膜厚は0.10μｍ、SiO2膜17の膜厚は0.05μｍ、
Si3N4膜18の膜厚は0.15μｍ、SiO2膜29の膜厚は0.10μ
ｍとする。
５、SiO2膜17、Si3N4膜18及びSiO2膜29を順次に形成す
る。ここに、例えば、SiO2膜16の膜厚は0.05μｍ、ビッ
ト線５の膜厚は0.10μｍ、SiO2膜17の膜厚は0.05μｍ、
Si3N4膜18の膜厚は0.15μｍ、SiO2膜29の膜厚は0.10μ
ｍとする。
次に、第２図Ｃに示すように、n+拡散層８上に、SiO2
膜16、17、Si3N4膜18及びSiO2膜29を貫通してなる例え
ば幅0.50μｍの開口30を形成する。
膜16、17、Si3N4膜18及びSiO2膜29を貫通してなる例え
ば幅0.50μｍの開口30を形成する。
次に、第２図Ｄに示すように、開口30を介してn+拡散
層８に接続する例えば膜厚0.10μｍの多結晶シリコンか
らなる蓄積電極11を形成する。この場合、蓄積電極11は
SiO2膜29上にフィン部11A及び11Bを有する形状とする。
層８に接続する例えば膜厚0.10μｍの多結晶シリコンか
らなる蓄積電極11を形成する。この場合、蓄積電極11は
SiO2膜29上にフィン部11A及び11Bを有する形状とする。
次に、第２図Ｅに示すように、Si3N4膜18をマスクと
し、フッ化水素（HF）を含有する溶液を使用してSiO2膜
29をエッチング除去した後、熱酸化を実行して、蓄積電
極11の露出面にSiO2からなる、例えば膜厚100Åのキャ
パシタ絶縁膜12を形成する。
し、フッ化水素（HF）を含有する溶液を使用してSiO2膜
29をエッチング除去した後、熱酸化を実行して、蓄積電
極11の露出面にSiO2からなる、例えば膜厚100Åのキャ
パシタ絶縁膜12を形成する。
次に、第２図Ｆに示すように、表面全域に多結晶シリ
コンからなる、例えば膜厚0.10〜0.15μｍの対向電極13
を形成する。
コンからなる、例えば膜厚0.10〜0.15μｍの対向電極13
を形成する。
次に、第２図Ｇに示すように、表面全域に形成した対
向電極13のうち、周辺回路部３の部分の対向電極13Aを
エッチング除去する。
向電極13のうち、周辺回路部３の部分の対向電極13Aを
エッチング除去する。
次に、第２図Ｈに示すように、表面全域に例えば膜厚
0.40μｍのPSG膜19を形成した後、周辺回路部３のnMOS
FET22のドレイン領域23及びソース領域24上にそれぞ
れ幅を例えば0.50μｍとするコンタクトホール31及び32
を形成する。そして、これらコンタクトホール31及び32
を介してドレイン領域23及びソース領域24に接続するア
ルミニウム配線層27及び28を形成するとともに、DRAMセ
ル部２のアルミニウム配線層20及び21を形成する。
0.40μｍのPSG膜19を形成した後、周辺回路部３のnMOS
FET22のドレイン領域23及びソース領域24上にそれぞ
れ幅を例えば0.50μｍとするコンタクトホール31及び32
を形成する。そして、これらコンタクトホール31及び32
を介してドレイン領域23及びソース領域24に接続するア
ルミニウム配線層27及び28を形成するとともに、DRAMセ
ル部２のアルミニウム配線層20及び21を形成する。
ここに、積層形キャパシタ６を設けてなる従来例のDR
AMを得ることができる。
AMを得ることができる。
［発明が解決しようとする課題］ ところで、かかるDRAMにおいては、消費電力を低減化
し、また、セルの動作の安定化を図るため、ビット線５
の寄生容量を小さくすることが要請されている。このた
めには、ビット線５上の絶縁膜、即ち、SiO2膜17及びSi
3N4膜18の膜厚を厚くすることが望ましい。
し、また、セルの動作の安定化を図るため、ビット線５
の寄生容量を小さくすることが要請されている。このた
めには、ビット線５上の絶縁膜、即ち、SiO2膜17及びSi
3N4膜18の膜厚を厚くすることが望ましい。
しかしながら、これらSiO2膜17及びSi3N4膜18の膜厚
を厚くすると、周辺回路部３に形成すべきコンタクトホ
ール31、32のアスペクト比（孔の深さ／開口幅）が大き
くなり、このため、アルミニウム配線層27、28のカバレ
ージが悪化し、アルミニウム配線層27、28の断線を発生
させてしまう。
を厚くすると、周辺回路部３に形成すべきコンタクトホ
ール31、32のアスペクト比（孔の深さ／開口幅）が大き
くなり、このため、アルミニウム配線層27、28のカバレ
ージが悪化し、アルミニウム配線層27、28の断線を発生
させてしまう。
ここに、第２図従来例においては、SiO2膜16、17の膜
厚をそれぞれ0.05μｍ、Si3N4膜18の膜厚を0.15μｍ、P
SG膜19の膜厚を0.40μｍ、コンタクトホール31、32の開
口幅を0.50μｍとすると、これらコンタクトホール31、
32のアスペクト比は、 となる。このアスペクト比1.3は、かなり大きな値であ
って、開口幅0.50μｍのコンタクトホール31、32にあっ
ては、アルミニウム配線層27、28に断線を発生させてし
まう場合が多い。
厚をそれぞれ0.05μｍ、Si3N4膜18の膜厚を0.15μｍ、P
SG膜19の膜厚を0.40μｍ、コンタクトホール31、32の開
口幅を0.50μｍとすると、これらコンタクトホール31、
32のアスペクト比は、 となる。このアスペクト比1.3は、かなり大きな値であ
って、開口幅0.50μｍのコンタクトホール31、32にあっ
ては、アルミニウム配線層27、28に断線を発生させてし
まう場合が多い。
このように、第２図従来例においては、ビット線５上
のSiO2膜17及びSi3N4膜18の膜厚を厚くし、消費電力の
低減化及びセルの動作の安定化を図ると、コンタクトホ
ール31、32のアスペクト比が大きくなり、配線のステッ
プカバレージ不良が生じてしまう。
のSiO2膜17及びSi3N4膜18の膜厚を厚くし、消費電力の
低減化及びセルの動作の安定化を図ると、コンタクトホ
ール31、32のアスペクト比が大きくなり、配線のステッ
プカバレージ不良が生じてしまう。
逆に、ビット線５上のSiO2膜17及びSi3N4膜18の膜厚
を薄くすると、コンタクトホール31、32のアスペクト比
は小さくできるものの、ビット線５の寄生容量が大きく
なり、消費電力の低減化及びセルの動作の安定化を図る
ことができなくなる。
を薄くすると、コンタクトホール31、32のアスペクト比
は小さくできるものの、ビット線５の寄生容量が大きく
なり、消費電力の低減化及びセルの動作の安定化を図る
ことができなくなる。
換言すれば、第２図従来例によるDRAMの製造方法は、
ビット線５の寄生容量を小さくして、消費電力の低減化
及びセルの動作の安定化を図るという要請と、周辺回路
部３のコンタクトホール31、32のアスペクト比を小さく
して、配線のステップカバレージを良好にするという要
請とを同時に満足させるものではなかった。
ビット線５の寄生容量を小さくして、消費電力の低減化
及びセルの動作の安定化を図るという要請と、周辺回路
部３のコンタクトホール31、32のアスペクト比を小さく
して、配線のステップカバレージを良好にするという要
請とを同時に満足させるものではなかった。
なお、この場合、コンタクトホール31、32の開口幅を
大きくし、これにより、アスペクト比を小さくすること
が考えられる。しかしながら、これを実行する場合に
は、nMOS FET22のドレイン領域23及びソース領域24の
面積を大きくする必要があり、これは、半導体記憶装置
の大容量化を図る妨げとなってしまう。
大きくし、これにより、アスペクト比を小さくすること
が考えられる。しかしながら、これを実行する場合に
は、nMOS FET22のドレイン領域23及びソース領域24の
面積を大きくする必要があり、これは、半導体記憶装置
の大容量化を図る妨げとなってしまう。
また、PSG膜19の膜厚を薄くし、これにより、アスペ
クト比を小さくすることも考えられる。しかしながら、
この場合には、アルミニウム配線層20、21、27、28の寄
生容量が大きくなり、高速化を図ることができなくなる
とともに、絶縁耐圧の点でも問題が生じてしまう。
クト比を小さくすることも考えられる。しかしながら、
この場合には、アルミニウム配線層20、21、27、28の寄
生容量が大きくなり、高速化を図ることができなくなる
とともに、絶縁耐圧の点でも問題が生じてしまう。
本発明は、かかる点にかんがみ、ビット線の寄生容量
を小さくし、消費電力の低減化及びセルの動作の安定化
を図るとともに、周辺回路部のコンタクトホールのアス
ペクト比を小さくし、配線のステップカバレージを良好
にすることができるようにしたDRAMの製造方法を提供す
ることを目的とする。
を小さくし、消費電力の低減化及びセルの動作の安定化
を図るとともに、周辺回路部のコンタクトホールのアス
ペクト比を小さくし、配線のステップカバレージを良好
にすることができるようにしたDRAMの製造方法を提供す
ることを目的とする。
［課題を解決するための手段］ 本発明のDRAMの製造方法は、半導体基板上に形成した
記憶素子を構成する第一の半導体素子と記憶素子以外の
回路を構成する第二の半導体素子とを覆うように第一の
層間絶縁膜を被着形成する工程と、該第一の層間絶縁膜
上に前記第一の半導体素子に電気的に接続するビット線
の形状にパターニングされた第一の導電層を形成する工
程と、該第一の導電層を覆い前記第一の層間絶縁膜上に
延在する第二の層間絶縁膜を形成する工程と、該第二の
層間絶縁膜上に前記記憶素子を構成するキャパシタの対
向電極となるべき第二の導電層を被着形成する工程と、
少なくとも前記第二の半導体素子の上の前記第二の導電
層及び前記第二の層間絶縁膜とを順次除去する工程と、
しかる後、少なくとも前記第一の層間絶縁膜を貫通し前
記第二の半導体素子の表面に達する開口を形成する工程
とを含んで構成される。
記憶素子を構成する第一の半導体素子と記憶素子以外の
回路を構成する第二の半導体素子とを覆うように第一の
層間絶縁膜を被着形成する工程と、該第一の層間絶縁膜
上に前記第一の半導体素子に電気的に接続するビット線
の形状にパターニングされた第一の導電層を形成する工
程と、該第一の導電層を覆い前記第一の層間絶縁膜上に
延在する第二の層間絶縁膜を形成する工程と、該第二の
層間絶縁膜上に前記記憶素子を構成するキャパシタの対
向電極となるべき第二の導電層を被着形成する工程と、
少なくとも前記第二の半導体素子の上の前記第二の導電
層及び前記第二の層間絶縁膜とを順次除去する工程と、
しかる後、少なくとも前記第一の層間絶縁膜を貫通し前
記第二の半導体素子の表面に達する開口を形成する工程
とを含んで構成される。
［作用］ 本発明においては、第二の層間絶縁膜のうち、少なく
とも第二の半導体素子の上の第二の層間絶縁膜は除去し
てしまうので、第一の層間絶縁膜を貫通し第二の半導体
素子の表面に達する開口、即ち、周辺回路部のコンタク
トホールのアスペクト比を小さくすることができる。
とも第二の半導体素子の上の第二の層間絶縁膜は除去し
てしまうので、第一の層間絶縁膜を貫通し第二の半導体
素子の表面に達する開口、即ち、周辺回路部のコンタク
トホールのアスペクト比を小さくすることができる。
また、同様の理由により、第二の層間絶縁膜の膜厚
は、周辺回路部のコンタクトホールのアスペクト比に影
響しないので、記憶素子部分、即ち、セル部分の第二の
層間絶縁膜の膜厚を独立して厚くすることができ、これ
によって、ビット線の寄生容量を小さくすることができ
る。
は、周辺回路部のコンタクトホールのアスペクト比に影
響しないので、記憶素子部分、即ち、セル部分の第二の
層間絶縁膜の膜厚を独立して厚くすることができ、これ
によって、ビット線の寄生容量を小さくすることができ
る。
［実施例］ 以下、第１図を参照して、本発明の一実施例につき説
明する。なお、第１図において、第２図に対応する部分
には同一符号を付している。
明する。なお、第１図において、第２図に対応する部分
には同一符号を付している。
第１図は、本発明の一実施例によるDRAMの製造方法を
示す断端面図であって、本実施例においては、先ず、第
１図Ａ〜Ｆに示すように、第２図Ａ〜Ｆに示すと同様の
工程を実行する。
示す断端面図であって、本実施例においては、先ず、第
１図Ａ〜Ｆに示すように、第２図Ａ〜Ｆに示すと同様の
工程を実行する。
即ち、先ず、第１図Ａに示すように、ｐ型シリコン基
板１を用意し、このｐ型シリコン基板１にフィールド酸
化膜15を形成した後、転送ゲートトランジスタ４及びnM
OS FET22を形成する。
板１を用意し、このｐ型シリコン基板１にフィールド酸
化膜15を形成した後、転送ゲートトランジスタ４及びnM
OS FET22を形成する。
次に、第１図Ｂに示すように、SiO2膜16、ビット線
５、SiO2膜17、Si3N4膜18及びSiO2膜29を順次に形成す
る。ここに、例えば、SiO2膜16の膜厚は0.05μｍ、ビッ
ト線５の膜厚は0.10μｍ、SiO2膜17の膜厚は0.05μｍ、
Si3N4膜18の膜厚は0.15μｍ、SiO2膜29の膜厚は0.10μ
ｍとする。なお、本実施例においては、SiO2膜16が第一
の層間絶縁膜、SiO2膜17及びSi3N4膜18が第二の層間絶
縁膜をなす。
５、SiO2膜17、Si3N4膜18及びSiO2膜29を順次に形成す
る。ここに、例えば、SiO2膜16の膜厚は0.05μｍ、ビッ
ト線５の膜厚は0.10μｍ、SiO2膜17の膜厚は0.05μｍ、
Si3N4膜18の膜厚は0.15μｍ、SiO2膜29の膜厚は0.10μ
ｍとする。なお、本実施例においては、SiO2膜16が第一
の層間絶縁膜、SiO2膜17及びSi3N4膜18が第二の層間絶
縁膜をなす。
次に、第１図Ｃに示すように、n+拡散層８上に、SiO2
膜16、17、Si3N4膜18及びSiO2膜29を貫通してなる例え
ば幅0.50μｍの開口30を形成する。
膜16、17、Si3N4膜18及びSiO2膜29を貫通してなる例え
ば幅0.50μｍの開口30を形成する。
次に、第１図Ｄに示すように、開口30を介してn+拡散
層８に接続する例えば膜厚0.10μｍの多結晶シリコンか
らなる蓄積電極11を形成する。なお、蓄積電極11は、Si
O2膜29上にフィン部11A及び11Bを有する形状とする。
層８に接続する例えば膜厚0.10μｍの多結晶シリコンか
らなる蓄積電極11を形成する。なお、蓄積電極11は、Si
O2膜29上にフィン部11A及び11Bを有する形状とする。
次に、第１図Ｅに示すように、Si3N4膜18をマスクと
し、HFを含有する溶液を使用してSiO2膜29をエッチング
除去し、その後、熱酸化を実行して、蓄積電極11の露出
面にSiO2からなる、例えば膜厚100Åのキャパシタ絶縁
膜12を形成する。
し、HFを含有する溶液を使用してSiO2膜29をエッチング
除去し、その後、熱酸化を実行して、蓄積電極11の露出
面にSiO2からなる、例えば膜厚100Åのキャパシタ絶縁
膜12を形成する。
次に、第１図Ｆに示すように、表面全域に多結晶シリ
コンからなる、例えば膜厚0.10〜0.15μｍの対向電極13
を形成する。この工程までは第２図従来例と同一の工程
である。
コンからなる、例えば膜厚0.10〜0.15μｍの対向電極13
を形成する。この工程までは第２図従来例と同一の工程
である。
ここに、本実施例においては、次に、六フッ化イオウ
（SF6）とフロン系ガス、例えばフレオン（CF4）との混
合ガスを使用し、第１図Ｇに示すように、表面全域に形
成した対向電極13及びSi3N4膜18のうち、周辺回路部３
の部分の対向電極13AおよびSi3N4膜18Aをエッチング除
去する。
（SF6）とフロン系ガス、例えばフレオン（CF4）との混
合ガスを使用し、第１図Ｇに示すように、表面全域に形
成した対向電極13及びSi3N4膜18のうち、周辺回路部３
の部分の対向電極13AおよびSi3N4膜18Aをエッチング除
去する。
次に、第１図Ｈに示すように、表面全域に例えば膜厚
0.40μｍのPSG膜19を形成した後、周辺回路部３のnMOS
FET22のドレイン領域23及びソース領域24上にそれぞ
れコンタクトホール31及び32を形成する。
0.40μｍのPSG膜19を形成した後、周辺回路部３のnMOS
FET22のドレイン領域23及びソース領域24上にそれぞ
れコンタクトホール31及び32を形成する。
そして、これらコンタクトホール31及び32を介してド
レイン領域23及びソース領域24に接続するアルミニウム
配線層27及び28を形成するとともに、DRAMセル部２のア
ルミニウム配線層20及び21を形成する。
レイン領域23及びソース領域24に接続するアルミニウム
配線層27及び28を形成するとともに、DRAMセル部２のア
ルミニウム配線層20及び21を形成する。
ここに、ｐ型シリコン基板１の上方に積層形キャパシ
タ６を形成してなる本例のDRAMを得ることができる。
タ６を形成してなる本例のDRAMを得ることができる。
かかる本実施例においては、ビット線５上に形成する
SiO2膜17及びSi3N4膜18の膜厚をそれぞれたとえば0.05
μｍ及び0.15μｍとし、その合計膜厚を0.20μｍとして
いるので、ビット線５の寄生容量を小さくし、消費電力
の低減化及びセルの動作の安定化を図ることができる。
SiO2膜17及びSi3N4膜18の膜厚をそれぞれたとえば0.05
μｍ及び0.15μｍとし、その合計膜厚を0.20μｍとして
いるので、ビット線５の寄生容量を小さくし、消費電力
の低減化及びセルの動作の安定化を図ることができる。
また、本実施例においては、第１図Ｇに示すように、
表面全域に形成したSi3N4膜18のうち、周辺回路部３の
部分のSi3N4膜18Aを除去するようにしているので、コン
タクトホール31及び32のアスペクト比を小さくして、ア
ルミニウム配線層27及び28のカバレージを良好にするこ
とができる。
表面全域に形成したSi3N4膜18のうち、周辺回路部３の
部分のSi3N4膜18Aを除去するようにしているので、コン
タクトホール31及び32のアスペクト比を小さくして、ア
ルミニウム配線層27及び28のカバレージを良好にするこ
とができる。
具体的には、本実施例は、SiO2膜16及び17の膜厚をそ
れぞれ0.05μｍ、PSG膜19の膜厚を0.40μｍ、コンタク
トホール31、32の開口幅を0.50μｍとし、これらについ
ては、第２図従来例と同様にしているが、コンタクトホ
ール31、32のアスペクト比は、 とすることができる。
れぞれ0.05μｍ、PSG膜19の膜厚を0.40μｍ、コンタク
トホール31、32の開口幅を0.50μｍとし、これらについ
ては、第２図従来例と同様にしているが、コンタクトホ
ール31、32のアスペクト比は、 とすることができる。
このアスペクト比1.0は、第２図従来例の場合のアス
ペクト比1.3に比較して、かなり小さく、アルミニウム
配線層27及び28のカバレージを良好にすることができ
る。
ペクト比1.3に比較して、かなり小さく、アルミニウム
配線層27及び28のカバレージを良好にすることができ
る。
このように、本実施例によれば、ビット線５の寄生容
量を小さくし、消費電力の低減化及びセルの動作の安定
化を図るという要請と、周辺回路部３のコンタクトホー
ル31、32のアスペクト比を小さくして、配線のステップ
カバレージを良好にするという要請とを同時に満足させ
ることができる。
量を小さくし、消費電力の低減化及びセルの動作の安定
化を図るという要請と、周辺回路部３のコンタクトホー
ル31、32のアスペクト比を小さくして、配線のステップ
カバレージを良好にするという要請とを同時に満足させ
ることができる。
また、本実施例においては、Si3N4膜18Aの除去工程と
対向電極13Aの除去工程とを同一の工程で行うようにし
ているので、第２図従来例に比較して、特に工程が増加
してしまうということはない。
対向電極13Aの除去工程とを同一の工程で行うようにし
ているので、第２図従来例に比較して、特に工程が増加
してしまうということはない。
なお、上述の実施例においては、Si3N4膜18の膜厚を
0.15μｍとした場合につき述べたが、周辺回路部３の部
分のSi3N4膜18Aは除去してしまうので、Si3N4膜18の膜
厚は周辺回路部３のコンタクトホール31、32のアスペク
ト比には何ら影響しない。したがって、Si3N4膜18の膜
厚を0.15μｍ以上に厚くし、ビット線５の寄生容量を更
に小さくして、第１図例による場合以上の消費電力の低
減化及びセルの動作の安定化を図ることもできる。
0.15μｍとした場合につき述べたが、周辺回路部３の部
分のSi3N4膜18Aは除去してしまうので、Si3N4膜18の膜
厚は周辺回路部３のコンタクトホール31、32のアスペク
ト比には何ら影響しない。したがって、Si3N4膜18の膜
厚を0.15μｍ以上に厚くし、ビット線５の寄生容量を更
に小さくして、第１図例による場合以上の消費電力の低
減化及びセルの動作の安定化を図ることもできる。
また、上述の実施例においては、第一の層間絶縁膜と
してSiO2膜16、第二の層間絶縁膜としてSiO2膜17及びSi
3N4膜18を設けるようにした場合につき述べたが、SiO2
膜17は必ずしも必要なものではなく、これを設けない場
合には、アスペクト比を更に小さくすることができる。
前例でいえば、 とすることができる。
してSiO2膜16、第二の層間絶縁膜としてSiO2膜17及びSi
3N4膜18を設けるようにした場合につき述べたが、SiO2
膜17は必ずしも必要なものではなく、これを設けない場
合には、アスペクト比を更に小さくすることができる。
前例でいえば、 とすることができる。
［発明の効果］ 本発明によれば、第二の層間絶縁膜のうち、少なくと
も第二の半導体素子の上の第二の層間絶縁膜は除去する
ようにしているので、第二の層間絶縁膜の膜厚を厚くし
てビット線の寄生容量を小さくし、消費電力の低減化及
びセルの動作の安定化を図るとともに、周辺回路部のコ
ンタクトホールのアスペクト比を小さくし、配線のステ
ップカバレージを良好にすることができる。
も第二の半導体素子の上の第二の層間絶縁膜は除去する
ようにしているので、第二の層間絶縁膜の膜厚を厚くし
てビット線の寄生容量を小さくし、消費電力の低減化及
びセルの動作の安定化を図るとともに、周辺回路部のコ
ンタクトホールのアスペクト比を小さくし、配線のステ
ップカバレージを良好にすることができる。
第１図Ａ〜Ｈは本発明の一実施例によるDRAMの製造方法
を示す断端面図、 第２図Ａ〜Ｈは従来例によるDRAMの製造方法を示す断端
面図である。 １……ｐ型シリコン基板 ２……DRAMセル部 ３……周辺回路部 ４……転送ゲートトランジスタ ５……ビット線 ６……積層形キャパシタ 16、17……SiO2膜 18……Si3N4膜 31、32……コンタクトホール
を示す断端面図、 第２図Ａ〜Ｈは従来例によるDRAMの製造方法を示す断端
面図である。 １……ｐ型シリコン基板 ２……DRAMセル部 ３……周辺回路部 ４……転送ゲートトランジスタ ５……ビット線 ６……積層形キャパシタ 16、17……SiO2膜 18……Si3N4膜 31、32……コンタクトホール
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04
Claims (1)
- 【請求項１】半導体基板上に形成した記憶素子を構成す
る第一の半導体素子と記憶素子以外の回路を構成する第
二の半導体素子とを覆うように第一の層間絶縁膜を被着
形成する工程と、 該第一の層間絶縁膜上に前記第一の半導体素子に電気的
に接続するビット線の形状にパターニングされた第一の
導電層を形成する工程と、 該第一の導電層を覆い前記第一の層間絶縁膜上に延在す
る第二の層間絶縁膜を形成する工程と、 該第二の層間絶縁膜上に前記記憶素子を構成するキャパ
シタの対向電極となるべき第二の導電層を被着形成する
工程と、 少なくとも前記第二の半導体素子の上の前記第二の導電
層及び前記第二の層間絶縁膜とを順次除去する工程と、 しかる後、少なくとも前記第一の層間絶縁膜を貫通し前
記第二の半導体素子の表面に達する開口を形成する工程
とを 含んでなることを特徴とする半導体記憶装置の製造方
法。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116402A JPH0824169B2 (ja) | 1989-05-10 | 1989-05-10 | 半導体記憶装置の製造方法 |
| EP90304917A EP0398569B1 (en) | 1989-05-10 | 1990-05-08 | Dynamic random access memory device |
| DE69031243T DE69031243T2 (de) | 1989-05-10 | 1990-05-08 | Dynamische wahlfreie Speichereinrichtung |
| KR1019900006624A KR940000307B1 (ko) | 1989-05-10 | 1990-05-10 | 주변회로에서의 접촉 홀의 형상 및 종횡비를 개선하기 위해 셀 트랜지스터위에 형성되는 콘덴서를 구비하는 메모리 셀과 그 주변 회로로 구성되는 다이내믹 랜덤 액세스 메모리장치와 그 제조방법 |
| US08/438,917 US5637522A (en) | 1989-05-10 | 1995-05-10 | Method for producing a dynamic random access memory device which includes memory cells having capacitor formed above cell transistor and peripheral circuit for improving shape and aspect ratio of contact hole in the peripheral circuit |
| US08/734,129 US5693970A (en) | 1989-05-10 | 1996-10-21 | Dynamic random access memory device comprising memory cells having capacitor formed above cell transistor and peripheral circuit for improving shape and aspect ratio of contact hole in the peripheral circuit and producing method thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1116402A JPH0824169B2 (ja) | 1989-05-10 | 1989-05-10 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02295163A JPH02295163A (ja) | 1990-12-06 |
| JPH0824169B2 true JPH0824169B2 (ja) | 1996-03-06 |
Family
ID=14686160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1116402A Expired - Fee Related JPH0824169B2 (ja) | 1989-05-10 | 1989-05-10 | 半導体記憶装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US5637522A (ja) |
| EP (1) | EP0398569B1 (ja) |
| JP (1) | JPH0824169B2 (ja) |
| KR (1) | KR940000307B1 (ja) |
| DE (1) | DE69031243T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2818964B2 (ja) * | 1990-03-30 | 1998-10-30 | 三菱電機株式会社 | 積層構造の電荷蓄積部を有する半導体記憶装置の製造方法 |
| DE4143485C2 (de) * | 1990-03-30 | 1995-09-28 | Mitsubishi Electric Corp | Zusammengesetzte Kondensatorstruktur |
| US5237187A (en) * | 1990-11-30 | 1993-08-17 | Hitachi, Ltd. | Semiconductor memory circuit device and method for fabricating same |
| KR920017248A (ko) * | 1991-02-18 | 1992-09-26 | 문정환 | 반도체 메모리 소자의 커패시터 제조방법 |
| US5270243A (en) * | 1993-03-22 | 1993-12-14 | Industrial Technology Research Institute | Dram peripheral circuit contact aspect ratio improvement process |
| KR0140644B1 (ko) * | 1994-01-12 | 1998-06-01 | 문정환 | 반도체 메모리장치 및 그 제조방법 |
| JP3146962B2 (ja) * | 1995-12-14 | 2001-03-19 | 日本電気株式会社 | 半導体記憶装置およびその製造方法 |
| FR2752336B1 (fr) * | 1996-08-09 | 1999-05-14 | Sgs Thomson Microelectronics | Condensateur dans un circuit integre |
| JPH10242419A (ja) * | 1997-02-27 | 1998-09-11 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
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| FR2816110B1 (fr) * | 2000-10-27 | 2003-03-21 | St Microelectronics Sa | Lignes de bit en memoire dram |
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| JPS622562A (ja) * | 1985-06-27 | 1987-01-08 | Toshiba Corp | 半導体装置およびその製造方法 |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5681968A (en) * | 1979-12-07 | 1981-07-04 | Toshiba Corp | Manufacture of semiconductor device |
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| JPH0736437B2 (ja) * | 1985-11-29 | 1995-04-19 | 株式会社日立製作所 | 半導体メモリの製造方法 |
| JPH0815207B2 (ja) * | 1986-02-04 | 1996-02-14 | 富士通株式会社 | 半導体記憶装置 |
| JPH0789569B2 (ja) * | 1986-03-26 | 1995-09-27 | 株式会社日立製作所 | 半導体集積回路装置及びその製造方法 |
| JPS62259464A (ja) * | 1986-05-02 | 1987-11-11 | Toshiba Corp | 半導体記憶装置の製造方法 |
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| JPS63299166A (ja) * | 1987-05-29 | 1988-12-06 | Fujitsu Ltd | 半導体装置 |
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| DE3802903A1 (de) * | 1988-02-01 | 1989-08-10 | Siemens Ag | Einrichtung zur uebertragung von sprache |
| JP2631713B2 (ja) * | 1988-08-25 | 1997-07-16 | 富士通株式会社 | 半導体装置の製造方法 |
-
1989
- 1989-05-10 JP JP1116402A patent/JPH0824169B2/ja not_active Expired - Fee Related
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1990
- 1990-05-08 EP EP90304917A patent/EP0398569B1/en not_active Expired - Lifetime
- 1990-05-08 DE DE69031243T patent/DE69031243T2/de not_active Expired - Fee Related
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-
1995
- 1995-05-10 US US08/438,917 patent/US5637522A/en not_active Expired - Lifetime
-
1996
- 1996-10-21 US US08/734,129 patent/US5693970A/en not_active Expired - Fee Related
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