JPH0846050A - 半導体記憶装置およびその製造方法 - Google Patents
半導体記憶装置およびその製造方法Info
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000004519 manufacturing process Methods 0.000 title claims description 22
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims abstract description 34
- 229910052721 tungsten Inorganic materials 0.000 claims abstract description 34
- 239000010937 tungsten Substances 0.000 claims abstract description 34
- 238000005530 etching Methods 0.000 claims abstract description 24
- 230000002950 deficient Effects 0.000 claims abstract description 8
- 239000000758 substrate Substances 0.000 claims abstract description 7
- 238000009413 insulation Methods 0.000 claims abstract 6
- 239000011229 interlayer Substances 0.000 claims description 40
- 239000010410 layer Substances 0.000 claims description 28
- 239000000463 material Substances 0.000 claims description 28
- 239000003870 refractory metal Substances 0.000 claims description 16
- 230000000149 penetrating effect Effects 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 18
- 230000004888 barrier function Effects 0.000 abstract description 10
- 238000003860 storage Methods 0.000 abstract description 5
- 230000015572 biosynthetic process Effects 0.000 abstract description 2
- 229910052751 metal Inorganic materials 0.000 description 26
- 239000002184 metal Substances 0.000 description 26
- 238000009792 diffusion process Methods 0.000 description 15
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 238000000206 photolithography Methods 0.000 description 8
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 7
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 229910021342 tungsten silicide Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052782 aluminium Inorganic materials 0.000 description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 239000011651 chromium Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 238000004544 sputter deposition Methods 0.000 description 3
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000002844 melting Methods 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 239000011733 molybdenum Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000005360 phosphosilicate glass Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- WNUPENMBHHEARK-UHFFFAOYSA-N silicon tungsten Chemical compound [Si].[W] WNUPENMBHHEARK-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
- H01L23/5256—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections comprising fuses, i.e. connections having their state changed from conductive to non-conductive
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【目的】 不良ビットセルを冗長ビットセルと置換する
ためのヒューズを、工程を変更することなく低抵抗化で
きるようにする。 【構成】 ｎ型トランジスタの形成された半導体基板上
に第１層間絶縁膜６を形成し、第１コンタクトホール
７、ビット線８を形成する。第２層間絶縁膜１０を形成
し、容量コンタクトホール１１、蓄積電極１２を形成し
た後、容量絶縁膜１３、対向電極１４を形成する。この
とき、ヒューズ形成領域にエッチングストッパ１５を形
成する。第３層間絶縁膜１６を形成した後、第２コンタ
クトホール１７と溝１８を形成する。バリア膜１９、タ
ングステン膜を成長させた後エッチバックして１７を埋
め込むタングステンプラグ２１と、１８を埋め込むヒュ
ーズ２２を形成する。金属膜を被着しパターニングして
金属配線２４を形成する。
ためのヒューズを、工程を変更することなく低抵抗化で
きるようにする。 【構成】 ｎ型トランジスタの形成された半導体基板上
に第１層間絶縁膜６を形成し、第１コンタクトホール
７、ビット線８を形成する。第２層間絶縁膜１０を形成
し、容量コンタクトホール１１、蓄積電極１２を形成し
た後、容量絶縁膜１３、対向電極１４を形成する。この
とき、ヒューズ形成領域にエッチングストッパ１５を形
成する。第３層間絶縁膜１６を形成した後、第２コンタ
クトホール１７と溝１８を形成する。バリア膜１９、タ
ングステン膜を成長させた後エッチバックして１７を埋
め込むタングステンプラグ２１と、１８を埋め込むヒュ
ーズ２２を形成する。金属膜を被着しパターニングして
金属配線２４を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置および
その製造方法に関し、特に冗長ビット・セルによって不
良ビット・セルを置換することのできる半導体記憶装置
およびその製造方法に関するものである。
その製造方法に関し、特に冗長ビット・セルによって不
良ビット・セルを置換することのできる半導体記憶装置
およびその製造方法に関するものである。
【０００２】
【従来の技術】近年、半導体記憶装置はますます高集積
化の一途をたどっており、それに伴い製造歩留りは一般
的に低下する傾向を示している。そのため、最近の半導
体記憶装置では、いくつかの冗長ビット・セルを余分に
メモリセルアレイ内に含ませておき、これにより不良ビ
ット・セルを置換できるようにして歩留りの低下を防止
している。この不良ビット・セルと良品ビット・セル
（冗長ビット・セル）の置換には予め形成しておいたヒ
ューズ配線をレーザ光照射手段などにより溶断して回路
をつなぎ変える手法が通常用いられている。
化の一途をたどっており、それに伴い製造歩留りは一般
的に低下する傾向を示している。そのため、最近の半導
体記憶装置では、いくつかの冗長ビット・セルを余分に
メモリセルアレイ内に含ませておき、これにより不良ビ
ット・セルを置換できるようにして歩留りの低下を防止
している。この不良ビット・セルと良品ビット・セル
（冗長ビット・セル）の置換には予め形成しておいたヒ
ューズ配線をレーザ光照射手段などにより溶断して回路
をつなぎ変える手法が通常用いられている。
【０００３】ところで、この際形成されるヒューズ配線
はそのためだけに余分に配線層を一層増やすのではな
く、一般にはビット線（ダイナミックランダムアクセス
メモリ＝ＤＲＡＭの場合）あるいはグランド配線（スタ
ティックランダムアクセスメモリ＝ＳＲＡＭの場合）あ
るいはワード線（不揮発性メモリ＝ＥＰＲＯＭ、フラッ
シュメモリなどの場合）などと同一の層が用いられる。
はそのためだけに余分に配線層を一層増やすのではな
く、一般にはビット線（ダイナミックランダムアクセス
メモリ＝ＤＲＡＭの場合）あるいはグランド配線（スタ
ティックランダムアクセスメモリ＝ＳＲＡＭの場合）あ
るいはワード線（不揮発性メモリ＝ＥＰＲＯＭ、フラッ
シュメモリなどの場合）などと同一の層が用いられる。
【０００４】また、これらの材料としては、高濃度にリ
ン（Ｐ）をドープした多結晶シリコン、タングステンシ
リサイド（ＷＳｉ）、あるいはタングステンポリサイド
が主に使用されている。このヒューズ形成にあたっては
以下に示すように製造工程の増をもたらさないように工
夫されている（以下、この技術を第１の従来例とい
う）。
ン（Ｐ）をドープした多結晶シリコン、タングステンシ
リサイド（ＷＳｉ）、あるいはタングステンポリサイド
が主に使用されている。このヒューズ形成にあたっては
以下に示すように製造工程の増をもたらさないように工
夫されている（以下、この技術を第１の従来例とい
う）。
【０００５】次に、図７、図８を参照して第１の従来例
の一例について説明する。図７は、従来のＤＲＡＭのヒ
ューズ部分の平面図であり、図８（ａ）〜（ｃ）は、そ
の製造方法を説明するための、図７のＣ−Ｃ′線におけ
る断面での工程順断面図である。まず、ｐ型シリコン基
板１の表面に素子分離酸化膜２を形成した後、ゲート酸
化膜３、ゲート電極４、ｎ型拡散層５からなるｎチャネ
ル型ＭＯＳトランジスタを形成し、全面を第１層間絶縁
膜６にて被覆する。
の一例について説明する。図７は、従来のＤＲＡＭのヒ
ューズ部分の平面図であり、図８（ａ）〜（ｃ）は、そ
の製造方法を説明するための、図７のＣ−Ｃ′線におけ
る断面での工程順断面図である。まず、ｐ型シリコン基
板１の表面に素子分離酸化膜２を形成した後、ゲート酸
化膜３、ゲート電極４、ｎ型拡散層５からなるｎチャネ
ル型ＭＯＳトランジスタを形成し、全面を第１層間絶縁
膜６にて被覆する。
【０００６】次に、ｎ型拡散層５に達する第１コンタク
トホール７を開口し、タングステンシリサイド（ＷＳ
ｉ）からなるビット線８を形成する。このときヒューズ
９も同時に形成される。さらに全面に第２層間絶縁膜１
０を形成する。次に、ｎ型拡散層５に達する容量コンタ
クトホール１１を開口し、コンタクトホール１１を介し
てｎ型拡散層５に接続された蓄積電極１２を形成する。
蓄積電極１２の表面に容量絶縁膜１３を形成し、さらに
対向電極１４を形成する。その後全面に第３層間絶縁膜
１６を形成する［図８（ａ）］。
トホール７を開口し、タングステンシリサイド（ＷＳ
ｉ）からなるビット線８を形成する。このときヒューズ
９も同時に形成される。さらに全面に第２層間絶縁膜１
０を形成する。次に、ｎ型拡散層５に達する容量コンタ
クトホール１１を開口し、コンタクトホール１１を介し
てｎ型拡散層５に接続された蓄積電極１２を形成する。
蓄積電極１２の表面に容量絶縁膜１３を形成し、さらに
対向電極１４を形成する。その後全面に第３層間絶縁膜
１６を形成する［図８（ａ）］。
【０００７】次に、ｎ型拡散層５やヒューズ９に達する
第２コンタクトホール１７を開口する。図示していない
が、第２コンタクトホールはｐ型拡散層、ワード線、ビ
ット線、対向電極上にも開口している。全面に金属配線
バリア膜１９を形成した後、第２コンタクトホール１７
を埋設するようにタングステン（Ｗ）膜２０を形成する
［図８（ｂ）］。
第２コンタクトホール１７を開口する。図示していない
が、第２コンタクトホールはｐ型拡散層、ワード線、ビ
ット線、対向電極上にも開口している。全面に金属配線
バリア膜１９を形成した後、第２コンタクトホール１７
を埋設するようにタングステン（Ｗ）膜２０を形成する
［図８（ｂ）］。
【０００８】次に、タングステン膜２０を異方的にエッ
チバックし、第２コンタクトホール内部にタングステン
プラグ２１を形成する。その後、全面に金属材料膜を成
膜し、これをパターニングして金属配線２４を形成する
［図８（ｃ）］。
チバックし、第２コンタクトホール内部にタングステン
プラグ２１を形成する。その後、全面に金属材料膜を成
膜し、これをパターニングして金属配線２４を形成する
［図８（ｃ）］。
【０００９】ところでタングステンプラグ２１を形成す
るのは以下のような理由による。半導体記憶装置は年々
微細化が進み、それに伴ってコンタクトホールのアスペ
クト比も高くなってきている。そのため、金属配線材料
だけで第２コンタクトホール１７を介してｎ型拡散層５
などとコンタクトをとろうとしても、金属配線材料は段
差被覆性が悪く、コンタクトの信頼性を確保することが
できない。そのため、段差被覆性のよいタングステンで
コンタクトホールを埋設する必要があるのである。
るのは以下のような理由による。半導体記憶装置は年々
微細化が進み、それに伴ってコンタクトホールのアスペ
クト比も高くなってきている。そのため、金属配線材料
だけで第２コンタクトホール１７を介してｎ型拡散層５
などとコンタクトをとろうとしても、金属配線材料は段
差被覆性が悪く、コンタクトの信頼性を確保することが
できない。そのため、段差被覆性のよいタングステンで
コンタクトホールを埋設する必要があるのである。
【００１０】以上のような工程を経てヒューズが形成さ
れるが、この場合のヒューズを流れる電流経路は、金属
配線２４→タングステンプラグ２１→タングステンシリ
サイド（ヒューズ９）→タングステンプラグ２１→金属
配線２４となる。
れるが、この場合のヒューズを流れる電流経路は、金属
配線２４→タングステンプラグ２１→タングステンシリ
サイド（ヒューズ９）→タングステンプラグ２１→金属
配線２４となる。
【００１１】上述したように、ヒューズ配線のための特
別の工程を設けなくて済むようにするために、従来はヒ
ューズの材料に多結晶シリコン、シリサイド、ポリサイ
ド等が用いられてきたが、ヒューズ配線材料に、低エネ
ルギーで溶断が可能でその酸化物が揮発性物質となるモ
リブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃ
ｒ）、バナジウム（Ｖ）を用いること（以下、これを第
２の従来例という）が、特開昭６２−１１９９３８号公
報において提案されている。しかし、この場合にはヒュ
ーズ配線を形成するための特別の工程が必要となる。
別の工程を設けなくて済むようにするために、従来はヒ
ューズの材料に多結晶シリコン、シリサイド、ポリサイ
ド等が用いられてきたが、ヒューズ配線材料に、低エネ
ルギーで溶断が可能でその酸化物が揮発性物質となるモ
リブデン（Ｍｏ）、タングステン（Ｗ）、クロム（Ｃ
ｒ）、バナジウム（Ｖ）を用いること（以下、これを第
２の従来例という）が、特開昭６２−１１９９３８号公
報において提案されている。しかし、この場合にはヒュ
ーズ配線を形成するための特別の工程が必要となる。
【００１２】
【発明が解決しようとする課題】上述した第１の従来例
では、ヒューズの材料としてリンドープの多結晶シリコ
ン、タングステンシリサイド、あるいはタングステンポ
リサイドを用いるが、これらの配線材料は層抵抗が数１
００Ω／□である。したがって、例えば層抵抗が０．１
Ω／□程度のタングステン（Ｗ）を用いた場合と比べる
と、メモリデバイスの動作速度は低下する。
では、ヒューズの材料としてリンドープの多結晶シリコ
ン、タングステンシリサイド、あるいはタングステンポ
リサイドを用いるが、これらの配線材料は層抵抗が数１
００Ω／□である。したがって、例えば層抵抗が０．１
Ω／□程度のタングステン（Ｗ）を用いた場合と比べる
と、メモリデバイスの動作速度は低下する。
【００１３】上述した第２の従来例では、ヒューズ配線
の材料として、タングステン等の金属を用いているが、
この場合、ヒューズに対する配線導体にもアルミニウム
等に比較して比抵抗の高いタングステン等を用いている
ため、第１の従来例と同様の問題が生じる。また、第２
の従来例では、タングステンの成膜工程、ヒューズ配線
のパターニングを行うためのフォトリソグラフィ工程お
よびエッチング工程を新たに追加しなければならず、工
程数が増加してしまうという欠点があった。
の材料として、タングステン等の金属を用いているが、
この場合、ヒューズに対する配線導体にもアルミニウム
等に比較して比抵抗の高いタングステン等を用いている
ため、第１の従来例と同様の問題が生じる。また、第２
の従来例では、タングステンの成膜工程、ヒューズ配線
のパターニングを行うためのフォトリソグラフィ工程お
よびエッチング工程を新たに追加しなければならず、工
程数が増加してしまうという欠点があった。
【００１４】本発明は上記状況に鑑みてなされたもので
あり、製造工程数を増加させることなく、ヒューズをよ
り低抵抗化することのできる半導体記憶装置およびその
製造方法を提供することを目的としている。
あり、製造工程数を増加させることなく、ヒューズをよ
り低抵抗化することのできる半導体記憶装置およびその
製造方法を提供することを目的としている。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明によれば、ヒューズの切断により不良ビット
・セルを冗長ビット・セルに置換することのできる半導
体記憶装置であって、上層層間絶縁膜（１６）を貫通し
て形成されたコンタクトホールおよび／または上層層間
絶縁膜および下層層間絶縁膜（６、１０）を貫通して形
成されたコンタクトホールを埋設する、高融点金属から
なるプラグ（２１）と、前記上層層間絶縁膜を貫通して
開溝された溝（１８）内に、前記プラグと同一材料にて
構成されたヒューズ（２２）と、前記上層層間絶縁膜上
に形成された、前記プラグおよび前記ヒューズの両端に
それぞれ接続された配線層（２４）と、を有する半導体
記憶装置、が提供される。そして、好ましくは前記プラ
グおよび前記ヒューズはタングステンにより形成され
る。
に、本発明によれば、ヒューズの切断により不良ビット
・セルを冗長ビット・セルに置換することのできる半導
体記憶装置であって、上層層間絶縁膜（１６）を貫通し
て形成されたコンタクトホールおよび／または上層層間
絶縁膜および下層層間絶縁膜（６、１０）を貫通して形
成されたコンタクトホールを埋設する、高融点金属から
なるプラグ（２１）と、前記上層層間絶縁膜を貫通して
開溝された溝（１８）内に、前記プラグと同一材料にて
構成されたヒューズ（２２）と、前記上層層間絶縁膜上
に形成された、前記プラグおよび前記ヒューズの両端に
それぞれ接続された配線層（２４）と、を有する半導体
記憶装置、が提供される。そして、好ましくは前記プラ
グおよび前記ヒューズはタングステンにより形成され
る。
【００１６】また、その製造方法は、（１）半導体基板
上に下層層間絶縁膜を形成する工程と、（２）前記下層
層間絶縁膜上に所定のパターンの導電膜を形成する工程
と、（３）前記下層層間絶縁膜上に上層層間絶縁膜を形
成する工程と、（４）前記上層層間絶縁膜を貫通するコ
ンタクトホールおよび／または前記上層層間絶縁膜およ
び前記下層層間絶縁膜を貫通するコンタクトホール、並
びに、前記上層層間絶縁膜を貫通する溝を同時に開設す
る工程と、（５）前記コンタクトホール内および前記溝
内を高融点金属にて埋め込む工程と、（６）前記上層層
間絶縁膜上に、前記コンタクトホールを介して下層の導
電層に接続される配線層と、前記溝内に埋設された高融
点金属体の両端から引き出される配線層とを形成する工
程と、を有することを特徴としている。
上に下層層間絶縁膜を形成する工程と、（２）前記下層
層間絶縁膜上に所定のパターンの導電膜を形成する工程
と、（３）前記下層層間絶縁膜上に上層層間絶縁膜を形
成する工程と、（４）前記上層層間絶縁膜を貫通するコ
ンタクトホールおよび／または前記上層層間絶縁膜およ
び前記下層層間絶縁膜を貫通するコンタクトホール、並
びに、前記上層層間絶縁膜を貫通する溝を同時に開設す
る工程と、（５）前記コンタクトホール内および前記溝
内を高融点金属にて埋め込む工程と、（６）前記上層層
間絶縁膜上に、前記コンタクトホールを介して下層の導
電層に接続される配線層と、前記溝内に埋設された高融
点金属体の両端から引き出される配線層とを形成する工
程と、を有することを特徴としている。
【００１７】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
断面図であり、図２はそのヒューズ部分の平面図であ
る。なお、図１は、図２のＡ−Ａ′線における断面の状
態を示している。
て説明する。 ［第１の実施例］図１は、本発明の第１の実施例を示す
断面図であり、図２はそのヒューズ部分の平面図であ
る。なお、図１は、図２のＡ−Ａ′線における断面の状
態を示している。
【００１８】図１、図２に示されるように、ヒューズ２
２は第３層間絶縁膜１６に開溝された溝１８内を埋め込
むように形成されている。この溝１８は、第２コンタク
トホール１７と同時に開設されたものであり、またヒュ
ーズ２２は、コンタクトホール１を埋め込むタングステ
ンプラグ２１と同時に形成されたものである。
２は第３層間絶縁膜１６に開溝された溝１８内を埋め込
むように形成されている。この溝１８は、第２コンタク
トホール１７と同時に開設されたものであり、またヒュ
ーズ２２は、コンタクトホール１を埋め込むタングステ
ンプラグ２１と同時に形成されたものである。
【００１９】ヒューズ２２の下には金属配線バリア膜１
９を介してエッチングストッパ１５が形成されている。
このエッチングストッパ１５は、溝１８を開溝する際の
ストッパとなる膜であって、この膜は情報記憶用キャパ
シタの対向電極１４と同時に形成されたものである。こ
の膜は、比較的浅い溝１８を深い第２コンタクトホール
１７と同時に開口するため、溝が深くなり過ぎないよう
にするために設けられたものである。
９を介してエッチングストッパ１５が形成されている。
このエッチングストッパ１５は、溝１８を開溝する際の
ストッパとなる膜であって、この膜は情報記憶用キャパ
シタの対向電極１４と同時に形成されたものである。こ
の膜は、比較的浅い溝１８を深い第２コンタクトホール
１７と同時に開口するため、溝が深くなり過ぎないよう
にするために設けられたものである。
【００２０】次に、図３、図４を参照して第１の実施例
の半導体記憶装置の製造方法について説明する。なお、
図３（ａ）〜（ｃ）および図４（ａ）〜（ｃ）は、図１
と同じ断面での工程順断面図である。まず、図３（ａ）
に示すように、単結晶のｐ型シリコン基板１の表面に選
択酸化法による素子分離酸化膜２を８００℃〜１２００
℃の間の温度で３００ｎｍ〜４００ｎｍの厚さに形成
し、次いで、７００℃〜８００℃の間の温度で熱酸化を
行って、１０ｎｍ〜２０ｎｍの厚さのゲート酸化膜３を
形成する。
の半導体記憶装置の製造方法について説明する。なお、
図３（ａ）〜（ｃ）および図４（ａ）〜（ｃ）は、図１
と同じ断面での工程順断面図である。まず、図３（ａ）
に示すように、単結晶のｐ型シリコン基板１の表面に選
択酸化法による素子分離酸化膜２を８００℃〜１２００
℃の間の温度で３００ｎｍ〜４００ｎｍの厚さに形成
し、次いで、７００℃〜８００℃の間の温度で熱酸化を
行って、１０ｎｍ〜２０ｎｍの厚さのゲート酸化膜３を
形成する。
【００２１】次に、多結晶シリコン膜をＣＶＤ法で約１
５０ｎｍの厚さに堆積し、これをパターニングしてゲー
ト電極４を形成し、ゲート電極４をマスクとしてイオン
注入を行い、ソース・ドレイン領域となるｎ型拡散層５
を形成する。次に、ＣＶＤ法により、膜厚約１００ｎｍ
の酸化シリコン膜および膜厚約２００ｎｍのボロンリン
ケイ酸ガラス膜（ＢＰＳＧ膜）からなる第１層間絶縁膜
６を形成する。
５０ｎｍの厚さに堆積し、これをパターニングしてゲー
ト電極４を形成し、ゲート電極４をマスクとしてイオン
注入を行い、ソース・ドレイン領域となるｎ型拡散層５
を形成する。次に、ＣＶＤ法により、膜厚約１００ｎｍ
の酸化シリコン膜および膜厚約２００ｎｍのボロンリン
ケイ酸ガラス膜（ＢＰＳＧ膜）からなる第１層間絶縁膜
６を形成する。
【００２２】次に、図３（ｂ）に示すように、フォトリ
ソグラフィ技術および異方性エッチングによりＭＯＳト
ランジスタの一対のｎ型拡散層５の内の一方の領域上に
第１コンタクトホール７を開口する。次に、約１００ｎ
ｍの厚さにスパッタ法でタングステンシリサイド膜を成
膜し、再びフォトリソグラフィ技術および異方性エッチ
ングにより前述のタングステンシリサイド膜の不要部分
を除去してビット線８を形成する。次に、ＣＶＤ法によ
り膜厚約２００ｎｍのＢＰＳＧ膜からなる第２層間絶縁
膜１０を形成する。
ソグラフィ技術および異方性エッチングによりＭＯＳト
ランジスタの一対のｎ型拡散層５の内の一方の領域上に
第１コンタクトホール７を開口する。次に、約１００ｎ
ｍの厚さにスパッタ法でタングステンシリサイド膜を成
膜し、再びフォトリソグラフィ技術および異方性エッチ
ングにより前述のタングステンシリサイド膜の不要部分
を除去してビット線８を形成する。次に、ＣＶＤ法によ
り膜厚約２００ｎｍのＢＰＳＧ膜からなる第２層間絶縁
膜１０を形成する。
【００２３】次に、図３（ｃ）に示すように、フォトリ
ソグラフィ技術および異方性エッチングによりＭＯＳト
ランジスタの一対のｎ型拡散層５の内の他方の領域上に
容量コンタクトホール１１を開口する。次に、２００〜
３００ｎｍの厚さにＣＶＤ法で多結晶シリコン膜を成膜
し、これにリンを拡散した後、フォトグラフィ技術およ
び異方性エッチングによりこの多結晶シリコン膜の不要
部分を除去して容量部の蓄積電極１２を形成する。
ソグラフィ技術および異方性エッチングによりＭＯＳト
ランジスタの一対のｎ型拡散層５の内の他方の領域上に
容量コンタクトホール１１を開口する。次に、２００〜
３００ｎｍの厚さにＣＶＤ法で多結晶シリコン膜を成膜
し、これにリンを拡散した後、フォトグラフィ技術およ
び異方性エッチングによりこの多結晶シリコン膜の不要
部分を除去して容量部の蓄積電極１２を形成する。
【００２４】次に、全面にＣＶＤ法によりシリコン窒化
膜（１３）を約１０ｎｍの厚さに、続けて多結晶シリコ
ン膜（１４）を約１５０ｎｍの厚さに成膜し、多結晶シ
リコン膜にリンを拡散して低抵抗化した後、フォトグラ
フィ技術および異方性エッチングにより多結晶シリコン
膜およびシリコン窒化膜の不要部分を除去して容量部の
容量絶縁膜１３と対向電極１４を形成する。このとき、
将来ヒューズの形成される場所にも多結晶シリコン膜を
残しておきこれをエッチングストッパ１５とする。次
に、ＣＶＤ法により膜厚約２００ｎｍのＢＰＳＧ膜から
なる第３層間絶縁膜１６を形成する。
膜（１３）を約１０ｎｍの厚さに、続けて多結晶シリコ
ン膜（１４）を約１５０ｎｍの厚さに成膜し、多結晶シ
リコン膜にリンを拡散して低抵抗化した後、フォトグラ
フィ技術および異方性エッチングにより多結晶シリコン
膜およびシリコン窒化膜の不要部分を除去して容量部の
容量絶縁膜１３と対向電極１４を形成する。このとき、
将来ヒューズの形成される場所にも多結晶シリコン膜を
残しておきこれをエッチングストッパ１５とする。次
に、ＣＶＤ法により膜厚約２００ｎｍのＢＰＳＧ膜から
なる第３層間絶縁膜１６を形成する。
【００２５】次に、図４（ａ）に示すように、フォトリ
ソグラフィ技術およびＣＦ4 、ＣＨＦ3 の混合ガスを含
んだ異方性エッチングにより、ｎ型拡散層上、ｐ型拡散
層（図示なし）上、ゲート電極上、ビット線上、対向電
極上などの所定の場所に第２コンタクトホール１７を開
口する。このとき、ヒューズの配置される場所にもエッ
チングを施し、溝１８を形成する。溝１８を開口する領
域には前もってエッチングストッパ１５が形成されてい
るため、溝１８のエッチングは第３層間絶縁膜１６をエ
ッチングするだけにとどまる。
ソグラフィ技術およびＣＦ4 、ＣＨＦ3 の混合ガスを含
んだ異方性エッチングにより、ｎ型拡散層上、ｐ型拡散
層（図示なし）上、ゲート電極上、ビット線上、対向電
極上などの所定の場所に第２コンタクトホール１７を開
口する。このとき、ヒューズの配置される場所にもエッ
チングを施し、溝１８を形成する。溝１８を開口する領
域には前もってエッチングストッパ１５が形成されてい
るため、溝１８のエッチングは第３層間絶縁膜１６をエ
ッチングするだけにとどまる。
【００２６】なお、容量部の対向電極の材料としては、
多結晶シリコンの他にタングステンシリサイドなどの高
融点金属のシリサイドやあるいは多結晶シリコンと高融
点金属シリサイドの積層膜などが用いられることがあ
り、その場合にはエッチングストッパ１５もそれらの材
料により形成されることになる。
多結晶シリコンの他にタングステンシリサイドなどの高
融点金属のシリサイドやあるいは多結晶シリコンと高融
点金属シリサイドの積層膜などが用いられることがあ
り、その場合にはエッチングストッパ１５もそれらの材
料により形成されることになる。
【００２７】次に、全面に金属配線バリア膜１９として
例えばＴｉ／ＴｉＮの積層膜を１５０ｎｍの厚さに成膜
し、さらに第２コンタクトホール１７および溝１８を埋
設するように、全面にＣＶＤ法で高融点金属材料、例え
ばタングステン膜２０を５００ｎｍ〜１０００ｎｍの厚
さに成膜する。
例えばＴｉ／ＴｉＮの積層膜を１５０ｎｍの厚さに成膜
し、さらに第２コンタクトホール１７および溝１８を埋
設するように、全面にＣＶＤ法で高融点金属材料、例え
ばタングステン膜２０を５００ｎｍ〜１０００ｎｍの厚
さに成膜する。
【００２８】次に、図４（ｂ）に示すように、異方性エ
ッチングによりタングステン膜２０をエッチバックし、
第２コンタクトホール１７および溝１８の内部にのみタ
ングステンを残留させる。これにより第２コンタクトホ
ール１７内にタングステンプラグ２１が、溝１８内にヒ
ューズ２２が形成される。その後、全面に例えばアルミ
ニウムを約５００ｎｍの厚さにスパッタ法で成膜して、
金属配線材料膜２３を形成する。
ッチングによりタングステン膜２０をエッチバックし、
第２コンタクトホール１７および溝１８の内部にのみタ
ングステンを残留させる。これにより第２コンタクトホ
ール１７内にタングステンプラグ２１が、溝１８内にヒ
ューズ２２が形成される。その後、全面に例えばアルミ
ニウムを約５００ｎｍの厚さにスパッタ法で成膜して、
金属配線材料膜２３を形成する。
【００２９】次に、図４（ｃ）に示すように、フォトリ
ソグラフィ技術および異方性エッチングにより金属配線
材料膜２３と金属配線バリア膜１９の不要部分を除去し
て金属配線２４を形成する。このときの異方性エッチン
グにＣｌ2 、ＢＣｌ3 の混合ガスを用いれば、アルミニ
ウムやＴｉ／ＴｉＮは容易にエッチングされるが、タン
グステンはほとんどエッチングされない。
ソグラフィ技術および異方性エッチングにより金属配線
材料膜２３と金属配線バリア膜１９の不要部分を除去し
て金属配線２４を形成する。このときの異方性エッチン
グにＣｌ2 、ＢＣｌ3 の混合ガスを用いれば、アルミニ
ウムやＴｉ／ＴｉＮは容易にエッチングされるが、タン
グステンはほとんどエッチングされない。
【００３０】［第２の実施例］次に、図５、図６を参照
して本発明の第２の実施例について説明する。図５は、
本発明の第２の実施例のヒューズ部分の平面図であり、
図６（ａ）〜（ｃ）は、図５のＢ−Ｂ′部分を含む断面
での工程断面図である。この第２の実施例は、図５と図
２の対比から明らかなように溝１８の内壁に金属配線バ
リア膜１９が形成されていない点で第１の実施例とは異
なっている。また、その製造工程は、第１の実施例の場
合と比較して、第２コンタクトホール１７および溝１８
内部に高融点金属材料（例えばタングステン）を埋設す
る工程と、金属配線バリア膜の形成順とが異なるだけ
で、その他の工程については基本的に同じ製造工程が用
いられている。よって、ここでは高融点金属材料を第２
コンタクトホール１７および溝１８内部に埋設する工程
以降の工程を主として説明することとする。
して本発明の第２の実施例について説明する。図５は、
本発明の第２の実施例のヒューズ部分の平面図であり、
図６（ａ）〜（ｃ）は、図５のＢ−Ｂ′部分を含む断面
での工程断面図である。この第２の実施例は、図５と図
２の対比から明らかなように溝１８の内壁に金属配線バ
リア膜１９が形成されていない点で第１の実施例とは異
なっている。また、その製造工程は、第１の実施例の場
合と比較して、第２コンタクトホール１７および溝１８
内部に高融点金属材料（例えばタングステン）を埋設す
る工程と、金属配線バリア膜の形成順とが異なるだけ
で、その他の工程については基本的に同じ製造工程が用
いられている。よって、ここでは高融点金属材料を第２
コンタクトホール１７および溝１８内部に埋設する工程
以降の工程を主として説明することとする。
【００３１】この実施例の製造方法において、図３
（ａ）〜（ｃ）の工程はそのまま用いられている。その
後、図６（ａ）に示すように、フォトリソグラフィ技術
およびＣＦ4 、ＣＨＦ3 の混合ガスを含んだ異方性エッ
チングにより、ｎ型拡散層上、ｐ型拡散層（図示なし）
上、ゲート電極上、ビット線上、対向電極上などの所定
の場所に第２コンタクトホール１７を開口し、このとき
ヒューズを配置すべき場所もエッチングして溝１８を形
成する。次に、第２コンタクトホール１７および溝１８
の内部に選択的に高融点金属、例えばタングステンを成
長させて第２コンタクトホール１７および溝１８を埋設
し、タングステンプラグ２１およびヒューズ２２を形成
する。
（ａ）〜（ｃ）の工程はそのまま用いられている。その
後、図６（ａ）に示すように、フォトリソグラフィ技術
およびＣＦ4 、ＣＨＦ3 の混合ガスを含んだ異方性エッ
チングにより、ｎ型拡散層上、ｐ型拡散層（図示なし）
上、ゲート電極上、ビット線上、対向電極上などの所定
の場所に第２コンタクトホール１７を開口し、このとき
ヒューズを配置すべき場所もエッチングして溝１８を形
成する。次に、第２コンタクトホール１７および溝１８
の内部に選択的に高融点金属、例えばタングステンを成
長させて第２コンタクトホール１７および溝１８を埋設
し、タングステンプラグ２１およびヒューズ２２を形成
する。
【００３２】次に、図６（ｂ）に示すように、全面に金
属配線バリア膜１９として例えばＴｉ／ＴｉＮの積層膜
を１５０ｎｍの厚さに成膜し、その後再び全面に例えば
アルミニウムを約５００ｎｍの厚さにスパッタ法で成膜
して金属配線材料膜２３を形成する。次に、図６（ｃ）
に示すように、フォトリソグラフィ技術および異方性エ
ッチングにより金属配線材料膜２３と金属配線バリア膜
１９の不要部分を除去して金属配線２４を形成する。
属配線バリア膜１９として例えばＴｉ／ＴｉＮの積層膜
を１５０ｎｍの厚さに成膜し、その後再び全面に例えば
アルミニウムを約５００ｎｍの厚さにスパッタ法で成膜
して金属配線材料膜２３を形成する。次に、図６（ｃ）
に示すように、フォトリソグラフィ技術および異方性エ
ッチングにより金属配線材料膜２３と金属配線バリア膜
１９の不要部分を除去して金属配線２４を形成する。
【００３３】以上説明したように、本発明によるヒュー
ズの形成方法によれば、第２コンタクトホールを埋設す
るための高融点金属材料、例えばタングステンをヒュー
ズとして利用している。このため、従来技術に比べて製
造工程数を増加させることなく、ヒューズの低抵抗化を
実現することができる。
ズの形成方法によれば、第２コンタクトホールを埋設す
るための高融点金属材料、例えばタングステンをヒュー
ズとして利用している。このため、従来技術に比べて製
造工程数を増加させることなく、ヒューズの低抵抗化を
実現することができる。
【００３４】なお、実施例ではヒューズ材料の高融点金
属としてタングステン（Ｗ）を使用する場合について説
明した。タングステンはＣＶＤ用のソースガスが扱いや
すく、しかもシリコンと反応しにくいという性質がある
ため、半導体装置の製造材料として広く用いられてお
り、本発明においても好適に採用される。しかし、この
材料に代え、モリブデン（Ｍｏ）、クロム（Ｃｒ）、バ
ナジウム（Ｖ）などの高融点金属材料を用いてもよい。
また、本発明は、ＳＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、フラッシュメモリ等、ＤＲＡＭ以外の半導体記憶装
置にも適用が可能なものである。
属としてタングステン（Ｗ）を使用する場合について説
明した。タングステンはＣＶＤ用のソースガスが扱いや
すく、しかもシリコンと反応しにくいという性質がある
ため、半導体装置の製造材料として広く用いられてお
り、本発明においても好適に採用される。しかし、この
材料に代え、モリブデン（Ｍｏ）、クロム（Ｃｒ）、バ
ナジウム（Ｖ）などの高融点金属材料を用いてもよい。
また、本発明は、ＳＲＡＭ、ＥＰＲＯＭ、ＥＥＰＲＯ
Ｍ、フラッシュメモリ等、ＤＲＡＭ以外の半導体記憶装
置にも適用が可能なものである。
【００３５】
【発明の効果】以上説明したように、本発明による半導
体記憶装置では、第２コンタクトホールを埋設するプラ
グと同時に形成される高融点金属膜をヒューズとして利
用している。このため従来技術に対して製造工程数を増
加させることなく低抵抗のヒューズを得ることができ
る。よって、本発明によれば、コスト増を招くことなく
デバイスの高速動作化を実現することができる。また、
ヒューズにタングステン等の高融点金属を用いることに
より、低エネルギーでの溶断が可能となり、また溶断時
に生成される酸化物の除去が容易となるという効果も期
待できる。
体記憶装置では、第２コンタクトホールを埋設するプラ
グと同時に形成される高融点金属膜をヒューズとして利
用している。このため従来技術に対して製造工程数を増
加させることなく低抵抗のヒューズを得ることができ
る。よって、本発明によれば、コスト増を招くことなく
デバイスの高速動作化を実現することができる。また、
ヒューズにタングステン等の高融点金属を用いることに
より、低エネルギーでの溶断が可能となり、また溶断時
に生成される酸化物の除去が容易となるという効果も期
待できる。
【図１】本発明の第１の実施例を示す断面図。
【図２】本発明の第１の実施例のヒューズ部分の平面
図。
図。
【図３】本発明の第１の実施例の製造方法を説明するた
めの工程断面図の一部。
めの工程断面図の一部。
【図４】本発明の第１の実施例の製造方法を説明するた
めの、図３の工程に続く工程の工程断面図。
めの、図３の工程に続く工程の工程断面図。
【図５】本発明の第２の実施例のヒューズ部分の平面
図。
図。
【図６】本発明の第２の実施例の製造方法を説明するた
めの工程断面図。
めの工程断面図。
【図７】従来例のヒューズ部分の平面図。
【図８】従来例の製造方法を説明するための工程断面
図。
図。
１ ｐ型シリコン基板 ２ 素子分離酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ ｎ型拡散層 ６ 第１層間絶縁膜 ７ 第１コンタクトホール ８ ビット線 ９ ヒューズ １０ 第２層間絶縁膜 １１ 容量コンタクトホール １２ 蓄積電極 １３ 容量絶縁膜 １４ 対向電極 １５ エッチングストッパ １６ 第３層間絶縁膜 １７ 第２コンタクトホール １８ 溝 １９ 金属配線バリア膜 ２０ タングステン膜 ２１ タングステンプラグ ２２ ヒューズ ２３ 金属配線材料膜 ２４ 金属配線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8244 27/11 27/115 27/108 21/8242 Ｈ０１Ｌ 27/10 ３８１ ４３４ 7735−4Ｍ ６８１ Ｂ
Claims (5)
- 【請求項１】 ヒューズの切断により不良ビット・セル
を冗長ビット・セルに置換することのできる半導体記憶
装置であって、 上層層間絶縁膜を貫通して形成されたコンタクトホール
および／または上層層間絶縁膜および下層層間絶縁膜を
貫通して形成されたコンタクトホールに埋設された、高
融点金属からなるプラグと、 前記上層層間絶縁膜を貫通して開溝された溝内に、前記
プラグと同一材料にて構成されたヒューズと、 前記上層層間絶縁膜上に形成された、前記プラグおよび
前記ヒューズの両端に接続された配線層と、を有するこ
とを特徴とする半導体記憶装置。 - 【請求項２】 前記高融点金属がタングステンであるこ
とを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記溝の底面には該溝を開溝する際のエ
ッチングストッパとなる導電膜が形成されていることを
特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 前記導電膜が、前記下層層間絶縁膜上に
形成された電極または配線層と同一の材料により形成さ
れていることを特徴とする請求項３記載の半導体記憶装
置。 - 【請求項５】 ヒューズの切断により不良ビット・セル
を冗長ビット・セルに置換することのできる半導体記憶
装置の製造方法であって、 （１）半導体基板上に下層層間絶縁膜を形成する工程
と、 （２）前記下層層間絶縁膜上に所定のパターンの導電膜
を形成する工程と、 （３）前記下層層間絶縁膜上に上層層間絶縁膜を形成す
る工程と、 （４）前記上層層間絶縁膜を貫通するコンタクトホール
および／または前記上層層間絶縁膜および前記下層層間
絶縁膜を貫通するコンタクトホール、並びに、前記上層
層間絶縁膜を貫通する溝を同時に開設する工程と、 （５）前記コンタクトホール内および前記溝内を高融点
金属にて埋め込む工程と、 （６）前記上層層間絶縁膜上に、前記コンタクトホール
を介して下層の導電層に接続される配線層と、前記溝内
に埋設された高融点金属体の両端から引き出される配線
層とを形成する工程と、を有することを特徴とする半導
体記憶装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197160A JP2713178B2 (ja) | 1994-08-01 | 1994-08-01 | 半導体記憶装置およびその製造方法 |
| US08/509,235 US5627400A (en) | 1994-08-01 | 1995-07-31 | Semiconductor memory device |
| KR1019950023618A KR0164945B1 (ko) | 1994-08-01 | 1995-08-01 | 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6197160A JP2713178B2 (ja) | 1994-08-01 | 1994-08-01 | 半導体記憶装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0846050A true JPH0846050A (ja) | 1996-02-16 |
| JP2713178B2 JP2713178B2 (ja) | 1998-02-16 |
Family
ID=16369776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6197160A Expired - Fee Related JP2713178B2 (ja) | 1994-08-01 | 1994-08-01 | 半導体記憶装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5627400A (ja) |
| JP (1) | JP2713178B2 (ja) |
| KR (1) | KR0164945B1 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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| US6524941B2 (en) | 1998-06-08 | 2003-02-25 | International Business Machines Corporation | Sub-minimum wiring structure |
| KR100386625B1 (ko) * | 2001-06-28 | 2003-06-09 | 주식회사 하이닉스반도체 | 반도체 소자의 제조방법 |
| US6972474B2 (en) | 2001-05-24 | 2005-12-06 | Nec Electronics Corporation | Semiconductor device having a fuse and a low heat conductive section for blowout of fuse |
| KR100567976B1 (ko) * | 1997-09-30 | 2006-05-25 | 지멘스 악티엔게젤샤프트 | 퓨즈 구조에 단자 비아를 형성하는 방법 및 금속 퓨즈 구조 |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2802262B2 (ja) * | 1995-06-26 | 1998-09-24 | 現代電子産業株式会社 | 半導体素子のキャパシター製造方法 |
| JPH0955440A (ja) * | 1995-08-17 | 1997-02-25 | Sony Corp | 半導体装置及び半導体装置の製造方法 |
| US5712206A (en) * | 1996-03-20 | 1998-01-27 | Vanguard International Semiconductor Corporation | Method of forming moisture barrier layers for integrated circuit applications |
| US6175145B1 (en) * | 1997-07-26 | 2001-01-16 | Samsung Electronics Co., Ltd. | Method of making a fuse in a semiconductor device and a semiconductor device having a fuse |
| JPH1187646A (ja) * | 1997-09-02 | 1999-03-30 | Mitsubishi Electric Corp | 半導体集積回路およびその製造方法 |
| US6048794A (en) * | 1997-10-20 | 2000-04-11 | Industrial Technology Research Institute | Selective W CVD plug process with a RTA self-aligned W-silicide barrier layer |
| US6294453B1 (en) | 1998-05-07 | 2001-09-25 | International Business Machines Corp. | Micro fusible link for semiconductor devices and method of manufacture |
| JP4397060B2 (ja) * | 1998-07-06 | 2010-01-13 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP4322330B2 (ja) * | 1998-09-04 | 2009-08-26 | エルピーダメモリ株式会社 | 半導体集積回路装置の製造方法 |
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| US6882571B1 (en) | 2000-12-19 | 2005-04-19 | Xilinx, Inc. | Low voltage non-volatile memory cell |
| US6496416B1 (en) * | 2000-12-19 | 2002-12-17 | Xilinx, Inc. | Low voltage non-volatile memory cell |
| KR100444722B1 (ko) * | 2002-04-08 | 2004-08-16 | 아남반도체 주식회사 | 퓨즈 라인 제조 방법 |
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| US6930920B1 (en) | 2002-10-29 | 2005-08-16 | Xilinx, Inc. | Low voltage non-volatile memory cell |
| US8598679B2 (en) | 2010-11-30 | 2013-12-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Stacked and tunable power fuse |
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| JPH0562933A (ja) * | 1991-09-04 | 1993-03-12 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH0629409A (ja) * | 1992-07-10 | 1994-02-04 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8002634A (nl) * | 1980-05-08 | 1981-12-01 | Philips Nv | Programmeerbare halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
| US4811078A (en) * | 1985-05-01 | 1989-03-07 | Texas Instruments Incorporated | Integrated circuit device and process with tin capacitors |
| US4792835A (en) * | 1986-12-05 | 1988-12-20 | Texas Instruments Incorporated | MOS programmable memories using a metal fuse link and process for making the same |
-
1994
- 1994-08-01 JP JP6197160A patent/JP2713178B2/ja not_active Expired - Fee Related
-
1995
- 1995-07-31 US US08/509,235 patent/US5627400A/en not_active Expired - Lifetime
- 1995-08-01 KR KR1019950023618A patent/KR0164945B1/ko not_active IP Right Cessation
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| US6524941B2 (en) | 1998-06-08 | 2003-02-25 | International Business Machines Corporation | Sub-minimum wiring structure |
| US6972474B2 (en) | 2001-05-24 | 2005-12-06 | Nec Electronics Corporation | Semiconductor device having a fuse and a low heat conductive section for blowout of fuse |
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Also Published As
| Publication number | Publication date |
|---|---|
| US5627400A (en) | 1997-05-06 |
| KR0164945B1 (ko) | 1998-12-15 |
| KR960009179A (ko) | 1996-03-22 |
| JP2713178B2 (ja) | 1998-02-16 |
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|---|---|---|---|
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