JPH0277156A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
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- JPH0277156A JPH0277156A JP63229481A JP22948188A JPH0277156A JP H0277156 A JPH0277156 A JP H0277156A JP 63229481 A JP63229481 A JP 63229481A JP 22948188 A JP22948188 A JP 22948188A JP H0277156 A JPH0277156 A JP H0277156A
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B10/00—Static random access memory [SRAM] devices
- H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ装置、特にスタティック・ランダ
ム・アクセス・メモリ （Ｓ−ＲＡＭ）に係わる。
ム・アクセス・メモリ （Ｓ−ＲＡＭ）に係わる。
本発明は５−ＲＡＭにおいて、これを構成する１対のス
イッチングトランジスタの不純物拡散領域に接続される
第１の配線層を特にこのメモリセルとこれと隣り合うメ
モリセルのスイッチングトランジスタの電極上に延在さ
せ、この電極上において１対のピント線にそれぞれその
ビット線の延在方向に沿って互に逆向きに引出されて接
続されるようにすることによって集積密度の向上と信頬
性の向上とをはかる。
イッチングトランジスタの不純物拡散領域に接続される
第１の配線層を特にこのメモリセルとこれと隣り合うメ
モリセルのスイッチングトランジスタの電極上に延在さ
せ、この電極上において１対のピント線にそれぞれその
ビット線の延在方向に沿って互に逆向きに引出されて接
続されるようにすることによって集積密度の向上と信頬
性の向上とをはかる。
（従来の技術〕
５−ＲＡＭ例えば高抵抗負荷型の５−ＲＡＭは、その１
メモリセルの等価回路を第６図に示すように、高抵抗Ｒ
１とＭＩＳ型トランジスタＱ１からなるインバータと、
高抵抗Ｒ８とＭＩＳ型トランジスタＱ２からなるインバ
ータとの対のインバー夕の一方の出力を他方の出力に接
続したフリップフロップ回路と、１対のＭＩＳ型トラン
ジスタより成るスイッチングトランジスタＱ、およびＱ
４とで構成されたメモリセルを有し、１対のスイッチン
グトランジスタＱ、およびＱ４が１対のビット線ＤＬお
よびＤＬに接続されてなる。ＷＬはワード線、ＶＣＣは
電源端子を示す。
メモリセルの等価回路を第６図に示すように、高抵抗Ｒ
１とＭＩＳ型トランジスタＱ１からなるインバータと、
高抵抗Ｒ８とＭＩＳ型トランジスタＱ２からなるインバ
ータとの対のインバー夕の一方の出力を他方の出力に接
続したフリップフロップ回路と、１対のＭＩＳ型トラン
ジスタより成るスイッチングトランジスタＱ、およびＱ
４とで構成されたメモリセルを有し、１対のスイッチン
グトランジスタＱ、およびＱ４が１対のビット線ＤＬお
よびＤＬに接続されてなる。ＷＬはワード線、ＶＣＣは
電源端子を示す。
この種の半導体メモリ装置において特開昭６２−２９３
６６８号公開公報に多層配線構造の第１層目の導電層で
ゲート電極とワード線とを形成し、第２層目の導電層で
接地線を形成し、第３層目の導電層で抵抗素子を形成す
ることによって集積度の向上をはかるものの提案がなさ
れている。これら第１゜第２および第３の導電層は、例
えば多結晶シリコン層によって構成され、ビット線ＤＬ
およびＤＬの導出は、多層構造の多結晶シリコン導電層
上の最上層に設けられた配線金属層例えばＡＩ金属層に
よって導出が構成されるものであるが、この最上層のビ
ット線はスイッチングトランジスタＱ。
６６８号公開公報に多層配線構造の第１層目の導電層で
ゲート電極とワード線とを形成し、第２層目の導電層で
接地線を形成し、第３層目の導電層で抵抗素子を形成す
ることによって集積度の向上をはかるものの提案がなさ
れている。これら第１゜第２および第３の導電層は、例
えば多結晶シリコン層によって構成され、ビット線ＤＬ
およびＤＬの導出は、多層構造の多結晶シリコン導電層
上の最上層に設けられた配線金属層例えばＡＩ金属層に
よって導出が構成されるものであるが、この最上層のビ
ット線はスイッチングトランジスタＱ。
およびＱ４の各ソース領域となる不純物拡散領域から電
気的に導出された下層の第２の導電層に電気的に連結す
ることからその連結部における段差による信頼性の低下
の課題、さらにより高集積度化をはかることの要求の課
題がある。
気的に導出された下層の第２の導電層に電気的に連結す
ることからその連結部における段差による信頼性の低下
の課題、さらにより高集積度化をはかることの要求の課
題がある。
〔発明が解決しようとする！１題〕
本発明においては、上述したビット線導出の信頼性の課
題および高集積度化の課題を解決する半導体メモリ装置
を提供する。
題および高集積度化の課題を解決する半導体メモリ装置
を提供する。
本発明は第１図にその路線的拡大平面図を示し、第２図
にその要部の路線的拡大断面図を示し、第３図にその構
成上の接ｖｔ図を示すように、１対のＭＩＳ型トランジ
スタ（駆動トランジスタ）Ｑ＋およびＱｔで構成された
フリップフロップ回路と、１対の具体的にはＭＩＳ型ト
ランジスタによるスイッチングトランジスタＱ、および
Ｑ４で構成されたメモリセルを有し、これら１対のスイ
ッチングトランジスタＱ、およびＱ４が１対のビット線
ＤＬおよびＤＬに接続された半導体メモリ装置において
、その１対のＭＩＳ型トランジスタによるスイッチング
トランジスタＱ、およびＱ４の不純物拡散領域（例えば
ドレイン領域） （ｄａ−）および（ｄａ−）と接続さ
れ、かつスイッチングトランジスタのケート電極、具体
的には、ｌのメモリセルの一方のスイッチングトラン・
ジスタ例えばＱ４のゲート電極と、このメモリセルのス
イッチングトランジスタＱ、と隣合う他のメモリセルに
おけるスイッチングトランジスタＱ３．のゲート電極上
に延在する第１の配線層（１１および（２）を設ける。
にその要部の路線的拡大断面図を示し、第３図にその構
成上の接ｖｔ図を示すように、１対のＭＩＳ型トランジ
スタ（駆動トランジスタ）Ｑ＋およびＱｔで構成された
フリップフロップ回路と、１対の具体的にはＭＩＳ型ト
ランジスタによるスイッチングトランジスタＱ、および
Ｑ４で構成されたメモリセルを有し、これら１対のスイ
ッチングトランジスタＱ、およびＱ４が１対のビット線
ＤＬおよびＤＬに接続された半導体メモリ装置において
、その１対のＭＩＳ型トランジスタによるスイッチング
トランジスタＱ、およびＱ４の不純物拡散領域（例えば
ドレイン領域） （ｄａ−）および（ｄａ−）と接続さ
れ、かつスイッチングトランジスタのケート電極、具体
的には、ｌのメモリセルの一方のスイッチングトラン・
ジスタ例えばＱ４のゲート電極と、このメモリセルのス
イッチングトランジスタＱ、と隣合う他のメモリセルに
おけるスイッチングトランジスタＱ３．のゲート電極上
に延在する第１の配線層（１１および（２）を設ける。
そしてこれらスイッチングトランジスタＱ３．およびＱ
４のゲート電極上で１対の第１の配線層（１）および（
２）と接続され１対のビット線ＤＬおよびＤＬの延在方
向に沿うものの互に逆向きに引出されるようになされ、
上述の１対のビット１ｉＤＬおよびＤＬにそれぞれ接続
された１対の第２の配線層（３）および（４）を設ける
。
４のゲート電極上で１対の第１の配線層（１）および（
２）と接続され１対のビット線ＤＬおよびＤＬの延在方
向に沿うものの互に逆向きに引出されるようになされ、
上述の１対のビット１ｉＤＬおよびＤＬにそれぞれ接続
された１対の第２の配線層（３）および（４）を設ける
。
上述した本発明構成によれば、拡散領域（ｄｚｍ）およ
び（ｄａｔ）に対するビット線ＤＬおよびＤＬとの接続
を第１の配線層および第２の配線層（１）および＋３１
．１２１および（４）を介して接続するものであるが、
この場合その第１の配線層（１）（２）と第２の配線Ｎ
（３）（４）との接続部をスイッチングトランジスタＱ
３．。
び（ｄａｔ）に対するビット線ＤＬおよびＤＬとの接続
を第１の配線層および第２の配線層（１）および＋３１
．１２１および（４）を介して接続するものであるが、
この場合その第１の配線層（１）（２）と第２の配線Ｎ
（３）（４）との接続部をスイッチングトランジスタＱ
３．。
Ｑ４のゲート電極上において行ったこと、さらに対のス
イッチングトランジスタＱ３．およびＱ、に関して逆方
向に、すなわち互いに！ＩＩするよう導出したことによ
ってその配列占有幅を両者間を短絡することなく充分小
に保持できる。つまり第２の配線層（３）および（４）
を互いに並置した場合に比し小さくすることができ、高
集積度化をはかることができる。また、各ｊｌ域（３ａ
）および（４ｂ）と各ビット線ＤＬおよびＤＬとの接続
を第１の配線層＋１１および（２）と第２の配線層（３
）および（４）とを介して接続するようにしたことによ
って各配線層相互のコンタクト、段差を小とすることが
でき、段差による断線等の信軌性の低下を効果的に回避
できる。
イッチングトランジスタＱ３．およびＱ、に関して逆方
向に、すなわち互いに！ＩＩするよう導出したことによ
ってその配列占有幅を両者間を短絡することなく充分小
に保持できる。つまり第２の配線層（３）および（４）
を互いに並置した場合に比し小さくすることができ、高
集積度化をはかることができる。また、各ｊｌ域（３ａ
）および（４ｂ）と各ビット線ＤＬおよびＤＬとの接続
を第１の配線層＋１１および（２）と第２の配線層（３
）および（４）とを介して接続するようにしたことによ
って各配線層相互のコンタクト、段差を小とすることが
でき、段差による断線等の信軌性の低下を効果的に回避
できる。
第１図〜第３図に示した本発明装置をその理解を容易に
するため第４図および第５図をも参照してその製造方法
と共に詳細に説明する。
するため第４図および第５図をも参照してその製造方法
と共に詳細に説明する。
第４図Ａ〜Ｄは高負荷抵抗型５−ＲＡＭの１メモリセル
と、ビット線ＤＬ、ＤＬと共通に接続される隣り合うメ
モリセルのスイッチングトランジスタＱ３ｓおよびＱａ
ｓの配置部分を示す拡大路線的平面図で、第５図Ａおよ
びＢは第４図のトランジスタＱ、およびＣ４の配置線上
の各工程における路線的拡大断面図を示す。
と、ビット線ＤＬ、ＤＬと共通に接続される隣り合うメ
モリセルのスイッチングトランジスタＱ３ｓおよびＱａ
ｓの配置部分を示す拡大路線的平面図で、第５図Ａおよ
びＢは第４図のトランジスタＱ、およびＣ４の配置線上
の各工程における路線的拡大断面図を示す。
この例においては、第５図に示すように１の導電型例え
ばｎ型の半導体基体Ｓの１主面に臨んで例えば他の導電
型のｐ型のウェル領域（５）が形成され、このウェル領
域（５）に各メモリセルの各トランジスタが形成された
構成をとる場合である。
ばｎ型の半導体基体Ｓの１主面に臨んで例えば他の導電
型のｐ型のウェル領域（５）が形成され、このウェル領
域（５）に各メモリセルの各トランジスタが形成された
構成をとる場合である。
半導体基板Ｓの回路素子即ち各トランジスタの形成部以
外のいわゆるフィールド部には例えば熱酸化による厚い
ＳＩＯ□フィールド絶縁層（６）が形成されている。
外のいわゆるフィールド部には例えば熱酸化による厚い
ＳＩＯ□フィールド絶縁層（６）が形成されている。
そしてこのフィールド絶縁Ｎ（６）が形成されていない
回路素子としての各トランジスタのゲート部に、それぞ
れ例えば薄い５ｉ０２酸化膜によるゲート絶縁層（７）
が所要のパターンに被着形成される。これを含んで第４
図Ａおよび第５図Ａに示すようにトランジスタＱ１〜Ｑ
４とＱ。およびＱ。の各ゲート電極（８）が形成される
。これらゲート電極（８）は、トランジスタＱｌおよび
Ｃ２については独立に、トランジスタＱ、およびＣ４，
Ｑｓ−およびＣ４，については、それぞれワード線ＷＬ
を兼ねて共通に設けられる。
回路素子としての各トランジスタのゲート部に、それぞ
れ例えば薄い５ｉ０２酸化膜によるゲート絶縁層（７）
が所要のパターンに被着形成される。これを含んで第４
図Ａおよび第５図Ａに示すようにトランジスタＱ１〜Ｑ
４とＱ。およびＱ。の各ゲート電極（８）が形成される
。これらゲート電極（８）は、トランジスタＱｌおよび
Ｃ２については独立に、トランジスタＱ、およびＣ４，
Ｑｓ−およびＣ４，については、それぞれワード線ＷＬ
を兼ねて共通に設けられる。
これらゲート電極（８）は、いわゆるポリサイド構成が
とられる。すなわち、それぞれ例えば厚さ１０００人の
第１の多結晶シ・リコン層（８Ａ）とこれの上に高融点
金属例えばタングステンＷの例えば厚さ１０００人のシ
リサイド層（８Ｂ）がそれぞれ全面的に形成され、Ｒ［
Ｅ（反応性イオンエツチング）等によるパターンエツチ
ングがなされて全ゲート電橋（８）が同時に形成される
。
とられる。すなわち、それぞれ例えば厚さ１０００人の
第１の多結晶シ・リコン層（８Ａ）とこれの上に高融点
金属例えばタングステンＷの例えば厚さ１０００人のシ
リサイド層（８Ｂ）がそれぞれ全面的に形成され、Ｒ［
Ｅ（反応性イオンエツチング）等によるパターンエツチ
ングがなされて全ゲート電橋（８）が同時に形成される
。
そしてウェル領域（５）の表面にのぞんで各ＭＩＳ型ト
ランジスタのゲート部の両側にソースおよびドレイン領
域となるこの例ではｎ型の不純物が拡散された各不純物
拡散領域（ｄ＋−） （ｄａｂ）、 （ｄｍａ） Ｃｄ
ｚｂ）。
ランジスタのゲート部の両側にソースおよびドレイン領
域となるこの例ではｎ型の不純物が拡散された各不純物
拡散領域（ｄ＋−） （ｄａｂ）、 （ｄｍａ） Ｃｄ
ｚｂ）。
（ｄｓ−） （ｄｓｂ）、 （ｄａ−）（ｄｎＪ、 （
ｄｓ−ｍ） （ｄｚｓＪ、 （ｄａｔａ） （ｄａｓｈ
）が各ゲート電極（８）およびフィールド絶縁Ｎ（７）
をマスクとして例えばイオン注入法によって形成される
。ここに、トランジスタＱ、の領域（ｄａｂ）とトラン
ジスタＱ３の領域（ｄｓｂ）は連結して設けられ、トラ
ンジスタＱ、とＱ。、Ｃ４とＱ。の各一方の領域（ｄｗ
ｂ）と（ｄ３ｍｍ） 、（６４ｍ）と（ｄａ−）は連通
して設けられる。
ｄｓ−ｍ） （ｄｚｓＪ、 （ｄａｔａ） （ｄａｓｈ
）が各ゲート電極（８）およびフィールド絶縁Ｎ（７）
をマスクとして例えばイオン注入法によって形成される
。ここに、トランジスタＱ、の領域（ｄａｂ）とトラン
ジスタＱ３の領域（ｄｓｂ）は連結して設けられ、トラ
ンジスタＱ、とＱ。、Ｃ４とＱ。の各一方の領域（ｄｗ
ｂ）と（ｄ３ｍｍ） 、（６４ｍ）と（ｄａ−）は連通
して設けられる。
また上述した不純物拡散領域すなわち各トランジスタＱ
１〜Ｑ、、Ｑ、、およびＱ。の各ソースおよびドレイン
領域は、各ゲート部側に形成された低不純物濃度領域（
９）とこの領域（９）を介することによって各ゲート部
から離間して設けられた高不純物濃度領域（１０）とに
よって構成される。この低不純物濃度領域（９）は、例
えば各ゲート電極をマスクとして不純物のイオン注入に
よって形成され、さらにこのゲート電極の両側に５ｉＯ
１等にサイドウオール周知の技術によって形成しこれを
マスクとしてｎ型の不純物を高濃度をもってイオン注入
し、かつ例えば第１の多結晶シリコンＮ（８Ａ）からの
不純物ドーピングによって高不純物濃度領域として形成
される。
１〜Ｑ、、Ｑ、、およびＱ。の各ソースおよびドレイン
領域は、各ゲート部側に形成された低不純物濃度領域（
９）とこの領域（９）を介することによって各ゲート部
から離間して設けられた高不純物濃度領域（１０）とに
よって構成される。この低不純物濃度領域（９）は、例
えば各ゲート電極をマスクとして不純物のイオン注入に
よって形成され、さらにこのゲート電極の両側に５ｉＯ
１等にサイドウオール周知の技術によって形成しこれを
マスクとしてｎ型の不純物を高濃度をもってイオン注入
し、かつ例えば第１の多結晶シリコンＮ（８Ａ）からの
不純物ドーピングによって高不純物濃度領域として形成
される。
第４図ＡにおいてＣＩ、Ｃ，およびＣ１は、それぞれ第
３図にその対応する接続部を同符号を付して示す電気的
コンタクト部で、コンタクト部Ｃ＋およびＣｔは、トラ
ンジスタＱｌのゲート電極の両端延長部がトランジスタ
Ｑ２およびＱ、の各−方の不純物拡散領域（ａｘｂ）お
よび（ｄｎＪ上にオーミックに連接したコンタクト部を
示す。また、コンタクト部Ｃ３はトランジスタＱ２のゲ
ート電極の一端がトランジスタＱｒおよびＱ、の各一方
の不純物拡散領域（ｄａｂ）および（ｄａｂ）とのオー
ミックに連接したコンタクト部を示す。
３図にその対応する接続部を同符号を付して示す電気的
コンタクト部で、コンタクト部Ｃ＋およびＣｔは、トラ
ンジスタＱｌのゲート電極の両端延長部がトランジスタ
Ｑ２およびＱ、の各−方の不純物拡散領域（ａｘｂ）お
よび（ｄｎＪ上にオーミックに連接したコンタクト部を
示す。また、コンタクト部Ｃ３はトランジスタＱ２のゲ
ート電極の一端がトランジスタＱｒおよびＱ、の各一方
の不純物拡散領域（ｄａｂ）および（ｄａｂ）とのオー
ミックに連接したコンタクト部を示す。
そして各ゲート電極（８）上を含んで全面的に第１の眉
間絶縁層（１１）を、例えばＣＶＤ （化学的気相成長
法）によって形成したＳｉ０２層によって形成する。
間絶縁層（１１）を、例えばＣＶＤ （化学的気相成長
法）によって形成したＳｉ０２層によって形成する。
そして第４図Ｂに示すように、この層間絶縁層（１１）
の所定部に第３図に対応する位置に同符号を付して示す
コンタクト部０４〜Ｃ７を構成するコンタクト窓を穿設
して各トランジスタＱ、およびＣ２の各一方の不純物拡
散領域（ｄ＋、）および（ｄｌｂ）にコンタクト部Ｃ４
およびＣ２をもって連接する接地導電Ｎ （１２）を形
成すると共に、ピッｌ−線ＤＬおよびＤＬに接続すべき
トランジスタＱ、およびＣ４各一方の不純物拡散領域（
ｄｏ）および（ａａａ）にコンタクト部Ｃ４およびＣ１
において連接する第２の配線層（３）および（４）をそ
れぞれトランジスタＱ！ｓおよびＣ４のゲート部上に延
在させて形成する。これら接地導電層（１２）と第２の
配線層（３）および（４）は第２の多結晶シリコンＮ
（１３Ａ）によって形成する。この第２の多結晶シリコ
ンＮ（１３Ａ）はいわゆるポリサイド構造をもって形成
できる。すなわち多結晶シリコン層（１３Ａ）上に金属
のシリサイドＮ（１３Ｂ）の積層構造となし得る。この
ポリサイド層は全面的に形成し、ＲＩＥ等による選択的
エツチングによって上述の接地導電層（１２）と、第１
の配線層ｉｌ＋および（２）とを同時に形成する。
の所定部に第３図に対応する位置に同符号を付して示す
コンタクト部０４〜Ｃ７を構成するコンタクト窓を穿設
して各トランジスタＱ、およびＣ２の各一方の不純物拡
散領域（ｄ＋、）および（ｄｌｂ）にコンタクト部Ｃ４
およびＣ２をもって連接する接地導電Ｎ （１２）を形
成すると共に、ピッｌ−線ＤＬおよびＤＬに接続すべき
トランジスタＱ、およびＣ４各一方の不純物拡散領域（
ｄｏ）および（ａａａ）にコンタクト部Ｃ４およびＣ１
において連接する第２の配線層（３）および（４）をそ
れぞれトランジスタＱ！ｓおよびＣ４のゲート部上に延
在させて形成する。これら接地導電層（１２）と第２の
配線層（３）および（４）は第２の多結晶シリコンＮ
（１３Ａ）によって形成する。この第２の多結晶シリコ
ンＮ（１３Ａ）はいわゆるポリサイド構造をもって形成
できる。すなわち多結晶シリコン層（１３Ａ）上に金属
のシリサイドＮ（１３Ｂ）の積層構造となし得る。この
ポリサイド層は全面的に形成し、ＲＩＥ等による選択的
エツチングによって上述の接地導電層（１２）と、第１
の配線層ｉｌ＋および（２）とを同時に形成する。
さらにこれの上に第５図Ａに示すように、第２の眉間絶
縁層（１４）を同様にＣＶＤ法による５ｉｎ２層等によ
って全面的に形成する。そして、第２および第１の眉間
絶８ｉ層（１１）および（１４）を貫通して第４図Ｃに
対するように、第３図に同一符号を付して示すコンタク
ト部ＣｔＺおよびＣｆｆｆｆとを構成するコンタクト窓
を、それぞれトランジスタＱｌおよびＱ！の各ゲート電
極（８）端部上に穿設する。そしてこれらコンタクト窓
内を含んで例えば全面的にＣＶＤ法等によって第３の多
結晶シリコン層（１５）を形成し、これをパターン化し
て第３図に示す高抵抗負荷抵抗Ｒ１およびＲ２と、ＶＣ
Ｃ端子導出を行う配線層（１６）を形成す・る。この配
線１ （１６）は抵抗Ｒ１およびＲｚの構成部において
は、多結晶シリコン層のパターン化例えば選択的ドライ
エツチングによるパターン化後に全面的にプラズマＣＶ
Ｄ法によって形成されたシリコンナイトライド層ＳｉＮ
層（２）を被着形成し熱処理を行ってこのプラズマＣＶ
Ｄ法によるシリコンナイトライドｉ （２６）に必然的
に含まれた水素Ｈを多結晶シリコン層の所定部に導入す
ることによって高比抵抗化する。そして、抵抗Ｒ＋およ
びＲ１形成部以外のＶＣＣ端子導出部においては、不純
物の高濃度ドーピングを行って低比抵抗化する。その後
第５図Ｂに示すように、このシリコンナイトライドＩ
（２６）を例えば異方性エツチングのＲＩＢ（反応性イ
オンエツチング）によって除去する。この場合異方性エ
ツチングによる除去によってこのシリコンナイトライド
層（２６）の形成面に段部が存在する場合、その段部の
壁面にはサイドウオールとしてシリコンナイトライド層
（２６）が残存するが、これは表面平坦化の上でむしろ
好ましい。そして再び例えば減圧ＣＶＤ法によってシリ
コンナイトライド層Ｓ ｉ ３ Ｎ ｍを例えば耐圧向
上のための絶縁層（２７）として被着する。
縁層（１４）を同様にＣＶＤ法による５ｉｎ２層等によ
って全面的に形成する。そして、第２および第１の眉間
絶８ｉ層（１１）および（１４）を貫通して第４図Ｃに
対するように、第３図に同一符号を付して示すコンタク
ト部ＣｔＺおよびＣｆｆｆｆとを構成するコンタクト窓
を、それぞれトランジスタＱｌおよびＱ！の各ゲート電
極（８）端部上に穿設する。そしてこれらコンタクト窓
内を含んで例えば全面的にＣＶＤ法等によって第３の多
結晶シリコン層（１５）を形成し、これをパターン化し
て第３図に示す高抵抗負荷抵抗Ｒ１およびＲ２と、ＶＣ
Ｃ端子導出を行う配線層（１６）を形成す・る。この配
線１ （１６）は抵抗Ｒ１およびＲｚの構成部において
は、多結晶シリコン層のパターン化例えば選択的ドライ
エツチングによるパターン化後に全面的にプラズマＣＶ
Ｄ法によって形成されたシリコンナイトライド層ＳｉＮ
層（２）を被着形成し熱処理を行ってこのプラズマＣＶ
Ｄ法によるシリコンナイトライドｉ （２６）に必然的
に含まれた水素Ｈを多結晶シリコン層の所定部に導入す
ることによって高比抵抗化する。そして、抵抗Ｒ＋およ
びＲ１形成部以外のＶＣＣ端子導出部においては、不純
物の高濃度ドーピングを行って低比抵抗化する。その後
第５図Ｂに示すように、このシリコンナイトライドＩ
（２６）を例えば異方性エツチングのＲＩＢ（反応性イ
オンエツチング）によって除去する。この場合異方性エ
ツチングによる除去によってこのシリコンナイトライド
層（２６）の形成面に段部が存在する場合、その段部の
壁面にはサイドウオールとしてシリコンナイトライド層
（２６）が残存するが、これは表面平坦化の上でむしろ
好ましい。そして再び例えば減圧ＣＶＤ法によってシリ
コンナイトライド層Ｓ ｉ ３ Ｎ ｍを例えば耐圧向
上のための絶縁層（２７）として被着する。
このようにして各トランジスタＱ１およびＱｔのゲート
電極にコンタクト部Ｃ０およびＣ０によって接続された
配線Ｉ！！（１６）は、同時にコンタクト部Ｃ２および
Ｃ１を通じて各トランジスタＱ、およびＣ４の各領域（
ｄ、ｌｂ）および（ｄａｂ）に接続されることになる。
電極にコンタクト部Ｃ０およびＣ０によって接続された
配線Ｉ！！（１６）は、同時にコンタクト部Ｃ２および
Ｃ１を通じて各トランジスタＱ、およびＣ４の各領域（
ｄ、ｌｂ）および（ｄａｂ）に接続されることになる。
そして、第２図に示すように、絶縁層（２７）上に第１
のシリケートガラス層例えば砒素シリケートガラスＩＩ
（２８）を５０００人程度０厚さに被着し、その所定部
に第３図のコンタクト部Ｃ台およびＣ７を構成する各コ
ンタクト窓を、各節１の配ｄ Ｎｆｉ＋および（２）の
各トランジスタＱ３ｇおよびＣ４のゲート部上への延在
端部上に穿設する。その後加熱処理を施してこのシリケ
ートガラスＩ’ｉ （２８）のいわゆるリフォロー処理
を行ってその表面をなだらかな面とする。そして各コン
タクト部Ｃ３およびＣ９を構成するコンタクト窓を通じ
て第１の配線Ｎ（１）および（２）にコンタクトさせて
第２の配線Ｉ！１（３１および（４）を形成するｔこれ
ら配線層（３）および（４）は、例えば層のＴｉ層とＴ
ｉＮ層による積層構造の例えば厚さ１０００人のバリヤ
ー金属層（２９）とこれの上に厚さ４００人程０に形成
したＡ／金金属３０）とをそれぞれ蒸着あるいはスパッ
タ等によって被着形成した第１の金属層を形成し、これ
を選択的に所要のパターンにエツチングすることによっ
て形成し得る。
のシリケートガラス層例えば砒素シリケートガラスＩＩ
（２８）を５０００人程度０厚さに被着し、その所定部
に第３図のコンタクト部Ｃ台およびＣ７を構成する各コ
ンタクト窓を、各節１の配ｄ Ｎｆｉ＋および（２）の
各トランジスタＱ３ｇおよびＣ４のゲート部上への延在
端部上に穿設する。その後加熱処理を施してこのシリケ
ートガラスＩ’ｉ （２８）のいわゆるリフォロー処理
を行ってその表面をなだらかな面とする。そして各コン
タクト部Ｃ３およびＣ９を構成するコンタクト窓を通じ
て第１の配線Ｎ（１）および（２）にコンタクトさせて
第２の配線Ｉ！１（３１および（４）を形成するｔこれ
ら配線層（３）および（４）は、例えば層のＴｉ層とＴ
ｉＮ層による積層構造の例えば厚さ１０００人のバリヤ
ー金属層（２９）とこれの上に厚さ４００人程０に形成
したＡ／金金属３０）とをそれぞれ蒸着あるいはスパッ
タ等によって被着形成した第１の金属層を形成し、これ
を選択的に所要のパターンにエツチングすることによっ
て形成し得る。
これら第２の配線層（３）および（４）は、互いに後述
するビット線の延長方向に沿って互い逆向きに延在させ
て形成する。尚、図示の例ではコンタクト部Ｃ４が上面
からみてコンタクト部Ｃ０と一致している。
するビット線の延長方向に沿って互い逆向きに延在させ
て形成する。尚、図示の例ではコンタクト部Ｃ４が上面
からみてコンタクト部Ｃ０と一致している。
そしてさらにこれの上に減圧ＣＶＤ法によって５ｉ３Ｎ
ａによる高耐圧化の下地層（３１）を形成し、さらにこ
れの上に第２のシリケートガラス層例えばりんシリケー
トガラスＩｉ （３２）を６０００人程度０厚さに被着
する。
ａによる高耐圧化の下地層（３１）を形成し、さらにこ
れの上に第２のシリケートガラス層例えばりんシリケー
トガラスＩｉ （３２）を６０００人程度０厚さに被着
する。
そして第２の配線層（３）および（４）上においてその
互いに逆方向の延長端上に第２のシリケートガラス層（
３２）とこれの下の下地層（３１）とにわたって第３図
に対応する接続部分に同一符号を付して示すコンタクト
部Ｃ６およびＣ５を構成するコンタクト窓明けを行って
このコンタクト窓内を含んで例えば１０００人程度０厚
さのＴｉ層によるバリア金属層（３３）とこれの上に厚
さ９０００人のＡ１金属層（３４）を被着した第２の金
属層を形成し、これを所定の選択的エツチング等による
パターン化を行って第１図に示すようにビット線ＤＬお
よびＯＬを形成する。さらにこれの上のプラズマＣＶＤ
によって例えば厚さ７５００人による表面保護層（３５
）を形成する。
互いに逆方向の延長端上に第２のシリケートガラス層（
３２）とこれの下の下地層（３１）とにわたって第３図
に対応する接続部分に同一符号を付して示すコンタクト
部Ｃ６およびＣ５を構成するコンタクト窓明けを行って
このコンタクト窓内を含んで例えば１０００人程度０厚
さのＴｉ層によるバリア金属層（３３）とこれの上に厚
さ９０００人のＡ１金属層（３４）を被着した第２の金
属層を形成し、これを所定の選択的エツチング等による
パターン化を行って第１図に示すようにビット線ＤＬお
よびＯＬを形成する。さらにこれの上のプラズマＣＶＤ
によって例えば厚さ７５００人による表面保護層（３５
）を形成する。
このようにして第６図にその接続図を示す５−ＲＡＭを
構成する。
構成する。
なお図示した例では、各ＭＩＳ型トランジスタがｎチャ
ンネル型である場合について説明したが、ｐ型チャンネ
ルである場合においては各部における導電型を図示とは
逆の導電型に選定するなど種々の変形変更をなし得るこ
とはいうまでもないところであろう。
ンネル型である場合について説明したが、ｐ型チャンネ
ルである場合においては各部における導電型を図示とは
逆の導電型に選定するなど種々の変形変更をなし得るこ
とはいうまでもないところであろう。
上述したように本発明によれば、例えば３層の多結晶シ
リコン層構造による配線構造とした場合において、これ
ら積層構造上にさらにその上に設けられた金属層による
ビット線ＤＬおよびＤＬへのＭＩＳ型トランジスタＱ３
およびＣ４の拡散領域ｄ３．およびｄａｍからの電気的
導出を、第２の多結晶シリコンＮ （１３Ａ）より成る
第１の配線層＋１１および（２）−第１の金属層より成
る第２の配線層（３）および（４）を介して導出するよ
うにしたことによって各コンタクト部における段差の緩
衝が行われて断線の発生が回避され信頼性の向上がはか
られると共に、配線層（１ンと（２ンとを、また配線層
で３ンと（４）とを互に逆方向に導出し、かつ各配線層
＋１１および（２）をゲート電極上に延在させここにお
いて第２の配線層（３）および（４）の接続を行うよう
にしたので、配置面積の縮小化がはかられ配線層（３）
および（４）が互いに並置して配置されることが回避さ
れたことによってビー／ ト線ＤＬおよびＤＬの配置方
向すなわちビット線ＤＬおよびＤＬの幅方向に関する配
線（３）および（４）の間隔を充分狭小にとることがで
き集積度の向上と信頼性の向上をはかることができる。
リコン層構造による配線構造とした場合において、これ
ら積層構造上にさらにその上に設けられた金属層による
ビット線ＤＬおよびＤＬへのＭＩＳ型トランジスタＱ３
およびＣ４の拡散領域ｄ３．およびｄａｍからの電気的
導出を、第２の多結晶シリコンＮ （１３Ａ）より成る
第１の配線層＋１１および（２）−第１の金属層より成
る第２の配線層（３）および（４）を介して導出するよ
うにしたことによって各コンタクト部における段差の緩
衝が行われて断線の発生が回避され信頼性の向上がはか
られると共に、配線層（１ンと（２ンとを、また配線層
で３ンと（４）とを互に逆方向に導出し、かつ各配線層
＋１１および（２）をゲート電極上に延在させここにお
いて第２の配線層（３）および（４）の接続を行うよう
にしたので、配置面積の縮小化がはかられ配線層（３）
および（４）が互いに並置して配置されることが回避さ
れたことによってビー／ ト線ＤＬおよびＤＬの配置方
向すなわちビット線ＤＬおよびＤＬの幅方向に関する配
線（３）および（４）の間隔を充分狭小にとることがで
き集積度の向上と信頼性の向上をはかることができる。
第１図は本発明装置の一例の路線的拡大平面図、第２図
はその要部の路線的拡大断面図、第３図は本発明装置の
構成を示す接続図、第４図Ａ−Ｄは本発明装置の一例の
各製造工程における路線的拡大平面図、第５図Ａおよび
Ｂは同様の各工程の要部の路線的拡大断面図、第６図は
高負荷抵抗型５−ＲＡＭの等価回路図である。 Ｑ１〜Ｑ４はＭＩＳ型トランジスタ、ＤＬおよびＤＬは
ビット線、（１）および（２）は第１の配線層、（３）
および（４）は第２の配線層である。
はその要部の路線的拡大断面図、第３図は本発明装置の
構成を示す接続図、第４図Ａ−Ｄは本発明装置の一例の
各製造工程における路線的拡大平面図、第５図Ａおよび
Ｂは同様の各工程の要部の路線的拡大断面図、第６図は
高負荷抵抗型５−ＲＡＭの等価回路図である。 Ｑ１〜Ｑ４はＭＩＳ型トランジスタ、ＤＬおよびＤＬは
ビット線、（１）および（２）は第１の配線層、（３）
および（４）は第２の配線層である。
Claims (1)
- 【特許請求の範囲】 １対のＭＩＳ型トランジスタで構成されたフリップフ
ロップ回路と、１対のスイッチングトランジスタとで構
成されたメモリセルとを有し、該１対のスイッチングト
ランジスタが１対のビット線に接続された半導体メモリ
装置において、 上記１対のスイッチングトランジスタの不純物拡散領域
と接続され、スイッチングトランジスタのゲート電極上
に延在する１対の第１の配線層と、上記スイッチングト
ランジスタのゲート電極上で上記１対の第１の配線層と
接続され上記１対のビット線の延在方向において互に逆
向きに引出されて上記１対のビット線にそれぞれ接続さ
れた１対の第２の配線層とを有することを特徴とする半
導体メモリ装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229481A JP2805765B2 (ja) | 1988-09-13 | 1988-09-13 | 半導体メモリ装置 |
| GB8920522A GB2223127B (en) | 1988-09-13 | 1989-09-11 | Static random access memory |
| DE3930622A DE3930622C2 (de) | 1988-09-13 | 1989-09-13 | Statischer RAM |
| US07/406,598 US4975875A (en) | 1988-09-13 | 1989-09-13 | Static random access memory with tri-layer conductor construction over access transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63229481A JP2805765B2 (ja) | 1988-09-13 | 1988-09-13 | 半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0277156A true JPH0277156A (ja) | 1990-03-16 |
| JP2805765B2 JP2805765B2 (ja) | 1998-09-30 |
Family
ID=16892846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63229481A Expired - Fee Related JP2805765B2 (ja) | 1988-09-13 | 1988-09-13 | 半導体メモリ装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4975875A (ja) |
| JP (1) | JP2805765B2 (ja) |
| DE (1) | DE3930622C2 (ja) |
| GB (1) | GB2223127B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02112275A (ja) * | 1988-10-21 | 1990-04-24 | Seiko Epson Corp | 半導体記憶装置 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2599495B2 (ja) * | 1990-09-05 | 1997-04-09 | シャープ株式会社 | 半導体装置の製造方法 |
| JP2936704B2 (ja) * | 1990-11-27 | 1999-08-23 | ソニー株式会社 | 半導体メモリ |
| EP0501884B1 (en) * | 1991-03-01 | 1999-04-28 | Fujitsu Limited | Semiconductor memory device having thin film transistor and method of producing the same |
| US5435888A (en) * | 1993-12-06 | 1995-07-25 | Sgs-Thomson Microelectronics, Inc. | Enhanced planarization technique for an integrated circuit |
| US5395785A (en) * | 1993-12-17 | 1995-03-07 | Sgs-Thomson Microelectronics, Inc. | SRAM cell fabrication with interlevel dielectric planarization |
| US5661081A (en) * | 1994-09-30 | 1997-08-26 | United Microelectronics Corporation | Method of bonding an aluminum wire to an intergrated circuit bond pad |
| JP3147144B2 (ja) * | 1996-04-09 | 2001-03-19 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5652152A (en) * | 1996-04-22 | 1997-07-29 | Chartered Semiconductor Manufacturing Pte, Ltd. | Process having high tolerance to buried contact mask misalignment by using a PSG spacer |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS604253A (ja) * | 1983-06-23 | 1985-01-10 | Nec Corp | 半導体集積回路メモリ |
| US4744056A (en) * | 1986-02-28 | 1988-05-10 | Advanced Micro Devices, Inc. | Stable high density RAM |
| JPS62293668A (ja) * | 1986-06-12 | 1987-12-21 | Sony Corp | 半導体メモリ装置 |
| JPH07112014B2 (ja) * | 1986-07-09 | 1995-11-29 | 株式会社日立製作所 | 半導体記憶装置 |
| JPH01147843A (ja) * | 1987-12-03 | 1989-06-09 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JP3254807B2 (ja) * | 1993-05-07 | 2002-02-12 | 住友化学工業株式会社 | 熱可塑性エラストマー組成物 |
-
1988
- 1988-09-13 JP JP63229481A patent/JP2805765B2/ja not_active Expired - Fee Related
-
1989
- 1989-09-11 GB GB8920522A patent/GB2223127B/en not_active Expired
- 1989-09-13 US US07/406,598 patent/US4975875A/en not_active Expired - Lifetime
- 1989-09-13 DE DE3930622A patent/DE3930622C2/de not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02112275A (ja) * | 1988-10-21 | 1990-04-24 | Seiko Epson Corp | 半導体記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2223127B (en) | 1992-03-25 |
| DE3930622C2 (de) | 1998-03-19 |
| DE3930622A1 (de) | 1990-03-15 |
| GB2223127A (en) | 1990-03-28 |
| US4975875A (en) | 1990-12-04 |
| GB8920522D0 (en) | 1989-10-25 |
| JP2805765B2 (ja) | 1998-09-30 |
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