JPH11121705A - 強誘電体ｒａｍ装置及びその製造方法 - Google Patents
強誘電体ｒａｍ装置及びその製造方法Info
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- JPH11121705A JPH11121705A JP10189146A JP18914698A JPH11121705A JP H11121705 A JPH11121705 A JP H11121705A JP 10189146 A JP10189146 A JP 10189146A JP 18914698 A JP18914698 A JP 18914698A JP H11121705 A JPH11121705 A JP H11121705A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
- H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L28/40—Capacitors
- H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
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- H01L28/60—Electrodes
Landscapes
- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 集積化に有利なFRAM装置及びその製造方法を
提供する。 【解決手段】 行及び列方向に配列された複数の単位セ
ルで構成され、前記行方向はワードラインに対応し、前
記列方向はビットラインに対応するFRAM装置において、
前記単位セルは前記ビットラインに連結されたドレイン
領域５７ｂと前記ワードラインに連結されたゲート電極
５５とを含むトランジスタと、トランジスタのソース領
域５７ａに連結されて上部プレート電極６７ａ、強誘電
体膜６５ａ及び下部プレート電極６３ａよりなる強誘電
体キャパシタで構成され、前記単位セルの下部プレート
電極６３ａは、隣接する単位セルの下部プレート電極６
３ａと共有され、単位セル及び隣接する単位セルの下部
プレート電極６３ａ・６３ａは行方向のプレートライン
に連結される。
提供する。 【解決手段】 行及び列方向に配列された複数の単位セ
ルで構成され、前記行方向はワードラインに対応し、前
記列方向はビットラインに対応するFRAM装置において、
前記単位セルは前記ビットラインに連結されたドレイン
領域５７ｂと前記ワードラインに連結されたゲート電極
５５とを含むトランジスタと、トランジスタのソース領
域５７ａに連結されて上部プレート電極６７ａ、強誘電
体膜６５ａ及び下部プレート電極６３ａよりなる強誘電
体キャパシタで構成され、前記単位セルの下部プレート
電極６３ａは、隣接する単位セルの下部プレート電極６
３ａと共有され、単位セル及び隣接する単位セルの下部
プレート電極６３ａ・６３ａは行方向のプレートライン
に連結される。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置及びその
製造方法に係り、特に集積化に有利な強誘電体RAM(Ferr
oelectric RAM：FRAM)装置及びその製造方法に関する。
製造方法に係り、特に集積化に有利な強誘電体RAM(Ferr
oelectric RAM：FRAM)装置及びその製造方法に関する。
【０００２】
【従来の技術】最近、薄膜形成技術の進歩に応じて強誘
電体膜を使用する強誘電体メモリ装置に対する研究が活
発になっている。強誘電体メモリ装置は強誘電物質の自
発分極現象(Spontaneous Polarization Phenomenon)を
用いるものであって、EPROMまたはEEPROMに比べて読出/
書込動作が速い長所を有している。特に、このような強
誘電体メモリ装置はRAMのように単一電源電圧で読出及
び書込動作が行えるので、強誘電体RAM(FRAM)装置と称
される。
電体膜を使用する強誘電体メモリ装置に対する研究が活
発になっている。強誘電体メモリ装置は強誘電物質の自
発分極現象(Spontaneous Polarization Phenomenon)を
用いるものであって、EPROMまたはEEPROMに比べて読出/
書込動作が速い長所を有している。特に、このような強
誘電体メモリ装置はRAMのように単一電源電圧で読出及
び書込動作が行えるので、強誘電体RAM(FRAM)装置と称
される。
【０００３】前記FRAM装置は単位セルの構成要素に応じ
て２種に分類しうる。その１つは、単位セルが強誘電体
膜をゲート絶縁膜として使用する一つのトランジスタで
構成されたものであり、他の１つは、単位セルが一つの
アクセストランジスタ及び強誘電体膜を誘電膜として使
用する一つのセルキャパシタで構成されたものである。
ここで、前者のFRAM装置はチャンネル領域のシリコン基
板とゲート絶縁膜の強誘電体膜との間の界面にシリコン
基板と酸素原子とが反応してシリコン酸化膜を形成しや
すい問題点と、シリコン基板及び強誘電体膜の間の格子
定数(lattice constant)の差または熱膨張係数の差によ
って優秀な膜質の強誘電体膜を形成しにくい問題点があ
る。従って、最近には後者のFRAM装置、即ちDRAMセル構
造と同一な構造を有しながらセルキャパシタの誘電膜と
して強誘電体膜を使用するFRAM装置に対する研究が活発
になっている。
て２種に分類しうる。その１つは、単位セルが強誘電体
膜をゲート絶縁膜として使用する一つのトランジスタで
構成されたものであり、他の１つは、単位セルが一つの
アクセストランジスタ及び強誘電体膜を誘電膜として使
用する一つのセルキャパシタで構成されたものである。
ここで、前者のFRAM装置はチャンネル領域のシリコン基
板とゲート絶縁膜の強誘電体膜との間の界面にシリコン
基板と酸素原子とが反応してシリコン酸化膜を形成しや
すい問題点と、シリコン基板及び強誘電体膜の間の格子
定数(lattice constant)の差または熱膨張係数の差によ
って優秀な膜質の強誘電体膜を形成しにくい問題点があ
る。従って、最近には後者のFRAM装置、即ちDRAMセル構
造と同一な構造を有しながらセルキャパシタの誘電膜と
して強誘電体膜を使用するFRAM装置に対する研究が活発
になっている。
【０００４】図1は従来の技術によるFRAM装置の単位セ
ルに対する回路図である。具体的に、FRAM装置の単位セ
ルにおいてトランジスタのゲート電極GはワードラインW
/Lに連結され、ドレイン領域DはビットラインB/Lに連結
され、ソース領域Sは強誘電体キャパシタCの１つの電極
に連結される。強誘電体キャパシタCの他の電極はプレ
ートラインP/Lに連結される。
ルに対する回路図である。具体的に、FRAM装置の単位セ
ルにおいてトランジスタのゲート電極GはワードラインW
/Lに連結され、ドレイン領域DはビットラインB/Lに連結
され、ソース領域Sは強誘電体キャパシタCの１つの電極
に連結される。強誘電体キャパシタCの他の電極はプレ
ートラインP/Lに連結される。
【０００５】図2は従来の技術によるFRAM装置の単位セ
ルに対する断面図である。具体的に、従来のFRAM装置の
単位セルはP型半導体基板1の所定領域に形成されて活性
領域及び非活性領域(フィールド領域)を限定するフィー
ルド酸化膜3を含む。前記活性領域の所定領域の上部に
ゲート酸化膜5により離隔されて形成されたゲート電極7
が形成されている。前記ゲート電極7の両側の活性領域
にN型の不純物でドーピングされたソース領域9及びドレ
イン領域11が形成されている。前記ソース領域9の所定
領域及び前記ドレイン領域11の所定領域を露出させて前
記ゲート電極7及び前記フィールド酸化膜3を覆う第1層
間絶縁膜13が形成されている。
ルに対する断面図である。具体的に、従来のFRAM装置の
単位セルはP型半導体基板1の所定領域に形成されて活性
領域及び非活性領域(フィールド領域)を限定するフィー
ルド酸化膜3を含む。前記活性領域の所定領域の上部に
ゲート酸化膜5により離隔されて形成されたゲート電極7
が形成されている。前記ゲート電極7の両側の活性領域
にN型の不純物でドーピングされたソース領域9及びドレ
イン領域11が形成されている。前記ソース領域9の所定
領域及び前記ドレイン領域11の所定領域を露出させて前
記ゲート電極7及び前記フィールド酸化膜3を覆う第1層
間絶縁膜13が形成されている。
【０００６】前記ソース領域9と隣接したフィールド酸
化膜6上の第1層間絶縁膜13の所定領域上にPtよりなる下
部プレート電極15が形成されている。前記下部プレート
電極15上にPZT(PbZrxTi1-xO3)よりなる強誘電体膜17が
形成されている。前記強誘電体膜17の所定領域を露出さ
せながら第1層間絶縁膜13上に第2層間絶縁膜19が形成さ
れている。前記第1層間絶縁膜13及び第2層間絶縁膜19に
より露出されたソース領域9と前記第2層間絶縁膜19によ
り露出された強誘電体膜17を相互連結させる金属膜より
なる上部プレート電極21が形成されている。前記露出さ
れたドレイン領域11を覆うビットライン23が形成されて
いる。前記第1及び第2層間絶縁膜13、19としてBPSG(bor
ophosphosilicate glass)膜が広く用いられる。
化膜6上の第1層間絶縁膜13の所定領域上にPtよりなる下
部プレート電極15が形成されている。前記下部プレート
電極15上にPZT(PbZrxTi1-xO3)よりなる強誘電体膜17が
形成されている。前記強誘電体膜17の所定領域を露出さ
せながら第1層間絶縁膜13上に第2層間絶縁膜19が形成さ
れている。前記第1層間絶縁膜13及び第2層間絶縁膜19に
より露出されたソース領域9と前記第2層間絶縁膜19によ
り露出された強誘電体膜17を相互連結させる金属膜より
なる上部プレート電極21が形成されている。前記露出さ
れたドレイン領域11を覆うビットライン23が形成されて
いる。前記第1及び第2層間絶縁膜13、19としてBPSG(bor
ophosphosilicate glass)膜が広く用いられる。
【０００７】そして、前記ゲート電極7、ドレイン領域1
1、及びソース領域19はアクセストランジスタを構成
し、前記下部プレート電極15、強誘電体膜17、及び上部
プレート電極21はキャパシタCを構成する。一方、前記
下部電極15は図1のプレートラインP/Lの役割をし、前記
ゲート電極7は図1のワードラインW/Lの役割をする。
1、及びソース領域19はアクセストランジスタを構成
し、前記下部プレート電極15、強誘電体膜17、及び上部
プレート電極21はキャパシタCを構成する。一方、前記
下部電極15は図1のプレートラインP/Lの役割をし、前記
ゲート電極7は図1のワードラインW/Lの役割をする。
【０００８】
【発明が解決しようとする課題】図1及び図2に示したよ
うな従来のFRAM装置は単位セル当り一本のプレートライ
ンP/Lを具備しているために集積化に不利な短所があ
る。従って、本発明の技術的課題は高集積化に有利なFR
AM装置を提供するにある。また、本発明の他の技術的課
題は前記FRAM装置の製造に適合した製造方法を提供する
ことにある。
うな従来のFRAM装置は単位セル当り一本のプレートライ
ンP/Lを具備しているために集積化に不利な短所があ
る。従って、本発明の技術的課題は高集積化に有利なFR
AM装置を提供するにある。また、本発明の他の技術的課
題は前記FRAM装置の製造に適合した製造方法を提供する
ことにある。
【０００９】
【課題を解決するための手段】前記技術的課題を達成す
るための本発明のFRAM装置は、行及び列方向に配列され
た複数の単位セルで構成され、前記行方向はワードライ
ンに対応し、前記列方向はビットラインに対応する。前
記単位セルは前記ビットラインに連結されたドレイン領
域と前記ワードラインに連結されたゲート電極とを含む
トランジスタと、前記トランジスタのソース領域に連結
され、上部プレート電極、強誘電体膜及び下部プレート
電極よりなる強誘電体キャパシタで構成される。
るための本発明のFRAM装置は、行及び列方向に配列され
た複数の単位セルで構成され、前記行方向はワードライ
ンに対応し、前記列方向はビットラインに対応する。前
記単位セルは前記ビットラインに連結されたドレイン領
域と前記ワードラインに連結されたゲート電極とを含む
トランジスタと、前記トランジスタのソース領域に連結
され、上部プレート電極、強誘電体膜及び下部プレート
電極よりなる強誘電体キャパシタで構成される。
【００１０】特に、前記単位セルの下部プレート電極は
隣接した単位セルの下部プレート電極と共有され、前記
単位セル及び隣接した単位セルの下部プレート電極は行
方向のプレートラインに連結したり、前記下部プレート
電極そのものをプレートラインとして用いる。
隣接した単位セルの下部プレート電極と共有され、前記
単位セル及び隣接した単位セルの下部プレート電極は行
方向のプレートラインに連結したり、前記下部プレート
電極そのものをプレートラインとして用いる。
【００１１】また、本発明のFRAM装置は一つのトランジ
スタと一つの強誘電体キャパシタで構成された単位セル
と、前記単位セルと構成が同一で隣接した他の単位セル
が列及び行方向に複数個配列される。前記単位セルは半
導体基板の活性領域上に形成されてゲート電極、ソース
領域及びドレイン領域よりなるトランジスタと、前記ト
ランジスタの形成された半導体基板の全面に形成された
第1層間絶縁膜を含む。そして、前記第1層間絶縁膜上に
形成されて単位セルと隣接した第2の単位セルを共有す
る強誘電体キャパシタの下部プレート電極と、前記下部
プレート電極上に前記下部プレート電極より小幅に形成
された強誘電体膜パターンと、前記強誘電体膜パターン
上に形成された強誘電体キャパシタの上部プレート電極
を含む。
スタと一つの強誘電体キャパシタで構成された単位セル
と、前記単位セルと構成が同一で隣接した他の単位セル
が列及び行方向に複数個配列される。前記単位セルは半
導体基板の活性領域上に形成されてゲート電極、ソース
領域及びドレイン領域よりなるトランジスタと、前記ト
ランジスタの形成された半導体基板の全面に形成された
第1層間絶縁膜を含む。そして、前記第1層間絶縁膜上に
形成されて単位セルと隣接した第2の単位セルを共有す
る強誘電体キャパシタの下部プレート電極と、前記下部
プレート電極上に前記下部プレート電極より小幅に形成
された強誘電体膜パターンと、前記強誘電体膜パターン
上に形成された強誘電体キャパシタの上部プレート電極
を含む。
【００１２】そして、前記上部プレート電極、強誘電体
膜パターン及び下部プレート電極を覆うキャッピング層
と、前記ソース領域と上部プレート電極を連結する配線
層とを含む。前記下部プレート電極はプレートラインと
連結されたり、下部プレート電極そのものでプレートラ
インの役割をすることになる。前記他の技術的課題を達
成するための本発明のFRAM装置の製造方法は、半導体基
板上にゲート電極、ソース及びドレイン領域よりなるト
ランジスタを形成する段階と、前記トランジスタの形成
された半導体基板の全面に第1層間絶縁膜を形成する段
階とを含む。そして、前記第1層間絶縁膜上に隣接した
単位セルと共有する強誘電体キャパシタの下部プレート
電極を形成した後、前記下部プレート電極上に前記下部
プレート電極より小幅の強誘電体膜パターン及び上部プ
レート電極を形成する。前記上部プレート電極、強誘電
体膜パターン及び下部プレート電極を覆うキャッピング
層を形成する。
膜パターン及び下部プレート電極を覆うキャッピング層
と、前記ソース領域と上部プレート電極を連結する配線
層とを含む。前記下部プレート電極はプレートラインと
連結されたり、下部プレート電極そのものでプレートラ
インの役割をすることになる。前記他の技術的課題を達
成するための本発明のFRAM装置の製造方法は、半導体基
板上にゲート電極、ソース及びドレイン領域よりなるト
ランジスタを形成する段階と、前記トランジスタの形成
された半導体基板の全面に第1層間絶縁膜を形成する段
階とを含む。そして、前記第1層間絶縁膜上に隣接した
単位セルと共有する強誘電体キャパシタの下部プレート
電極を形成した後、前記下部プレート電極上に前記下部
プレート電極より小幅の強誘電体膜パターン及び上部プ
レート電極を形成する。前記上部プレート電極、強誘電
体膜パターン及び下部プレート電極を覆うキャッピング
層を形成する。
【００１３】前記キャッピング層の形成された結果物の
全面に第2層間絶縁膜を形成する。前記第2層間絶縁膜、
第1層間絶縁膜及びキャッピング層を蝕刻してドレイン
領域、ソース領域、上部プレート電極及び下部プレート
電極をオープンする第1コンタクトホールを形成する。
前記第1コンタクトホールに金属膜を形成して前記ドレ
イン領域と連結されたビットラインと、前記上部プレー
ト電極とソース領域を連結する配線層と、前記下部プレ
ート電極と連結された金属パッドを形成する。前記金属
パッドをオープンする第2コンタクトホールを有する第3
層間絶縁膜を形成する。前記第2コンタクトホールに金
属膜を形成して前記金属パッドと連結されるプレートラ
インを形成する。
全面に第2層間絶縁膜を形成する。前記第2層間絶縁膜、
第1層間絶縁膜及びキャッピング層を蝕刻してドレイン
領域、ソース領域、上部プレート電極及び下部プレート
電極をオープンする第1コンタクトホールを形成する。
前記第1コンタクトホールに金属膜を形成して前記ドレ
イン領域と連結されたビットラインと、前記上部プレー
ト電極とソース領域を連結する配線層と、前記下部プレ
ート電極と連結された金属パッドを形成する。前記金属
パッドをオープンする第2コンタクトホールを有する第3
層間絶縁膜を形成する。前記第2コンタクトホールに金
属膜を形成して前記金属パッドと連結されるプレートラ
インを形成する。
【００１４】
【発明の実施の形態】以下、添付された図面に基づき本
発明を詳しく説明する。図3は本発明によるFRAM装置の
回路図である。図3を参照すれば、本発明のFRAM装置は
一つの強誘電体キャパシタCと一つのトランジスタより
なる複数個の単位セル31a、31bが行及び列方向に連結さ
れて構成される。具体的には、単位セルにおいて前記強
誘電体キャパシタCの上部プレート電極はトランジスタ
のソースSに連結され、前記トランジスタのゲート電極
はワードラインW/Lに連結され、前記トランジスタのド
レイン領域DはビットラインB/Lに連結される。
発明を詳しく説明する。図3は本発明によるFRAM装置の
回路図である。図3を参照すれば、本発明のFRAM装置は
一つの強誘電体キャパシタCと一つのトランジスタより
なる複数個の単位セル31a、31bが行及び列方向に連結さ
れて構成される。具体的には、単位セルにおいて前記強
誘電体キャパシタCの上部プレート電極はトランジスタ
のソースSに連結され、前記トランジスタのゲート電極
はワードラインW/Lに連結され、前記トランジスタのド
レイン領域DはビットラインB/Lに連結される。
【００１５】特に、本発明のFRAM装置は一つの単位セル
31aと隣接した単位セル31bの下部プレート電極が共有さ
れており、プレートラインP/Lに連結されている。これ
により、本発明のFRAM装置は従来の強誘電体FRAM装置に
比べて高集積化に有利である。図3において、前記共有
された下部プレート電極がプレートラインに連結されて
いるが、前記共有された下部プレート電極がプレートラ
インの役割をする事も出来る。
31aと隣接した単位セル31bの下部プレート電極が共有さ
れており、プレートラインP/Lに連結されている。これ
により、本発明のFRAM装置は従来の強誘電体FRAM装置に
比べて高集積化に有利である。図3において、前記共有
された下部プレート電極がプレートラインに連結されて
いるが、前記共有された下部プレート電極がプレートラ
インの役割をする事も出来る。
【００１６】図4は本発明の一実施の形態として示したF
RAM装置のレイアウト図である。図4を参照すれば、本発
明のFRAM装置は半導体基板に活性領域41と、前記活性領
域41を垂直に貫きながら相互平行に配置された一対のワ
ードラインW/Lと、前記一対のワードラインW/Lにより分
割された3つの活性領域41のうち一対のワードラインW/L
の間の活性領域41に形成されたドレイン領域Dと、前記
ドレイン領域Dに隣接する活性領域41に形成された１対
のソース領域Sと、前記ドレイン領域Dに連結されて前記
ワードラインW/Lと直交する方向に配置されたビットラ
インB/Lを含む。ここで、前記ワードラインW/Lはゲート
電極の役割をし、前記ドレイン領域D及びソース領域Dは
不純物でドーピングされる。そして、ワードラインW/
L、１対のソース領域S、及び前記ドレイン領域Dは直列
に連結された二つのトランジスタを構成し、前記二つの
トランジスタは前記ドレイン領域Dを共有する。
RAM装置のレイアウト図である。図4を参照すれば、本発
明のFRAM装置は半導体基板に活性領域41と、前記活性領
域41を垂直に貫きながら相互平行に配置された一対のワ
ードラインW/Lと、前記一対のワードラインW/Lにより分
割された3つの活性領域41のうち一対のワードラインW/L
の間の活性領域41に形成されたドレイン領域Dと、前記
ドレイン領域Dに隣接する活性領域41に形成された１対
のソース領域Sと、前記ドレイン領域Dに連結されて前記
ワードラインW/Lと直交する方向に配置されたビットラ
インB/Lを含む。ここで、前記ワードラインW/Lはゲート
電極の役割をし、前記ドレイン領域D及びソース領域Dは
不純物でドーピングされる。そして、ワードラインW/
L、１対のソース領域S、及び前記ドレイン領域Dは直列
に連結された二つのトランジスタを構成し、前記二つの
トランジスタは前記ドレイン領域Dを共有する。
【００１７】引続き、本発明のFRAM装置はソース領域S
と隣接した非活性領域上に形成された下部プレート電極
43aと、前記下部プレート電極43a上に形成された強誘電
体膜(図示せず)と、前記強誘電体膜上に形成されて前記
ソース領域Sと配線層44とで連結される上部プレート電
極45よりなる強誘電体キャパシタを含む。特に、図4に
示した本発明の強誘電体メモリ装置は切断線で示したよ
うに強誘電体キャパシタとトランジスタで構成された一
つの単位セル47aと隣接した単位セル47bの下部プレート
電極43aが共有されており、前記下部プレート電極43aは
プレートラインP/Lにより連結されている。これによ
り、本発明のFRAM装置は従来の強誘電体FRAM装置に比べ
て高集積化に有利である。
と隣接した非活性領域上に形成された下部プレート電極
43aと、前記下部プレート電極43a上に形成された強誘電
体膜(図示せず)と、前記強誘電体膜上に形成されて前記
ソース領域Sと配線層44とで連結される上部プレート電
極45よりなる強誘電体キャパシタを含む。特に、図4に
示した本発明の強誘電体メモリ装置は切断線で示したよ
うに強誘電体キャパシタとトランジスタで構成された一
つの単位セル47aと隣接した単位セル47bの下部プレート
電極43aが共有されており、前記下部プレート電極43aは
プレートラインP/Lにより連結されている。これによ
り、本発明のFRAM装置は従来の強誘電体FRAM装置に比べ
て高集積化に有利である。
【００１８】図5は図4のV-V線に沿ったによるFRAM装置
の断面図である。図5を参照すれば、本発明のFRAM装置
はP型半導体基板51にフィールド酸化膜53により限定さ
れた活性領域上に形成されたゲート電極55と、前記ゲー
ト電極と隣接した半導体基板にN型の不純物をドーピン
グさせて形成されたソース領域57a及びドレイン領域57b
を含む。ここで、前記ゲート電極55はワードラインの役
割をし、前記ソース領域57a、ドレイン領域57b及びゲー
ト電極55でトランジスタを構成する。
の断面図である。図5を参照すれば、本発明のFRAM装置
はP型半導体基板51にフィールド酸化膜53により限定さ
れた活性領域上に形成されたゲート電極55と、前記ゲー
ト電極と隣接した半導体基板にN型の不純物をドーピン
グさせて形成されたソース領域57a及びドレイン領域57b
を含む。ここで、前記ゲート電極55はワードラインの役
割をし、前記ソース領域57a、ドレイン領域57b及びゲー
ト電極55でトランジスタを構成する。
【００１９】引続き、本発明によるFRAM装置はトランジ
スタ及び前記フィールド酸化膜53上に前記ドレイン領域
57b及び前記ソース領域57aが露出されるように形成され
た第1層間絶縁膜59と、前記ソース領域57aと隣接した第
1層間絶縁膜59の所定領域上に後に形成される下部プレ
ート電極と接着力の向上のために形成された障壁膜パタ
ーン61aを含む。また、本発明は前記障壁膜パターン61a
上に形成された下部プレート電極63aと、前記下部プレ
ート電極63a上に前記障壁膜パターン61a及び下部プレー
ト電極63aより小幅に形成された強誘電体膜パターン65a
及び上部プレート電極67aを含む。
スタ及び前記フィールド酸化膜53上に前記ドレイン領域
57b及び前記ソース領域57aが露出されるように形成され
た第1層間絶縁膜59と、前記ソース領域57aと隣接した第
1層間絶縁膜59の所定領域上に後に形成される下部プレ
ート電極と接着力の向上のために形成された障壁膜パタ
ーン61aを含む。また、本発明は前記障壁膜パターン61a
上に形成された下部プレート電極63aと、前記下部プレ
ート電極63a上に前記障壁膜パターン61a及び下部プレー
ト電極63aより小幅に形成された強誘電体膜パターン65a
及び上部プレート電極67aを含む。
【００２０】ここで、前記下部プレート電極63a、強誘
電体膜パターン65a、及び上部プレート電極67aは強誘電
体キャパシタを構成する。前記上部プレート電極67a及
び下部プレート電極63aは金属膜、導電性酸化膜または
金属膜-導電性酸化膜-金属膜の多層で構成しうる。前記
金属膜はPtで構成し、前記導電性酸化膜はReO2(rhenium
oxide)、RuO2(ruthenium oxide)またはMoO3(molybdenum
oxide)で構成する。
電体膜パターン65a、及び上部プレート電極67aは強誘電
体キャパシタを構成する。前記上部プレート電極67a及
び下部プレート電極63aは金属膜、導電性酸化膜または
金属膜-導電性酸化膜-金属膜の多層で構成しうる。前記
金属膜はPtで構成し、前記導電性酸化膜はReO2(rhenium
oxide)、RuO2(ruthenium oxide)またはMoO3(molybdenum
oxide)で構成する。
【００２１】引続き、本発明によるFRAM装置は前記障壁
膜パターン61a、下部プレート電極63a、強誘電体膜パタ
ーン65a及び上部プレート電極67aを覆いながら前記上部
プレート電極67a及び下部プレート電極63aの所定領域を
露出するキャッピング膜69を含む。また、本発明は前記
キャップピング膜69及び第1層間絶縁膜59上に前記ソー
ス領域57a、ドレイン領域57b、下部プレート電極63a及
び上部プレート電極67aの所定領域を露出する第2層間絶
縁膜71と、前記露出されたソース領域57a及び上部プレ
ート電極67aに形成されて前記ソース領域57aと前記上部
プレート電極67aを接続する配線層73と、前記露出され
た下部プレート電極63aに形成された金属パッド75と、
前記露出されたドレイン領域57bに接続するビットライ
ン77を含む。また、本発明は前記配線層73、ビットライ
ン77及び金属パッド75上に形成されて前記金属パッド75
を露出する第3層間絶縁膜79と、前記露出された金属パ
ッド75に形成されて前記下部プレート電極63aと連結さ
れるプレートライン81を含む。
膜パターン61a、下部プレート電極63a、強誘電体膜パタ
ーン65a及び上部プレート電極67aを覆いながら前記上部
プレート電極67a及び下部プレート電極63aの所定領域を
露出するキャッピング膜69を含む。また、本発明は前記
キャップピング膜69及び第1層間絶縁膜59上に前記ソー
ス領域57a、ドレイン領域57b、下部プレート電極63a及
び上部プレート電極67aの所定領域を露出する第2層間絶
縁膜71と、前記露出されたソース領域57a及び上部プレ
ート電極67aに形成されて前記ソース領域57aと前記上部
プレート電極67aを接続する配線層73と、前記露出され
た下部プレート電極63aに形成された金属パッド75と、
前記露出されたドレイン領域57bに接続するビットライ
ン77を含む。また、本発明は前記配線層73、ビットライ
ン77及び金属パッド75上に形成されて前記金属パッド75
を露出する第3層間絶縁膜79と、前記露出された金属パ
ッド75に形成されて前記下部プレート電極63aと連結さ
れるプレートライン81を含む。
【００２２】従って、本発明のFRAM装置は図5で説明し
たように強誘電体キャパシタの下部プレート電極63aが
隣接するセルと共有されている。これにより、本発明の
FRAM装置は集積化に有利である。図6は本発明の他の実
施の形態として示したFRAM装置のレイアウト図である。
図6において、図4と同一の符号は同一の部材を示す。
たように強誘電体キャパシタの下部プレート電極63aが
隣接するセルと共有されている。これにより、本発明の
FRAM装置は集積化に有利である。図6は本発明の他の実
施の形態として示したFRAM装置のレイアウト図である。
図6において、図4と同一の符号は同一の部材を示す。
【００２３】図6を参照すれば、図6は下部プレート電極
43bのレイアウトが異なることを除いては図4と同一であ
る。具体的に、図4は共有された下部プレート電極43aが
プレートラインP/Lで連結されているに反し、図6は共有
された下部プレート電極43bがプレートラインP/Lで連結
されておらず、自体的に連結されていてプレートライン
の役割をする。
43bのレイアウトが異なることを除いては図4と同一であ
る。具体的に、図4は共有された下部プレート電極43aが
プレートラインP/Lで連結されているに反し、図6は共有
された下部プレート電極43bがプレートラインP/Lで連結
されておらず、自体的に連結されていてプレートライン
の役割をする。
【００２４】図7は図6のVII-VII線に沿ったFRAM装置の
断面図である。図7において、図5と同じ部材番号は同じ
部材を示す。図7を参照すれば、図7は金属パッド45及び
プレートライン81が異なることを除いては図5と同一で
ある。具体的に、図5は共有された下部プレート電極63a
が金属パッド75を通してプレートライン81と連結されて
いるに反し、図7は共有された下部プレート電極63bが金
属パッドを通してプレートラインと連結されておらず、
自体的に連結されていてプレートラインの役割をする。
断面図である。図7において、図5と同じ部材番号は同じ
部材を示す。図7を参照すれば、図7は金属パッド45及び
プレートライン81が異なることを除いては図5と同一で
ある。具体的に、図5は共有された下部プレート電極63a
が金属パッド75を通してプレートライン81と連結されて
いるに反し、図7は共有された下部プレート電極63bが金
属パッドを通してプレートラインと連結されておらず、
自体的に連結されていてプレートラインの役割をする。
【００２５】図6及び図7に示した本発明のFRAM装置は強
誘電体キャパシタの下部プレート電極が隣接する単位セ
ルと共有されており、下部プレート電極そのものがプレ
ートラインの役割をするので集積化にさらに有利であ
る。図8から図13までは、図5に示した本発明によるFRAM
装置の製造方法を説明するために示す断面図である。
誘電体キャパシタの下部プレート電極が隣接する単位セ
ルと共有されており、下部プレート電極そのものがプレ
ートラインの役割をするので集積化にさらに有利であ
る。図8から図13までは、図5に示した本発明によるFRAM
装置の製造方法を説明するために示す断面図である。
【００２６】図8を参照すれば、通常のCMOS形成工程を
用いてフィールド酸化膜53により活性領域と非活性領域
とが限定された半導体基板51上にワードラインの役割を
するゲート電極55を形成し、N型のソース領域57a及びド
レイン領域57bを形成する。
用いてフィールド酸化膜53により活性領域と非活性領域
とが限定された半導体基板51上にワードラインの役割を
するゲート電極55を形成し、N型のソース領域57a及びド
レイン領域57bを形成する。
【００２７】次いで、前記結果物の全面にCVD法によりB
PSG等よりなる酸化膜を蒸着、リフローして第1層間絶縁
膜59を形成する。その後、前記第1層間絶縁膜59上に障
壁膜61、強誘電体キャパシタの下部プレート電極を形成
するための第1導電層63、強誘電体膜65及び強誘電体キ
ャパシタの上部プレート電極を形成するための第2導電
層67を順次に形成する。
PSG等よりなる酸化膜を蒸着、リフローして第1層間絶縁
膜59を形成する。その後、前記第1層間絶縁膜59上に障
壁膜61、強誘電体キャパシタの下部プレート電極を形成
するための第1導電層63、強誘電体膜65及び強誘電体キ
ャパシタの上部プレート電極を形成するための第2導電
層67を順次に形成する。
【００２８】前記障壁膜61は後に形成される前記第1導
電層63と第1層間絶縁膜59との接着力を強化させるため
に形成するものであって、場合によって省ける。本実施
の形態において、前記障壁膜はTiO2膜で形成する。ま
た、前記第1導電層63及び第2導電層67は金属膜、導電性
酸化膜または金属膜-導電性酸化膜-金属膜の多層で形成
する。本実施例において前記金属膜はPtを用いて、前記
導電性酸化膜はReO2、RuO2またはMoO3を用いる。
電層63と第1層間絶縁膜59との接着力を強化させるため
に形成するものであって、場合によって省ける。本実施
の形態において、前記障壁膜はTiO2膜で形成する。ま
た、前記第1導電層63及び第2導電層67は金属膜、導電性
酸化膜または金属膜-導電性酸化膜-金属膜の多層で形成
する。本実施例において前記金属膜はPtを用いて、前記
導電性酸化膜はReO2、RuO2またはMoO3を用いる。
【００２９】前記第1導電層63及び第2導電層67を金属-
導電性酸化膜-金属の多層で形成する場合、熱処理時酸
素の揮発による圧縮応力の発生で金属、例えばPt膜の熱
膨張を抑制しうる。こうなると、強誘電体膜にストレス
を発生させなく、信頼性のあるFRAM装置を製造しうる。
導電性酸化膜-金属の多層で形成する場合、熱処理時酸
素の揮発による圧縮応力の発生で金属、例えばPt膜の熱
膨張を抑制しうる。こうなると、強誘電体膜にストレス
を発生させなく、信頼性のあるFRAM装置を製造しうる。
【００３０】また、本実施の形態において前記強誘電体
膜65はゾルーゲル(Sol-Gel)法、スパッタリング法また
はCVD法により蒸着されたPZT(PbZrxTi1-xO3)膜またはPL
ZT(LaでドーピングされたPZT)膜で形成してもよい。
膜65はゾルーゲル(Sol-Gel)法、スパッタリング法また
はCVD法により蒸着されたPZT(PbZrxTi1-xO3)膜またはPL
ZT(LaでドーピングされたPZT)膜で形成してもよい。
【００３１】図9に基づいて前記第2導電層67及び強誘電
体膜65をパタニングして上部プレート電極67a及び強誘
電体膜パターン65aを形成する。次いで、前記第1導電層
63を前記上部プレート電極67a及び強誘電体膜パターン6
5aより幅を大きくパタニングして下部プレート電極63a
を形成する。次いで、前記障壁膜61をパタニングして前
記下部プレート電極63aの下部に障壁膜パターン61aを形
成する。
体膜65をパタニングして上部プレート電極67a及び強誘
電体膜パターン65aを形成する。次いで、前記第1導電層
63を前記上部プレート電極67a及び強誘電体膜パターン6
5aより幅を大きくパタニングして下部プレート電極63a
を形成する。次いで、前記障壁膜61をパタニングして前
記下部プレート電極63aの下部に障壁膜パターン61aを形
成する。
【００３２】図10を参照すれば、前記結果物の全面にTi
O2膜のような酸化膜を形成した後、パタニングして前記
上部プレート電極67a、誘電体膜パターン65a、下部プレ
ート電極63a及び障壁膜パターン61aを取囲むキャップピ
ング膜69を形成する。引続き、前記キャップピング膜69
の形成された結果物の全面にCVDによってBPSG等よりな
る酸化膜を蒸着、リフローして第2層間絶縁膜71を形成
する。図11を参照すれば、前記第2層間絶縁膜71、第1層
間絶縁膜59及びキャップピング膜69を蝕刻して前記ソー
ス領域57a、ドレイン領域57b、上部プレート電極67a及
び下部プレート電極63aを露出する第1コンタクトホール
72を形成する。
O2膜のような酸化膜を形成した後、パタニングして前記
上部プレート電極67a、誘電体膜パターン65a、下部プレ
ート電極63a及び障壁膜パターン61aを取囲むキャップピ
ング膜69を形成する。引続き、前記キャップピング膜69
の形成された結果物の全面にCVDによってBPSG等よりな
る酸化膜を蒸着、リフローして第2層間絶縁膜71を形成
する。図11を参照すれば、前記第2層間絶縁膜71、第1層
間絶縁膜59及びキャップピング膜69を蝕刻して前記ソー
ス領域57a、ドレイン領域57b、上部プレート電極67a及
び下部プレート電極63aを露出する第1コンタクトホール
72を形成する。
【００３３】図12を参照すれば、前記第1コンタクトホ
ール72の形成された結果物の全面に金属膜を形成した
後、パタニングして前記ドレイン領域57bに接続するビ
ットライン77、前記ソース領域57a及び上部プレート電
極67aに接続され、前記ソース領域57aと上部プレート電
極67aとを連結する配線層73、前記下部プレート電極63a
に接続する金属パッド75を形成する。
ール72の形成された結果物の全面に金属膜を形成した
後、パタニングして前記ドレイン領域57bに接続するビ
ットライン77、前記ソース領域57a及び上部プレート電
極67aに接続され、前記ソース領域57aと上部プレート電
極67aとを連結する配線層73、前記下部プレート電極63a
に接続する金属パッド75を形成する。
【００３４】図13を参照すれば、前記ビットライン77、
配線層73及び金属パッド75の形成された結果物の全面に
前記金属パッド75を露出する第2コンタクトホール78を
有する第3層間絶縁膜79を形成する。前記第3層間絶縁膜
79はCVDによりBPSG等よりなる酸化膜を蒸着、リフロー
して形成される。次いで、図5に示したように前記金属
パッド75に接続するプレートライン81を形成することに
よりFRAM装置を完成する。
配線層73及び金属パッド75の形成された結果物の全面に
前記金属パッド75を露出する第2コンタクトホール78を
有する第3層間絶縁膜79を形成する。前記第3層間絶縁膜
79はCVDによりBPSG等よりなる酸化膜を蒸着、リフロー
して形成される。次いで、図5に示したように前記金属
パッド75に接続するプレートライン81を形成することに
よりFRAM装置を完成する。
【００３５】本実施の形態では、前記金属パッド75にプ
レートライン81を形成して接続したが、前記金属パッド
75を形成しなく、直接プレートライン81で前記下部プレ
ート電極63aと連結することもできる。図14は図7に示し
た本発明によるFRAM装置の製造方法を説明するために示
す断面図である。図14において、図8から図13までと同
じ符号は同じ部材を示す。
レートライン81を形成して接続したが、前記金属パッド
75を形成しなく、直接プレートライン81で前記下部プレ
ート電極63aと連結することもできる。図14は図7に示し
た本発明によるFRAM装置の製造方法を説明するために示
す断面図である。図14において、図8から図13までと同
じ符号は同じ部材を示す。
【００３６】まず、図8から図10までの段階を行う。引
続き、図14に示したように前記第2層間絶縁膜71、第1層
間絶縁膜59及びキャップピング膜69を蝕刻して前記ソー
ス領域57a、ドレイン領域57b、上部プレート電極67aを
露出するコンタクトホール92を形成する。
続き、図14に示したように前記第2層間絶縁膜71、第1層
間絶縁膜59及びキャップピング膜69を蝕刻して前記ソー
ス領域57a、ドレイン領域57b、上部プレート電極67aを
露出するコンタクトホール92を形成する。
【００３７】次いで、図7に示したように前記コンタク
トホール92の形成された結果物の全面に金属膜を形成し
た後、パタニングして前記ドレイン領域57bに接続する
ビットライン77、前記ソース領域57a及び上部プレート
電極67aに接続され、前記ソース領域57aと上部プレート
電極67aとを連結する配線層73を形成することによりFRA
M装置を完成する。ここで、前記下部プレート電極63bそ
のものがプレートラインの役割をする。
トホール92の形成された結果物の全面に金属膜を形成し
た後、パタニングして前記ドレイン領域57bに接続する
ビットライン77、前記ソース領域57a及び上部プレート
電極67aに接続され、前記ソース領域57aと上部プレート
電極67aとを連結する配線層73を形成することによりFRA
M装置を完成する。ここで、前記下部プレート電極63bそ
のものがプレートラインの役割をする。
【００３８】以上、本発明を具体的に説明したが、本発
明はこれに限定されず、本発明の技術的思想内で当業者
によりその変形や改良が可能である。
明はこれに限定されず、本発明の技術的思想内で当業者
によりその変形や改良が可能である。
【００３９】
【発明の効果】前述したように本発明のFRAM装置は強誘
電体キャパシタの下部プレート電極が隣接するセルと共
有されており、これをプレートラインで連結したり、前
記下部プレート電極そのものをプレートラインとして用
いるために集積化に有利である。
電体キャパシタの下部プレート電極が隣接するセルと共
有されており、これをプレートラインで連結したり、前
記下部プレート電極そのものをプレートラインとして用
いるために集積化に有利である。
【図１】 従来のFRAM装置の単位セルに対する回路図で
ある。
ある。
【図２】 従来のFRAM装置の単位セルに対する断面図で
ある。
ある。
【図３】 本発明の一実施の形態として示したFRAM装置
の回路図である。
の回路図である。
【図４】 本発明の一実施の形態として示したFRAM装置
のレイアウト図である。
のレイアウト図である。
【図５】 図4のV-V線に沿ったFRAM装置の断面図であ
る。
る。
【図６】 本発明の他の実施の形態として示したFRAM装
置のレイアウト図である。
置のレイアウト図である。
【図７】 図6のVII-VII線に沿ったFRAM装置の断面図で
ある。
ある。
【図８】 図5に示した本発明によるFRAM装置の製造方
法を説明するために示した断面図である。
法を説明するために示した断面図である。
【図９】 図5に示した本発明によるFRAM装置の製造方
法を説明するために示した断面図である。
法を説明するために示した断面図である。
【図１０】 図5に示した本発明によるFRAM装置の製造
方法を説明するために示した断面図である。
方法を説明するために示した断面図である。
【図１１】 図5に示した本発明によるFRAM装置の製造
方法を説明するために示した断面図である。
方法を説明するために示した断面図である。
【図１２】 図5に示した本発明によるFRAM装置の製造
方法を説明するために示した断面図である。
方法を説明するために示した断面図である。
【図１３】 図5に示した本発明によるFRAM装置の製造
方法を説明するために示した断面図である。
方法を説明するために示した断面図である。
【図１４】 図7に示した本発明によるFRAM装置の製造
方法を説明するために示した断面図である。
方法を説明するために示した断面図である。
51...P型半導体基板 53...フィールド酸化膜 55...ゲート電極 57a...ソース領域 57b...ドレイン領域 59...第1層間絶縁膜 61a...障壁膜パターン 63a...下部プレート電極 65a...強誘電体膜パターン 67a...上部プレート電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/8242
Claims (20)
- 【請求項１】 行及び列方向に配列された複数の単位セ
ルで構成され、前記行方向はワードラインに対応し、前
記列方向はビットラインに対応するFRAM装置において、 前記単位セルは前記ビットラインに連結されたドレイン
領域と前記ワードラインに連結されたゲート電極とを含
むトランジスタと、前記トランジスタのソース領域に連
結されて上部プレート電極、強誘電体膜及び下部プレー
ト電極よりなる強誘電体キャパシタで構成され、 前記単位セルの下部プレート電極は隣接する単位セルの
下部プレート電極と共有され、前記単位セル及び隣接す
る単位セルの下部プレート電極は行方向のプレートライ
ンに連結されることを特徴とするFRAM装置。 - 【請求項２】 行及び列方向に配列された複数の単位セ
ルで構成され、前記行方向はワードラインに対応し、前
記列方向はビットラインに対応するFRAM装置において、 前記単位セルは前記ビットラインに連結されたドレイン
領域と前記ワードラインに連結されたゲート電極とを含
むトランジスタと、前記トランジスタのソース領域に連
結され、上部プレート電極、強誘電体膜及び下部プレー
ト電極よりなる強誘電体キャパシタで構成され、 前記単位セルの下部プレート電極は隣接する単位セルの
下部プレート電極と共有され、前記単位セル及び隣接し
た単位セルの下部プレート電極はプレートラインの役割
をすることを特徴とするFRAM装置。 - 【請求項３】 一つのトランジスタと一つの強誘電体キ
ャパシタとで構成された単位セルと前記単位セルと構成
が同一で隣接した他の単位セルが列及び行方向に複数個
配列されたFRAM装置において、前記単位セルは、 半導体基板の活性領域上に形成され、ゲート電極、ソー
ス領域及びドレイン領域で構成されたトランジスタと、 前記トランジスタの形成された半導体基板の全面に形成
された第1層間絶縁膜と、 前記第1層間絶縁膜上に形成され、単位セルと隣接した
第2の単位セルを共有し、プレートラインと連結された
強誘電体キャパシタの下部プレート電極と、 前記下部プレート電極上に前記下部プレート電極より幅
が狭く形成された強誘電体膜パターンと、 前記強誘電体膜パターン上に形成された強誘電体キャパ
シタの上部プレート電極と、 前記上部プレート電極、強誘電体膜パターン及び下部プ
レート電極を覆うキャッピング層と、 前記ソース領域と上部プレート電極とを連結する配線層
を含んでなることを特徴とするFRAM装置。 - 【請求項４】 前記ドレイン領域はビットラインと連結
されることを特徴とする請求項3に記載のFRAM装置。 - 【請求項５】 前記プレートラインは前記下部プレート
電極上に形成された金属パッドに連結されることを特徴
とする請求項3に記載のFRAM装置。 - 【請求項６】 前記上部プレート電極及び下部プレート
電極は、金属膜、導電性酸化膜または金属膜-導電性酸
化膜-金属膜の多層で構成されることを特徴とする請求
項3に記載のFRAM装置。 - 【請求項７】 前記金属膜はPtで構成し、前記導電性酸
化膜はReO2、RuO2またはMoO3で構成されることを特徴と
する請求項6に記載のFRAM装置。 - 【請求項８】 前記下部プレート電極の下部に障壁膜パ
ターンがさらに形成されていることを特徴とする請求項
3に記載のFRAM装置。 - 【請求項９】 一つのトランジスタと一つのキャパシタ
で構成された単位セルと、前記単位セルと構成が同一で
隣接した他の単位セルが行及び列方向に複数個配列され
たFRAM装置において、前記単位セルは、 半導体基板の活性領域上に形成され、ゲート電極、ソー
ス領域及びドレイン領域よりなるトランジスタと、 前記トランジスタの形成された半導体基板の全面に形成
された第1層間絶縁膜と、 前記第1層間絶縁膜上に形成され、単位セルと隣接した
第2の単位セルを共有し、プレートラインの役割をする
強誘電体キャパシタの下部プレート電極と、 前記下部プレート電極上に前記下部プレート電極より幅
が狭く形成された強誘電体膜パターンと、 前記強誘電体膜パターン上に形成された強誘電体キャパ
シタの上部プレート電極と、 前記上部プレート電極、強誘電体膜パターン及び下部プ
レート電極を覆うキャッピング層と、 前記上部プレート電極とソース領域とを連結する配線層
よりなることを特徴とするFRAM装置。 - 【請求項１０】 前記上部プレート電極及び下部プレー
ト電極は金属膜、導電性酸化膜または金属膜-導電性酸
化膜-金属膜の多層で構成されることを特徴とする請求
項９に記載のFRAM装置。 - 【請求項１１】 前記金属膜はPtで構成し、前記導電性
酸化膜はReO2、RuO2またはMoO3で構成されることを特徴
とする請求項１０に記載のFRAM装置。 - 【請求項１２】 前記下部プレート電極の下部に障壁膜
パターンがさらに形成されていることを特徴とする請求
項9に記載のFRAM装置。 - 【請求項１３】 半導体基板上にゲート電極、ソース及
びドレイン領域よりなるトランジスタを形成する段階
と、 前記トランジスタの形成された半導体基板の全面に第1
層間絶縁膜を形成する段階と、 前記第1層間絶縁膜上に隣接する単位セルと共有する強
誘電体キャパシタの下部プレート電極を形成する段階
と、 前記下部プレート電極上に前記下部プレート電極より小
幅の強誘電体膜パターン及び上部プレート電極を形成す
る段階と、 前記上部プレート電極、強誘電体膜パターン及び下部プ
レート電極を覆うキャッピング層を形成する段階と、 前記キャッピング層の形成された結果物の全面に第2層
間絶縁膜を形成する段階と、 前記第2層間絶縁膜、第1層間絶縁膜及びキャッピング層
を蝕刻してドレイン領域、ソース領域、上部プレート電
極及び下部プレート電極をオープンする第1コンタクト
ホールを形成する段階と、 前記第1コンタクトホールに金属膜を形成して前記ドレ
イン領域と連結されたビットライン、前記上部プレート
電極とソース領域を連結する配線層、前記下部プレート
電極と連結された金属パッドを形成する段階と、 前記配線層及び金属パッドの形成された結果物の全面に
前記金属パッドを露出する第2コンタクトホールを有す
る第3層間絶縁膜を形成する段階と、 前記金属パッドと連結するプレートラインを形成する段
階とを具備してなることを特徴とするFRAM装置の製造方
法。 - 【請求項１４】 前記上部プレート電極及び下部プレー
ト電極は金属膜、導電性酸化膜または金属膜-導電性酸
化膜-金属膜の多層で形成されることを特徴とする請求
項13に記載のFRAM装置の製造方法。 - 【請求項１５】 前記金属膜はPtで構成し、前記導電性
酸化膜はReO2、RuO2またはMoO3で形成することを特徴と
する請求項14に記載のFRAM装置の製造方法。 - 【請求項１６】 前記下部プレート電極を形成する前に
前記下部プレート電極の下部に障壁膜パターンをさらに
形成することを特徴とする請求項13に記載のFRAM装置の
製造方法。 - 【請求項１７】 半導体基板上にゲート電極、ソース及
びドレイン領域よりなるトランジスタを形成する段階
と、 前記トランジスタの形成された半導体基板の全面に第1
層間絶縁膜を形成する段階と、 前記第1層間絶縁膜上に隣接する単位セルと共有し、プ
レートラインの役割をする強誘電体キャパシタの下部プ
レート電極を形成する段階と、 前記下部プレート電極上に前記下部プレート電極より小
幅の強誘電体膜パターン及び上部プレート電極を形成す
る段階と、 前記上部プレート電極、強誘電体膜パターン及び下部プ
レート電極を覆うキャッピング層を形成する段階と、 前記キャッピング層の形成された結果物の全面に第2層
間絶縁膜を形成する段階と、 前記第2層間絶縁膜、第1層間絶縁膜及びキャッピング層
を蝕刻してドレイン領域、ソース領域及び上部プレート
電極をオープンするコンタクトホールを形成する段階
と、 前記コンタクトホールに金属膜を形成して前記ドレイン
領域と連結されたビットラインと前記上部プレート電極
とソース領域を連結する配線層を形成する段階とを含ん
でなることを特徴とするFRAM装置の製造方法。 - 【請求項１８】 前記上部プレート電極及び下部プレー
ト電極は金属膜、導電性酸化膜または金属膜-導電性酸
化膜-金属膜の多層で形成されることを特徴とする請求
項17に記載のFRAM装置の製造方法。 - 【請求項１９】 前記金属膜はPtで構成し、前記導電性
酸化膜はReO2、RuO2またはMoO3で形成することを特徴と
する請求項18に記載のFRAM装置の製造方法。 - 【請求項２０】 前記下部プレート電極を形成する前に
前記下部プレート電極の下部に障壁膜パターンをさらに
形成することを特徴とする請求項17に記載のFRAM装置の
製造方法。
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