JPH098244A

JPH098244A - 半導体装置とその製造方法

Info

Publication number: JPH098244A
Application number: JP7153368A
Authority: JP
Inventors: Osamu Hanagasaki; 治花ケ崎
Original assignee: Yamaha Corp
Current assignee: Yamaha Corp
Priority date: 1995-06-20
Filing date: 1995-06-20
Publication date: 1997-01-10
Also published as: US5869859A

Abstract

(57)【要約】【目的】プロセスの負担が少なくかつメモリセルサイ
ズの小さい半導体メモリを有する半導体装置とその製造
方法を提供することを目的とする。【構成】本発明の半導体装置に組み込まれるＤＲＡＭ
メモリセルでは、キャパシタは、トランジスタと重なら
ないようにフィールド膜上に形成される。よって、フィ
ールド膜上の面積を有効利用できる。また、トランジス
タより先にキャパシタを形成することができる為、キャ
パシタ作製が伴う高温がトランジスタ特性に悪影響を及
ぼすことを避けることができる。キャパシタの誘電体層
と下部電極は、同一のエッチングマスクを用い、連続し
てパターニングを行う。ゲート電極は、キャパシタの上
部電極と同時に形成する。ゲート酸化膜の作製は、同時
にキャパシタの誘電体層表面に酸化層を形成する。この
酸化層は、誘電体層のピンホールを埋め、キャパシタの
品質を担保する。これらの工程省略の結果、組み込みメ
モリセルを形成する為にロジック回路作製プロセスに付
加する工程を少なくできる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置に関し、特
に高集積化可能なＤＲＡＭ（ダイナミックランダムアク
セスメモリ）を含む半導体装置の構造とその製造方法に
関する。

【０００２】

【従来の技術】現在、０．５μｍルールのプロセス技術
を用いたロジック主体のＬＳＩ（大規模集積回路）で
は、組み込みメモリとして、プロセス工程の負担が少な
いＳＲＡＭ（スタティックランダムアクセスメモリ）が
主に用いられている。ＳＲＡＭは、トランジスタのみで
メモリセルを構成するので、メモリ製造工程をロジック
製造工程と共用できる。

【０００３】図５（Ａ）に、ＳＲＡＭの一般的な回路構
成を示す。図に示すように、ＳＲＡＭの１つのメモリセ
ルは、フリップフロップを構成するトランジスタＴ１〜
Ｔ４、及びデータ線とワード線に接続された読み出し／
書き込み用トランジスタＴ５、Ｔ６の６つのトランジス
タを要する。

【０００４】このように、ＳＲＡＭは１個のメモリセル
中に６つのトランジスタを有するので、レイアウトの工
夫によっても、実現可能な最小セルサイズは、５０〜６
０μｍ²と言われている。メモリの大容量化とチップの
小型化の要請からさらに高い集積度が望まれている中、
ＳＲＡＭを用いては、満足な高集積化は実現できない。

【０００５】そこで、１Ｍｂｉｔ以上の容量を有する組
み込みメモリでは、ＳＲＡＭに替わり、シンプルな構成
を有するＤＲＡＭが用いられるようになってきた。図５
（Ｂ）に、ＤＲＡＭの一般的な回路構成を示す。ＤＲＡ
Ｍの１つのメモリセルは、１つのトランジスタＴｄと１
つのキャパシタＣｄから構成される。トランジスタの一
方の電流端子はデータ線に接続され、他方の電流端子
は、キャパシタＣｄを介してプレート線に接続されてい
る。トランジスタＴｄのゲート端子はワード線に接続さ
れている。トランジスタＴｄを介してキャパシタＣｄを
充放電することにより、１ビットの書き込み、又は読み
出しを行う。１メモリセルを構成する素子の数が少ない
分、ＳＲＡＭに比較し、高集積化が可能である。

【０００６】しかし、４Ｍｂｉｔ以上の容量を有する組
み込みメモリを実現する為には、ＤＲＡＭを用いる場合
であっても、そのセルサイズをさらに小さくし、より高
集積化が可能なセル構造にすることが望まれる。

【０００７】現在、４Ｍｂｉｔ以上のメモリサイズを実
現するＤＲＡＭとしては、ＳＴＣ（スタックド・キャパ
シタ）型と呼ばれるセル構造のＤＲＡＭが主として用い
られ、１Ｍｂｉｔ程度のメモリサイズ用のＤＲＡＭに
は、プレーナ型と呼ばれるセル構造のＤＲＡＭが用いら
れている。

【０００８】図６（Ａ）は、現在用いられているＳＴＣ
型ＤＲＡＭのセル構造を示すものである。半導体基板５
１上に形成されたフィールド酸化膜５２により、活性領
域が画定されている。この活性領域に拡散層５３ａ、５
３ｂよりなるソース／ドレイン領域（以下、拡散層５３
ａをソース領域、拡散層５３ｂをドレイン領域と呼
ぶ。）と第１ポリシリコン層よりなるゲート電極５４ａ
を有するトランジスタが形成されている。

【０００９】図中破線αで囲む部分が、キャパシタに相
当する。第２ポリシリコン膜５５と第３ポリシリコン膜
５６が、キャパシタの下部電極と上部電極に相当し、こ
の間に挟まれた薄い窒化シリコン膜Ｃ１がキャパシタの
誘電体層に相当する。このキャパシタは、ドレイン領域
５３ｂ上に形成されており、キャパシタの下部電極５５
がこのドレイン領域５３ｂに電気的に接続されている。

【００１０】トランジスタとキャパシタは、層間絶縁膜
５７により覆われている。コンタクトホールを介してソ
ース領域５３ａより配線５８が引き出されている。この
ＳＴＣ型ＤＲＡＭセルでは、トランジスタ上に重なって
キャパシタが積層される構造を有する。よって、キャパ
シタを形成する前にトランジスタを形成しなければなら
ない。この為、キャパシタ作製時の加熱を伴う工程が、
既に形成されているトランジスタの特性を悪化させると
いう問題が生じている。又、複雑な構造の為、必要な工
程数も多い。

【００１１】図６（Ｂ）は、現在用いられているプレー
ナ型のＤＲＡＭメモリセル構造の一例を示す。半導体基
板５１の表面に、フィールド酸化膜５２によって活性領
域が画定されている。この活性領域に、トランジスタの
ソース領域５３ａとドレイン領域５３ｂ、及び基板表面
の薄いゲート酸化膜を介してトランジスタのゲート電極
５４ａが形成されている。

【００１２】図中破線βで示す部分が、キャパシタに相
当する。ドレイン領域５３ｂから連続して基板表面に薄
い不純物拡散層５３ｃが形成されている。不純物拡散層
５３ｃの表面上にＳｉＯ₂膜Ｃ２が形成され、その上に
第１ポリシリコン膜５４ｂが形成されている。拡散層５
３ｃがキャパシタの下部電極、第１ポリシリコン膜５４
ｂが上部電極、ＳｉＯ₂膜Ｃ２が誘電体層に相当する。
トランジスタ、及びキャパシタは、層間絶縁膜５７で覆
われている。また、層間絶縁膜５７に形成されたコンタ
クトホールを介してソース領域５３ａより配線５８が引
き出されている。

【００１３】このようなプレーナ型ＤＲＡＭにおいて
は、トランジスタのソース／ドレイン領域の形成とは別
に、キャパシタの下部電極として不純物拡散層を基板面
に形成する必要がある。また、このプレーナ型ＤＲＡＭ
では、キャパシタを構成する誘電体層として、ゲート絶
縁膜と同時に形成できるＳｉＯ₂膜が用いられている。
ＳｉＯ₂膜は、誘電率が比較的小さい為、必要な蓄積容
量を確保するには、キャパシタの面積を広くしなければ
ならない。これらの理由で、プレーナ型ＤＲＡＭでは、
セルサイズの小型化に限界がある。

【００１４】また、図６（Ｂ）に示すように、キャパシ
タ上の層間絶縁膜５７中に第２ポリシリコン膜による配
線５５が存在する。なお配線５５は、隣接メモリセルの
ゲート電極配線として必要なものであり、メモリのセル
サイズを小さくするためにキャパシタ上に存在させてい
る。よって、キャパシタの上部電極５４ｂと配線５５間
に静電容量が発生してしまう。この影響を避ける為に
は、配線５５と上部電極５４ｂとの間の層間絶縁膜の膜
厚を厚くする必要がある。

【００１５】

【発明が解決しようとする課題】上述のように、ＬＳＩ
に組み込むメモリをＳＲＡＭで構成すると、セルサイズ
が大きくなり、高集積化が困難になる。一方、組み込み
メモリをＳＴＣ型ＤＲＡＭで構成すると、製造プロセス
が複雑になるとともに、ＭＯＳＦＥＴ形成後の熱処理に
より、トランジスタの特性が劣化する。またプレーナ型
ＤＲＡＭは、製造プロセスは比較的単純だが、セルサイ
ズの小型化に限界がある。

【００１６】本発明の目的は、プロセスの負担が少な
く、かつセルサイズが小さい半導体メモリを有する半導
体装置とその製造方法を提供することである。

【００１７】

【課題を解決するための手段】本発明の半導体メモリを
有する半導体装置は、半導体基板表面層に形成されたソ
ース領域とドレイン領域、及び前記ソース領域とドレイ
ン領域の間にあって、前記半導体基板表面上にゲート絶
縁膜を介して形成されたゲート電極を有するトランジス
タと、前記半導体基板表面に、前記トランジスタを囲ん
で形成された絶縁性膜と、前記絶縁性膜上に形成され、
第１導電層、誘電体層及び第２導電層が、この順番に積
層されたキャパシタとを有し、前記第２導電層と前記ゲ
ート電極とは同時に堆積した層をパターニングして形成
したものである。

【００１８】また、前記ゲート絶縁膜が熱酸化した酸化
シリコン膜であり、前記誘電体層が、窒化シリコン膜と
窒化シリコン膜表面に形成された熱酸化膜とを含んでも
よい。

【００１９】本発明の半導体メモリを有する半導体装置
の製造方法は、半導体表面が露出した領域と、前記半導
体表面の露出した領域を取り囲む絶縁性膜とを含む表面
を有する半導体基板を準備する工程と、前記絶縁膜上
に、キャパシタを形成する工程と、前記半導体表面が露
出した領域にトランジスタを形成する工程とを有し、前
記キャパシタを形成する工程が、第１導電層と誘電体層
を形成する工程と、さらに、前記誘電体層の上に第２導
電層を形成する工程とを有し、前記トランジスタを形成
する工程が、前記半導体表面にゲート絶縁膜を形成する
工程と、さらに、ゲート電極を形成する工程と、さら
に、ソース領域とドレイン領域を形成する工程とを有
し、前記第２導電層を形成する工程と前記ゲート電極を
形成する工程とが、共通の導電膜をパターニングするこ
とで同時に行われる。

【００２０】また、前記第１導電層と誘電体層を形成す
る工程が、前記第１導電層を形成する為の第１の層と、
前記誘電体層を形成する為の第２の層を堆積する工程
と、前記第１及び第２の層を共通のエッチングマスクを
用い、連続してエッチングする工程とを有してもよい。

【００２１】また、前記ゲート絶縁膜を形成する工程
が、同時に前記誘電体層表面を酸化する工程を含んでも
よい。

【００２２】

【作用】組み込みメモリを構成するキャパシタは、活性
領域の周囲の絶縁性膜、例えばフィールド酸化膜上に形
成する。フィールド酸化膜上にキャパシタを形成するの
で、フィールド酸化膜上の面積を有効に利用できる。

【００２３】キャパシタがトランジスタ上に重ならない
ので、トランジスタの形成より先にキャパシタを作製す
ることができる。トランジスタの形成より先にキャパシ
タを形成をすることにより、キャパシタ作製に必要な高
温の加熱がトランジタの特性に悪影響を与えることを避
けることができる。

【００２４】キャパシタを構成する誘電体層の材料に窒
化シリコン膜を用いれば、ＳｉＯ₂膜を用いる場合に較
べて必要な容量を比較的小さな面積で実現できる為、セ
ル面積を小さくできる。

【００２５】キャパシタの上部電極とトランジスタのゲ
ート電極とを１回の成膜と１回のパターニング工程で、
同時に形成することにより、工程数を削減できる。トラ
ンジスタのゲート酸化膜形成時に同時に誘電体層表面に
酸化層を形成すれば、工程増を伴うことなく、窒化シリ
コン膜のピンホールを消滅させることができ、誘電体層
の電気的特性を改善できる。

【００２６】

【実施例】１、メモリセル構造まず、図１を用いて、本実施例のＤＲＡＭメモリセルの
断面構造を説明する。尚、このＤＲＡＭメモリセルは、
ロジック回路とともに、ＬＳＩに組み込まれる。

【００２７】図１に示すように、Ｓｉ半導体基板１の表
面層の一部に、ｐ型の不純物が添加されたｐ型ウェル１
ａが形成されている。活性領域Ａが、厚いフィールド酸
化膜によって、このｐ型ウェル１ａの表面層に画定され
ている。

【００２８】活性領域Ａには、トランジスタが形成され
ている。このトランジスタは、ｐウェルの表面層に形成
されたｎ型のソース領域９ａ、ドレイン領域９ｂと、そ
の間のチャネル領域上に形成された薄いゲート酸化膜７
ａ、さらにゲート酸化膜７ａ上のゲート電極８ａから構
成される。尚、ロジック回路のｎチャネルトランジスタ
も同様の構成を有する。

【００２９】フィールド酸化膜２上には、キャパシタが
形成されている。フィールド酸化膜２上には、まずポリ
シリコン膜によりキャパシタの下部電極５ａが形成され
ており、その上に窒化シリコン膜の誘電体層６ａが形成
されている。下部電極５ａと誘電体層６ａは、同一の平
面形状を有している。キャパシタの下部電極５ａの側壁
および窒化シリコン膜６ａの側壁と上面は、薄い酸化層
７ｂで覆われている。

【００３０】この酸化層７ｂ上には、キャパシタの上部
電極８ｂが形成されている。上部電極８ｂは、トランジ
スタのゲート電極８ａと同じポリシリコン膜で形成され
ている。

【００３１】これらのトランジスタ、およびキャパシタ
を含む基板面は、層間絶縁膜１０で覆われている。層間
絶縁膜１０に形成されたコンタクトホールを介してソー
ス領域９ａとドレイン領域９ｂ、およびキャパシタの上
部電極８ｂから、それぞれ配線１１が引き出されてい
る。ドレイン領域９ｂと上部電極８ｂとは、配線１１に
より接続されている。

【００３２】上述のように、本実施例の半導体メモリセ
ルでは、キャパシタをフィールド酸化膜上に形成してい
る。フィールド酸化膜はトランジスタ等の分離に必要な
領域であるが、その上にキャパシタを形成することによ
りフィールド酸化膜上の面積を有効利用できる。また、
トランジスタ領域とキャパシタ領域が上下で重ならな
い。この為後述するように、トランジスタより先にキャ
パシタを形成することが可能である。

【００３３】キャパシタを構成する誘電体層にＳｉＯ₂
膜よりも誘電率が高い窒化シリコン膜を使用している。
単位面積あたりの容量を高くでき、ＳｉＯ₂膜を誘電体
層に用いる場合に比較して、キャパシタの面積を小さく
できる。

【００３４】本実施例のＤＲＡＭメモリセルでは、図６
（Ｂ）に示した従来のプレーナ型ＤＲＡＭのように、キ
ャパシタの上部の層間絶縁膜中に配線を形成していな
い。よって、キャパシタの上部電極と配線間の容量の影
響を考慮する必要がなく、層間絶縁膜の厚さを特に厚く
しなくてもよい。層間絶縁膜を厚くする為の余分な成膜
時間がいらない。

【００３５】窒化シリコン膜６ａの表面に酸化層７ｂが
形成されている。この窒化シリコン膜６ａは、キャパシ
タの容量を大きくする為に膜厚を薄くすることが望まれ
るが、薄くすればピンホール等の欠陥が発生し易い。窒
化シリコン膜６ａ表面の酸化層７ｂは、このピンホール
を修復する役割を有する為、キャパシタの品質を担保す
ることができる。

【００３６】さらに、キャパシタの上部電極８ｂと、ト
ランジスタのゲート電極８ａは、同じポリシリコン膜を
用いているため、後述するように同時形成も可能であ
る。

【００３７】２、メモリセル作製方法図１に示した実施例のＤＲＡＭメモリセルの作製方法に
ついて、図２（Ａ）から図３（Ｃ）を参照して説明す
る。

【００３８】図２（Ａ）を参照して、半導体基板上にフ
ィールド酸化膜を形成するまでの工程について説明す
る。ここまでの工程は、通常のＭＯＳ（メタルオキサイ
ドセミコンダクタ）トランジスタの作製工程に準じて行
う。尚、この実施例においては、トランジスタとして、
ｎチャネルＭＯＳトランジスタを作製する場合を例にと
って説明する。

【００３９】まず、Ｓｉ半導体基板１の基板表面に熱酸
化により熱酸化膜を形成する。この熱酸化膜表面にスピ
ンナを用いてレジスト膜を塗布する。露光、現像工程を
経て、レジストパターンを形成する。このレジストパタ
ーンをエッチングマスクとして、熱酸化膜をエッチング
する。

【００４０】得られた熱酸化膜パターンとその上に残留
しているレジストパターンをイオン注入マスクとして用
い、ｐ型の導電性を付与するイオン、例えばＢイオンを
イオン注入する。この後、レジストパターンを除去し、
注入層を熱処理し図２（Ａ）に示す、ｐ型ウェル１ａを
形成する。この時用いるイオン注入条件は、例えば加速
エネルギ３０ｋｅＶ、イオン注入量１．５×１０¹³／ｃ
ｍ²とする。この後、残留している熱酸化膜をエッチン
グ除去する。

【００４１】再び半導体基板１表面を熱酸化し、基板全
面に約３０ｎｍの薄い酸化膜２ａを形成する。さらに半
導体基板１全面に、熱ＣＶＤ法を用いて膜厚約１４０ｎ
ｍの窒化シリコン膜を形成する。

【００４２】この窒化シリコン膜表面にスピンナを用い
てレジスト膜を塗布する。露光、現像工程を経ることに
より、フィールド酸化膜を形成したい領域のみ窒化シリ
コン膜面が露出するような、レジスト膜パターン４ａを
形成する。このレジスト膜パターン４ａをエッチングマ
スクにして、エッチングガスとしてＣＦ₄を用いこの窒
化シリコン膜をドライエッチングする。図２（Ａ）に示
すような窒化シリコン膜パターン３ａを得る。その後レ
ジスト膜パターン４ａを除去する（以下、レジスト膜を
用いた通常のパターニングは、同様な方法で行うものと
する。）。

【００４３】この窒化シリコン膜パターン３ａをマスク
として、約１１００℃で熱酸化を行う。図２（Ａ）に示
すようにマスクで被覆されていない領域に厚いフィール
ド酸化膜２が形成される。この後、窒化シリコン膜パタ
ーン３ａはエッチング除去する。

【００４４】次に、図２（Ｂ）に示すように、基板表面
に第１ポリシリコン膜５を減圧ＣＶＤ法を用いて形成す
る。このＣＶＤ法では、反応ガスとしてＳｉＨ₄を用
い、雰囲気圧力は０．３Ｔｏｒｒ、基板温度は約６００
℃とする。

【００４５】さらにこの第１ポリシリコン膜５に導電性
を付与する為、ｎ型の不純物、例えばＰを膜中に添加す
る。イオン注入法を用いてこの不純物の添加を行う場合
は、例えば加速エネルギ３０ｋｅＶ、イオンドーズ量１
０¹⁶ｉｏｎｓ／ｃｍ²の条件で行う。あるいはＰＯＣｌ
₃雰囲気中でポリシリコン膜を８００〜９００℃で熱処
理することでも、Ｐをポリシリコン膜５中に拡散させる
ことができる。添加量の目安は、１０²⁰ｉｏｎｓ／ｃｍ
³とする。

【００４６】不純物がドープされた第１ポリシリコン膜
５の上に、さらにＣＶＤ法を用いて薄い窒化シリコン膜
６を形成する。単位面積当たり容量を高める為には窒化
シリコン膜の膜厚は薄い程良い。例えばその膜厚を４ｎ
ｍとする。窒化シリコン膜を形成するＣＶＤ法に用いる
反応ガスは、ＳｉＨ₂Ｃｌ₂、ＮＨ₃、雰囲気圧力は
０．４Ｔｏｒｒ、基板温度は７７０℃とする。

【００４７】図２（Ｃ）に示すように、キャパシタを形
成する領域にレジスト膜パターン４ｂを形成する。この
レジスト膜パターン４ｂをエッチングマスクとして、第
１ポリシリコン膜５と窒化シリコン膜６の２層を連続し
てドライエッチングする。

【００４８】まず、エッチングガスとしてＣＦ₄を用
い、窒化シリコン膜６をエッチングし、窒化シリコン膜
パターン６ａを残す。続けて、レジスト膜パターン４ｂ
と窒化シリコン膜パターン６ａをエッチングマスクとし
て、エッチングガスをＣｌ₂とＯ₂ガスの混合ガスに変
え、第１ポリシリコン膜５をエッチングし、第１ポリシ
リコン膜パターン５ａを残す。

【００４９】この２回のエッチング工程は、エッチング
ガスは異なるものの、同じレジストマスクを用いる為、
同一のドライエッチング装置内で連続的に行うことも可
能である。

【００５０】図２（Ｃ）に示すように、フィールド酸化
膜上に第１ポリシリコン膜パターン５ａとさらにその膜
上の窒化シリコン膜パターン６ａが得られる。それぞれ
の膜は、キャパシタの下層電極と、その上の誘電体層に
相当する。

【００５１】この後、フィールド酸化膜およびレジスト
膜パターン４ａをイオン注入マスクとして用い、活性領
域の表面層にＢイオンのイオン注入を行う。このＢイオ
ンの注入は、トランジスタのしきい値を調整する働きが
ある。本実施例においては、例えば加速エネルギ２０ｋ
ｅＶ、イオン注入量１×１０¹²ｉｏｎｓ／ｃｍ²の条件
でＢイオンの注入を行う。この条件下では、ポリシリコ
ン膜５ａと窒化シリコン膜パターン６ａには、Ｂイオン
の注入はされず、活性領域の表面領域のみに、薄いＢイ
オン注入層（図示しない）が形成されることとなる。イ
オン注入後、残っているレジスト膜パターン４ｂを除去
する。

【００５２】続いて、基板表面をＨＦ溶液を用いてウェ
ットエッチングする。表面に露出している薄い酸化膜２
ａとフィールド酸化膜２の表面層がエッチング除去され
る。図３（Ａ）に示すように、基板を再び９００℃で約
２０分間熱酸化する。活性領域の表面に、膜厚約１１ｎ
ｍのＳｉＯ₂膜７ａが新たに形成される。このＳｉＯ₂
膜７ａは、トランジスタのゲート酸化膜となる。

【００５３】同時に窒化シリコン膜６ａの表面も酸化さ
れ、酸化層７ｂが形成される。但し、窒化シリコン膜
は、ＳｉＯ₂膜に比較し酸化されにくい為、酸化層７ｂ
の厚みは、約１ｎｍ程度である。尚、窒化シリコン膜６
ａにピンホールがある場合は、このピンホール部は、露
出している下層のポリシリコン膜から成長した酸化層よ
り埋められる。

【００５４】さらに、キャパシタの下部電極である第１
ポリシリコン膜５ａの側壁にも酸化膜が形成される。第
１ポリシリコン膜５ａの側壁に形成されるＳｉＯ₂膜の
膜厚は、窒化シリコン膜の側壁面に形成される酸化層の
厚みより厚い。

【００５５】ＣＶＤ法を用いて、基板表面に膜厚約３０
０ｎｍの第２ポリシリコン膜を形成する。ＣＶＤに用い
る反応ガスは、ＳｉＨ₄、雰囲気圧力は０．３Ｔｏｒ
ｒ、基板温度は６００℃とする。

【００５６】この後、第２ポリシリコン膜に導電性を付
与する為、この膜に不純物添加を行う。イオン注入もし
くは、ＰＯＣｌ₃雰囲気中での熱拡散法を用いて、例え
ばＰイオンを添加する。このイオン注入条件、あるいは
熱拡散条件は、先の第１ポリシリコン膜へのｎ型不純物
ドーピングの際用いた条件と同じでよい。

【００５７】この後、不純物がドープされた第２ポリシ
リコン膜上に、図３（Ｂ）に示すようなレジスト膜パタ
ーン４ｃを形成する。このレジスト膜パターン４ｃをエ
ッチングマスクとして、第２ポリシリコン膜をドライエ
ッチングし、第２ポリシリコン膜パターン８ａ、８ｂを
残す。このパターン８ａ及び８ｂは、それぞれトランジ
スタのゲート電極、およびキャパシタの上部電極とな
る。ドライエッチングに用いるエッチングガスは、Ｃｌ
₂とＯ₂の混合ガスである。このエッチングガスを用い
ると、ＳｉＯ₂膜に対してポリシリコン膜を高い選択比
でエッチングできる為、キャパシタの下部電極である第
１ポリシリコン膜パターン５ａ、および誘電体層６ａ
は、ほとんどエッチングされないで済む。この後レジス
ト膜パターン４ｃを除去する。

【００５８】ここまでの工程で、フィールド酸化膜上の
キャパシタ、及びトランジスタのゲート電極が形成され
る。尚、ロジック回路のｎチャネルトランジスタのゲー
ト電極も同一工程で形成できる。この後、活性領域に残
りのトランジスタの構成部分を形成する。

【００５９】トランジスタの作製は、通常のＭＯＳトラ
ンジスタの作製方法に準じて行う。以下に、図３（Ｃ）
を参照しながらＤＲＡＭメモリセル完成までの残りのト
ランジスタ作製工程について説明する。

【００６０】まずゲート電極８ａをイオン注入マスクと
して、ソース／ドレイン領域に導電性を付与する不純物
イオンの注入を行う。例えば、加速エネルギ３０ｋｅ
Ｖ、イオン注入量５．０×１０¹⁵ｉｏｎｓ／ｃｍ²の条
件でＰイオンを基板面に注入する。

【００６１】ＲＴＡ（高速熱アニール）装置を用いて、
約８５０℃〜１０００℃で基板をアニールし、注入され
たイオンを活性化する。こうして図３（Ｃ）に示す、ト
ランジスタのソース領域９ａ、およびドレイン領域９ｂ
が形成される。

【００６２】次に、基板全面に層間絶縁膜１０を形成す
る。この層間絶縁膜１０は、例えば常圧ＣＶＤを用い、
膜厚約１００ｎｍのＰＳＧ（フォスフォシリケートガラ
ス）膜と、膜厚約６００ｎｍのＢＰＳＧ（ボロンフォス
フォシリケートガラス）膜の２層膜で構成する。

【００６３】レジストを用いた通常のパターニング方法
により、層間絶縁膜１０の所定の位置にコンタクトホー
ルを形成する。基板全面にスパッタリング法を用いて、
ＷＳｉ等のバリアメタルを約５０ｎｍ形成する。さら
に、このＷＳｉ膜の上にＡｌ、Ｓｉ、ＣｕよりなるＡｌ
合金をスパッタリング法で約８００ｎｍ程度形成する。

【００６４】レジストを用いた通常のパターニング方法
により、配線層のエッチングを行い所望の配線パターン
を得る。以上の工程をもって、図３（Ｃ）に示すよう
な、１個のトランジスタと１個のキャパシタを有するＤ
ＲＡＭメモリセルが完成する。

【００６５】尚、上述のトランジスタの作製工程は、Ｌ
ＳＩ中に組み込まれたロジック回路中のｎチャネルトラ
ンジスタの作製工程と共通である為、両者は、同時に形
成されるものとする。ＣＭＯＳ回路の場合、ｐチャネル
トランジスタ固有の工程は別に行う。

【００６６】上述したように、実施例のメモリセルの作
製方法によれば、まずフィールド酸化膜上にキャパシタ
を形成し、その後にトランジスタを形成する。キャパシ
タを構成する誘電体層の作製には、高温での熱ＣＶＤが
用いることが多い。この為従来のメモリセル形成工程の
ように、キャパシタの作製以前にトランジスタを形成す
ると、キャパシタ作製時の高温プロセスが、トランジス
タの特性を悪化させることがあったが、本実施例の作製
方法では、キャパシタを先に形成するのでこの問題を回
避できる。

【００６７】また、トランジスタ特性への高温プロセス
の影響を考慮する必要がない為、誘電体層の作製の際、
ＣＶＤの基板温度をより高温にすることができる。この
為、より良質な誘電率の高い窒化シリコン膜を形成する
ことが可能となる。

【００６８】また、上述の実施例では、キャパシタの誘
電体層と下部電極は、同一のエッチングマスク用いて連
続して形成される。この為、キャパシタの下部電極を形
成する為の別個のエッチングマスク形成工程を省くこと
ができる。

【００６９】さらに、キャパシタの上部電極とトランジ
スタのゲート電極は、共通のポリシリコン膜で形成し、
同時にエッチングによるパターニングを行っている為、
工程の負担を軽減している。

【００７０】既に述べたように、キャパシタの誘電体層
である窒化シリコン膜上への酸化層の形成は、窒化シリ
コン膜中に発生したピンホールを埋める役割を有する。
上述の実施例では、この酸化層は、トランジスタのゲー
ト酸化膜と同時に作製する為、工程の増加を伴うことな
く、キャパシタの信頼性を高めることができる。

【００７１】このような工程省略の結果、実施例の組み
込みメモリセル作製プロセスは、トランジスタ作製を主
な工程とする通常のロジック回路の作製プロセスに、キ
ャパシタの下部電極と誘電体層である窒化シリコン膜の
作製工程を付加するだけで済み、ＬＳＩ作製工程の負担
を大幅に軽減することができる。

【００７２】３、基板上のレイアウト図４は、実施例のＤＲＡＭメモリセルが基板上に複数配
置されたメモリセルアレイのレイアウトの一部を示すも
のである。図中一点鎖線Ｉ−Ｉ’で示す切断面が、図１
に示したメモリセルの断面図に相当する。各メモリセル
は、１個のトランジスタと１個のキャパシタから構成さ
れる。

【００７３】活性領域ａ１、ａ２が、フィールド酸化膜
により画定されている。図に示すように、各活性領域に
は、中央のソース領域の左右に、このソース領域を共通
に用いるトランジスタが１個づつ形成される。例えば、
活性領域ａ１に注目すると、活性領域内のゲートライン
ｇ１、ｇ２が各トランジスタのゲート電極に相当し、こ
の２本のゲートラインに挟まれた領域が、この２つのト
ランジスタの共通するソース領域Ｓ１である。ゲートラ
インｇ１の左側とゲートラインｇ２の右側にそれぞれド
レイン領域ｄ１、ｄ２が形成されている。

【００７４】さらに各活性領域の左右には、個々のトラ
ンジスタに対応してキャパシタが１個ずつ備えられてい
る。各キャパシタは、隣接するトランジスタのドレイン
領域と接続されている。例えば、キャパシタｃ２は、配
線ｌ１によりトランジスタのドレイン領域ｄ２と接続さ
れている。

【００７５】キャパシタの下部電極ｅ１は、複数のキャ
パシタに共通に形成されている。よって、各キャパシタ
の面積は、キャパシタの上部電極ｃ１〜ｃ３で決定され
る。図の上下に隣接するキャパシタの上部電極ｃ１とｃ
２、及びｃ２とｃ３は、図に示すように、幅の広い部分
の横方向の位置をずらして配置され、電極面積が確保さ
れている。

【００７６】６個のトランジスタを有するＳＲＡＭを使
用した場合、実現できる従来のメモリセルサイズは、
０．５μｍラインルールプロセスを用いた場合、約５５
μｍ²程度である。また、プレーナ型ＤＲＡＭで同等の
静電容量を得る為には、２０μｍ²程度のセルサイズが
必要である。これに対し、上述の本実施例のセル構造と
プロセスを用いれば、同じ静電容量を有するメモリセル
のサイズを約１０〜１５μｍ²と小さくすることができ
る。

【００７７】本実施例によれば、組み込みメモリセルの
サイズを縮小できるため、必要なチップ面積を減らすこ
とができる。また、通常のロジックプロセスに付加する
工程数が少ない為、ＬＳＩ全体の作製工程の負担を軽減
できる。欠陥発生率とチップ面積の関係で求められる歩
留りを上げることができる。全体の工程数が少ない為、
製造コストも抑えることができる。最終的に１Ｍｂｉｔ
のメモリ作製において、従来のＳＲＡＭを用いる場合に
較べると、チップコストを大幅にダウンさせることがで
きる。

【００７８】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。例えば、上
述の本実施例のメモリセルでは、キャパシタの誘電体層
として、窒化シリコン膜を用いているが、これ以外に
も、Ｔａ₂Ｏ₅、ＳｒＴｉＯ₃等の高誘電率材料を用い
てもよい。キャパシタの下部電極として、高融点金属、
高融点金属シリサイド等を用いてもよい。本実施例で
は、トランジスタとして、ｎチャンネルＭＯＳトランジ
スタを用いているが、ｐチャネルＭＯＳトランジスタを
用いてもよい。種々の変更、改良、組み合わせ等が可能
なことは当業者に自明であろう。

【００７９】

【発明の効果】以上説明したように、本実施例によれ
ば、通常のロジック回路作製プロセスに新たに加わる負
担を少なくし、かつメモリセルのセルサイズをより小さ
くすることが可能である。チップ全体としてのサイズを
小さくできるとともに、工程数も軽減することができ
る。よって、チップの歩留まりの向上及び製造コストの
低減を図ることができる。

【図面の簡単な説明】

【図１】本実施例のメモリセルを示す断面図である。

【図２】本実施例のメモリセルの作製工程を示す為の基
板の断面図である。

【図３】本実施例のメモリセルの作製工程を示す為の基
板の断面図である。

【図４】本実施例のメモリセルの基板上の配置を示す為
の基板の平面図である。

【図５】半導体メモリの回路図である。

【図６】従来の半導体メモリセルの断面図である。

【符号の説明】

１・・・半導体基板、１ａ・・・ｐ型ウェル、２・・・
フィールド酸化膜、３ａ・・・ＳｉＮ_x膜パターン、４
ａ・・・レジスト膜パターン、５・・・ポリシリコン
膜、６・・・ＳｉＮ_x膜、７ａ・・・ＳｉＯ₂膜、７ｂ
・・・酸化層、８ａ・・・ポリシリコン膜パターン、９
ａ・・・ソース領域、９ｂ・・・ドレイン領域、１０・
・・層間絶縁膜、１１・・・配線、５１・・・半導体基
板、５２・・・フィールド酸化膜、５３ａ、５３ｂ・・
・不純物拡散層、５４、５４ａ・・・第１ポリシリコン
膜、５５・・・第２ポリシリコン膜、５６・・・第３ポ
リシリコン膜、５７・・・層間絶縁膜、５８・・・配線
層

Claims

【特許請求の範囲】

【請求項１】半導体基板表面層に形成されたソース領
域とドレイン領域、及び前記ソース領域とドレイン領域
の間にあって、前記半導体基板表面上にゲート絶縁膜を
介して形成されたゲート電極を有するトランジスタと、前記半導体基板表面に、前記トランジスタを囲んで形成
された絶縁性膜と、前記絶縁性膜上に形成され、第１導電層、誘電体層及び
第２導電層が、この順番に積層されたキャパシタとを有
し、前記第２導電層と前記ゲート電極とは同時に堆積し
た層をパターニングして形成したものである半導体メモ
リを有する半導体装置。
【請求項２】前記ゲート絶縁膜が熱酸化した酸化シリコ
ン膜であり、前記誘電体層が、窒化シリコン膜と窒化シ
リコン膜表面に形成された熱酸化膜とを含む請求項１に
記載の半導体メモリを有する半導体装置。
【請求項３】半導体表面が露出した領域と、前記半導
体表面の露出した領域を取り囲む絶縁性膜とを含む表面
を有する半導体基板を準備する工程と、前記絶縁膜上に、キャパシタを形成する工程と、前記半導体表面が露出した領域にトランジスタを形成す
る工程とを有し、前記キャパシタを形成する工程が、第１導電層と誘電体層を形成する工程と、さらに、前記誘電体層の上に第２導電層を形成する工程
とを有し、前記トランジスタを形成する工程が、前記半導体表面にゲート絶縁膜を形成する工程と、さらに、ゲート電極を形成する工程と、さらに、ソース領域とドレイン領域を形成する工程とを
有し、前記第２導電層を形成する工程と前記ゲート電極を形成
する工程とが、共通の導電膜をパターニングすることで
同時に行われる半導体メモリを有する半導体装置の製造
方法。
【請求項４】前記第１導電層と誘電体層を形成する工
程が、前記第１導電層を形成する為の第１の層と、前記誘電体
層を形成する為の第２の層を堆積する工程と、前記第１及び第２の層を共通のエッチングマスクを用
い、連続してエッチングする工程とを含む請求項３に記
載の半導体メモリを有する半導体装置の製造方法。
【請求項５】前記ゲート絶縁膜を形成する工程が、同時に前記誘電体層表面を酸化する工程を含む請求項３
もしくは４のいずれかに記載の半導体メモリを有する半
導体装置の製造方法。