JP3218633B2 - Ｍｏｓｒａｍの作製方法 - Google Patents
Ｍｏｓｒａｍの作製方法Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置の製造
方法、更に詳しくは、ＭＯＳ ＲＡＭの作製方法に関す
る。
方法、更に詳しくは、ＭＯＳ ＲＡＭの作製方法に関す
る。
【０００２】
【従来の技術】高抵抗負荷型ＭＯＳ ＳＲＡＭにおける
メモリセルは、フリップフロップによるデータ保持（記
憶）部と、データの転送を行う一対の転送トランジスタ
部から構成されている。また、完全ＣＭＯＳ型 ＳＲＡ
Ｍにおけるメモリセルは、一対のＭＯＳインバータ回路
をフリップフロップ構成に接続したデータ保持（記憶）
部と、データの転送を行う一対の転送トランジスタ部か
ら構成されている。ＭＯＳ ＤＲＡＭにおけるメモリセ
ルは、データ保持部である電荷を記憶するＭＯＳキャパ
シタ部と、その電荷を転送する転送トランジスタ部から
構成されている。
メモリセルは、フリップフロップによるデータ保持（記
憶）部と、データの転送を行う一対の転送トランジスタ
部から構成されている。また、完全ＣＭＯＳ型 ＳＲＡ
Ｍにおけるメモリセルは、一対のＭＯＳインバータ回路
をフリップフロップ構成に接続したデータ保持（記憶）
部と、データの転送を行う一対の転送トランジスタ部か
ら構成されている。ＭＯＳ ＤＲＡＭにおけるメモリセ
ルは、データ保持部である電荷を記憶するＭＯＳキャパ
シタ部と、その電荷を転送する転送トランジスタ部から
構成されている。
【０００３】メモリセルの高集積化のために種々の改善
がなされ続けているが、この改善はデータ保持部に関す
るものが大半であり、転送トランジスタ部に関する改善
はせいぜい個々のトランジスタの大きさを小さくする程
度に過ぎない。即ち、転送トランジスタ部は、メモリセ
ルの縮小化に関しては余り寄与していないのが現状であ
る。
がなされ続けているが、この改善はデータ保持部に関す
るものが大半であり、転送トランジスタ部に関する改善
はせいぜい個々のトランジスタの大きさを小さくする程
度に過ぎない。即ち、転送トランジスタ部は、メモリセ
ルの縮小化に関しては余り寄与していないのが現状であ
る。
【０００４】メモリセルの縮小化の一手段として、転送
トランジスタ部における転送トランジスタのソース・ド
レイン領域とビット線取り出し線との接続部分であるコ
ンタクト窓の面積を小さくし、そしてコンタクト窓とゲ
ート電極との間の間隔を短くする方法が挙げられる。従
来、かかるコンタクト窓を形成するための一方法とし
て、図５に示すように、ＭＯＳトランジスタを形成した
後、表面に層間絶縁膜ａを形成し、レジスト膜ｂをマス
クとしてこの層間絶縁膜ａをフォトエッチングする方法
がある。あるいは又、図６に示すように、ゲート電極ｃ
の上面に厚い絶縁膜ｄを形成した後、その上に全面に更
に別の絶縁膜を形成し、かかる別の絶縁膜をＲＩＥ法に
てエッチングすることによってサイドウォールｅを形成
する（以下、この方法をセルフアラインドコンタクト方
法ともいう）。このサイドウォールｅで囲まれた部分が
コンタクト窓ｆとなる。
トランジスタ部における転送トランジスタのソース・ド
レイン領域とビット線取り出し線との接続部分であるコ
ンタクト窓の面積を小さくし、そしてコンタクト窓とゲ
ート電極との間の間隔を短くする方法が挙げられる。従
来、かかるコンタクト窓を形成するための一方法とし
て、図５に示すように、ＭＯＳトランジスタを形成した
後、表面に層間絶縁膜ａを形成し、レジスト膜ｂをマス
クとしてこの層間絶縁膜ａをフォトエッチングする方法
がある。あるいは又、図６に示すように、ゲート電極ｃ
の上面に厚い絶縁膜ｄを形成した後、その上に全面に更
に別の絶縁膜を形成し、かかる別の絶縁膜をＲＩＥ法に
てエッチングすることによってサイドウォールｅを形成
する（以下、この方法をセルフアラインドコンタクト方
法ともいう）。このサイドウォールｅで囲まれた部分が
コンタクト窓ｆとなる。
【０００５】上記２つのいずれの方法においても、ゲー
ト電極は例えば第１のポリシリコン層から構成されてい
る。そして、コンタクト窓ｆを形成した後、第２のポリ
シリコン層（ビット線取り出し層）を形成し不純物をド
ープし更にパターニングすることによって、ビット線取
り出し線を形成する。
ト電極は例えば第１のポリシリコン層から構成されてい
る。そして、コンタクト窓ｆを形成した後、第２のポリ
シリコン層（ビット線取り出し層）を形成し不純物をド
ープし更にパターニングすることによって、ビット線取
り出し線を形成する。
【０００６】
【発明が解決しようとする課題】図５に示した方法で
は、マスクの位置合わせ誤差を考慮してゲート電極ｃと
ビット線コンタクト窓ｆとの間隔を設定しなければなら
ない。従って、この間隔を余り小さくできず、その結
果、転送トランジスタ部の大きさを小さくできないとい
う問題がある。
は、マスクの位置合わせ誤差を考慮してゲート電極ｃと
ビット線コンタクト窓ｆとの間隔を設定しなければなら
ない。従って、この間隔を余り小さくできず、その結
果、転送トランジスタ部の大きさを小さくできないとい
う問題がある。
【０００７】図６に示したセルフアラインドコンタクト
方法は、サイドウォール技術によりコンタクト窓ｆを形
成するため、このコンタクト窓ｆとゲート電極ｃとの間
の距離を短くすることができる。しかしながら、この方
法は、絶縁層ｄ及びサイドウォールｅを形成するために
エッチング処理を必要とする。絶縁層ｄ、あるいはサイ
ドウォールｅを形成すべき別の絶縁層にダスト等が含ま
れていると、エッチング処理時ダストに起因したピンホ
ールが絶縁層ｄあるいはサイドウォールｅに発生する。
その結果、第１のポリシリコン層と第２のポリシリコン
層との間にショートあるいは耐圧不良が発生する。即
ち、ゲート電極とビット線取り出し線との間にショート
あるいは耐圧不良が発生する。その結果、半導体記憶装
置の製造歩留まりや信頼性に問題が生じる。更に、第１
のポリシリコン層の上に厚い絶縁層ｄが存在するので、
第２のポリシリコン層の加工性が悪くなるという問題も
ある。
方法は、サイドウォール技術によりコンタクト窓ｆを形
成するため、このコンタクト窓ｆとゲート電極ｃとの間
の距離を短くすることができる。しかしながら、この方
法は、絶縁層ｄ及びサイドウォールｅを形成するために
エッチング処理を必要とする。絶縁層ｄ、あるいはサイ
ドウォールｅを形成すべき別の絶縁層にダスト等が含ま
れていると、エッチング処理時ダストに起因したピンホ
ールが絶縁層ｄあるいはサイドウォールｅに発生する。
その結果、第１のポリシリコン層と第２のポリシリコン
層との間にショートあるいは耐圧不良が発生する。即
ち、ゲート電極とビット線取り出し線との間にショート
あるいは耐圧不良が発生する。その結果、半導体記憶装
置の製造歩留まりや信頼性に問題が生じる。更に、第１
のポリシリコン層の上に厚い絶縁層ｄが存在するので、
第２のポリシリコン層の加工性が悪くなるという問題も
ある。
【０００８】従って、本発明の目的は、コンタクト窓の
大きさを小さくすることができ、且つ、コンタクト窓と
ゲート電極との間の間隔を短くすることができ、しか
も、ゲート電極とビット線取り出し線との間にショート
あるいは耐圧不良が発生しないＭＯＳ ＲＡＭの作製方
法を提供することにある。
大きさを小さくすることができ、且つ、コンタクト窓と
ゲート電極との間の間隔を短くすることができ、しか
も、ゲート電極とビット線取り出し線との間にショート
あるいは耐圧不良が発生しないＭＯＳ ＲＡＭの作製方
法を提供することにある。
【０００９】
【課題を解決するための手段】上記の目的は、本発明に
より、 （イ）ＭＯＳ ＲＡＭのトランジスタ部を形成した後、
該トランジスタ部のソース・ドレイン領域及びゲート電
極を覆う層間絶縁膜を形成する工程と、 （ロ）層間絶縁膜上にビット線取り出し層を形成した
後、ソース・ドレイン領域とビット線取り出し層との接
続部分になるコンタクト窓を形成すべき位置におけるビ
ット線取り出し層に、エッチングによって開口を設ける
工程と、 （ハ）ビット線取り出し層及び開口内の層間絶縁膜を覆
うサイドウォール形成膜を形成した後、該サイドウォー
ル形成膜をエッチングすることによって、開口の内壁に
サイドウォールを形成する工程と、 （ニ）ビット線取り出し層及びサイドウォールをマスク
として前記層間絶縁膜をエッチングして、コンタクト窓
を形成する工程と、 （ホ）ビット線取り出し層とサイドウォールとコンタク
ト窓内のソース・ドレイン領域とを覆う薄い導体層を形
成する工程と、 （ヘ）ビット線取り出し層及び薄い導体層をパターニン
グする工程、から成ることを特徴とするＭＯＳ ＲＡＭ
の作製方法によって達成される。
より、 （イ）ＭＯＳ ＲＡＭのトランジスタ部を形成した後、
該トランジスタ部のソース・ドレイン領域及びゲート電
極を覆う層間絶縁膜を形成する工程と、 （ロ）層間絶縁膜上にビット線取り出し層を形成した
後、ソース・ドレイン領域とビット線取り出し層との接
続部分になるコンタクト窓を形成すべき位置におけるビ
ット線取り出し層に、エッチングによって開口を設ける
工程と、 （ハ）ビット線取り出し層及び開口内の層間絶縁膜を覆
うサイドウォール形成膜を形成した後、該サイドウォー
ル形成膜をエッチングすることによって、開口の内壁に
サイドウォールを形成する工程と、 （ニ）ビット線取り出し層及びサイドウォールをマスク
として前記層間絶縁膜をエッチングして、コンタクト窓
を形成する工程と、 （ホ）ビット線取り出し層とサイドウォールとコンタク
ト窓内のソース・ドレイン領域とを覆う薄い導体層を形
成する工程と、 （ヘ）ビット線取り出し層及び薄い導体層をパターニン
グする工程、から成ることを特徴とするＭＯＳ ＲＡＭ
の作製方法によって達成される。
【００１０】サイドウォール形成膜はＳｉＯ 2 あるいは
ポリシリコンから成り、サイドウオール形成膜の形成は
ＣＶＤ法にて行うことができる。サイドウォール形成膜
のエッチングはＲＩＥ法にて行うことができる。
ポリシリコンから成り、サイドウオール形成膜の形成は
ＣＶＤ法にて行うことができる。サイドウォール形成膜
のエッチングはＲＩＥ法にて行うことができる。
【００１１】ビット線取り出し層は、ポリシリコンある
いはポリサイドから形成することができる。また、薄い
導体層は、ポリシリコン、ポリサイドあるいはシリサイ
ドから形成することができる。
いはポリサイドから形成することができる。また、薄い
導体層は、ポリシリコン、ポリサイドあるいはシリサイ
ドから形成することができる。
【００１２】ＭＯＳ ＲＡＭとは、例えば、高抵抗負荷
型ＭＯＳ ＳＲＡＭ、完全ＣＭＯＳ型 ＳＲＡＭ、ある
いは、プレーナ型、スタックト型、トレンチ型のＭＯＳ
ＤＲＡＭを意味する。
型ＭＯＳ ＳＲＡＭ、完全ＣＭＯＳ型 ＳＲＡＭ、ある
いは、プレーナ型、スタックト型、トレンチ型のＭＯＳ
ＤＲＡＭを意味する。
【００１３】
【作用】本発明においては、サイドウォールをマスクと
して層間絶縁膜をエッチングするので、微小なコンタク
ト窓を形成することができ、しかもコンタクト窓とゲー
ト電極との間の間隔を短くすることができる。従って、
例えば、ＭＯＳ ＲＡＭの転送トランジスタ部の大きさ
を小さくすることができる。また、従来の方法と異な
り、層間絶縁膜の一部分、即ちコンタクト窓を形成する
部分しかエッチング処理を受けず、他の部分はビット線
取り出し層及びサイドウォールによってマスクされてい
る。従って、たとえ層間絶縁膜にダスト等が多少含まれ
ていたとしても、層間絶縁膜の大部分はエッチング処理
を受けることがないので、層間絶縁膜にピンホール等が
発生することがない。それ故、ビット線取り出し線とゲ
ート電極との間にショートや耐圧不良が発生することを
防止できる。
して層間絶縁膜をエッチングするので、微小なコンタク
ト窓を形成することができ、しかもコンタクト窓とゲー
ト電極との間の間隔を短くすることができる。従って、
例えば、ＭＯＳ ＲＡＭの転送トランジスタ部の大きさ
を小さくすることができる。また、従来の方法と異な
り、層間絶縁膜の一部分、即ちコンタクト窓を形成する
部分しかエッチング処理を受けず、他の部分はビット線
取り出し層及びサイドウォールによってマスクされてい
る。従って、たとえ層間絶縁膜にダスト等が多少含まれ
ていたとしても、層間絶縁膜の大部分はエッチング処理
を受けることがないので、層間絶縁膜にピンホール等が
発生することがない。それ故、ビット線取り出し線とゲ
ート電極との間にショートや耐圧不良が発生することを
防止できる。
【００１４】
【実施例】本発明の第１の実施例を、高抵抗負荷型ＭＯ
Ｓ ＳＲＡＭの製造を例に取り、図１乃至図３に基づき
説明する。尚、図１乃至図３は本発明の半導体記憶装置
の製造工程順に示された半導体記憶装置の断面図であ
る。
Ｓ ＳＲＡＭの製造を例に取り、図１乃至図３に基づき
説明する。尚、図１乃至図３は本発明の半導体記憶装置
の製造工程順に示された半導体記憶装置の断面図であ
る。
【００１５】まず、従来の方法にてＬＤＤ（Lightly Do
ped Drain）トランジスタ構造を形成する。即ち、半導
体基板１を選択酸化することによってフィールド酸化膜
２を形成した後、半導体基板１の素子形成領域表面部を
加熱酸化することによりゲート酸化膜３を形成する。そ
の後、ポリシリコン層から成るゲート電極４を形成し、
該ゲート電極４をマスクとして半導体基板１の表面に不
純物をライトドープする。次いで、ゲート電極４の側壁
にＳｉＯ2から成る側壁スペーサ５を形成し、その後、
半導体基板１に不純物をドープすることによって、ソー
ス・ドレイン領域６，７を形成する。尚、ソース・ドレ
イン領域６は、ビット線に接続されるソース・ドレイン
領域であり、ソース・ドレイン領域７は、メモリセルの
データ記憶部に接続されるソース・ドレイン領域であ
る。
ped Drain）トランジスタ構造を形成する。即ち、半導
体基板１を選択酸化することによってフィールド酸化膜
２を形成した後、半導体基板１の素子形成領域表面部を
加熱酸化することによりゲート酸化膜３を形成する。そ
の後、ポリシリコン層から成るゲート電極４を形成し、
該ゲート電極４をマスクとして半導体基板１の表面に不
純物をライトドープする。次いで、ゲート電極４の側壁
にＳｉＯ2から成る側壁スペーサ５を形成し、その後、
半導体基板１に不純物をドープすることによって、ソー
ス・ドレイン領域６，７を形成する。尚、ソース・ドレ
イン領域６は、ビット線に接続されるソース・ドレイン
領域であり、ソース・ドレイン領域７は、メモリセルの
データ記憶部に接続されるソース・ドレイン領域であ
る。
【００１６】次に、ソース・ドレイン領域６，７及びゲ
ート電極４を覆う層間絶縁膜８を形成する。層間絶縁膜
８はＳｉＯ2から成り、ＣＶＤ法にて形成される。従来
の方法では、次に層間絶縁膜８のエッチング処理を行
う。これに対して、本発明の方法では、次にこの層間絶
縁膜８の上にビット線取り出し層９を堆積させる。この
ビット線取り出し層９はポリシリコンから成る。図１の
（Ａ）はビット線取り出し層９が堆積された後の状態を
示す。
ート電極４を覆う層間絶縁膜８を形成する。層間絶縁膜
８はＳｉＯ2から成り、ＣＶＤ法にて形成される。従来
の方法では、次に層間絶縁膜８のエッチング処理を行
う。これに対して、本発明の方法では、次にこの層間絶
縁膜８の上にビット線取り出し層９を堆積させる。この
ビット線取り出し層９はポリシリコンから成る。図１の
（Ａ）はビット線取り出し層９が堆積された後の状態を
示す。
【００１７】次に、図１の（Ｂ）に示すように、レジス
ト膜１０をマスクとしてポリシリコンから成るビット線
取り出し層９をエッチングして、開口１１を形成する。
開口１１の位置は、ソース・ドレイン領域とビット線取
り出し層との接続部分になるコンタクト窓を形成すべき
位置である。層間絶縁膜８はエッチングされない。
ト膜１０をマスクとしてポリシリコンから成るビット線
取り出し層９をエッチングして、開口１１を形成する。
開口１１の位置は、ソース・ドレイン領域とビット線取
り出し層との接続部分になるコンタクト窓を形成すべき
位置である。層間絶縁膜８はエッチングされない。
【００１８】次に、ビット線取り出し層９の表面にサイ
ドウォール形成膜１２を堆積させる（図１の（Ｃ）参
照）。このサイドウォール形成膜１２はＳｉＯ2の絶縁
膜から成り、ＣＶＤ法にて形成される。その後、サイド
ウォール形成膜１２に対してＲＩＥ法にて異方性エッチ
ング処理を施すことによって、開口１１の内壁にサイド
ウォール１３を形成する（図２の（Ａ）参照）。
ドウォール形成膜１２を堆積させる（図１の（Ｃ）参
照）。このサイドウォール形成膜１２はＳｉＯ2の絶縁
膜から成り、ＣＶＤ法にて形成される。その後、サイド
ウォール形成膜１２に対してＲＩＥ法にて異方性エッチ
ング処理を施すことによって、開口１１の内壁にサイド
ウォール１３を形成する（図２の（Ａ）参照）。
【００１９】更に、かかるサイドウォール１３及びビッ
ト線取り出し層９をマスクとして層間絶縁膜８をエッチ
ングすることにより、微小なコンタクト窓１４を形成
し、ソース・ドレイン領域６を露出させる。図２の
（Ｂ）はコンタクト窓１４を形成した後の状態を示す。
従来の方法と異なり、層間絶縁膜８は、コンタクト窓１
４の部分のみがエッチングされ、コンタクト窓以外の部
分は、ビット線取り出し層９及びサイドウォール１３に
よって確実にマスクされている。
ト線取り出し層９をマスクとして層間絶縁膜８をエッチ
ングすることにより、微小なコンタクト窓１４を形成
し、ソース・ドレイン領域６を露出させる。図２の
（Ｂ）はコンタクト窓１４を形成した後の状態を示す。
従来の方法と異なり、層間絶縁膜８は、コンタクト窓１
４の部分のみがエッチングされ、コンタクト窓以外の部
分は、ビット線取り出し層９及びサイドウォール１３に
よって確実にマスクされている。
【００２０】次いで、図２の（Ｃ）に示すように、薄い
ポリシリコン層１５をＣＶＤ法にて形成し、その後、例
えばイオン打ち込み法、気相拡散法あるいは固体拡散法
により、ポリシリコンから成るビット線取り出し層９及
び薄いポリシリコン層１５をドープし、これらの層を導
体化する。これによって、ビット線取り出し層９は、コ
ンタクト窓１４内でソース・ドレイン領域６と薄いポリ
シリコン層１５を介して電気的に接続される。
ポリシリコン層１５をＣＶＤ法にて形成し、その後、例
えばイオン打ち込み法、気相拡散法あるいは固体拡散法
により、ポリシリコンから成るビット線取り出し層９及
び薄いポリシリコン層１５をドープし、これらの層を導
体化する。これによって、ビット線取り出し層９は、コ
ンタクト窓１４内でソース・ドレイン領域６と薄いポリ
シリコン層１５を介して電気的に接続される。
【００２１】次いで、図３に示すように、ビット線取り
出し層９及び薄いポリシリコン層１５をフォトエッチン
グすることにより選択的に除去し、ビット線取り出し線
を形成する。
出し層９及び薄いポリシリコン層１５をフォトエッチン
グすることにより選択的に除去し、ビット線取り出し線
を形成する。
【００２２】その後は、通常のＳＲＡＭ製造方法と同様
の方法で、高抵抗負荷型ＭＯＳ ＳＲＡＭを製造する。
即ち、更に、 （ａ） ＳｉＯ2から成る層間絶縁膜の形成 （ｂ） 更にポリシリコン層を堆積させ、かかるポリシ
リコン層におけるＶdd配線と高抵抗負荷の形成 （ｃ） ＳｉＯ2から成る絶縁膜の形成 （ｄ） ＢＰＳＧ等の層間膜の形成及びリフロー （ｅ） Ａｌ用のコンタクト窓の形成 （ｆ） Ａｌを堆積させ、配線のパターニング を施すことによって、高抵抗負荷型ＭＯＳ ＳＲＡＭを
製造することができる。
の方法で、高抵抗負荷型ＭＯＳ ＳＲＡＭを製造する。
即ち、更に、 （ａ） ＳｉＯ2から成る層間絶縁膜の形成 （ｂ） 更にポリシリコン層を堆積させ、かかるポリシ
リコン層におけるＶdd配線と高抵抗負荷の形成 （ｃ） ＳｉＯ2から成る絶縁膜の形成 （ｄ） ＢＰＳＧ等の層間膜の形成及びリフロー （ｅ） Ａｌ用のコンタクト窓の形成 （ｆ） Ａｌを堆積させ、配線のパターニング を施すことによって、高抵抗負荷型ＭＯＳ ＳＲＡＭを
製造することができる。
【００２３】図４は、本発明の製造方法の第２の実施例
の一部を工程順に示す半導体記憶装置の断面図である。
層間絶縁膜８を形成し、その上にポリシリコンから成る
ビット線取り出し層９を堆積させるまでの工程は、先に
述べた第１の実施例と同一である。
の一部を工程順に示す半導体記憶装置の断面図である。
層間絶縁膜８を形成し、その上にポリシリコンから成る
ビット線取り出し層９を堆積させるまでの工程は、先に
述べた第１の実施例と同一である。
【００２４】ビット線取り出し層９を形成した後、この
層９の表面にＳｉＯ2から成る絶縁膜１６をＣＶＤ法に
て形成する。その後、レジスト膜１０をマスクとして絶
縁膜１６及びビット線取り出し層９を選択的にエッチン
グして、ソース・ドレイン領域とビット線取り出し層と
の接続部分になるコンタクト窓を形成すべき位置に開口
１１を形成する。図４の（Ａ）は、開口１１が形成され
た状態を示す。層間絶縁膜８はエッチングされていな
い。次に、図４の（Ｂ）に示すように、サイドウォール
形成層１７をＣＶＤ法にて形成する。このサイドウォー
ル形成層は、第１の実施例とは異なり、ポリシリコンか
ら形成される。次に、ポリシリコンから成るサイドウォ
ール形成層１７を異方性エッチング処理することによっ
て、開口１１の内側面にサイドウォール１８を形成す
る。この状態を図４の（Ｃ）に示す。その後、絶縁膜１
６のエッチングを行い、更に、図２の（Ｂ）に示したと
同様に、ビット線取り出し層９及びサイドウォール１８
をマスクとして層間絶縁膜８をエッチングすることによ
り、コンタクト窓を形成し、ソース・ドレイン領域を露
出させる。以下図２の（Ｃ）に示した工程以降の処理を
行い、高抵抗負荷型ＭＯＳ ＳＲＡＭを完成させる。
層９の表面にＳｉＯ2から成る絶縁膜１６をＣＶＤ法に
て形成する。その後、レジスト膜１０をマスクとして絶
縁膜１６及びビット線取り出し層９を選択的にエッチン
グして、ソース・ドレイン領域とビット線取り出し層と
の接続部分になるコンタクト窓を形成すべき位置に開口
１１を形成する。図４の（Ａ）は、開口１１が形成され
た状態を示す。層間絶縁膜８はエッチングされていな
い。次に、図４の（Ｂ）に示すように、サイドウォール
形成層１７をＣＶＤ法にて形成する。このサイドウォー
ル形成層は、第１の実施例とは異なり、ポリシリコンか
ら形成される。次に、ポリシリコンから成るサイドウォ
ール形成層１７を異方性エッチング処理することによっ
て、開口１１の内側面にサイドウォール１８を形成す
る。この状態を図４の（Ｃ）に示す。その後、絶縁膜１
６のエッチングを行い、更に、図２の（Ｂ）に示したと
同様に、ビット線取り出し層９及びサイドウォール１８
をマスクとして層間絶縁膜８をエッチングすることによ
り、コンタクト窓を形成し、ソース・ドレイン領域を露
出させる。以下図２の（Ｃ）に示した工程以降の処理を
行い、高抵抗負荷型ＭＯＳ ＳＲＡＭを完成させる。
【００２５】第２の実施例は、サイドウォールを絶縁膜
から形成するのではなく、ポリシリコン層から形成する
点が第１の実施例と異なるが、本質的な差異はない。
から形成するのではなく、ポリシリコン層から形成する
点が第１の実施例と異なるが、本質的な差異はない。
【００２６】以上、本発明を第１の実施例及び第２の実
施例に基づいて説明したが、本発明はこれらの実施例に
限定されるものではない。ゲート電極のポリシリコン層
及びポリシリコンから成るビット線取り出し層をそれぞ
れポリサイド層に置き換えることができる。また、ビッ
ト線取り出し層及び薄いポリシリコン層には、ビット線
取り出し部を形成するだけでなく、Ｖss配線を同時に形
成することもできる。
施例に基づいて説明したが、本発明はこれらの実施例に
限定されるものではない。ゲート電極のポリシリコン層
及びポリシリコンから成るビット線取り出し層をそれぞ
れポリサイド層に置き換えることができる。また、ビッ
ト線取り出し層及び薄いポリシリコン層には、ビット線
取り出し部を形成するだけでなく、Ｖss配線を同時に形
成することもできる。
【００２７】また、本発明の方法は、高抵抗負荷型ＭＯ
Ｓ ＳＲＡＭの転送トランジスタ部だけでなく、完全Ｃ
ＭＯＳ型 ＳＲＡＭの転送トランジスタ部の形成にも適
用できることは云うまでもない。更には、本発明の方法
を、ＭＯＳ ＤＲＡＭのビット線とソース・ドレイン領
域との接続部分に適用することもできる。
Ｓ ＳＲＡＭの転送トランジスタ部だけでなく、完全Ｃ
ＭＯＳ型 ＳＲＡＭの転送トランジスタ部の形成にも適
用できることは云うまでもない。更には、本発明の方法
を、ＭＯＳ ＤＲＡＭのビット線とソース・ドレイン領
域との接続部分に適用することもできる。
【００２８】
【発明の効果】本発明においては、セルフアラインドコ
ンタクト方法によるのと同程度の微小なコンタクト窓を
形成することができる。従って、例えば、ＭＯＳ ＲＡ
Ｍの転送トランジスタ部の大きさを小さくすることがで
きる。また、たとえ層間絶縁膜にダスト等が多少含まれ
ていたとしても、ビット線取り出し線とゲート電極との
間にショートや耐圧不良が発生することを防止できる。
更に、セルフアラインドコンタクト方法において必要と
されるゲート電極上の厚いＳｉＯ2膜を、本発明におい
ては形成する必要がない。従って、ビット線取り出し層
の加工性を向上させることができる。
ンタクト方法によるのと同程度の微小なコンタクト窓を
形成することができる。従って、例えば、ＭＯＳ ＲＡ
Ｍの転送トランジスタ部の大きさを小さくすることがで
きる。また、たとえ層間絶縁膜にダスト等が多少含まれ
ていたとしても、ビット線取り出し線とゲート電極との
間にショートや耐圧不良が発生することを防止できる。
更に、セルフアラインドコンタクト方法において必要と
されるゲート電極上の厚いＳｉＯ2膜を、本発明におい
ては形成する必要がない。従って、ビット線取り出し層
の加工性を向上させることができる。
【図１】本発明の半導体記憶装置の製造方法の第１の実
施例を工程順に示す、半導体記憶装置の断面図である。
施例を工程順に示す、半導体記憶装置の断面図である。
【図２】図１に示す第１の実施例の工程の次の工程を示
す、半導体記憶装置の断面図である。
す、半導体記憶装置の断面図である。
【図３】図２に示す第１の実施例の工程の次の工程を示
す、半導体記憶装置の断面図である。
す、半導体記憶装置の断面図である。
【図４】本発明の半導体記憶装置の製造方法の第２の実
施例の一部を工程順に示す、半導体記憶装置の断面図で
ある。
施例の一部を工程順に示す、半導体記憶装置の断面図で
ある。
【図５】コンタクト窓を形成するための従来の一方法を
示す、半導体記憶装置の断面図である。
示す、半導体記憶装置の断面図である。
【図６】コンタクト窓を形成するための従来のセルフア
ラインドコンタクト方法を示す、半導体記憶装置の断面
図である。
ラインドコンタクト方法を示す、半導体記憶装置の断面
図である。
１ 半導体基板 ３ ゲート酸化膜 ４ ゲート電極 ５ 側壁スペーサ ６，７ ソース・ドレイン領域 ８ 層間絶縁膜 ９ ビット線取り出し層 １１ 開口 １２，１７ サイドウォール形成層 １３，１８ サイドウォール １４ コンタクト窓 １５ 薄いポリシリコン層 １６ 絶縁膜
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−145159（ＪＰ，Ａ) 特開 平２−94561（ＪＰ，Ａ) 特開 平２−81470（ＪＰ，Ａ) 特開 平４−211120（ＪＰ，Ａ) 特開 平４−329667（ＪＰ，Ａ) 特開 平１−194350（ＪＰ，Ａ) 特開 平２−275665（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 21/8244 H01L 27/11
Claims (3)
- 【請求項１】（イ）ＭＯＳ ＲＡＭのトランジスタ部を
形成した後、該トランジスタ部のソース・ドレイン領域
及びゲート電極を覆う層間絶縁膜を形成する工程と、 （ロ）層間絶縁膜上にビット線取り出し層を形成した
後、ソース・ドレイン領域とビット線取り出し層との接
続部分になるコンタクト窓を形成すべき位置におけるビ
ット線取り出し層に、エッチングによって開口を設ける
工程と、 （ハ）ビット線取り出し層及び開口内の層間絶縁膜を覆
うサイドウォール形成膜を形成した後、該サイドウォー
ル形成膜をエッチングすることによって、開口の内壁に
サイドウォールを形成する工程と、 （ニ）ビット線取り出し層及びサイドウォールをマスク
として前記層間絶縁膜をエッチングして、コンタクト窓
を形成する工程と、 （ホ）ビット線取り出し層とサイドウォールとコンタク
ト窓内のソース・ドレイン領域とを覆う薄い導体層を形
成する工程と、 （ヘ）ビット線取り出し層及び薄い導体層をパターニン
グする工程、 から成ることを特徴とするＭＯＳ ＲＡＭの作製方法。 - 【請求項２】前記サイドウォール形成膜はＳｉＯ2から
成り、該サイドウォール形成膜の形成はＣＶＤ法にて行
われ、サイドウォール形成膜のエッチングはＲＩＥ法に
て行われることを特徴とする請求項１に記載の方法。 - 【請求項３】前記サイドウォール形成膜はポリシリコン
から成り、該サイドウオールの形成はＣＶＤ法にて行わ
れ、サイドウォール形成膜のエッチングはＲＩＥ法にて
行われることを特徴とする請求項１に記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20561391A JP3218633B2 (ja) | 1991-07-23 | 1991-07-23 | Ｍｏｓｒａｍの作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20561391A JP3218633B2 (ja) | 1991-07-23 | 1991-07-23 | Ｍｏｓｒａｍの作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0645559A JPH0645559A (ja) | 1994-02-18 |
| JP3218633B2 true JP3218633B2 (ja) | 2001-10-15 |
Family
ID=16509779
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20561391A Expired - Fee Related JP3218633B2 (ja) | 1991-07-23 | 1991-07-23 | Ｍｏｓｒａｍの作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3218633B2 (ja) |
-
1991
- 1991-07-23 JP JP20561391A patent/JP3218633B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0645559A (ja) | 1994-02-18 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |