KR100199093B1 - 반도체 소자의 커패시터 제조방법 - Google Patents

반도체 소자의 커패시터 제조방법 Download PDF

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Abstract

본 발명은 반도체 소자의 커패시터 제조방법에 관한 것이다. 본 발명의 반도체 소자의 커패시터 제조방법은 기판위에 절연막을 형성하는 공정과; 절연막을 선택적으로 식각하여 접속구멍을 형성하는 공정과; 절연막의 두께보다 낮게 접속구멍에 플러그를 형성하는 공정과; 접속구멍내의 전도성 플러그위에 장벽층을 형성하는 공정과; 장벽층과 절연층위에 커패시터 제1전극을 형성하는 공정과; 커패시터 제1전극위에 유전층을 형성하는 공정과; 유전층위에 커패시터 제2전극을 형성하는 고정으로 구성된다. 반도체 소자의 커패시터는 기판과; 기판위에 접속구멍을 가진 절연막과; 접속구멍내에 절연막의 두께보다 낮은 두께로 구성된 플러그와; 접속구멍내의 플러그위에 위치된 장벽층과; 절연막과 TiN 플러그위에 구성된 커패시터 제1전극과; 커패시터 제1전극위에 위치된 유전층과; 유전층위에 위치된 커패시터 제2전극으로 구성된다.

Description

반도체 소자의 커패시터 제조방법
제1도는 종래의 반도체 소자의 커패시터 구조의 개략적인 단면도.
제2도의 (a) 내지 (j)는 본 발명의 일 실시예에 따른 커패시터 제조방법을 단계적으로 나타낸 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2a 2b : 게이트 전극
3 : 절연층 4 : 다결정실리콘 플러그
5 : 커패시터 6 : 소오스 또는 드레인 영역
7a : 하부전극 7b : 상부전극
8 : 유전필름 9 : 장벽층
20 : 기판 22 : 게이트 전극
24, 25 : 소오스/드레인 전극 26 : 필드 산화막
28 : 제1절연막 30 : 다결정 실리콘층
32 : 플러그 34 : 장벽층
35 : TiN플러그 36 : 커패시터 제1전극
38 : 감광막 40 : 유전체층
42 : 커패시터 제1전극
본 발명은 반도체 소자의 커패시터 제조방법에 관한 것으로, 특히 고집적(High-integrated) DRAM(Dynamic Random Access Memory) 소자의 커패시터로부터 요구되는 고유전막 커패시터에 적합한 반도체 소자 커패시터 제조방법에 관한 것이다.
최근, 반도체 제조기술의 발전과 더불어 전자회로의 미세화와 그 집적도(Intergration Density)가 증가하게 된다. 현재, 16Mbyte, 64Mbyte DRAM 장치는 양산단계에 있고, 256Mbyte, 1Gbyte DRAM 장치의 샘플이 활발하게 개발되고 있다. 상기 DRAM 장치의 집적도가 증가하게 되면서 단위 셀(Cell)의 커패시턴스 영역이 급격히 감소하게 되었다. 그래서, 기존과 동일한 커패시턴스를 얻기 위한 축소된 영역에서의 커패시터 제조기술이 DRAM 장치의 집적도의 향상에 큰 영향을 주게 된다.
따라서, 축소된 영역에서 높은 커패시턴스를 얻기 위한 수단으로 고유전체 재료(High Dielectric Constant Material)의 커패시터 유전체 필름으로 사용하고자 고유 전체 박막 형성에 대한 기술 연구가 활발히 진행되고 있다. 일반적으로, 고유전체 물질은 복합산화물의 형태로 대표적인 물질이 BaSrTiO(BTS), BaTiO3, SrTiO3, PbZrO3등이다. 이와 같이, 상기 고유전체 물질이 복합산화물의 형태를 갖게 되므로 필름의 증착이 600 내지 700℃ 사이의 고온에서 이루어지기 때문에 적합한 전극 물질의 선택이나 적합한 전극 구조의 개발이 요구되고 있다. 즉, 종래에 사용되고 있는 전극의 하나로서 다결정실리콘 증착시, 산화되는 문제가 있고 아울러 유전물질 증착시 실리콘이나 다결정실리콘의 확산이 있다. 게다가, 상기 다결정실리콘 이외의 물질을 사용할 경우, 유전체 증착시, 산화가 잘 일어나지 않는 물질을 사용해야 한다.
그러므로, 고유전체막을 커패시터 유전체로 사용하고자 할 때는 전극의 구조가 적어도 다층구조의 형태를 갖추어야 한다. 즉, 유전체와 기판간의 상호 확산을 차단할 수 있는 확산 장벽층(Diffusion Barrier Layer)과, 산화가 잘 일어나지 않으며 전도성을 갖는 전극층과, 기판과의 전기적 연결을 하는 접속 플러그로 이루어진다.
참고로, 종래기술에 사용된 반도체 소자의 커패시터에 대한 일예를 첨부한 제1도를 참고로 하여 설명하면 다음과 같다.
제1도를 참조하면, 반도체 기판(1)은 한쌍의 절연 게이트 전극(2a, 2b)으로 형성된 모스 트랜지스터를 구비한다. 절연층(3)은 모스 트랜지스터와 게이트 전극(2a, 2b)위에 형성돈다. 커패시터(5)는 상기 절연층(3)상에 적층된다. 다결정실리콘 플러그(polysilicon plug)(4)는 절연층(3)을 거쳐서 모스 트랜지스터의 소오스 또는 드레인 영역(6)으로 위치된 접속구멍(contact hole)에 형성된다.
상기 커패시터(5)는 하부전극(7a), 상부전극(7b) 및 상기 하부전극(7a)와 상부전극(7b)사이에 형성된 유전필름(8)을 포함한다. 상기 유전필름(8)은 BaSrTiO3와 같은 고유전상수 물질을 포함한다. 상기 커패시터(5)는 하부전극(7a)과 다결정실리콘 플러그(4)사이에 형성된 장벽층(9)을 구비한다. 상기 장벽층(9)는 Ta 또는 TiN과 같은 도전성 물질로 형성된다.
이와 같이 구성된 커패시터는 다음과 같은 문제점을 내포하고 있다.
첫째, 유전필름(8)은 하부전극(7a)과 장벽층(9)에 의해 형성된 적층에 의해 계단형 표면위에 형성되어야만 한다. 또한, 하부전극(7a)위에 형성된 유전필름(8)을 덮는 공정은 완성된 커패시터 구조에서 유전필름(8)의 코너(CORNERS)(10a, 10b)에 충진 누설이 생긴다. 이러한 이유로 SiO2와 같은 절연물질은 유전필름(8)의 외측코너위로 종종 증착된다.
둘째, 장벽층(9)의 측벽(11a, 11b)은 유전필름(8)의 증착동안 산화하게 노출되게 된다. 따라서, 유전체 증착공정동안 생기는 고온이 장벽층(9)의 측벽을 산화시키게 될 것이다. 이와 같은 산화는 장벽층(9)의 접속저항(contact resistance)을 증가시키게 된다. 추가해서 장벽층(9)의 측벽(11a), (11b)상에 형성된 산화물로 인하여 하부전극(7a)이 장벽층(9)에 잘 접착되지 않게 된다.
결국, 장벽층(9)이 다결정실리콘 플러그(4)에 완전히 중첩되지 않는다면 다결정실리콘 플러그(4)의 표면은 유전필름(8)의 증착동안 산화하게 된다. 그러므로, 다결정실리콘 플러그(4)에 대한 장벽층(9)의 정확한 정렬이 요구된다.
따라서, 본 발명의 목적은 다층전극의 에칭시 어려움을 용이하게 하고 커패시터면적 감소에 따른 미스-어라인의 발생을 줄일 수 있는 반도체 소자의 커패시터 제조방법을 제공함에 있다.
본 발명의 다른 목적은 플러그의 표면 노출에 따른 커패시터의 신뢰성 저하를 개선하고, 장벽층의 산화에 따른 체적 팽창으로 인하여 전극의 스트레스 및 크랙의 발생을 줄일 수 있는 반도체 소자의 커패시터 제조방법을 제공함에 있다.
상기 목적들을 달성하기 위한 본 발명의 반도체 소자의 커패시터 제조방법은 기판위에 절연막을 형성하는 공정과; 절연막을 선택적으로 식각하여 접속구멍을 형성하는 공정과; 절연막의 두께보다 낮게 접속구멍에 플러그를 형성하는 공정과; 접속 구멍내의 전도성 플러그위에 장벽층을 형성하는 공정과; 장벽층과 절연층위에 커패시터 제1전극을 형성하는 공정과; 장벽층과 절연층위에 커패시터 제1전극을 형성하는 공정과; 커패시터 제1전극위에 유전층을 형성하는 공정과; 유전층위에 커패시터 제2전극을 형성하는 공정으로 구성되는 점에 있다.
이하, 첨부된 도면을 참고로 하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
제2도의 (a)도에 도시한 바와 같이, 기판(20)위에 게이트 전극(22)과, n+-타입 불순물 확산영역(24)(25), 필드 산화막(26)을 형성하게 된다.
다음, 상기 게이트 전극(22)과 필드산화막(26)을 포함한 기판(20) 위에 제2도의 (b)에 도시한 바와 같이, 제1절연막(28)을 증착하게 된다. 상기 제1절연막(28)은 CVD(chemical vapor deposition)에 의해 3000Å의 두께로 증착된다. 그리고, 상기 제1절연막(28)의 소정부위(즉, 커패시터 스토리지 노드(capacitor storage node)가 형성될 영역)에 제2도의 (c)에 도시된 바와 같이, 사진식각방식을 이용하여 접속구멍(29)을 형성하게 된다. 상기 접속구멍(29) 및 제1절연막(28)의 상부에 다결정 실리콘층(30)을 LPCVD(lower-pressure chemical vapor deposition)에 의해 2000Å의 두께로 증착된다.
다음, 제2도의 (d)에 도시된 바와 같이, 다결정 실리콘층(30)을 Cl2/O2에천트(etchant)를 사용하여 3000Å으로 에치-백(etch-back)하여 제거하게 된다. 즉, 접속구멍(29)에서 제1절연막(28)의 두께(d)보다 약 1000Å 정도 아래에 플러그(32)가 형성된다. 상기 플러그(32)는 다결정 실리콘으로 이루어진다.
한편, 상기 접속구멍(29)의 내부 및 제1절연막(28)의 상부에는 제2도의 (e)에 도시된 바와 같이, 장벽층의 역할을 하게 되는 TiN층(34)이 CVD 방식에 의해 1500Å의 두께로 증착된다. 상기 장벽층의 역할을 하는 TiN층(34)은 Ta, W, Mo와 같은 금속의 합금 및 이와 같은 금속의 실리사이드(SILICIDE)중의 어느 하나로 대체하여 사용하여도 무방하다. 그리고, 상기 TiN층(34)은 BCl3/Cl2에천트를 사용하여 RIE(reactive ion etching)방식으로 1500Å 에치백하여 접속구멍(29) 내에 TiN 플러그(35)를 형성하게 된다.
다음, 상기 제1절연막(28)과 TiN 플러그(35)위에 커패시터 제1전극(36)을 스퍼터링(SPUTTERING) 방식으로 2000Å의 두께로 증착하게 된다. 본 실시예에서는 Pt를 사용하였지만, 이는 Pb, Ru, RuO2등과 전도성을 갖는 산화물 형태의 물질을 사용하여도 무방하다.
상기 커패시터 제1전극(36)의 상부에는 마스크로서, 사용하기 위한 감광막(38)이 형성된다. 또한, Pt를 사용한 상기 커패시터 제1전극(36)은 제2도의 (f)에 도시된 바와 같이 사진식각 방식으로 커패시터 스토리지 노드가 형성될 영역을 정의하고, Bl3/Cl2에천트를 사용하여 RIE방식으로 에칭하여 상기 소정부위를 제외하고 제거하게 된다. 그리고, 상기 커패시터 제1전극(36)의 상부 소정부위에 형성된 감광막(38)은 제2도의 (g)에 도시된 바와 같이, H2SO4/H2O2습식용액에 침지(DIPPING)하여 제거하게 된다.
다음, 제1절연막(28) 및 제1전극(36)위에 유전체층(40)을 CVD 방식으로 500Å의 두께로 증착하게 된다. 상기 유전체층(40)은 유전상수가 3 이상인 Ta2O5, BaSrTiO3, BaTiO3, PbZrO3, PZT, PLZT로 이루어진 그룹으로부터 선택된 어느 하나의 물질을 사용하게 된다.
한편, 상기 유전체층(40)의 상부에는 커패시터 제2전극(42)이 증착된다. 상기 커패시터 제2전극(42)은 Pt가 바람직하지만 W 또는 TiN을 사용하여 증착하여도 된다.
이와 같이 구성된 반도체 소자의 커패시터 제조방법은 커패시터 제1전극을 종래와 달리 단일의 Pt 박막만을 에칭하게 되므로 전체공정을 간단하게 할 수 있다. 또한, 노드 접촉과 노드 패턴간의 미스-어라인이 발생되더라도, 다결정 실리콘 플러그의 실리콘이 노출되지 않고 단지 장벽층이 노출되므로 반도체 소자의 커패시터의 신뢰성을 향상시킬 수 있다.
본 발명의 반도체 소자의 커패시터는 장벽층을 스토리지 노드 접속구멍내에 형성하게 되므로 단차가 상승되는 문제점을 해결할 수 있고, 아울러 Pt 전극이 장벽층(TiN층)을 완전히 감싸고 있으므로 유전체막 증착시 발생되는 장벽층의 산화문제가 해결되어 전극의 스트레스 및 크랙 발생문제를 해결할 수 있다.

Claims (10)

  1. 모스 트랜지스터 등의 반도체 소자가 제조된 기판위에 절연막을 형성하고, 사진식각공정을 통해 상기 절연막에 접속구멍을 형성하여 상기 기판의 일부를 노출시키는 단계와; 상기 접속구멍에 상기 절연막의 두께보다 낮은 플러그를 형성하는 단계와; 상기 그 하부일부에 플러그가 형성된 접속구멍 내에 장벽층을 그 장벽층의 상부면이 상기 절연막의 상부와 동일 평면상에 위치하도록 형성하는 단계와; 상기 장벽층과 절연층의 커패시터 제1전극을 형성하는 단계와; 상기 제1전극의 상부에 유전층과 커패시터 제2전극을 순차적으로 증착하여 형성하는 단계로 이루어진 것을 특징으로 하는 반도체 소자 커패시터 제조방법.
  2. 제1항에 있어서, 상기 절연막은 3,000Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  3. 제1항에 있어서, 상기 플러그는 다결정 실리콘을 상기 접속구멍 및 절연막의 상부에 증착하는 단계와; 상기 증착된 다결정 실리콘을 에치백(ETCH BACK)하는 단계로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  4. 제3항에 있어서, 상기 다결정 실리콘은 LPCVD에 의해 2,000Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  5. 제3항에 있어서, 상기 다결정 실리콘을 에치백하는 단계는 Cl2/O2에천트를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  6. 제1항에 있어서, 상기 장벽층은 TiN, Ta, W, Mo와 상기 금속의 합금 및 이와 같은 금속의 실리사이드(SILICIDE)중의 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 형성방법.
  7. 제1항에 있어서, 상기 커패시터 제1전극은 스퍼터링방식으로 2,000의 두께로 증착되는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  8. 제1항에 있어서, 상기 커패시터 제1전극은 Pt, Pb, Ru, RuO2및 전도성을 갖는 산화물중 어느 하나로 형성되는 것을 특징으로 하는 반도체 소자 커패시터 제조방법.
  9. 제1항에 있어서, 상기 유전체층은 Ta2O5, BaSrTiO3, SrTiO3, BaTiO3, PbZrO3, PZT, PLZT로 이루어진 그룹으로부터 선택된 어느 하나의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
  10. 제1항에 있어서, 상기 커패시터 제2전극은 Pt, W, TiN 중의 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 커패시터 제조방법.
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