KR0148503B1 - 반도체 장치의 캐패시터와 그 제조방법 - Google Patents

반도체 장치의 캐패시터와 그 제조방법

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Abstract

본 발명은 반도체 장치의 캐패시터와 그 제조방법에 관한 것으로, 반도체 기판위에 제1절연막을 증착하는 단계와, 제1절연막의 소정부위를 제거하여 콘택부위를 개방시키는 단계와, 콘택부위와 제1절연막 표면 및 측면에 도전층을 형성하는 단계와, 도전층을 질소분위기에서 어닐링시켜 도전층을 제1도전층과 그 위에 제2도전층으로 변화시키는 단계와, 제2도전층의 소정부분을 제거하여 저장노드전극을 형성하는 단계와, 저장노드전극의 표면 및 측면에 유전막을 형성하는 단계와, 유전막 표면 및 측면을 포함하는 부위에 플레이트 전극을 형성하는 단계로 이루어진다.
즉 저장노드전극과 실리콘기판의 접촉부위에 자동 얼라인된 실리사이드막을 형성함으로써 접촉저항을 크게 감소시키며, 저장노드전극은 티타늄 질화막(TiN)으로 형성하고 플레이트 전극은 티타늄 질화막이나 텅스텐을 사용하여 형성함으로써 유전막으로 탄탈륨산화막(Ta2O5)을 사용하면서도 누설전류 발생 또는 크게 감소시킨다.

Description

반도체 장치의 캐패시터와 그 제조방법
제1도는 종래 반도체 장치의 메모리셀 단면도.
제2도는 종래 기술에 따른 반도체 장치의 캐패시터 단면도.
제3도는 본 발명에 따른 반도체 장치의 캐패시터 제조방법.
* 도면의 주요부분에 대한 부호의 설명
10,20,30 : 반도체 기판
11,16,17,18,11,31,302,303,300 : 절연막
12 : 게이트 12,15,22,32 : 폴리실리콘
14 : 유전막 14a,14c : 산화막
14b : 질화막 23,25,27,35,35' : 티타늄 질화막(TiN)
24,37 : 탄탈륨산화막(Ta2O5) 26,33 : Ti
34 : 티타늄 실리사이드 36,36' : 금속(텅스텐)
본 발명은 반도체 장치와 그 제조방법에 관한 것으로서 특히 고집적 메모리셀에서의 확산층에 대한 캐패시터의 콘택부위 저항개선과 용량이 증가된 캐패시터와 그 제조방법에 관한 것이다.
다이나믹 램 소자와 같이 캐패시터를 포함하는 반도체 장치가 고정 집적화됨에 따라 캐패시터의 용량을 증가시키기 위한 방법으로 캐패시터 저장노드전극의 표면적을 확장시키는 것과 캐패시터의 유전막을 유전률이 큰 물질로 형성하는 방법이 있다. 지금까지는 전자의 경우에 대한 많은 연구가 진행되어 왔으나 최근에는 후자의 방법에 대한 연구가 활발하게 진행되고 있다.
종래의 반도체 장치의 캐패시터에서는 유전막을 제1도에서와 같이 ONO(oxide-nitride-oxide) 형태의 적층구조를 형성하였다.
제1도는 종래 반도체 장치의 메모리셀 단면도로서 특히 적층구조의 유전막을 갖는 캐패시터를 포함하는 구조를 도시한 것이다.
실리콘기판(10)위에 필드산화막(16), 게이트 산화막(11), 게이트(12), 게이트를 주위와 절연시키는 절연막(17), 층간절연막(18), 저장노드전극(13)인 폴리실리콘막 패턴, 유전막(14), 폴리실리콘으로 이루어진 플레이트 전극(15) 등이 형성되어 있다. 이들 중 유전막(14)은 O-N-O 적층구조 즉 산화막(14a)-질화막(14b)-산화막(14c)으로 구성된 적층구조를 이루며 형성되었다. 이와같은 구조는 유전막의 유전상수가 작기 때문에 이 구조를 이용한 고집적 디램에서는 캐패시터 저장노드전극의 표면적을 확장시키는 방법이 그 관건이다. 그러나 이러한 제조방법은 공정이 어렵고 완성된 소자의 구조가 복잡하게 된다.
따라서 Ta2O5, TiO2, Nb2Os, HfO2, ZrO2등과 같은 높은 유전상수를 갖는 유전물질을 캐패시터의 유전막으로 사용하기 위한 노력이 시도되어 왔다.
그 중 유전률이 큰 Ta2O5를 캐패시터의 유전막으로 이용한 기술이 미국특허 5,187,557에 나타나 있다.
제2도는 종래 기술에 따른 반도체장치의 캐패시터 단면도를 도시한 것으로 특히 Ta2O5를 캐패시터의 유전막으로 사용하는 것이 특징이다.
먼저 실리콘기판(20) 위에 산화막(21), 일차전극으로 폴리실리콘막(22)과 일차 TiN막(23), 유전막(24)으로 Ta2O5, 이차전극으로 이차 TiN막(25)/Ti막(26)/삼차 TiN막(27) 등이 형성되어 있다.
이때 누설전류를 감소시키기 위하여 유전막(24)인 Ta2O5박막이 TiN막들(24,23) 사이에 위치하고 있다. 그러나 이러한 캐패시터를 제조하기 위한 방법, 특히 박막형성공정이 반복됨에 따라 그 공정이 매우 복잡하여진다.
게다가 Ta2O5유전막으로 형성할 경우 캐패시터의 전극을 폴리실리콘으로 형성할 때 누설전류가 증가하는 문제가 발생한다.
또한 메모리셀의 실리콘기판에 형성되어 있는 확산층에 대한 전극 배선 즉 캐패시터 저장노드전극의 콘택부위에 있어서, 최근의 고성능 집적회로에서는 확산층의 접합심도를 더욱 얕게하기 위하여 확산층의 불순물농도를 낮추려는 경향이 있기 때문에 콘택부위의 축소에 따라 접합저항이 증가하게 된다.(참조:한국공고번호 90-4265)
본 발명은 상기한 바와같은 문제점을 해결하기 위하여, 캐패시터 저장전극을 형성하는 과정에서 복잡한 공정을 추가하지 않고 자연스럽게 콘택부위에 실리사이드막을 형성하여 실리콘기판의 확산층 표면과 캐패시터 저장노드전극의 접촉저항(contact resistance)을 감소시키고, 유전막을 사이에 둔 캐패시터 저장전극 및 플레이트 전극을 모두 TiN이나 텅스텐과 같은 금속으로 형성하여 누설전류를 감소시킨다.
본 발명은 반도체 장치의 캐패시터와 그 제조방법으로, 반도체 기판위에 제1절연막을 증착하는 단계와, 제1절연막의 소정부위를 제거하여 콘택부위를 개방시키는 단계와, 콘택부위와 제1절연막 표면 및 측면에 도전층을 형성하는 단계와, 도전층을 질소분위기에서 어닐링시켜 도전층을 제1도전층과 그 위에 제2도전층으로 변화시키는 단계와, 제2도전층의 소정부분을 제거하여 저장노드전극을 형성하는 단계와, 저장노드전극의 표면 및 측면에 유전막을 형성하는 단계와, 유전막 표면 및 측면을 포함하는 부위에 플레이트 전극을 형성하는 단계로 이루어진다.
그리고 반도체 장치 캐패시터의 저장노드전극 제조방법은, 반도체 기판위에 제1절연막을 증착하는 단계와, 제1절연막의 소정부위를 제거하여 콘택부위를 개방시키는 단계와, 콘택부위와 제1절연막 표면 및 측면에 도전층을 형성하는 단계와, 도전층에 질소분위기에서 어닐링을 실시하여 도전층을 제1도전층과 제1도전층 위에 제2도전층으로 변화시키는 단계와, 어닐링된 도전층의 제2도전층의 소정부분을 제거하여 저장노드전극을 형성하는 단계로 이루어진다.
제3도는 본 발명에 따른 반도체 장치의 캐패시터 제조방법으로 특히 메모리 셀에 있어서 트랜지스터 소자를 일반적인 방법으로 제조한 후 캐패시터의 제조방법을 도시한 단면도이다.
먼저 (a)도와 같이 실리콘기판(30) 위에 활성영역(부호표시안함)과 격리영역(300)을 형성한 후 게이트 절연막(30,302), 게이트 전극(32), 불순물이온 확산층인 소스 및 드레인(도시안함)을 일반적인 방법으로 형성한 다음 웨이퍼 전면에 층간절연을 위한 제1절연막(303)으로 산화막을 증착한다.
그 다음 형성될 캐패시터 저장노드전극과 실리콘기판의 드레인과의 콘택부위(C) 형성을 위한 콘택홀을 개방시키기 위하여 먼저 포토레지스트(도시안함)를 제1절연막(303)위에 도포하고, 콘택홀 형성용 마스크를 이용한 노광 및 현상으로 포토레지스트 패턴을 정의한 다음이 패턴으로 보호되지 않는 부위의 제1절연막(303)을 실리콘기판의 표면이 노출될 때까지 비등방성식각으로 제거하여 콘택홀(부호표시안함)을 형성한다.
이어서 잔류하는 제1절연막(303) 표면 및 측면 그리고 개방된 콘택부위(C) 표면에 저장노드전극 형성용 도전막(303)으로 티타늄(Ti)막을 증착한다.
그리고 (b)도와 같이 질소분위기에서 어닐링을 실시하여 콘택부위(C)의 도전막(33)을 금속 실리사이드인 티타늄 실리사이드막(34)으로 변화시켜 제1도전막을 형성하고 동시에 나머지 도전막(33)을 티타늄 질화막(TiN,35)인 제2도전막으로 변화시킨다. 이때 형성된 티타늄 실리사이드막(34)은 어닐링으로 인한 도전막(33)인 티타늄과 실리콘기판(30)의 실리콘의 자발적인 화학반응으로 형성되어 콘택부위(C)에서의 접촉저항을 감소시키고, 제2도전막인 티타늄 질화막(TiN,35)은 이후 패터닝 및 식각을 통해 캐패시터 저장노드전극으로 사용된다.
그 다음 (c)도와 같이 제2도전막인 티타늄 질화막(35) 위에 포토레지스트(도시안함)를 도포한 다음 캐패시터 저장노드전극 형성용 마스크를 이용한 노광 및 현상을 포토레지스트 패턴을 정의한 후 이로부터 보호되지 않는 부위의 티타늄 질화막(35)을 제거하여 잔류된 티타늄 질화막(35')으로 이루어지는 캐패시터 저장노드전극(35')을 형성한다.
상기 공정 후 (d)도와 같이 웨이퍼 전면에 유전막(37)으로 유전상수가 큰 탄탈륨산화막(Ta2O5)을 증착한다.
그 다음 유전막(37) 위에 플레이트 전극 형성을 위한 도전막(36)으로 티타늄 질화막(TiN)이나 텅스텐막을 증착한다. 이때 플레이트 전극을 금속막으로 형성하는 이유는 탄탈륨산화막(Ta2O5)이 비록 높은 유전상수를 갖지만 플레이트 전극이 폴리실리콘으로 형성되면 누설전류가 증가하기 때문이다.
이후 (e)도와 같이 플레이트 전극 형성용 도전막(36) 위에 포토레지스트(도시안함)를 도포한 후 플레이트 전극 형성용 마스크를 이용한 노광 및 현상으로 포토레지스트 패턴을 형성한 후 이로부터 보호되지 않는 부위의 제2도전막을 제거하여 플레이트 전극(36')을 형성함으로써 반도체 장치의 캐패시터 제조가 완료된다. 이때 캐패시터의 유전막(37)을 사이에 둔 저장노드전극(35')은 티타늄 질화막 플레이트 전극(36')은 티타늄 질화막 또는 텅스텐 등 금속막으로 각각 이루어져 있고, 콘택부위에 형성된 티타늄 실리사이드(34)는 티타늄 질화막(35) 형성시 실리콘기판(30)을 보호하는 장애막 역할을 한다.
이상에서 상술한 바와 같이 본 발명은 반도체 장치의 캐패시터 및 그 제조방법에 관한 것으로서, 저장노드전극과 실리콘기판의 접촉부위에 자동 얼라인된 실리사이드막을 형성함으로써 접촉저항을 크게 감소시키며, 저장노드전극은 티타늄 질화막(TiN)으로 형성하고 플레이트 전극은 티타늄 질화막이나 텅스텐을 사용하여 형성함으로써 유전막으로 탄탈륨산화막(Ta2O5)을 사용하면서도 누설전류 발생 또는 크게 감소시킨다.
더우기 탄탈륨산화막을 사용하므로 증가된 캐패시턴스를 제공하고, 접촉부위에 형성된 티타늄 실리사이드막은 실리콘기판의 침식을 방지하며 동시에 충분한 두께의 티타늄 질화막 형성을 가능하게 한다.

Claims (16)

  1. 반도체 소자에 있어서, 반도체 기판과, 상기 반도체 기판 상에 형성된 콘택부위와, 상기 콘택부위 상에 금속을 포함하는 실리사이드로 형성된 제1도전층과, 상기 제1도전층 상에 금속질화막으로 형성된 제2도전층과, 상기 제2도전층 상에 형성된 제3도전층으로 형성된 것을 특징으로 하는 반도체 장치의 캐패시터.
  2. 제1항에 있어서, 상기 금속은 티타늄을 사용하는 것이 특징인 반도체 장치의 캐패시터 저장노드.
  3. 제1항에 있어서, 상기 제1도전층은 금속과 상기 반도체 기판을 이루는 물질의 화합물로 이루어지고, 상기 제2도전층은 상기 금속과 질소의 화합물로 이루어지는 것이 특징인 반도체 장치의 캐패시터.
  4. 제3항에 있어서, 상기 유전막은 탄탈륨 산화막(Ta2O5)으로 형성된 것이 특징인 반도체 장치의 캐패시터.
  5. 반도체 소자 제조방법에 있어서, 반도체 기판위에 제1절연막을 증착하는 단계와, 상기 제1절연막의 소정부위를 제거하여 콘택부위를 개방시키는 단계와, 상기 콘택부위와 상기 제1절연막 표면 및 측면에 도전층을 형성하는 단계와, 상기 도전층에 어닐링을 실시하여, 상기 도전층을 제1도전층과 상기 제1도전층 위에 제2도전층으로 변화시키는 단계와, 상기 제2도전층의 소정부분을 제거하여 저장노드전극을 형성하는 단계로 이루어진 반도체 장치의 캐패시터 저장노드 제조방법.
  6. 제5항에 있어서, 상기 반도체 기판은 실리콘기판을 사용하는 것이 특징인 반도체 장치의 실리콘 저장노드전극 제조방법.
  7. 제5항에 있어서, 상기 도전층은 티타늄을 증착하여 형성하는 것이 특징인 반도체 장치의 실리콘 저장노드전극 제조방법.
  8. 제5항에 있어서, 상기 도전층은 질소분위기하에서 어닐링하여 제1도전층과 제2도전층으로 변화시키는 것이 특징인 반도체 장치의 실리콘 저장노드전극 제조방법.
  9. 제7항에 있어서, 상기 티타늄을 어닐링하여 동시에 상기 콘택부위에 상기 제1도전층은 티타늄 실리사이드막을 형성하고 상기 제2도전층은 티타늄 질화막으로 형성하는 것이 특징인 반도체 장치의 실리콘 저장노드전극 제조방법.
  10. 반도체 소자 제조방법에 있어서, 반도체 기판위에 제1절연막을 증착하는 단계와, 상기 제1절연막의 소정부위를 제거하여 콘택부위를 개방시키는 단계와, 상기 콘택부위와 상기 제1절연막 표면 및 측면에 도전층을 형성하는 단계와, 상기 도전층에 질소분위기에서 어닐링시켜 상기 도전층을 제1도전층과 상기 제1도전층 위에 제2도전층으로 변화시키는 단계와, 상기 제2도전층의 소정부분을 제거하여 저장노드전극을 형성하는 단계와, 상기 저장노드전극의 표면 및 측면에 유전막을 형성하는 단계와, 상기 유전막 표면 및 측면을 포함하는 부위에 플레이트 전극을 형성하는 단계로 이루어진 반도체 장치의 캐패시터 제조방법.
  11. 제10항에 있어서, 상기 반도체 기판은 실리콘기판을 사용하는 것이 특징인 반도체 장치의 캐패시터 제조방법.
  12. 제10항에 있어서, 상기 도전층은, 상기 어닐링시 일부가 상기 콘택부위에서 상기 반도체 기판을 이루는 물질과 화학반응하여 전도성이 좋은 화합물인 상기 제1도전층을 형성하고 동시에 그 나머지는 금속질화막인 제2도전층을 형성하는 금속층을 증착하여 형성하는 것이 특징인 반도체의 캐패시터 제조방법.
  13. 제10항에 있어서, 상기 도전층은 티타늄을 증착하여 형성하는 것이 특징인 반도체 장치의 캐패시터 제조방법.
  14. 제10항에 있어서, 상기 유전막은 탄탈륨산화막(Ta2O5)을 증착하여 형성하는 것이 특징인 반도체 장치의 캐패시터 제조방법.
  15. 제10항에 있어서, 상기 플레이트 전극은 티타늄 질화막을 증착한 다음 포토리소그라피 공정으로 패터닝 및 식각하여 형성하는 것이 특징인 반도체 장치의 캐패시터 제조방법.
  16. 제10항에 있어서, 상기 플레이트 전극은 텅스텐을 증착한 후 소정부분을 제거하여 형성하는 것이 특징인 반도체 장치의 캐패시터 제조방법.
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