JPH03157965A - 半導体装置 - Google Patents
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- JPH03157965A JPH03157965A JP1298017A JP29801789A JPH03157965A JP H03157965 A JPH03157965 A JP H03157965A JP 1298017 A JP1298017 A JP 1298017A JP 29801789 A JP29801789 A JP 29801789A JP H03157965 A JPH03157965 A JP H03157965A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
- H01L28/60—Electrodes
Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に金属酸化膜を用いた容
量部の構造に関する。
量部の構造に関する。
ダイナミックランダム・アクセス・メモリーのような、
構成要素として容量部を備えた半導体装置の集積度は年
々高くなっている。それに従って、容量の占める面積が
小さくなり、比誘電率の高い容量絶縁膜が必要となって
いる。この比誘電率の高い容量絶縁膜をして、’Ｊ”
ａ ２ｏ、、 Ｔ ｓ ０２ ｒ Ｎ ｂ２０ｇ、Ｈｆ
Ｏ，、ＺｒＯ□等の誘電体膜を用いることが試みられて
いる。
構成要素として容量部を備えた半導体装置の集積度は年
々高くなっている。それに従って、容量の占める面積が
小さくなり、比誘電率の高い容量絶縁膜が必要となって
いる。この比誘電率の高い容量絶縁膜をして、’Ｊ”
ａ ２ｏ、、 Ｔ ｓ ０２ ｒ Ｎ ｂ２０ｇ、Ｈｆ
Ｏ，、ＺｒＯ□等の誘電体膜を用いることが試みられて
いる。
これらの□誘電体膜を用いる構造としては、シリコン基
板、多結晶シリコン等の第１電極上に誘電体膜として例
えばＴａ２Ｏｇ膜を形成し、さらに、多結晶シリコン等
の第２電極を形成する構造がある。しかし、この構造で
は、Ｔａ２０１１膜を形成する場合に、第１電極のシリ
コン基板等が酸化されて、シリコン酸化膜が形成されて
、容量値が減少したり、Ｉ−Ｖ特性にゲート電圧の極性
依存性がでる問題点がある。また、第２電極形成後の熱
処理で、第２電極の多結晶シリコン＆、ＴａｚＯａとが
反応して、リーク電流が増加する問題点がある。
板、多結晶シリコン等の第１電極上に誘電体膜として例
えばＴａ２Ｏｇ膜を形成し、さらに、多結晶シリコン等
の第２電極を形成する構造がある。しかし、この構造で
は、Ｔａ２０１１膜を形成する場合に、第１電極のシリ
コン基板等が酸化されて、シリコン酸化膜が形成されて
、容量値が減少したり、Ｉ−Ｖ特性にゲート電圧の極性
依存性がでる問題点がある。また、第２電極形成後の熱
処理で、第２電極の多結晶シリコン＆、ＴａｚＯａとが
反応して、リーク電流が増加する問題点がある。
従来、第１の問題点を解決するためには、シリコン基板
あるいは多結晶シリコン上に薄いシリコン窒化膜を形成
後、Ｔ ａ ２０ ｇを形成する方法が提案されている
（例えば、Ｈ，５Ｈｉｎｒｉｋｉ ｅｔａｌｊＤＥＭＴ
ｅｃｈ、Ｄｉｇ、Ｐ６８４，１９８６）。また、第２の
問題点を解決するためには、ＴａｚＯａと第２の電極と
り間にシリコン窒化膜あるいは、シリコン酸化膜ヲはさ
んだ構造が提案されている（例えば、押力 博等、電子
情報通信学会技術研究報告、ＳＤＭ８８−４４、Ｐ２５
（１９８８））。
あるいは多結晶シリコン上に薄いシリコン窒化膜を形成
後、Ｔ ａ ２０ ｇを形成する方法が提案されている
（例えば、Ｈ，５Ｈｉｎｒｉｋｉ ｅｔａｌｊＤＥＭＴ
ｅｃｈ、Ｄｉｇ、Ｐ６８４，１９８６）。また、第２の
問題点を解決するためには、ＴａｚＯａと第２の電極と
り間にシリコン窒化膜あるいは、シリコン酸化膜ヲはさ
んだ構造が提案されている（例えば、押力 博等、電子
情報通信学会技術研究報告、ＳＤＭ８８−４４、Ｐ２５
（１９８８））。
しかしながら、上述した従来の容量構造では、Ｔ ａ
２０．膜と第１電極との間にシリコン窒化膜あるいは、
Ｔａ２０５膜と第２電極との間にシリコン窒化膜また、
シリコン酸化膜をはさむ構造であるので、容量値がＴ
ａ ２０ ｇ膜単層より減少するという問題点が新たに
生じる。
２０．膜と第１電極との間にシリコン窒化膜あるいは、
Ｔａ２０５膜と第２電極との間にシリコン窒化膜また、
シリコン酸化膜をはさむ構造であるので、容量値がＴ
ａ ２０ ｇ膜単層より減少するという問題点が新たに
生じる。
本発明の半導体装置は、半導体基板、多結晶シリコン等
の第１電極と第１の金属窒化物と金属酸化膜からなる容
量膜と第２の金属窒化物と第２の電極とから構成される
容量部を有している。
の第１電極と第１の金属窒化物と金属酸化膜からなる容
量膜と第２の金属窒化物と第２の電極とから構成される
容量部を有している。
すなわち、上述した従来の容量部は、シリコン基板、多
結晶シリコン、シリサイド、高融点金属などの第１の電
極と金属酸化膜からなる容量膜と第２の電極とからなる
構造を有しているのに対して、本発明の容量は、上記第
１．第２の電極と金属酸化膜からなる容量膜とめ間に、
イ１学的に安定で比抵抗の小さい、金属窒化物をはさむ
構造を採っている。
結晶シリコン、シリサイド、高融点金属などの第１の電
極と金属酸化膜からなる容量膜と第２の電極とからなる
構造を有しているのに対して、本発明の容量は、上記第
１．第２の電極と金属酸化膜からなる容量膜とめ間に、
イ１学的に安定で比抵抗の小さい、金属窒化物をはさむ
構造を採っている。
次に、本発明について図面を参照して説明する。
第１図は、本発明の第１の実施例の模式的断面図である
。図において、■はシリコン基板、２はＳ ｉ Ｏ２，
３は導電体層の多結晶シリコン、３１は第１の金属窒化
物の窒化チタン、４は容量膜のＴａ２０５膜、５は導電
体層の多結晶シリコン、５１は第２の金属窒化物の電化
チタンで、第１電極の下部電極は３の多結晶シリコンと
３１の窒化チタンの２層からなり、また第２電極の上部
電極は５１の窒化チタンと５の多結晶シリコンの２層か
らなっている。
。図において、■はシリコン基板、２はＳ ｉ Ｏ２，
３は導電体層の多結晶シリコン、３１は第１の金属窒化
物の窒化チタン、４は容量膜のＴａ２０５膜、５は導電
体層の多結晶シリコン、５１は第２の金属窒化物の電化
チタンで、第１電極の下部電極は３の多結晶シリコンと
３１の窒化チタンの２層からなり、また第２電極の上部
電極は５１の窒化チタンと５の多結晶シリコンの２層か
らなっている。
本発明の第１の実施例の容量は以下のように製作できる
。まず、１のシリコン基板上に酸化等で５ｉＯ２２を形
成して、次に、導電体層の多結晶シリ□コン３をＣＶＤ
あるいはスパッタ等で形成ス５− る。この多結晶シリコン３上に、スパッタ、ＣＶＤ等で
窒化チタン３１をそのまま形成したり、あるいは、スパ
ッタでチタンを形成し、ランプアニール等の熱処理を行
い窒化チタン３１を形成する。該窒化チタンの膜厚は３
００〜２０００人程度である。以上、窒化チタン３１上
に、反応性スパッタやＣＶＤ等の方法で４のＴ ａ ２
０ ｓを形成し、あるいはスパッタでＴａを形成し熱酸
化して４のＴａｘＯ６を形成する。該Ｔａ２ｅｓ膜の膜
厚は５０〜３００人程度であ以上さらに、４のＴａ２０
５膜上に窒化チタン５１を形成する。窒化チタンの形成
方法及び膜厚は、先はどの３１の窒化チタンの場合と同
じでよい。最後に５の導電体層の多結晶シリコンを１０
００〜６０００人形成する。
。まず、１のシリコン基板上に酸化等で５ｉＯ２２を形
成して、次に、導電体層の多結晶シリ□コン３をＣＶＤ
あるいはスパッタ等で形成ス５− る。この多結晶シリコン３上に、スパッタ、ＣＶＤ等で
窒化チタン３１をそのまま形成したり、あるいは、スパ
ッタでチタンを形成し、ランプアニール等の熱処理を行
い窒化チタン３１を形成する。該窒化チタンの膜厚は３
００〜２０００人程度である。以上、窒化チタン３１上
に、反応性スパッタやＣＶＤ等の方法で４のＴ ａ ２
０ ｓを形成し、あるいはスパッタでＴａを形成し熱酸
化して４のＴａｘＯ６を形成する。該Ｔａ２ｅｓ膜の膜
厚は５０〜３００人程度であ以上さらに、４のＴａ２０
５膜上に窒化チタン５１を形成する。窒化チタンの形成
方法及び膜厚は、先はどの３１の窒化チタンの場合と同
じでよい。最後に５の導電体層の多結晶シリコンを１０
００〜６０００人形成する。
次に第２図に本発明の第１の実施例の容量に、電極形成
後９００℃の熱処理を行った後の容量のリーク電流特性
を示す。また従来の多結晶シリコンとＴ ａ ２０ ａ
と多結晶シリコンとからなる容量構造の場合も第２図に
示す。図において、縦軸はリーク電流密度、横軸は容量
膜のＴａ２０ｇ膜に印６− 加される電圧を電界強度で示したものである。本発明の
第１の実施例のように窒化チタン３１及び５１をＴ ａ
２０ ｓ ４と多結晶シリコン３及び５との間に入れ
ることで、リーク電流を数桁以上大幅に減らすことがで
きる。
後９００℃の熱処理を行った後の容量のリーク電流特性
を示す。また従来の多結晶シリコンとＴ ａ ２０ ａ
と多結晶シリコンとからなる容量構造の場合も第２図に
示す。図において、縦軸はリーク電流密度、横軸は容量
膜のＴａ２０ｇ膜に印６− 加される電圧を電界強度で示したものである。本発明の
第１の実施例のように窒化チタン３１及び５１をＴ ａ
２０ ｓ ４と多結晶シリコン３及び５との間に入れ
ることで、リーク電流を数桁以上大幅に減らすことがで
きる。
これは化学的に安定な窒化チタンが多結晶シリコン層と
容量膜のＴａ２０５との間に起こる１ ３８ ｉ＋２Ｔ
ａ２０ｇ−＋４ＴａＳ ｉ２＋５ｓ ｉｏ２のような反
応を効果的に防止しているためである。
容量膜のＴａ２０５との間に起こる１ ３８ ｉ＋２Ｔ
ａ２０ｇ−＋４ＴａＳ ｉ２＋５ｓ ｉｏ２のような反
応を効果的に防止しているためである。
これにより、容量膜に生ずるピンホールやウィークスポ
ットの発生を抑制し、容量膜のリーク電流の増加や絶縁
耐圧劣化や信頼性の低下を抑制できる。
ットの発生を抑制し、容量膜のリーク電流の増加や絶縁
耐圧劣化や信頼性の低下を抑制できる。
また、電極形成後９００℃の熱処理を行っても、第１の
実施例の容量の値は、変化なく、容量値の熱処理に対す
る安定性は良い。
実施例の容量の値は、変化なく、容量値の熱処理に対す
る安定性は良い。
以上のように、本発明を用いることにより、Ｔ ａ ２
０ ！膜の高誘電率をいかした容量値の高い容量構造で
、かつ第２電極形成後の熱処理に対しても、電気特性の
安定な容量を得ることができる。
０ ！膜の高誘電率をいかした容量値の高い容量構造で
、かつ第２電極形成後の熱処理に対しても、電気特性の
安定な容量を得ることができる。
第３図は、本発明の第２の実施例の模式的断面図である
。図において、５２は導電体層のチタン、５３は５２の
チタンの周囲で、５１の窒化チタンと接している部分以
外を囲んでいる窒化チタンで、他の部分は第１図の番号
と同Ｕである。
。図において、５２は導電体層のチタン、５３は５２の
チタンの周囲で、５１の窒化チタンと接している部分以
外を囲んでいる窒化チタンで、他の部分は第１図の番号
と同Ｕである。
本実施例の容量は以下のようにして製作する。
まず、第１の実施例の場合と同様な方法で、１のシリコ
ン基板を熱酸化等で２のＳｉＯ２を形成する。次に導電
体層の多結晶シリコン３をＣＶＤあるいはスパッタ等で
形成する。この多結晶シリコン３上に、スパッタ、ＣＶ
Ｄ等で窒化チタン３１をそのまま形成したり、あるいは
スパッタ等でチタンを形成し、ランプアニール等の熱処
理を行い窒化チタン３１を形成する。該窒化チタンの膜
厚は３００〜２０００人程度である。以上窒化チタン３
１上に、反応性スパッタやＣＶＤ等の方法で４のＴａ２
０５を形成し、あるいはスパッタ等でＴａを形成し熱酸
化を行い４のＴ ａ ２０５を形成する。
ン基板を熱酸化等で２のＳｉＯ２を形成する。次に導電
体層の多結晶シリコン３をＣＶＤあるいはスパッタ等で
形成する。この多結晶シリコン３上に、スパッタ、ＣＶ
Ｄ等で窒化チタン３１をそのまま形成したり、あるいは
スパッタ等でチタンを形成し、ランプアニール等の熱処
理を行い窒化チタン３１を形成する。該窒化チタンの膜
厚は３００〜２０００人程度である。以上窒化チタン３
１上に、反応性スパッタやＣＶＤ等の方法で４のＴａ２
０５を形成し、あるいはスパッタ等でＴａを形成し熱酸
化を行い４のＴ ａ ２０５を形成する。
該Ｔａ２０５膜の膜厚は５０〜３００人程度であ以上さ
らに、４のＴａｚｏｓ膜上に窒化チタン５１を形成する
。窒化チタンの形成方法及び膜厚は、先はどの３１の窒
化チタンの場合とほぼ同じでよい。次にスパッタやＣＶ
Ｄ等の方法で、チタンを１０００〜６０００人形成する
。ＰＲ（フォト・レジスト）を用いて電極パタンにチタ
ンをエツチングする。ＰＲ除去後、５２のチタンをラン
プアニール等の熱処理を行い、５３の窒化チタン３０，
０〜２０００人程度を５以上チタンの周囲に形成するあ
るいはスパッタ等で５２のチタンの周囲に５３の窒化チ
タンを形成してもよい。
らに、４のＴａｚｏｓ膜上に窒化チタン５１を形成する
。窒化チタンの形成方法及び膜厚は、先はどの３１の窒
化チタンの場合とほぼ同じでよい。次にスパッタやＣＶ
Ｄ等の方法で、チタンを１０００〜６０００人形成する
。ＰＲ（フォト・レジスト）を用いて電極パタンにチタ
ンをエツチングする。ＰＲ除去後、５２のチタンをラン
プアニール等の熱処理を行い、５３の窒化チタン３０，
０〜２０００人程度を５以上チタンの周囲に形成するあ
るいはスパッタ等で５２のチタンの周囲に５３の窒化チ
タンを形成してもよい。
本実施例では、第２の電極は５２のチタンと５１及び５
３の窒化チタンからなる。５２のチタンを５１及び５３
の窒化チタンで囲むことにより、５２のチタンと４の容
量膜のＴ ａ ２０５との反応を防ぎ、かつ５２のチタ
ンと層間膜との反応も防止できる。その結果、容量部の
電極形成後の熱処理を行っても容量部の第２電極形成後
の熱処理を行っても、容量膜のリーク電流の増加や絶縁
耐圧の劣化がない容量が形成できる。
３の窒化チタンからなる。５２のチタンを５１及び５３
の窒化チタンで囲むことにより、５２のチタンと４の容
量膜のＴ ａ ２０５との反応を防ぎ、かつ５２のチタ
ンと層間膜との反応も防止できる。その結果、容量部の
電極形成後の熱処理を行っても容量部の第２電極形成後
の熱処理を行っても、容量膜のリーク電流の増加や絶縁
耐圧の劣化がない容量が形成できる。
本実施例では、５２のチタンと４のＴ ａ ２０５と一
の間の金属窒化膜５１と、５２のチタンの周囲を囲んで
いる金属窒化物５３とが同じで、窒化チタンを用いてい
るが、５１と５３の金属窒化膜が、例えば、窒化チタン
と窒化タングステンのように異なっても、その効果は本
実施例と変わらない。
いる金属窒化物５３とが同じで、窒化チタンを用いてい
るが、５１と５３の金属窒化膜が、例えば、窒化チタン
と窒化タングステンのように異なっても、その効果は本
実施例と変わらない。
金属窒化膜と導電体層３３との組み合せは、例えば窒化
タンタルと多結晶シリコンあるいは窒化チタンとタング
ステン等のように自由であり、その効果は変わらない。
タンタルと多結晶シリコンあるいは窒化チタンとタング
ステン等のように自由であり、その効果は変わらない。
また本発明の第１及び第２の実施例では、第１電極は多
結晶シリコンと窒化チタンからなっているが、シリコン
基板あるいは高融点金属と金属窒化膜からなる第１電極
を用いてその効果は同じである。また、第１の実施例で
は、第２電極は、窒化チタンと多結晶シリコンからなっ
ているが、他の金属窒化膜とシリサイドあるいは高融点
金属等とからなる第２電極を用いてもその効果は変わら
ない。容量膜に、Ｔａ２０５以外の金属酸化物、金属酸
化物中にシリコンや他の金属が混入している膜２あるい
はシリコン酸化膜やシリコン窒化膜と０− 金属酸化物とからなる多層膜構造の容量膜を用いても、
その効果は同じである。第１電極及び第２電極の金属窒
化物と導電体との組み合せは自由であり、その効果は本
実施例の場合と変わらない。
結晶シリコンと窒化チタンからなっているが、シリコン
基板あるいは高融点金属と金属窒化膜からなる第１電極
を用いてその効果は同じである。また、第１の実施例で
は、第２電極は、窒化チタンと多結晶シリコンからなっ
ているが、他の金属窒化膜とシリサイドあるいは高融点
金属等とからなる第２電極を用いてもその効果は変わら
ない。容量膜に、Ｔａ２０５以外の金属酸化物、金属酸
化物中にシリコンや他の金属が混入している膜２あるい
はシリコン酸化膜やシリコン窒化膜と０− 金属酸化物とからなる多層膜構造の容量膜を用いても、
その効果は同じである。第１電極及び第２電極の金属窒
化物と導電体との組み合せは自由であり、その効果は本
実施例の場合と変わらない。
以上説明したように本発明は、容量部の上部及び下部電
極と容量膜との間に、化学的に安定で比抵抗の小さい金
属窒化物をはさむことで、金属酸化膜の高誘電率な特性
をいかした容量値の高い容量が得られ、かつ上部電極形
成後の熱処理による容量膜と電極との反応を抑制し、容
量膜のリーク電流の増加や絶縁耐圧の劣化がない、優れ
た容量を得るこ上かできるという効果がある。
極と容量膜との間に、化学的に安定で比抵抗の小さい金
属窒化物をはさむことで、金属酸化膜の高誘電率な特性
をいかした容量値の高い容量が得られ、かつ上部電極形
成後の熱処理による容量膜と電極との反応を抑制し、容
量膜のリーク電流の増加や絶縁耐圧の劣化がない、優れ
た容量を得るこ上かできるという効果がある。
面図である。
１・・・・・・シリコン基板、２・・・・・・ＳｉＯ２
，３・・・・・・多結晶シリコン、３１・・・・・・窒
化チタン、４・・・・・・Ｔａ２０５．５・・・・・・
多結晶シリコン、５１・・・・・・窒化チタン、５２・
・・・・・チタン、５３・・・・・・窒化チタン。
，３・・・・・・多結晶シリコン、３１・・・・・・窒
化チタン、４・・・・・・Ｔａ２０５．５・・・・・・
多結晶シリコン、５１・・・・・・窒化チタン、５２・
・・・・・チタン、５３・・・・・・窒化チタン。
Claims (4)
- （１）第１の金属窒化膜を含む第１の電極と、金属酸化
膜を含む誘電体層と、該誘電体層上に形成された第２の
金属窒化膜を含む第２の電極とから構成される容量部を
備えていることを特徴とする半導体装置。 - （２）前記第１の電極が、金属窒化膜単独、あるいは半
導体基板と第１の金属窒化膜、あるいは多結晶シリコン
、シリサイド、高融点金属等のいずれかと第１の金属窒
化膜との複合層で構成されることを特徴とする請求項１
記載の半導体装置 - （３）前記第２の電極が、金属窒化膜単独、あるいは、
第２の金属窒化膜と、多結晶シリコン、シリサイド、高
融点金属等のいずれかとからなる複合層で構成されるこ
とを特徴とする請求項１記載の半導体装置 - （４）前記第１及び第２の金属窒化物として、窒化チタ
ン、窒化タングステン、窒化タンタル、窒化モリブデン
、窒化ニオブ、窒化ジルコニウム、窒化パラジウム、窒
化ニッケル、窒化ハフニウム、窒化バナジウム、窒化ク
ロム、窒化白金を用いることを特徴とする請求項１記載
の半導体装置
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298017A JPH03157965A (ja) | 1989-11-15 | 1989-11-15 | 半導体装置 |
| US07/613,070 US5187557A (en) | 1989-11-15 | 1990-11-15 | Semiconductor capacitor with a metal nitride film and metal oxide dielectric |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1298017A JPH03157965A (ja) | 1989-11-15 | 1989-11-15 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03157965A true JPH03157965A (ja) | 1991-07-05 |
Family
ID=17854046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1298017A Pending JPH03157965A (ja) | 1989-11-15 | 1989-11-15 | 半導体装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5187557A (ja) |
| JP (1) | JPH03157965A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0443674A (ja) * | 1990-06-11 | 1992-02-13 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
| JPH05243486A (ja) * | 1992-02-19 | 1993-09-21 | Nec Corp | 容量素子及びその製造方法 |
| JP2001230386A (ja) * | 1999-12-22 | 2001-08-24 | Hynix Semiconductor Inc | 高誘電キャパシタ誘電体を含む半導体デバイス及びその製造方法 |
| KR100294963B1 (ko) * | 1991-09-19 | 2001-09-17 | 가네꼬 히사시 | 반도체장치및그제조방법 |
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| US5440174A (en) * | 1992-10-20 | 1995-08-08 | Matsushita Electric Industrial Co., Ltd. | Plurality of passive elements in a semiconductor integrated circuit and semiconductor integrated circuit in which passive elements are arranged |
| KR0148503B1 (ko) * | 1994-01-11 | 1998-10-15 | 문정환 | 반도체 장치의 캐패시터와 그 제조방법 |
| US5504041A (en) * | 1994-08-01 | 1996-04-02 | Texas Instruments Incorporated | Conductive exotic-nitride barrier layer for high-dielectric-constant materials |
| DE69517158T2 (de) | 1994-11-30 | 2001-01-25 | Micron Technology, Inc. | Verfahren zum auftragen von wolframnitrid unter verwendung eines silicium enthaltenden gases |
| JP3369827B2 (ja) * | 1995-01-30 | 2003-01-20 | 株式会社東芝 | 半導体装置及びその製造方法 |
| US5605724A (en) * | 1995-03-20 | 1997-02-25 | Texas Instruments Incorporated | Method of forming a metal conductor and diffusion layer |
| US5663088A (en) * | 1995-05-19 | 1997-09-02 | Micron Technology, Inc. | Method of forming a Ta2 O5 dielectric layer with amorphous diffusion barrier layer and method of forming a capacitor having a Ta2 O5 dielectric layer and amorphous diffusion barrier layer |
| TW366593B (en) * | 1997-06-28 | 1999-08-11 | United Microelectronics Corp | Manufacturing method of DRAM |
| JPH11195753A (ja) * | 1997-10-27 | 1999-07-21 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| JPH11195711A (ja) | 1997-10-27 | 1999-07-21 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| GB2326524B (en) * | 1997-12-23 | 1999-11-17 | United Microelectronics Corp | Method of fabricating a dynamic random access memory device |
| KR100335778B1 (ko) | 1999-04-08 | 2002-05-09 | 박종섭 | 반도체 소자 및 그 제조 방법 |
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| KR100347547B1 (ko) | 1999-07-30 | 2002-08-07 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
| US7276285B2 (en) * | 2003-12-31 | 2007-10-02 | Honeywell International Inc. | Nanotube fabrication basis |
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| US9466660B2 (en) * | 2013-10-16 | 2016-10-11 | Micron Technology, Inc. | Semiconductor structures including molybdenum nitride, molybdenum oxynitride or molybdenum-based alloy material, and method of making such structures |
| US10707212B1 (en) * | 2018-12-28 | 2020-07-07 | Micron Technology, Inc. | Methods of forming an apparatus, and related apparatuses and electronic systems |
| KR20200145871A (ko) * | 2019-06-11 | 2020-12-31 | 삼성전자주식회사 | 집적회로 소자 및 그 제조 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01222469A (ja) * | 1988-03-01 | 1989-09-05 | Fujitsu Ltd | 半導体記憶装置とその製造方法 |
-
1989
- 1989-11-15 JP JP1298017A patent/JPH03157965A/ja active Pending
-
1990
- 1990-11-15 US US07/613,070 patent/US5187557A/en not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0443674A (ja) * | 1990-06-11 | 1992-02-13 | Matsushita Electron Corp | 半導体記憶装置およびその製造方法 |
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| JP2001230386A (ja) * | 1999-12-22 | 2001-08-24 | Hynix Semiconductor Inc | 高誘電キャパシタ誘電体を含む半導体デバイス及びその製造方法 |
| JP4671207B2 (ja) * | 1999-12-22 | 2011-04-13 | 株式会社ハイニックスセミコンダクター | 高誘電キャパシタ誘電体を含む半導体デバイスの製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5187557A (en) | 1993-02-16 |
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