JPH11195753A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH11195753A JPH11195753A JP10254417A JP25441798A JPH11195753A JP H11195753 A JPH11195753 A JP H11195753A JP 10254417 A JP10254417 A JP 10254417A JP 25441798 A JP25441798 A JP 25441798A JP H11195753 A JPH11195753 A JP H11195753A
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
- H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
Abstract
(57)【要約】
【課題】 容量素子用電極の寄生容量を低減する。
【解決手段】 半導体装置１０は、半導体基板１２の上
部全面に絶縁層１４が設けてあり、絶縁層１４の上部に
容量素子部１６と抵抗素子部１８とが形成してある。容
量素子部１６は、容量素子用対向電極となるゲート電極
２０が絶縁層１４の上部に形成してある。ゲート電極２
０は、酸化シリコンや窒化シリコン、酸化タンタルなど
からなる誘電体層２２によって覆われていて、誘電体層
２２の上部にＭｏＳｉx からなる容量素子用電極２４が
設けてある。抵抗素子部１８は、容量素子用電極２４と
同一の工程において同時に形成されたＭｏＳｉx からな
る抵抗素子３２を有する。
部全面に絶縁層１４が設けてあり、絶縁層１４の上部に
容量素子部１６と抵抗素子部１８とが形成してある。容
量素子部１６は、容量素子用対向電極となるゲート電極
２０が絶縁層１４の上部に形成してある。ゲート電極２
０は、酸化シリコンや窒化シリコン、酸化タンタルなど
からなる誘電体層２２によって覆われていて、誘電体層
２２の上部にＭｏＳｉx からなる容量素子用電極２４が
設けてある。抵抗素子部１８は、容量素子用電極２４と
同一の工程において同時に形成されたＭｏＳｉx からな
る抵抗素子３２を有する。
Description
【０００１】
【発明の属する技術分野】本発明は、能動素子と受動素
子とが分離不能に結合してある集積回路などの半導体装
置およびその製造方法に関する。
子とが分離不能に結合してある集積回路などの半導体装
置およびその製造方法に関する。
【０００２】
【従来の技術】従来、集積回路などの半導体装置におい
ては、容量素子を形成する電極として、半導体基板に形
成した拡散層やポリシリコンが一般に用いられてきた。
ては、容量素子を形成する電極として、半導体基板に形
成した拡散層やポリシリコンが一般に用いられてきた。
【０００３】
【発明が解決しようとする課題】しかし、上記した拡散
層やポリシリコンからなる電極は、抵抗が大きいばかり
でなく、寄生容量が大きく、大規模集積回路の高速動作
の障害となる。また、従来の容量素子の電極は、抵抗素
子やヒューズ素子と異なった膜によって形成されるのが
普通であり、これら抵抗素子やヒューズ素子と異なる工
程で形成されるため、半導体装置の製造工程が複雑化
し、高コスト化の一因となっていた。
層やポリシリコンからなる電極は、抵抗が大きいばかり
でなく、寄生容量が大きく、大規模集積回路の高速動作
の障害となる。また、従来の容量素子の電極は、抵抗素
子やヒューズ素子と異なった膜によって形成されるのが
普通であり、これら抵抗素子やヒューズ素子と異なる工
程で形成されるため、半導体装置の製造工程が複雑化
し、高コスト化の一因となっていた。
【０００４】本発明は、前記従来技術の欠点を解消する
ためになされたもので、容量素子用電極の寄生容量を低
減することを目的としている。
ためになされたもので、容量素子用電極の寄生容量を低
減することを目的としている。
【０００５】また、本発明は、製造工程の簡素化とコス
トの低減を図ることなどを目的としている。
トの低減を図ることなどを目的としている。
【０００６】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明に係る半導体装置は、半導体基板上または
半導体基板内に能動素子と受動素子とが分離不能に結合
している半導体装置において、容量素子の電極がＴｉＮ
または酸素原子を含むＴｉＮもしくはＭｏＳｉx からな
る構成としてある。
めに、本発明に係る半導体装置は、半導体基板上または
半導体基板内に能動素子と受動素子とが分離不能に結合
している半導体装置において、容量素子の電極がＴｉＮ
または酸素原子を含むＴｉＮもしくはＭｏＳｉx からな
る構成としてある。
【０００７】このように構成した本発明においては、容
量素子の電極がＴｉＮまたは酸素原子を含むＴｉＮもし
くはＭｏＳｉx からなっているため、寄生容量を小さく
することができ大規模集積回路などの動作の高速化を図
ることができる。また、ＴｉＮまたは酸素原子を含むＴ
ｉＮもしくはＭｏＳｉx により容量素子の電極を形成す
ることにより、任意の工程において形成するこができ、
拡散層からなる電極に比較して製造の自由度を増すこと
ができる。
量素子の電極がＴｉＮまたは酸素原子を含むＴｉＮもし
くはＭｏＳｉx からなっているため、寄生容量を小さく
することができ大規模集積回路などの動作の高速化を図
ることができる。また、ＴｉＮまたは酸素原子を含むＴ
ｉＮもしくはＭｏＳｉx により容量素子の電極を形成す
ることにより、任意の工程において形成するこができ、
拡散層からなる電極に比較して製造の自由度を増すこと
ができる。
【０００８】また、本発明に係る半導体装置は、半導体
基板上または半導体基板内に能動素子と受動素子とが分
離不能に結合している半導体装置において、抵抗素子ま
たはヒューズ素子の少なくともいずれか一方と容量素子
の電極とが高融点金属の化合物からなる構成にしてあ
る。
基板上または半導体基板内に能動素子と受動素子とが分
離不能に結合している半導体装置において、抵抗素子ま
たはヒューズ素子の少なくともいずれか一方と容量素子
の電極とが高融点金属の化合物からなる構成にしてあ
る。
【０００９】このように構成した本発明も上記と同様の
効果を得ることができる。
効果を得ることができる。
【００１０】高融点金属化合物は、ＴｉＮまたは酸素原
子を含むＴｉＮもしくはＭｏＳｉxであってよい。ま
た、酸素原子を含むＴｉＮは酸素原子の量を５〜２５原
子％にでき、ＭｏＳｉx はｘを１．７〜３．３するとよ
い。そして、ＴｉＮまたは酸素原子を含むＴｉＮもしく
はＭｏＳｉx からなる電極は、容量素子を構成する誘電
体の上部に形成してもよく、下部に形成してもよい。さ
らに、容量素子の他方の電極はゲート電極または下地配
線によって構成することができる。そして、容量素子用
電極と抵抗素子またはヒューズ素子とを同じ材質、例え
ばｘが同じであるＭｏＳｉx により形成すると、容量素
子用電極と抵抗素子、ヒューズ素子とを同一の工程で同
時に形成することができ、製造工程の簡素化とコストの
低減を図ることができる。
子を含むＴｉＮもしくはＭｏＳｉxであってよい。ま
た、酸素原子を含むＴｉＮは酸素原子の量を５〜２５原
子％にでき、ＭｏＳｉx はｘを１．７〜３．３するとよ
い。そして、ＴｉＮまたは酸素原子を含むＴｉＮもしく
はＭｏＳｉx からなる電極は、容量素子を構成する誘電
体の上部に形成してもよく、下部に形成してもよい。さ
らに、容量素子の他方の電極はゲート電極または下地配
線によって構成することができる。そして、容量素子用
電極と抵抗素子またはヒューズ素子とを同じ材質、例え
ばｘが同じであるＭｏＳｉx により形成すると、容量素
子用電極と抵抗素子、ヒューズ素子とを同一の工程で同
時に形成することができ、製造工程の簡素化とコストの
低減を図ることができる。
【００１１】上記の半導体装置を得るための製造方法
は、半導体基板上または半導体基板内に能動素子と受動
素子とが分離不能に結合している半導体装置の製造方法
において、前記半導体基板の上方に絶縁層を形成する工
程と、前記絶縁層の上部にゲート電極または下地配線を
形成する工程と、前記ゲート電極または下地配線の上部
に誘電体層を形成する工程と、前記半導体基板の全面を
覆ってＴｉＮ膜または酸素原子を含むＴｉＮ膜もしくは
ＭｏＳｉx 膜を形成し、ＴｉＮ膜または酸素原子を含む
ＴｉＮ膜もしくはＭｏＳｉx 膜を加工して上記誘電体層
の上部に容量素子用電極を形成する工程と、前記容量素
子用電極の上部に容量素子用電極に接続した引出し電極
を形成する工程を有する構成となっている。
は、半導体基板上または半導体基板内に能動素子と受動
素子とが分離不能に結合している半導体装置の製造方法
において、前記半導体基板の上方に絶縁層を形成する工
程と、前記絶縁層の上部にゲート電極または下地配線を
形成する工程と、前記ゲート電極または下地配線の上部
に誘電体層を形成する工程と、前記半導体基板の全面を
覆ってＴｉＮ膜または酸素原子を含むＴｉＮ膜もしくは
ＭｏＳｉx 膜を形成し、ＴｉＮ膜または酸素原子を含む
ＴｉＮ膜もしくはＭｏＳｉx 膜を加工して上記誘電体層
の上部に容量素子用電極を形成する工程と、前記容量素
子用電極の上部に容量素子用電極に接続した引出し電極
を形成する工程を有する構成となっている。
【００１２】また、本発明に係る半導体装置の製造方法
は、半導体基板上または半導体基板内に能動素子と受動
素子とが分離不能に結合している半導体装置の製造方法
において、前記半導体基板の上方に絶縁層を形成する工
程と、前記絶縁層の上部全面にＴｉＮ膜または酸素原子
を含むＴｉＮ膜もしくはＭｏＳｉx 膜を形成し、ＴｉＮ
膜または酸素原子を含むＴｉＮ膜もしくはＭｏＳｉx 膜
を加工して容量素子用電極を形成する工程と、前記容量
素子用電極の上部に誘電体層を形成する工程と、前記誘
電体層の上部に容量素子用対向電極を形成する工程と、
前記容量素子用電極の上部に容量素子用電極と接続され
た引出し電極を形成する工程とを有するように構成する
ことができる。
は、半導体基板上または半導体基板内に能動素子と受動
素子とが分離不能に結合している半導体装置の製造方法
において、前記半導体基板の上方に絶縁層を形成する工
程と、前記絶縁層の上部全面にＴｉＮ膜または酸素原子
を含むＴｉＮ膜もしくはＭｏＳｉx 膜を形成し、ＴｉＮ
膜または酸素原子を含むＴｉＮ膜もしくはＭｏＳｉx 膜
を加工して容量素子用電極を形成する工程と、前記容量
素子用電極の上部に誘電体層を形成する工程と、前記誘
電体層の上部に容量素子用対向電極を形成する工程と、
前記容量素子用電極の上部に容量素子用電極と接続され
た引出し電極を形成する工程とを有するように構成する
ことができる。
【００１３】誘電体層は、前記半導体基板の上部に設け
た絶縁膜を利用することができる。絶縁膜を誘電体層と
して利用すれば、誘電体層を別途に形成する必要がな
く、工程の簡素化が図れる。
た絶縁膜を利用することができる。絶縁膜を誘電体層と
して利用すれば、誘電体層を別途に形成する必要がな
く、工程の簡素化が図れる。
【００１４】誘電体層を形成する工程は、半導体基板の
上部全体に絶縁膜を形成する工程と、ゲート電極または
下地配線の上部に位置する絶縁膜を除去する工程と、絶
縁膜の除去部を覆って誘電体膜を形成する工程とを有す
るように構成できる。このように誘電体層を別途に設け
る用にすると、任意の厚さの誘電体層を形成することが
でき、容量素子の容量の調整を容易に行なうことができ
る。
上部全体に絶縁膜を形成する工程と、ゲート電極または
下地配線の上部に位置する絶縁膜を除去する工程と、絶
縁膜の除去部を覆って誘電体膜を形成する工程とを有す
るように構成できる。このように誘電体層を別途に設け
る用にすると、任意の厚さの誘電体層を形成することが
でき、容量素子の容量の調整を容易に行なうことができ
る。
【００１５】さらに、本発明に係る半導体装置の製造方
法は、半導体基板上または半導体基板内に能動素子と受
動素子とが分離不能に結合している半導体装置の製造方
法において、前記半導体基板の上方に絶縁層を形成する
工程と、前記絶縁層の上部全面にＴｉＮ膜または酸素原
子を含むＴｉＮ膜もしくはＭｏＳｉx 膜を形成し、Ｔｉ
Ｎ膜または酸素原子を含むＴｉＮ膜もしくはＭｏＳｉx
膜を加工して容量素子用電極を形成する工程と、前記容
量素子用電極の上部に誘電体層を形成する工程と、前記
誘電体層の上部に容量素子用対向電極を形成する工程と
を有する構成にできる。容量素子用対向電極は、前記容
量素子用電極に接続した引出し電極と同時に形成してよ
く、このようにすることにより、工程の簡素化が図れ
る。
法は、半導体基板上または半導体基板内に能動素子と受
動素子とが分離不能に結合している半導体装置の製造方
法において、前記半導体基板の上方に絶縁層を形成する
工程と、前記絶縁層の上部全面にＴｉＮ膜または酸素原
子を含むＴｉＮ膜もしくはＭｏＳｉx 膜を形成し、Ｔｉ
Ｎ膜または酸素原子を含むＴｉＮ膜もしくはＭｏＳｉx
膜を加工して容量素子用電極を形成する工程と、前記容
量素子用電極の上部に誘電体層を形成する工程と、前記
誘電体層の上部に容量素子用対向電極を形成する工程と
を有する構成にできる。容量素子用対向電極は、前記容
量素子用電極に接続した引出し電極と同時に形成してよ
く、このようにすることにより、工程の簡素化が図れ
る。
【００１６】また、本発明に係る半導体装置の製造方法
は、半導体基板上または半導体基板内に能動素子と受動
素子とが分離不能に結合している半導体装置の製造方法
において、前記半導体基板内に拡散層を形成する工程
と、前記半導体基板の上方に絶縁層を形成する工程と、
前記拡散層の上部に位置する前記絶縁層に第１の貫通孔
を形成する工程と、前記絶縁層の上部全体にＴｉＮ膜ま
たは酸素原子を含むＴｉＮ膜もしくはＭｏＳｉx 膜形成
し、ＴｉＮ膜または酸素原子を含むＴｉＮ膜もしくはＭ
ｏＳｉx 膜を加工して前記第１の貫通孔を介して前記拡
散層に接続した容量素子用電極を形成する工程と、前記
容量素子用電極の上部に誘電体層を形成する工程と、前
記誘電体層の上部に容量素子用対向電極を形成する工程
と、前記拡散層の上部の前記絶縁層を貫通した第２の貫
通孔を形成する工程と、前記絶縁層の上部に、前記第２
の貫通孔を介して前記拡散層に接続した引出し電極を形
成する工程とを有する構成にしてある。
は、半導体基板上または半導体基板内に能動素子と受動
素子とが分離不能に結合している半導体装置の製造方法
において、前記半導体基板内に拡散層を形成する工程
と、前記半導体基板の上方に絶縁層を形成する工程と、
前記拡散層の上部に位置する前記絶縁層に第１の貫通孔
を形成する工程と、前記絶縁層の上部全体にＴｉＮ膜ま
たは酸素原子を含むＴｉＮ膜もしくはＭｏＳｉx 膜形成
し、ＴｉＮ膜または酸素原子を含むＴｉＮ膜もしくはＭ
ｏＳｉx 膜を加工して前記第１の貫通孔を介して前記拡
散層に接続した容量素子用電極を形成する工程と、前記
容量素子用電極の上部に誘電体層を形成する工程と、前
記誘電体層の上部に容量素子用対向電極を形成する工程
と、前記拡散層の上部の前記絶縁層を貫通した第２の貫
通孔を形成する工程と、前記絶縁層の上部に、前記第２
の貫通孔を介して前記拡散層に接続した引出し電極を形
成する工程とを有する構成にしてある。
【００１７】酸素原子を含むＴｉＮ膜は、スパッタによ
りＴｉＮ層を形成したのち、スパッタにより形成したＴ
ｉＮ層に酸素イオンを注入したり、スパッタにより形成
したＴｉＮ膜を酸化することにより形成できる。また、
酸素を含むＴｉＮ層は、酸素ガスと窒素ガスとが存在す
る雰囲気中でＴｉをターゲットとしたスパッタにより形
成したり、スパッタによりＴｉ層を形成したのち、酸素
ガスと窒素ガスとが存在する雰囲気中でアニールして形
成してもよい。一方、ＭｏＳｉx 膜は、ＭｏＳｉx 膜の
組成と同一の組成を有するＭｏＳｉx をターゲットとし
たスパッタにより形成することができる。
りＴｉＮ層を形成したのち、スパッタにより形成したＴ
ｉＮ層に酸素イオンを注入したり、スパッタにより形成
したＴｉＮ膜を酸化することにより形成できる。また、
酸素を含むＴｉＮ層は、酸素ガスと窒素ガスとが存在す
る雰囲気中でＴｉをターゲットとしたスパッタにより形
成したり、スパッタによりＴｉ層を形成したのち、酸素
ガスと窒素ガスとが存在する雰囲気中でアニールして形
成してもよい。一方、ＭｏＳｉx 膜は、ＭｏＳｉx 膜の
組成と同一の組成を有するＭｏＳｉx をターゲットとし
たスパッタにより形成することができる。
【００１８】そして、容量素子用電極は、抵抗素子また
はヒューズ素子の少なくともいずれか一方と同一の組成
を有する酸素原子を含むＴｉＮ膜またはＭｏＳｉx 膜か
らなるようにし、抵抗素子またはヒューズ素子の少なく
とも一方と同時に形成することが望ましい。
はヒューズ素子の少なくともいずれか一方と同一の組成
を有する酸素原子を含むＴｉＮ膜またはＭｏＳｉx 膜か
らなるようにし、抵抗素子またはヒューズ素子の少なく
とも一方と同時に形成することが望ましい。
【００１９】なお、酸素原子を含まないＴｉＮ膜からな
る前記容量素子用電極の形成は、半導体基板の上部全体
に酸素原子を含まないＴｉＮ膜をスパッタにより形成し
たのち、抵抗素子形成予定部またはヒューズ素子形成予
定部の酸素原子を含まないＴｉＮ膜に、酸素イオン注入
または酸化して酸素原子を含むＴｉＮ膜にし、酸素原子
を含まないＴｉＮ膜と酸素原子を含むＴｉＮとを同時に
加工して抵抗素子またはヒューズ素子との少なくともい
ずれか一方とを同時に形成することができる。
る前記容量素子用電極の形成は、半導体基板の上部全体
に酸素原子を含まないＴｉＮ膜をスパッタにより形成し
たのち、抵抗素子形成予定部またはヒューズ素子形成予
定部の酸素原子を含まないＴｉＮ膜に、酸素イオン注入
または酸化して酸素原子を含むＴｉＮ膜にし、酸素原子
を含まないＴｉＮ膜と酸素原子を含むＴｉＮとを同時に
加工して抵抗素子またはヒューズ素子との少なくともい
ずれか一方とを同時に形成することができる。
【００２０】
【発明の実施の形態】本発明に係る半導体装置およびそ
の製造方法の好ましい実施の形態を、添付図面に従って
詳細に説明する。
の製造方法の好ましい実施の形態を、添付図面に従って
詳細に説明する。
【００２１】図１は、本発明の第１実施の形態に係る半
導体装置の要部断面図であり、（１）はＭＯＳトランジ
スタのゲート電極の長手方向に沿った断面図、（２）は
（１）のＡ−Ａ線に沿った断面図である。図１におい
て、半導体装置１０は、シリコンなどの半導体基板１２
の上面にシリコン酸化膜（ＳｉＯ2 膜）からなるゲート
酸化膜である絶縁層１４が設けてある。そして、絶縁層
１４の上部には、受動素子であるコンデンサを形成する
容量素子部１６と、抵抗器を構成する抵抗素子部１８と
が設けてある。
導体装置の要部断面図であり、（１）はＭＯＳトランジ
スタのゲート電極の長手方向に沿った断面図、（２）は
（１）のＡ−Ａ線に沿った断面図である。図１におい
て、半導体装置１０は、シリコンなどの半導体基板１２
の上面にシリコン酸化膜（ＳｉＯ2 膜）からなるゲート
酸化膜である絶縁層１４が設けてある。そして、絶縁層
１４の上部には、受動素子であるコンデンサを形成する
容量素子部１６と、抵抗器を構成する抵抗素子部１８と
が設けてある。
【００２２】容量素子部１６は、絶縁層１４の上に形成
した例えばＭｏＳｉ2 からなる能動素子であるＭＯＳト
ランジスタ１３０のゲート電極２０と、このゲート電極
２０を覆って設けた酸化シリコン（ＳｉＯ2 ）や窒化シ
リコン（Ｓｉ3 Ｎ4 ）、酸化タンタル（Ｔａ2 Ｏ5 ）な
どからなる電荷を蓄えるための誘電体層２２と、誘電体
層２２の上部に形成したＭｏＳｉx （モリブデンシリサ
イド）からなる容量素子用電極２４とからなっている。
ゲート電極はＭｏＳｉ2 に限らず、不純物を導入したポ
リシリコン、あるいはポリシリコンと高融点金属との組
合わせであってもよい。ポリシリコンゲートである場
合、ＣＶＤ法によりポリシリコンを２００〜５００ｎｍ
堆積し、ＰＯＣｌ3 雰囲気でリンを拡散することにより
形成することができる。そして、ゲート電極２０は、容
量素子用の一方の対向電極となっていて、容量素子用電
極２４が誘電体層２２を介してゲート電極２０に対向し
ている。また、容量素子部１６は、上部が半導体基板１
２の上部に設けたシリコン酸化膜やシリコン窒化膜など
の絶縁膜２６によって覆われている。絶縁膜２６は、通
常の層間絶縁膜であれば、ＳｉＯ2 、ＳｉＮx に限ら
ず、なんでもよい。また、単層でなく、多層からなって
いてもよい。この絶縁膜２６には、容量素子用電極２４
の上部所定位置に貫通孔（コンタクトホール）２８が形
成してあって、絶縁膜２６の上部に形成したアルミニウ
ム（Ａｌ）、アルミニウム−シリコン−銅合金（Ａｌ−
Ｓｉ−Ｃｕ合金）またはアルミニウム−銅合金（Ａｌ−
Ｃｕ合金）などの金属、またＴｉＮ、ＴｉＷ等のバリア
メタルとアルミニウムもしくはアルミニウム合金との組
合わせからなる金属配線により形成した引出し電極３０
が貫通孔２８を介して容量素子用電極２４と接続してい
る。
した例えばＭｏＳｉ2 からなる能動素子であるＭＯＳト
ランジスタ１３０のゲート電極２０と、このゲート電極
２０を覆って設けた酸化シリコン（ＳｉＯ2 ）や窒化シ
リコン（Ｓｉ3 Ｎ4 ）、酸化タンタル（Ｔａ2 Ｏ5 ）な
どからなる電荷を蓄えるための誘電体層２２と、誘電体
層２２の上部に形成したＭｏＳｉx （モリブデンシリサ
イド）からなる容量素子用電極２４とからなっている。
ゲート電極はＭｏＳｉ2 に限らず、不純物を導入したポ
リシリコン、あるいはポリシリコンと高融点金属との組
合わせであってもよい。ポリシリコンゲートである場
合、ＣＶＤ法によりポリシリコンを２００〜５００ｎｍ
堆積し、ＰＯＣｌ3 雰囲気でリンを拡散することにより
形成することができる。そして、ゲート電極２０は、容
量素子用の一方の対向電極となっていて、容量素子用電
極２４が誘電体層２２を介してゲート電極２０に対向し
ている。また、容量素子部１６は、上部が半導体基板１
２の上部に設けたシリコン酸化膜やシリコン窒化膜など
の絶縁膜２６によって覆われている。絶縁膜２６は、通
常の層間絶縁膜であれば、ＳｉＯ2 、ＳｉＮx に限ら
ず、なんでもよい。また、単層でなく、多層からなって
いてもよい。この絶縁膜２６には、容量素子用電極２４
の上部所定位置に貫通孔（コンタクトホール）２８が形
成してあって、絶縁膜２６の上部に形成したアルミニウ
ム（Ａｌ）、アルミニウム−シリコン−銅合金（Ａｌ−
Ｓｉ−Ｃｕ合金）またはアルミニウム−銅合金（Ａｌ−
Ｃｕ合金）などの金属、またＴｉＮ、ＴｉＷ等のバリア
メタルとアルミニウムもしくはアルミニウム合金との組
合わせからなる金属配線により形成した引出し電極３０
が貫通孔２８を介して容量素子用電極２４と接続してい
る。
【００２３】一方、抵抗素子部１８は、絶縁層１４の上
部に形成した抵抗素子３２を有している。この抵抗素子
３２は、詳細を後述するように、容量素子用電極２４と
同じ組成を有するＭｏＳｉx からなっており、容量素子
用電極２４と同時に形成される。そして、抵抗素子３２
を覆っている絶縁膜２６には、抵抗素子３２の両端部と
対応した位置に貫通孔３４が設けてあって、これらの貫
通孔３４を介して絶縁膜２６の上部に形成した引出し電
極３６が抵抗素子３２に接続してある。この抵抗素子部
１８の引出し電極３６と容量素子部１６の引出し電極３
０とは、同じ材質によって形成してあり、同一の工程で
同時に形成される。
部に形成した抵抗素子３２を有している。この抵抗素子
３２は、詳細を後述するように、容量素子用電極２４と
同じ組成を有するＭｏＳｉx からなっており、容量素子
用電極２４と同時に形成される。そして、抵抗素子３２
を覆っている絶縁膜２６には、抵抗素子３２の両端部と
対応した位置に貫通孔３４が設けてあって、これらの貫
通孔３４を介して絶縁膜２６の上部に形成した引出し電
極３６が抵抗素子３２に接続してある。この抵抗素子部
１８の引出し電極３６と容量素子部１６の引出し電極３
０とは、同じ材質によって形成してあり、同一の工程で
同時に形成される。
【００２４】ＭＯＳトランジスタ１３０は、同図（２）
に示したように、絶縁層（ゲート酸化膜）１４を介して
半導体基板１２の形成したゲート電極２０を有する。こ
のＭＯＳトランジスタ１３０は、ゲート電極２０が前記
したように容量素子用の一方の対向電極となっており、
ゲート電極２０の両側に半導体基板１２に不純物を拡散
して形成したソース１３２とドレイン１３４とが設けて
ある。
に示したように、絶縁層（ゲート酸化膜）１４を介して
半導体基板１２の形成したゲート電極２０を有する。こ
のＭＯＳトランジスタ１３０は、ゲート電極２０が前記
したように容量素子用の一方の対向電極となっており、
ゲート電極２０の両側に半導体基板１２に不純物を拡散
して形成したソース１３２とドレイン１３４とが設けて
ある。
【００２５】なお、絶縁層１４は、シリコン窒化膜（Ｓ
ｉＮ膜）などからなるものでもよく、半導体基板表面に
設けられるＬＯＣＯＳなどの素子分離膜であってもよ
い。さらに、絶縁層１４の下に素子が設置されている場
合には、単層あるいは多層の層間絶縁膜であってもよ
い。
ｉＮ膜）などからなるものでもよく、半導体基板表面に
設けられるＬＯＣＯＳなどの素子分離膜であってもよ
い。さらに、絶縁層１４の下に素子が設置されている場
合には、単層あるいは多層の層間絶縁膜であってもよ
い。
【００２６】このように形成した半導体装置１０は、容
量素子１６を形成する電極がＭｏＳｉ2 からなるゲート
電極とＭｏＳｉx からなる容量素子用電極２４とから形
成してあるため、寄生容量を小さくすることができ、大
規模集積回路の高速動作を可能にする。また、本実施の
形態においては、容量素子用電極２４と抵抗素子３２と
を同一の組成からなるＭｏＳｉx により構成するととも
に、同一の工程で同時に形成しているため、製造工程の
簡素化が図れ、コストを低減することができる。しか
も、実施形態のＭｏＳｉx からなる容量素子用電極２４
は、拡散層などによる電極と異なり、任意の工程におい
て形成することができ、製造の自由度を増すことができ
る。
量素子１６を形成する電極がＭｏＳｉ2 からなるゲート
電極とＭｏＳｉx からなる容量素子用電極２４とから形
成してあるため、寄生容量を小さくすることができ、大
規模集積回路の高速動作を可能にする。また、本実施の
形態においては、容量素子用電極２４と抵抗素子３２と
を同一の組成からなるＭｏＳｉx により構成するととも
に、同一の工程で同時に形成しているため、製造工程の
簡素化が図れ、コストを低減することができる。しか
も、実施形態のＭｏＳｉx からなる容量素子用電極２４
は、拡散層などによる電極と異なり、任意の工程におい
て形成することができ、製造の自由度を増すことができ
る。
【００２７】なお、容量素子用電極２４を形成するＭｏ
Ｓｉx の組成比は、抵抗素子３２をも形成することを考
慮してｘが１．７〜３．３となるようにし、特に２．０
〜２．５となるようにすることが望ましい。ｘが１．７
より小さいモリブデンシリサイドは、比抵抗が小さく、
抵抗材としてあまり適していない。また、ｘが３．３を
超えるようなモリブデンシリサイドは、耐酸化性が劣っ
て、加工性や取扱い性に難点がある。
Ｓｉx の組成比は、抵抗素子３２をも形成することを考
慮してｘが１．７〜３．３となるようにし、特に２．０
〜２．５となるようにすることが望ましい。ｘが１．７
より小さいモリブデンシリサイドは、比抵抗が小さく、
抵抗材としてあまり適していない。また、ｘが３．３を
超えるようなモリブデンシリサイドは、耐酸化性が劣っ
て、加工性や取扱い性に難点がある。
【００２８】前記実施の形態においては、容量素子用電
極２４および抵抗素子３２をＭｏＳｉx によって形成し
た場合について説明したが、容量素子用電極２４はＴｉ
Ｎまたは酸素原子を含むＴｉＮによって形成してもよ
い。また、前記実施の形態においては、容量素子１６の
一方の電極がゲート電極２０である場合について説明し
たが、この電極はＡｌやＡｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃ
ｕ、またＴｉＮ、ＴｉＷ等のバリアメタルとＡｌもしく
はアルミニウム合金との組合わせなどからなる下地配線
であってもよい。そして、前記実施の形態においては、
容量素子用電極２４と抵抗素子３２とを同一の工程にお
いて同時に形成する場合について説明したが、これらは
別々に形成してもよい。
極２４および抵抗素子３２をＭｏＳｉx によって形成し
た場合について説明したが、容量素子用電極２４はＴｉ
Ｎまたは酸素原子を含むＴｉＮによって形成してもよ
い。また、前記実施の形態においては、容量素子１６の
一方の電極がゲート電極２０である場合について説明し
たが、この電極はＡｌやＡｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃ
ｕ、またＴｉＮ、ＴｉＷ等のバリアメタルとＡｌもしく
はアルミニウム合金との組合わせなどからなる下地配線
であってもよい。そして、前記実施の形態においては、
容量素子用電極２４と抵抗素子３２とを同一の工程にお
いて同時に形成する場合について説明したが、これらは
別々に形成してもよい。
【００２９】なお、酸素原子を含むＴｉＮによって抵抗
素子３２を形成する場合、酸素原子の含有量を２５原子
％以下にするとよい。酸素原子量が２５原子％より大き
いと、蒸気圧の高い酸化チタン（ＴｉＯ）が多く形成さ
れ、熱処理をした際にＴｉＯの昇華量が多くなるため、
熱処理の前後において抵抗値が変化するおそれがある。
素子３２を形成する場合、酸素原子の含有量を２５原子
％以下にするとよい。酸素原子量が２５原子％より大き
いと、蒸気圧の高い酸化チタン（ＴｉＯ）が多く形成さ
れ、熱処理をした際にＴｉＯの昇華量が多くなるため、
熱処理の前後において抵抗値が変化するおそれがある。
【００３０】図２は、本発明の第２実施の形態を示した
もので、図１に示した半導体装置１０の製造方法の工程
図である。
もので、図１に示した半導体装置１０の製造方法の工程
図である。
【００３１】まず、図２（ａ）に示してあるように、半
導体基板１２の上面にシリコン酸化膜やシリコン窒化膜
からなる絶縁層１４を、ＣＶＤ法などにより所定の厚さ
（例えば、４００ｎｍ）形成する。次に、ゲート電極を
形成するためのＭｏＳｉ2 膜４０をスパッタなどによっ
て２００〜３００ｎｍ堆積する。その後、ゲート電極予
定部にフォトレジスト膜を形成したのち、ドライエッチ
ングによってゲート電極予定部以外の部分のＭｏＳｉ2
膜４０を除去してゲート電極２０を形成する（同図
（ｂ））。次に、絶縁層１４の上部に、半導体基板１２
の全体を覆って酸化シリコン（ＳｉＯ2 ）や窒化シリコ
ン（Ｓｉ3 Ｎ4 ）、酸化タンタル（Ｔａ2 Ｏ5 ）などか
らなる誘電体膜４２をＣＶＤ法などにより所定の厚さ
（例えば４０ｎｍ）堆積したのち、ゲート電極２０を覆
った部分に対応した誘電体膜４２の上部にフォトレジス
ト膜を設け、エッチングしてゲート電極２０とその周辺
部分以外の誘電体膜４２を除去し、図２（ｃ）に示した
ように、ゲート電極２０を覆った誘電体層２２を形成す
る。その後、絶縁層１４の上部に、半導体基板１２の全
面を覆ってＭｏＳｉx 膜４４を５〜１００ｎｍ成膜す
る。このＭｏＳｉx 膜４４の成膜は、ＭｏＳｉx 膜４４
の組成と同じ組成のＭｏＳｉx をターゲットとしてＤＣ
マグネトロンスパッタによって行なうことができる。
導体基板１２の上面にシリコン酸化膜やシリコン窒化膜
からなる絶縁層１４を、ＣＶＤ法などにより所定の厚さ
（例えば、４００ｎｍ）形成する。次に、ゲート電極を
形成するためのＭｏＳｉ2 膜４０をスパッタなどによっ
て２００〜３００ｎｍ堆積する。その後、ゲート電極予
定部にフォトレジスト膜を形成したのち、ドライエッチ
ングによってゲート電極予定部以外の部分のＭｏＳｉ2
膜４０を除去してゲート電極２０を形成する（同図
（ｂ））。次に、絶縁層１４の上部に、半導体基板１２
の全体を覆って酸化シリコン（ＳｉＯ2 ）や窒化シリコ
ン（Ｓｉ3 Ｎ4 ）、酸化タンタル（Ｔａ2 Ｏ5 ）などか
らなる誘電体膜４２をＣＶＤ法などにより所定の厚さ
（例えば４０ｎｍ）堆積したのち、ゲート電極２０を覆
った部分に対応した誘電体膜４２の上部にフォトレジス
ト膜を設け、エッチングしてゲート電極２０とその周辺
部分以外の誘電体膜４２を除去し、図２（ｃ）に示した
ように、ゲート電極２０を覆った誘電体層２２を形成す
る。その後、絶縁層１４の上部に、半導体基板１２の全
面を覆ってＭｏＳｉx 膜４４を５〜１００ｎｍ成膜す
る。このＭｏＳｉx 膜４４の成膜は、ＭｏＳｉx 膜４４
の組成と同じ組成のＭｏＳｉx をターゲットとしてＤＣ
マグネトロンスパッタによって行なうことができる。
【００３２】ＭｏとＳｉとの組成比は、ＭｏＳｉx 膜４
４の加工性、取り扱いやすさや抵抗素子３２の比抵抗を
どの程度にするか、抵抗素子３２のサイズ等を考慮して
決定する。また、ＭｏＳｉx 膜４４の厚さは、５〜１０
０ｎｍであるが、２０〜６０ｎｍが望ましい。この堆積
膜厚は、抵抗素子３２の抵抗値やパターンサイズなどを
考慮して定められ、厚さが５ｎｍより薄くなると、均一
に成膜するのが難しくなるばかりでなく、絶縁膜のエッ
チングの際などに絶縁膜とともに除去されて孔があいた
りするおそれがある。そして、加工の容易性を考慮する
と、膜厚は２０ｎｍ以上が望ましい。また、厚さが１０
０ｎｍより大きくなると、シート抵抗が１００Ω／□以
下となって抵抗として使用するのに適していない。特
に、膜厚を６０ｎｍ以下にすると、所望の抵抗値を有す
る抵抗素子を容易に形成することができる。
４の加工性、取り扱いやすさや抵抗素子３２の比抵抗を
どの程度にするか、抵抗素子３２のサイズ等を考慮して
決定する。また、ＭｏＳｉx 膜４４の厚さは、５〜１０
０ｎｍであるが、２０〜６０ｎｍが望ましい。この堆積
膜厚は、抵抗素子３２の抵抗値やパターンサイズなどを
考慮して定められ、厚さが５ｎｍより薄くなると、均一
に成膜するのが難しくなるばかりでなく、絶縁膜のエッ
チングの際などに絶縁膜とともに除去されて孔があいた
りするおそれがある。そして、加工の容易性を考慮する
と、膜厚は２０ｎｍ以上が望ましい。また、厚さが１０
０ｎｍより大きくなると、シート抵抗が１００Ω／□以
下となって抵抗として使用するのに適していない。特
に、膜厚を６０ｎｍ以下にすると、所望の抵抗値を有す
る抵抗素子を容易に形成することができる。
【００３３】実施例の場合、ＭｏとＳｉとの組成比が
１：２．３、すなわちｘ＝２．３のモリブデンシリサイ
ドをターゲットとして用い、８×１０-3Ｔｏｒｒのアル
ゴンガス雰囲気中でＤＣマグネトロンスパッタによって
ＭｏＳｉx 膜４４を厚さ４０ｎｍ形成した。スパッタの
電力密度は２．８Ｗ／ｃｍ2 であって、膜の成長速度は
４００ｎｍ／ｍｉｎである。そして、成膜されたＭｏＳ
ｉx 膜４４の比抵抗は約１ｍΩ・ｃｍであり、シート抵
抗は約２４０Ω／□である。
１：２．３、すなわちｘ＝２．３のモリブデンシリサイ
ドをターゲットとして用い、８×１０-3Ｔｏｒｒのアル
ゴンガス雰囲気中でＤＣマグネトロンスパッタによって
ＭｏＳｉx 膜４４を厚さ４０ｎｍ形成した。スパッタの
電力密度は２．８Ｗ／ｃｍ2 であって、膜の成長速度は
４００ｎｍ／ｍｉｎである。そして、成膜されたＭｏＳ
ｉx 膜４４の比抵抗は約１ｍΩ・ｃｍであり、シート抵
抗は約２４０Ω／□である。
【００３４】このようにしてＭｏＳｉx 膜４４を成膜し
たのち、フォトリソグラフィー法によりゲート電極２０
に対向した容量素子用電極形成予定部と、所定の抵抗素
子形成予定部とをフォトレジストによって覆い、ドライ
エッチングによって容量素子用電極形成予定部および抵
抗素子形成予定部以外のＭｏＳｉx 膜４４を除去して容
量素子用電極２４と抵抗素本体子３２と形成する（図２
（ｄ））。
たのち、フォトリソグラフィー法によりゲート電極２０
に対向した容量素子用電極形成予定部と、所定の抵抗素
子形成予定部とをフォトレジストによって覆い、ドライ
エッチングによって容量素子用電極形成予定部および抵
抗素子形成予定部以外のＭｏＳｉx 膜４４を除去して容
量素子用電極２４と抵抗素本体子３２と形成する（図２
（ｄ））。
【００３５】その後、半導体基板１２の上部全面にシリ
コン酸化膜などからなる絶縁膜２６をＣＶＤ法などによ
って２００〜４００ｎｍ成膜し、同図（ｅ）に示したよ
うに、エッチングして容量素子用電極２４の上部と、抵
抗素子３２のランド部上部とに複数の貫通孔２８、３４
を形成する。次に、絶縁膜２６を覆ってＡｌまたはＡｌ
−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、またＴｉＮ、ＴｉＷ等のバ
リアメタルとＡｌもしくはアルミニウム合金との組合わ
せなどの金属膜を通常のスパッタにより５００ｎｍ程度
堆積する。そして、フォトリソグラフィー法を用いて配
線予定部にフォトレジスト膜を形成したのち、Ｃｌ系ガ
スによるドライエッチング法あるいはリン酸を主成分と
するエッチャント、例えばリン酸、硝酸、酢酸、水の混
合液を用いたウエットエッチング法により、配線予定部
以外の金属膜を除去し、同図（ｅ）に示したように、引
出し配線３０、３６を形成して半導体装置１０にする。
コン酸化膜などからなる絶縁膜２６をＣＶＤ法などによ
って２００〜４００ｎｍ成膜し、同図（ｅ）に示したよ
うに、エッチングして容量素子用電極２４の上部と、抵
抗素子３２のランド部上部とに複数の貫通孔２８、３４
を形成する。次に、絶縁膜２６を覆ってＡｌまたはＡｌ
−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、またＴｉＮ、ＴｉＷ等のバ
リアメタルとＡｌもしくはアルミニウム合金との組合わ
せなどの金属膜を通常のスパッタにより５００ｎｍ程度
堆積する。そして、フォトリソグラフィー法を用いて配
線予定部にフォトレジスト膜を形成したのち、Ｃｌ系ガ
スによるドライエッチング法あるいはリン酸を主成分と
するエッチャント、例えばリン酸、硝酸、酢酸、水の混
合液を用いたウエットエッチング法により、配線予定部
以外の金属膜を除去し、同図（ｅ）に示したように、引
出し配線３０、３６を形成して半導体装置１０にする。
【００３６】なお、この実施の形態においては、容量素
子用電極２４と抵抗素子３２とを形成した場合について
説明したが、抵抗素子３２に代えて容量素子用電極２４
と同じ組成のＭｏＳｉx からなるヒューズ素子を形成し
てもよいし、また抵抗素子３２とヒューズ素子とを容量
素子用電極２４と同時に形成してもよい。
子用電極２４と抵抗素子３２とを形成した場合について
説明したが、抵抗素子３２に代えて容量素子用電極２４
と同じ組成のＭｏＳｉx からなるヒューズ素子を形成し
てもよいし、また抵抗素子３２とヒューズ素子とを容量
素子用電極２４と同時に形成してもよい。
【００３７】ＭｏＳｉx からなるヒューズ素子は、比較
的比抵抗が大きいために、小さな電流により短時間で遮
断することが可能で、プログラムを組む際の冗長回路の
切替え、回路素子の電圧の調整、時計回路の周波数調整
などを容易に行なうことができる。すなわち、ＭｏとＳ
ｉとの組成比が１：２．３であるモリブデンシリサイド
膜は、厚さが３０ｎｍ、幅が１μｍである場合、流れる
電流と溶断時間との間に図３に示したような関係があ
り、８〜１０ｍＡ程度の電流を流すことにより、１０ｍ
ｓｅｃ以下で溶断させることができる。
的比抵抗が大きいために、小さな電流により短時間で遮
断することが可能で、プログラムを組む際の冗長回路の
切替え、回路素子の電圧の調整、時計回路の周波数調整
などを容易に行なうことができる。すなわち、ＭｏとＳ
ｉとの組成比が１：２．３であるモリブデンシリサイド
膜は、厚さが３０ｎｍ、幅が１μｍである場合、流れる
電流と溶断時間との間に図３に示したような関係があ
り、８〜１０ｍＡ程度の電流を流すことにより、１０ｍ
ｓｅｃ以下で溶断させることができる。
【００３８】図４は、第３実施の形態に係る半導体装置
の製造方法の工程図である。
の製造方法の工程図である。
【００３９】まず、図２（ａ）、（ｂ）と同様にして半
導体基板１２の上部全面に絶縁層１４を成膜し、絶縁層
１４の上部にゲート電極２０を形成したのち、誘電体膜
４２を成膜する（図４（ａ）、（ｂ））。次に、図４
（ｃ）に示したように、前記と同様にしてゲート電極２
０を覆って誘電体層２２を形成したのち、半導体基板１
２の上部全体に窒化チタニウム（ＴｉＮ）膜４６を成膜
する。このＴｉＮ膜４６は、例えばアルゴンガス中に活
性ガスである窒素ガスを流量比で６０％混合し、１８０
℃、６×１０-3Ｔｏｒｒにてチタン（Ｔｉ）とのリアク
ティブスパッタにより５〜１００ｎｍ堆積して形成す
る。
導体基板１２の上部全面に絶縁層１４を成膜し、絶縁層
１４の上部にゲート電極２０を形成したのち、誘電体膜
４２を成膜する（図４（ａ）、（ｂ））。次に、図４
（ｃ）に示したように、前記と同様にしてゲート電極２
０を覆って誘電体層２２を形成したのち、半導体基板１
２の上部全体に窒化チタニウム（ＴｉＮ）膜４６を成膜
する。このＴｉＮ膜４６は、例えばアルゴンガス中に活
性ガスである窒素ガスを流量比で６０％混合し、１８０
℃、６×１０-3Ｔｏｒｒにてチタン（Ｔｉ）とのリアク
ティブスパッタにより５〜１００ｎｍ堆積して形成す
る。
【００４０】次に、図４（ｄ）に示したように、ＴｉＮ
膜４６を形成した半導体基板１２を１×１０-5〜５×１
０-4Ｔｏｒｒ程度の減圧下に配置し、加速エネルギー３
０ｋｅＶの酸素イオンビーム４８をＴｉＮ膜４６に照射
して酸素イオンを１×１０15〜１×１０16ｃｍ2 程度注
入し、酸素原子を含んだＴｉＮ（以下、ＴｉＯＮと略記
する場合がある）膜５０にする。その後、図２（ｄ）、
（ｅ）の工程と同様の処理を行ない、ＴｉＯＮ膜５０か
らなる容量素子用電極５２と抵抗素子５４とを有する半
導体装置５６にする（図４（ｅ））。
膜４６を形成した半導体基板１２を１×１０-5〜５×１
０-4Ｔｏｒｒ程度の減圧下に配置し、加速エネルギー３
０ｋｅＶの酸素イオンビーム４８をＴｉＮ膜４６に照射
して酸素イオンを１×１０15〜１×１０16ｃｍ2 程度注
入し、酸素原子を含んだＴｉＮ（以下、ＴｉＯＮと略記
する場合がある）膜５０にする。その後、図２（ｄ）、
（ｅ）の工程と同様の処理を行ない、ＴｉＯＮ膜５０か
らなる容量素子用電極５２と抵抗素子５４とを有する半
導体装置５６にする（図４（ｅ））。
【００４１】このように形成したＴｉＯＮからなる容量
素子用電極５２を有する半導体装置５６は、前記と同様
の効果を奏することができる。また、抵抗素子５４をＴ
ｉＯＮによって形成したことにより、酸素イオンの注入
量により比抵抗、シート抵抗を容易に変えることがで
き、所定の抵抗値を有する抵抗素子を所望のパターンサ
イズで形成でき、抵抗素子を小型化することができる。
すなわち、図５に示したように、ＴｉＮ膜中に酸素原子
を注入することにより、比抵抗を大幅に向上することが
でき、大きなシート抵抗を有する抵抗素子を容易に得る
ことができる。この図５は、ＴｉＮ膜中の酸素原子の量
とＴｉＮ膜の比抵抗との関係を示したもので、横軸がＴ
ｉＮ膜中の酸素原子の量を原子％で示したものである。
そして、縦軸は、ＴｉＮ膜の比抵抗を示したもので、酸
素原子を含まないＴｉＮ膜の比抵抗を１として規格化し
てある。
素子用電極５２を有する半導体装置５６は、前記と同様
の効果を奏することができる。また、抵抗素子５４をＴ
ｉＯＮによって形成したことにより、酸素イオンの注入
量により比抵抗、シート抵抗を容易に変えることがで
き、所定の抵抗値を有する抵抗素子を所望のパターンサ
イズで形成でき、抵抗素子を小型化することができる。
すなわち、図５に示したように、ＴｉＮ膜中に酸素原子
を注入することにより、比抵抗を大幅に向上することが
でき、大きなシート抵抗を有する抵抗素子を容易に得る
ことができる。この図５は、ＴｉＮ膜中の酸素原子の量
とＴｉＮ膜の比抵抗との関係を示したもので、横軸がＴ
ｉＮ膜中の酸素原子の量を原子％で示したものである。
そして、縦軸は、ＴｉＮ膜の比抵抗を示したもので、酸
素原子を含まないＴｉＮ膜の比抵抗を１として規格化し
てある。
【００４２】また、第３の実施形態においても、抵抗素
子５４に代えてＴｉＯＮからなるヒューズ素子を有する
半導体装置にすることができ、抵抗素子とヒューズ素子
とを容量素子用電極５２と同一の工程で同時に形成した
半導体装置とすることもできる。さらに、この実施の形
態においては、ＴｉＮ膜４６を成膜したのち、イオン注
入によりＴｉＯＮ膜５０を形成した場合について説明し
たが、ＴｉＯＮ膜５０の形成は、ＴｉＮ膜４６を酸化し
たり、酸素ガスと窒素ガスとの雰囲気中でＴｉをターゲ
ットとしたスパッタをしたり、スパッタなどによりＴｉ
膜を形成したのちに酸素ガスと窒素ガスとの雰囲気中で
アニールしてもよい。
子５４に代えてＴｉＯＮからなるヒューズ素子を有する
半導体装置にすることができ、抵抗素子とヒューズ素子
とを容量素子用電極５２と同一の工程で同時に形成した
半導体装置とすることもできる。さらに、この実施の形
態においては、ＴｉＮ膜４６を成膜したのち、イオン注
入によりＴｉＯＮ膜５０を形成した場合について説明し
たが、ＴｉＯＮ膜５０の形成は、ＴｉＮ膜４６を酸化し
たり、酸素ガスと窒素ガスとの雰囲気中でＴｉをターゲ
ットとしたスパッタをしたり、スパッタなどによりＴｉ
膜を形成したのちに酸素ガスと窒素ガスとの雰囲気中で
アニールしてもよい。
【００４３】ＴｉＮ膜４６を酸化してＴｉＯＮ膜５０に
する場合、４００〜７００℃の酸素ガス雰囲気中で１５
〜４５分程度酸化処理を行なえばよい。また、アクティ
ブスパッタによりＴｉＯＮ膜５０を形成する場合、窒素
ガスに流量比で５％程度の酸素ガスを混合し、前記第３
実施の形態で述べたＴｉＮ膜４６の成膜と同様の条件で
スパッタすることによりえられる。Ｔｉ膜をアニールし
てＴｉＯＮ膜５０にする場合、例えば流量比で窒素ガス
９７％、酸素ガス３％、４００〜７００℃の雰囲気中で
１５〜４５分ほど処理すればよい。
する場合、４００〜７００℃の酸素ガス雰囲気中で１５
〜４５分程度酸化処理を行なえばよい。また、アクティ
ブスパッタによりＴｉＯＮ膜５０を形成する場合、窒素
ガスに流量比で５％程度の酸素ガスを混合し、前記第３
実施の形態で述べたＴｉＮ膜４６の成膜と同様の条件で
スパッタすることによりえられる。Ｔｉ膜をアニールし
てＴｉＯＮ膜５０にする場合、例えば流量比で窒素ガス
９７％、酸素ガス３％、４００〜７００℃の雰囲気中で
１５〜４５分ほど処理すればよい。
【００４４】なお、図４（ｄ）に示したように、ＴｉＮ
膜４６を成膜したのち、容量素子の形成部をフォトレジ
スト膜５９などでマスキングし、その後、ＴｉＮ膜５０
に酸素イオンの注入やＴｉＮ膜５０の熱酸化などを行な
えば、容量素子用電極５２は酸素原子を含まないＴｉＮ
膜４６により形成され、抵抗の低い容量素子用電極を形
成することができる。しかも、抵抗素子５４は、大きな
比抵抗を有するＴｉＯＮによって形成されるため、半導
体装置５６の特性をより向上することができる。
膜４６を成膜したのち、容量素子の形成部をフォトレジ
スト膜５９などでマスキングし、その後、ＴｉＮ膜５０
に酸素イオンの注入やＴｉＮ膜５０の熱酸化などを行な
えば、容量素子用電極５２は酸素原子を含まないＴｉＮ
膜４６により形成され、抵抗の低い容量素子用電極を形
成することができる。しかも、抵抗素子５４は、大きな
比抵抗を有するＴｉＯＮによって形成されるため、半導
体装置５６の特性をより向上することができる。
【００４５】図６、図７は、第４の実施形態に係る半導
体装置の製造方法の工程図である。この実施形態におい
ては、まず、図６（ａ）に示したように、リン（Ｐ）や
ヒ素（Ａｓ）などのＶ族の元素イオン、またはホウ素
（Ｂ）などのIII族の元素イオンなどをシリコンからな
る半導体基板１２の所定の箇所に所定量打込み、容量素
子形成領域と抵抗素子形成領域とにｎ型導電層またはｐ
型導電層からなる複数の拡散層５８、６０、６２を形成
する。その後、同図（ｂ）に示したように、半導体基板
１２の上面にシリコン酸化膜などからなる絶縁層１４を
所定の厚さ（例えば、４００ｎｍ）堆積する。次に、同
図（ｃ）に示したように、エッチングによって拡散層５
８、６０、６２の上部の絶縁層１４に第１の貫通孔６
４、６６、６８を形成したのち、スパッタにより絶縁層
１４の全面を覆ってＭｏＳｉx を５〜１００ｎｍ堆積
し、ＭｏＳｉx 膜４４を形成する（図６（ｄ））。
体装置の製造方法の工程図である。この実施形態におい
ては、まず、図６（ａ）に示したように、リン（Ｐ）や
ヒ素（Ａｓ）などのＶ族の元素イオン、またはホウ素
（Ｂ）などのIII族の元素イオンなどをシリコンからな
る半導体基板１２の所定の箇所に所定量打込み、容量素
子形成領域と抵抗素子形成領域とにｎ型導電層またはｐ
型導電層からなる複数の拡散層５８、６０、６２を形成
する。その後、同図（ｂ）に示したように、半導体基板
１２の上面にシリコン酸化膜などからなる絶縁層１４を
所定の厚さ（例えば、４００ｎｍ）堆積する。次に、同
図（ｃ）に示したように、エッチングによって拡散層５
８、６０、６２の上部の絶縁層１４に第１の貫通孔６
４、６６、６８を形成したのち、スパッタにより絶縁層
１４の全面を覆ってＭｏＳｉx を５〜１００ｎｍ堆積
し、ＭｏＳｉx 膜４４を形成する（図６（ｄ））。
【００４６】その後、図７（ｅ）に示したように、前記
したと同様にして拡散層５８と電気的に接続されたＭｏ
Ｓｉx からなる容量素子用電極７０と、拡散層６０、６
２と電気的に接続されたＭｏＳｉx からなる抵抗素子７
２とを形成する。次に、半導体基板１２の上部全体を覆
ってシリコン酸化膜、窒化シリコン、酸化タンタルなど
からなる絶縁膜２６を所定の厚さ形成する（図７
（ｆ））。この絶縁膜２６は、容量素子の誘電体層をも
構成する。次に、拡散層５８、６０、６２の上部の絶縁
層１４と絶縁膜２６とを貫通した第２の貫通孔７４、７
５、７７を形成する（図７（ｇ））。その後、絶縁膜２
６の全面を覆ってＡｌまたはＡｌ−Ｃｕ、Ａｌ−Ｓｉ−
Ｃｕ、またＴｉＮ、ＴｉＷ等のバリアメタルとＡｌもし
くはアルミニウム合金との組合わせなどからなる金属膜
を形成し、前記したと同様にして容量素子用電極７０に
対向した容量素子用の対向電極７９を形成するととも
に、拡散層５８、６０、６２に電気的に接続した引出し
電極３０、３６、３６を形成し、ＭｏＳｉx からなる容
量素子用電極７０と抵抗素子７２とを有する半導体装置
７６にする。
したと同様にして拡散層５８と電気的に接続されたＭｏ
Ｓｉx からなる容量素子用電極７０と、拡散層６０、６
２と電気的に接続されたＭｏＳｉx からなる抵抗素子７
２とを形成する。次に、半導体基板１２の上部全体を覆
ってシリコン酸化膜、窒化シリコン、酸化タンタルなど
からなる絶縁膜２６を所定の厚さ形成する（図７
（ｆ））。この絶縁膜２６は、容量素子の誘電体層をも
構成する。次に、拡散層５８、６０、６２の上部の絶縁
層１４と絶縁膜２６とを貫通した第２の貫通孔７４、７
５、７７を形成する（図７（ｇ））。その後、絶縁膜２
６の全面を覆ってＡｌまたはＡｌ−Ｃｕ、Ａｌ−Ｓｉ−
Ｃｕ、またＴｉＮ、ＴｉＷ等のバリアメタルとＡｌもし
くはアルミニウム合金との組合わせなどからなる金属膜
を形成し、前記したと同様にして容量素子用電極７０に
対向した容量素子用の対向電極７９を形成するととも
に、拡散層５８、６０、６２に電気的に接続した引出し
電極３０、３６、３６を形成し、ＭｏＳｉx からなる容
量素子用電極７０と抵抗素子７２とを有する半導体装置
７６にする。
【００４７】このように形成した本実施形態の半導体装
置７６は、絶縁膜２６を誘電体層としているため、工程
の簡素化が図れる。なお、本実施の形態においても抵抗
素子７２に代えてヒューズ素子を形成してもよいし、Ｍ
ｏＳｉx に代えて酸素原子を含むＴｉＮにより抵抗素子
やヒューズ素子を形成したもよい。また、対向電極７９
は、ゲート電極であってもよい。
置７６は、絶縁膜２６を誘電体層としているため、工程
の簡素化が図れる。なお、本実施の形態においても抵抗
素子７２に代えてヒューズ素子を形成してもよいし、Ｍ
ｏＳｉx に代えて酸素原子を含むＴｉＮにより抵抗素子
やヒューズ素子を形成したもよい。また、対向電極７９
は、ゲート電極であってもよい。
【００４８】図８は、第５実施の形態に係る半導体装置
の製造方法の工程図である。この実施の形態において
は、図８（ａ）に示したように、前記と同様にして半導
体基板１２の上面全体に絶縁層１４を形成したのち、絶
縁層１４の全面にＡｌまたはＡｌ−Ｃｕ、Ａｌ−Ｓｉ−
Ｃｕ、またＴｉＮ、ＴｉＷ等のバリアメタルとＡｌもし
くはアルミニウム合金との組合わせなどを約１００ｎｍ
成膜し、これをエッチングして下地配線からなる容量素
子用対向電極７８と容量素子用の引出し電極８０、抵抗
素子用の引出し電極８２を形成する。次に、これらの電
極と絶縁層１４とを覆って誘電体膜４２を成膜したのち
（同図（ｂ））、誘電体層形成予定領域にフォトレジス
ト膜を形成し、ドライエッチングによって誘電体層形成
予定領域以外の誘電体膜４２を除去し、対向電極７８と
容量素子用引出し電極８０とに跨がって誘電体層８４を
形成する。その後、半導体基板１２の上部全体にＭｏＳ
ｉx膜を堆積し、図８（ｄ）に示したように、エッチン
グして誘電体層８４の上部にＭｏＳｉx からなる容量素
子用電極８６を形成するとともに、抵抗素子用引出し電
極８２、８２間に抵抗素子８８を形成して半導体装置９
０を得る。この実施の形態においても、抵抗素子８８に
代えてヒューズ素子を形成してもよい。
の製造方法の工程図である。この実施の形態において
は、図８（ａ）に示したように、前記と同様にして半導
体基板１２の上面全体に絶縁層１４を形成したのち、絶
縁層１４の全面にＡｌまたはＡｌ−Ｃｕ、Ａｌ−Ｓｉ−
Ｃｕ、またＴｉＮ、ＴｉＷ等のバリアメタルとＡｌもし
くはアルミニウム合金との組合わせなどを約１００ｎｍ
成膜し、これをエッチングして下地配線からなる容量素
子用対向電極７８と容量素子用の引出し電極８０、抵抗
素子用の引出し電極８２を形成する。次に、これらの電
極と絶縁層１４とを覆って誘電体膜４２を成膜したのち
（同図（ｂ））、誘電体層形成予定領域にフォトレジス
ト膜を形成し、ドライエッチングによって誘電体層形成
予定領域以外の誘電体膜４２を除去し、対向電極７８と
容量素子用引出し電極８０とに跨がって誘電体層８４を
形成する。その後、半導体基板１２の上部全体にＭｏＳ
ｉx膜を堆積し、図８（ｄ）に示したように、エッチン
グして誘電体層８４の上部にＭｏＳｉx からなる容量素
子用電極８６を形成するとともに、抵抗素子用引出し電
極８２、８２間に抵抗素子８８を形成して半導体装置９
０を得る。この実施の形態においても、抵抗素子８８に
代えてヒューズ素子を形成してもよい。
【００４９】図９は、第６実施の形態に係る半導体装置
の製造方法の工程図である。この実施の形態は、まず、
前記と同様にして半導体基板１２の上面に絶縁層１４を
形成したのち、絶縁層１４の上面全体にＭｏＳｉx 膜４
４を成膜する（図９（ａ））。次に、同図（ｂ）に示し
たように、エッチングにより容量素子形成領域にＭｏＳ
ｉx からなる容量素子用電極９２を形成するとともに、
抵抗素子形成領域に抵抗素子９４を形成する。その後、
同図（ｃ）に示したように、半導体基板１２の上部全体
に絶縁膜２６を堆積したのち、容量素子用電極９２の上
部の絶縁膜２６に貫通孔９６を形成する（図９
（ｄ））。この貫通孔９６は、容量素子の静電容量に対
応して大きさが定められる。
の製造方法の工程図である。この実施の形態は、まず、
前記と同様にして半導体基板１２の上面に絶縁層１４を
形成したのち、絶縁層１４の上面全体にＭｏＳｉx 膜４
４を成膜する（図９（ａ））。次に、同図（ｂ）に示し
たように、エッチングにより容量素子形成領域にＭｏＳ
ｉx からなる容量素子用電極９２を形成するとともに、
抵抗素子形成領域に抵抗素子９４を形成する。その後、
同図（ｃ）に示したように、半導体基板１２の上部全体
に絶縁膜２６を堆積したのち、容量素子用電極９２の上
部の絶縁膜２６に貫通孔９６を形成する（図９
（ｄ））。この貫通孔９６は、容量素子の静電容量に対
応して大きさが定められる。
【００５０】次に、同図（ｅ）に示したように、半導体
基板１２の上部全体に誘電体膜４２を形成したのち、容
量素子用電極９２と抵抗素子９４との上方の絶縁膜２６
と誘電体膜４２とを貫通させた貫通孔９８、１００をエ
ッチングにより形成する（同図（ｆ））。その後、誘電
体膜４２の全体を覆ってＡｌ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ
−Ｃｕ、またＴｉＮ、ＴｉＷ等のバリアメタルとＡｌも
しくはアルミニウム合金との組合わせなどの金属膜を形
成し、これをエッチングして貫通孔９６に対応した部分
に容量素子用対向電極１０２を形成するとともに、容量
素子用電極９２に接続した容量素子用引出し電極３０
と、抵抗素子９４に接続した抵抗素子用の引出し電極３
６を形成し、半導体装置１０４にする。
基板１２の上部全体に誘電体膜４２を形成したのち、容
量素子用電極９２と抵抗素子９４との上方の絶縁膜２６
と誘電体膜４２とを貫通させた貫通孔９８、１００をエ
ッチングにより形成する（同図（ｆ））。その後、誘電
体膜４２の全体を覆ってＡｌ、Ａｌ−Ｃｕ、Ａｌ−Ｓｉ
−Ｃｕ、またＴｉＮ、ＴｉＷ等のバリアメタルとＡｌも
しくはアルミニウム合金との組合わせなどの金属膜を形
成し、これをエッチングして貫通孔９６に対応した部分
に容量素子用対向電極１０２を形成するとともに、容量
素子用電極９２に接続した容量素子用引出し電極３０
と、抵抗素子９４に接続した抵抗素子用の引出し電極３
６を形成し、半導体装置１０４にする。
【００５１】このように形成した半導体装置１０４は、
絶縁膜２６と別体に誘電体膜４２を形成しているため、
容量素子の静電容量に応じた厚さの誘電体膜４２を形成
することができ、静電容量の調節を容易に行なうことが
でき、容量素子の小型化を図ることができる。
絶縁膜２６と別体に誘電体膜４２を形成しているため、
容量素子の静電容量に応じた厚さの誘電体膜４２を形成
することができ、静電容量の調節を容易に行なうことが
でき、容量素子の小型化を図ることができる。
【００５２】図１０は、第７実施の形態に係る半導体装
置の要部説明図である。この半導体装置１１０は、半導
体基板１２を覆って設けた絶縁層１４の上部に容量素子
１６を構成する容量素子用対向電極であるゲート電極
（または下地配線）１１２が形成されている。さらに、
ゲート電極１１２と絶縁層１４とを覆って絶縁膜２６が
設けてある。この絶縁膜２６は、ゲート電極１１２の上
部が容量素子１６の電荷を蓄積する誘電体層となってい
て、ゲート電極１１２に対向した絶縁膜２６の上部に、
ＭｏＳｉx からなる容量素子用電極２４が形成してあ
る。
置の要部説明図である。この半導体装置１１０は、半導
体基板１２を覆って設けた絶縁層１４の上部に容量素子
１６を構成する容量素子用対向電極であるゲート電極
（または下地配線）１１２が形成されている。さらに、
ゲート電極１１２と絶縁層１４とを覆って絶縁膜２６が
設けてある。この絶縁膜２６は、ゲート電極１１２の上
部が容量素子１６の電荷を蓄積する誘電体層となってい
て、ゲート電極１１２に対向した絶縁膜２６の上部に、
ＭｏＳｉx からなる容量素子用電極２４が形成してあ
る。
【００５３】一方、抵抗素子の形成領域には、絶縁膜２
６の上部に、抵抗素子１８を構成する抵抗素子３２が形
成してある。そして、容量素子用電極２４と抵抗素子３
２との上部には、これらに電気的に接続されたＡｌ、Ａ
ｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、またＴｉＮ、ＴｉＷ等の
バリアメタルとＡｌもしくはアルミニウム合金との組合
わせなどの金属膜からなる引出し電極１１４、１１６が
設けてある。また、容量素子用電極２４と抵抗素子３２
との上面には、絶縁膜１１８が設けてある。この絶縁膜
１１８は、引出し電極１１４、１１６をエッチングによ
り加工する際に、容量素子用電極２４または抵抗素子３
２がダメージを受けるのを防止するもので、必要に応じ
て設ければよく、設けなくともよい。
６の上部に、抵抗素子１８を構成する抵抗素子３２が形
成してある。そして、容量素子用電極２４と抵抗素子３
２との上部には、これらに電気的に接続されたＡｌ、Ａ
ｌ−Ｃｕ、Ａｌ−Ｓｉ−Ｃｕ、またＴｉＮ、ＴｉＷ等の
バリアメタルとＡｌもしくはアルミニウム合金との組合
わせなどの金属膜からなる引出し電極１１４、１１６が
設けてある。また、容量素子用電極２４と抵抗素子３２
との上面には、絶縁膜１１８が設けてある。この絶縁膜
１１８は、引出し電極１１４、１１６をエッチングによ
り加工する際に、容量素子用電極２４または抵抗素子３
２がダメージを受けるのを防止するもので、必要に応じ
て設ければよく、設けなくともよい。
【００５４】図１１は、第８実施の形態に係る半導体装
置の要部説明図である。この第８実施の形態に係る半導
体装置１２０は、第７実施の形態に係る半導体装置１１
０の変形例であって、絶縁膜２６を形成したのち、ゲー
ト電極１１２の上部の絶縁膜２６を除去して貫通孔９６
を形成する。その後、半導体基板１２の上部全体に誘電
体膜４２を形成したのち、貫通孔９６に対応した部分の
誘電体膜４２の上部にＭｏＳｉx からなる容量素子用電
極２４を形成するとともに、抵抗素子形成領域に抵抗素
子３２を形成したものである。
置の要部説明図である。この第８実施の形態に係る半導
体装置１２０は、第７実施の形態に係る半導体装置１１
０の変形例であって、絶縁膜２６を形成したのち、ゲー
ト電極１１２の上部の絶縁膜２６を除去して貫通孔９６
を形成する。その後、半導体基板１２の上部全体に誘電
体膜４２を形成したのち、貫通孔９６に対応した部分の
誘電体膜４２の上部にＭｏＳｉx からなる容量素子用電
極２４を形成するとともに、抵抗素子形成領域に抵抗素
子３２を形成したものである。
【００５５】図１２は、第９実施の形態に係る半導体装
置の要部説明図である。本実施形態の半導体装置１２２
は、絶縁層１４の上に直接ＭｏＳｉx からなる容量素子
用電極９２と抵抗素子９４とが形成してある。そして、
容量素子用電極９２と抵抗素子９４との上部には、半導
体基板１２の全体を覆って設けた絶縁膜２６が位置して
おり、その上部に容量素子用対向電極７９と引出し電極
３０、３６とが形成してある。
置の要部説明図である。本実施形態の半導体装置１２２
は、絶縁層１４の上に直接ＭｏＳｉx からなる容量素子
用電極９２と抵抗素子９４とが形成してある。そして、
容量素子用電極９２と抵抗素子９４との上部には、半導
体基板１２の全体を覆って設けた絶縁膜２６が位置して
おり、その上部に容量素子用対向電極７９と引出し電極
３０、３６とが形成してある。
【００５６】図１３は、第１０実施の形態に係る要部説
明図である。この実施の形態に係る半導体装置１２４
は、絶縁層１４の上部に絶縁層１４に接してＭｏＳｉx
からなる容量素子用電極９２と抵抗素子９４とが設けて
ある。そして、容量素子用電極９２と抵抗素子９４とを
形成したのち、半導体基板１２の上部全体に誘電体膜４
２を成膜し、誘電体膜４２をエッチングして容量素子用
電極９２の上部に誘電体膜４２からなる誘電体層２２を
形成するとともに、抵抗素子９４の上部の誘電体膜４２
をダメージ防止用の絶縁膜として残したものである。
明図である。この実施の形態に係る半導体装置１２４
は、絶縁層１４の上部に絶縁層１４に接してＭｏＳｉx
からなる容量素子用電極９２と抵抗素子９４とが設けて
ある。そして、容量素子用電極９２と抵抗素子９４とを
形成したのち、半導体基板１２の上部全体に誘電体膜４
２を成膜し、誘電体膜４２をエッチングして容量素子用
電極９２の上部に誘電体膜４２からなる誘電体層２２を
形成するとともに、抵抗素子９４の上部の誘電体膜４２
をダメージ防止用の絶縁膜として残したものである。
【００５７】なお、第７実施の形態から第１０実施の形
態においても、容量素子用電極と抵抗素子とは同一の工
程において同時に形成される。また、これらの実施の形
態においても、ＭｏＳｉx に代えてＴｉＯＮを用いても
よいし、抵抗素子に代えてヒューズ素子を形成したり、
容量素子用電極を形成する際に抵抗素子と容量電極とを
同時に形成してもよい。
態においても、容量素子用電極と抵抗素子とは同一の工
程において同時に形成される。また、これらの実施の形
態においても、ＭｏＳｉx に代えてＴｉＯＮを用いても
よいし、抵抗素子に代えてヒューズ素子を形成したり、
容量素子用電極を形成する際に抵抗素子と容量電極とを
同時に形成してもよい。
【００５８】
【発明の効果】以上に説明したように、本発明に係る半
導体装置によれば、容量素子の電極の寄生容量を小さく
することができ、大規模集積回路の高速動作が可能とな
る。また、容量素子用電極と抵抗素子、ヒューズ素子と
を同時に形成することにより、製造工程の簡素化とコス
トの低減を図ることができる。
導体装置によれば、容量素子の電極の寄生容量を小さく
することができ、大規模集積回路の高速動作が可能とな
る。また、容量素子用電極と抵抗素子、ヒューズ素子と
を同時に形成することにより、製造工程の簡素化とコス
トの低減を図ることができる。
【図１】本発明の第１実施の形態に係る半導体装置の要
部断面図であって、（１）はＭＯＳトランジスタのゲー
ト電極の長手方向に沿った断面図、（２）は（１）のＡ
−Ａ線に沿った断面図である。
部断面図であって、（１）はＭＯＳトランジスタのゲー
ト電極の長手方向に沿った断面図、（２）は（１）のＡ
−Ａ線に沿った断面図である。
【図２】本発明の第２実施の形態に係る半導体装置の製
造方法を示す工程図である。
造方法を示す工程図である。
【図３】モリブデンシリサイド膜を流れる電流と溶断時
間との関係を示す図である。
間との関係を示す図である。
【図４】第３実施の形態に係る半導体装置の製造工程図
である。
である。
【図５】ＴｉＮ膜中の酸素原子の量とＴｉＮ膜の比抵抗
との関係を示す図である。
との関係を示す図である。
【図６】第４実施の形態に係る半導体装置の製造方法を
説明する一部工程図である。
説明する一部工程図である。
【図７】第４実施の形態に係る半導体装置の製造方法の
一部工程図であって、図６の工程に続く工程の説明図で
ある。
一部工程図であって、図６の工程に続く工程の説明図で
ある。
【図８】第５実施の形態に係る半導体装置の製造方法を
説明する工程図である。
説明する工程図である。
【図９】第６実施の形態に係る半導体装置の製造方法を
説明する工程図である。
説明する工程図である。
【図１０】第７実施の形態に係る半導体装置の要部説明
図である。
図である。
【図１１】第８実施の形態に係る半導体装置の要部説明
図である。
図である。
【図１２】第９実施の形態に係る半導体装置の要部説明
図である。
図である。
【図１３】第１０実施の形態に係る半導体装置の要部説
明図である。
明図である。
１０ 半導体装置 １２ 半導体基板 １４ 絶縁層 １６ 容量素子部 １８ 抵抗素子部 ２０ 容量素子用対向電極（ゲート電極） ２２ 誘電体層 ２４、５２ 容量素子用電極 ２６ 絶縁膜 ３０、３６ 引出し電極 ３２、５４ 抵抗素子 ４２ 誘電体膜 ４４ ＭｏＳｉx 膜 ４６ ＴｉＮ膜 ５０ 酸素を含んだＴｉＮ膜 ５８、６０、６２ 拡散層 ７０、８６ 容量素子用電極 ７２、８８ 抵抗素子 ７４、７８ 容量素子用対向電極 ９２ 容量素子用電極 ９４ 抵抗素子 ９６ 貫通孔 １０２ 容量素子用対向電極 ８２ 抵抗素子
Claims (23)
- 【請求項１】 半導体基板上または半導体基板内に能動
素子と受動素子とが分離不能に結合している半導体装置
において、容量素子の電極がＴｉＮまたは酸素原子を含
むＴｉＮもしくはＭｏＳｉx からなることを特徴とする
半導体装置。 - 【請求項２】 半導体基板上または半導体基板内に能動
素子と受動素子とが分離不能に結合している半導体装置
において、抵抗素子またはヒューズ素子の少なくともい
ずれか一方と容量素子の電極とが高融点金属の化合物か
らなることを特徴とする半導体装置。 - 【請求項３】 請求項２に記載の半導体装置において、
前記高融点金属化合物は、ＴｉＮまたは酸素原子を含む
ＴｉＮもしくはＭｏＳｉx からなることを特徴とする半
導体装置。 - 【請求項４】 請求項１または３に記載の半導体装置に
おいて、前記酸素原子を含むＴｉＮは、酸素原子の量が
５〜２５原子％であることを特徴とする半導体装置。 - 【請求項５】 請求項１または３に記載の半導体装置に
おいて、前記ＭｏＳｉx は、ｘが１．７〜３．３である
ことを特徴とする半導体装置。 - 【請求項６】 請求項１または３ないし５のいずれかに
記載の半導体装置において、前記ＴｉＮまたは酸素原子
を含むＴｉＮもしくはＭｏＳｉx からなる電極は、前記
容量素子を構成する誘電体の上部に形成したことを特徴
とする半導体装置。 - 【請求項７】 請求項１または３ないし５のいずれかに
記載の半導体装置において、前記ＴｉＮまたは酸素原子
を含むＴｉＮもしくはＭｏＳｉx からなる電極は、前記
容量素子を構成する誘電体の下部に形成したことを特徴
とする半導体装置。 - 【請求項８】 請求項６または７に記載の半導体装置に
おいて、前記容量素子の他方の電極はゲート電極または
下地配線であることを特徴とする半導体装置。 - 【請求項９】 請求項１ないし８のいずれかに記載の半
導体装置において、前記容量素子用電極と抵抗素子また
はヒューズ素子とは同じ材質により形成してあることを
特徴とする半導体装置。 - 【請求項１０】 半導体基板上または半導体基板内に能
動素子と受動素子とが分離不能に結合している半導体装
置の製造方法において、前記半導体基板の上方に絶縁層
を形成する工程と、前記絶縁層の上部にゲート電極また
は下地配線を形成する工程と、前記ゲート電極または下
地配線の上部に誘電体層を形成する工程と、前記半導体
基板の全面を覆ってＴｉＮ膜または酸素原子を含むＴｉ
Ｎ膜もしくはＭｏＳｉx 膜を形成し、ＴｉＮ膜または酸
素原子を含むＴｉＮ膜もしくはＭｏＳｉx 膜を加工して
上記誘電体層の上部に容量素子用電極を形成する工程
と、前記容量素子用電極の上部に容量素子用電極に接続
した引出し電極を形成する工程を有することを特徴とす
る半導体装置の製造方法。 - 【請求項１１】 半導体基板上または半導体基板内に能
動素子と受動素子とが分離不能に結合している半導体装
置の製造方法において、前記半導体基板の全面に絶縁層
を形成する工程と、前記絶縁層の上部にＴｉＮ膜または
酸素原子を含むＴｉＮ膜もしくはＭｏＳｉx 膜を形成
し、ＴｉＮ膜または酸素原子を含むＴｉＮ膜もしくはＭ
ｏＳｉx 膜を加工して容量素子用電極を形成する工程
と、前記容量素子用電極の上部に誘電体層を形成する工
程と、前記誘電体層の上部に容量素子用対向電極を形成
する工程と、前記容量素子用電極の上部に容量素子用電
極と接続された引出し電極を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項１２】 請求項１０または１１に記載の半導体
装置の製造方法において、前記誘電体層は、前記半導体
基板の上部全体に設けた絶縁膜であることを特徴とする
半導体装置の製造方法。 - 【請求項１３】 請求項１０または１１に記載の半導体
装置において、前記誘電体層を形成する工程は、前記半
導体基板の上部全体に絶縁膜を形成する工程と、前記ゲ
ート電極または前記下地配線の上部に位置する前記絶縁
膜を除去する工程と、前記絶縁膜の除去部を覆って誘電
体膜を形成する工程とを有することを特徴とする半導体
装置の製造方法。 - 【請求項１４】 半導体基板上または半導体基板内に能
動素子と受動素子とが分離不能に結合している半導体装
置の製造方法において、前記半導体基板の上方に絶縁層
を形成する工程と、前記絶縁層の上部全面にＴｉＮ膜ま
たは酸素原子を含むＴｉＮ膜もしくはＭｏＳｉx 膜を形
成し、ＴｉＮ膜または酸素原子を含むＴｉＮ膜もしくは
ＭｏＳｉx 膜を加工して容量素子用電極を形成する工程
と、前記容量素子用電極の上部に誘電体層を形成する工
程と、前記誘電体層の上部に容量素子用対向電極を形成
する工程とを有することを特徴とする半導体装置の製造
方法。 - 【請求項１５】 請求項１４に記載の半導体装置の製造
方法において、前記容量素子用対向電極は、前記容量素
子用電極に接続した引出し電極と同時に形成することを
特徴とする半導体装置の製造方法。 - 【請求項１６】 半導体基板上または半導体基板内に能
動素子と受動素子とが分離不能に結合している半導体装
置の製造方法において、前記半導体基板内に拡散層を形
成する工程と、前記半導体基板に絶縁層を形成する工程
と、前記拡散層の上部に位置する前記絶縁層に第１の貫
通孔を形成する工程と、前記絶縁層の上部全体にＴｉＮ
膜または酸素原子を含むＴｉＮ膜もしくはＭｏＳｉx 膜
形成し、ＴｉＮ膜または酸素原子を含むＴｉＮ膜もしく
はＭｏＳｉx 膜を加工して前記第１の貫通孔を介して前
記拡散層に接続した容量素子用電極を形成する工程と、
前記容量素子用電極の上部に誘電体層を形成する工程
と、前記誘電体層の上部に容量素子用対向電極を形成す
る工程と、前記拡散層の上部の前記絶縁層を貫通した第
２の貫通孔を形成する工程と、前記絶縁層の上部に、前
記第２の貫通孔を介して前記拡散層に接続した引出し電
極を形成する工程とを有することを特徴とする半導体装
置の製造方法。 - 【請求項１７】 請求項１０ないし１６のいずれかに記
載の半導体装置の製造方法において、前記酸素原子を含
むＴｉＮ膜は、スパッタによりＴｉＮ層を形成したの
ち、前記スパッタにより形成したＴｉＮ層に酸素イオン
を注入して形成することを特徴とする半導体装置の製造
方法。 - 【請求項１８】 請求項１０ないし１６のいずれかに記
載の半導体装置の製造方法において、前記酸素原子を含
むＴｉＮ層は、スパッタによりＴｉＮ層を形成したの
ち、スパッタにより形成したＴｉＮ層を酸化して形成す
ることを特徴とする半導体装置の製造方法。 - 【請求項１９】 請求項１０ないし１６のいずれかに記
載の半導体装置の製造方法において、前記酸素を含むＴ
ｉＮ層は、酸素ガスと窒素ガスとが存在する雰囲気中で
Ｔｉをターゲットとしたスパッタにより形成することを
特徴とする半導体装置の製造方法。 - 【請求項２０】 請求項１０ないし１６のいずれかに記
載の半導体装置の製造方法において、前記酸素を含むＴ
ｉＮ膜は、スパッタによりＴｉ層を形成したのち、酸素
ガスと窒素ガスとが存在する雰囲気中でアニールして形
成することを特徴とする半導体装置の製造方法。 - 【請求項２１】 請求項１０ないし２０のいずれかに記
載の半導体装置の製造方法において、前記ＭｏＳｉx 膜
は、前記ＭｏＳｉx 膜の組成と同一の組成を有するＭｏ
Ｓｉx をターゲットとしたスパッタにより形成すること
を特徴とする半導体装置の製造方法。 - 【請求項２２】 請求項１０ないし２１のいずれかに記
載の半導体装置の製造方法において、前記容量素子用電
極は、抵抗素子またはヒューズ素子の少なくともいずれ
か一方と同一の組成を有する前記酸素原子を含むＴｉＮ
膜または前記ＭｏＳｉx 膜からなり、前記抵抗素子また
は前記ヒューズ素子の少なくとも一方と同時に形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項２３】 請求項１０ないし１６のいずれかに記
載の半導体装置の製造方法において、 前記酸素原子を含まないＴｉＮ膜からなる前記容量素子
用電極の形成は、 前記半導体基板の上部全体に前記酸素原子を含まないＴ
ｉＮ膜をスパッタにより形成したのち、 抵抗素子形成予定部またはヒューズ素子形成予定部の前
記ＴｉＮ膜を、酸素イオン注入または酸化して酸素原子
を含むＴｉＮ膜にし、 前記酸素原子を含まないＴｉＮ膜と酸素原子を含むＴｉ
Ｎとを同時に加工して前記抵抗素子または前記ヒューズ
素子との少なくともいずれか一方とを同時に形成するこ
とを特徴とする半導体装置の製造方法。
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|---|---|---|---|
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