JPH0290668A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0290668A JPH0290668A JP24501588A JP24501588A JPH0290668A JP H0290668 A JPH0290668 A JP H0290668A JP 24501588 A JP24501588 A JP 24501588A JP 24501588 A JP24501588 A JP 24501588A JP H0290668 A JPH0290668 A JP H0290668A
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Landscapes
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- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に内部回路に抵抗を含む
半導体装置に関する。
半導体装置に関する。
従来の半導体装置では、回路の高抵抗が絶縁膜上に形成
した所定のパターンの多結晶シリコン層から構成されて
いた。
した所定のパターンの多結晶シリコン層から構成されて
いた。
第４図は従来の半導体装１の一例の断面図である。
この実施例は、半導体基板１表面に形成した絶縁膜２上
に所定のパターンの配線層３′を設け、この上に接続用
の開孔部を備えた絶縁膜４′を設け、この上に開孔部を
通じて配線層３′と接続しかつ部分的に高抵抗の抵抗領
域５′を含む多結晶シリコン層からなる配線層６′を設
け、この上を抵抗領域５′を形成するためのマスク用絶
縁膜７と保護用の絶縁１１８で覆っている。
に所定のパターンの配線層３′を設け、この上に接続用
の開孔部を備えた絶縁膜４′を設け、この上に開孔部を
通じて配線層３′と接続しかつ部分的に高抵抗の抵抗領
域５′を含む多結晶シリコン層からなる配線層６′を設
け、この上を抵抗領域５′を形成するためのマスク用絶
縁膜７と保護用の絶縁１１８で覆っている。
ここで、抵抗領域５′と配線層６′との製造には、通常
絶縁膜４′上に多結晶シリコン層を形成した後、多結晶
シリコン層を部分的に絶縁膜７で覆いこれをマスクとし
て多結晶シリコン層に選択的にリン等の不純物を導入す
ることによって多結晶シリコン層の絶縁膜７の下の部分
に高抵抗の抵抗領域５′及び不純物を導入した部分に低
抵抗の配線層６′を同時に形成するという方法が使われ
る。
絶縁膜４′上に多結晶シリコン層を形成した後、多結晶
シリコン層を部分的に絶縁膜７で覆いこれをマスクとし
て多結晶シリコン層に選択的にリン等の不純物を導入す
ることによって多結晶シリコン層の絶縁膜７の下の部分
に高抵抗の抵抗領域５′及び不純物を導入した部分に低
抵抗の配線層６′を同時に形成するという方法が使われ
る。
このような従来の半導体装置の構造°では、抵抗領域５
′とそれを接続する配線層６′とが平面的に配置されて
いるので、素子密度を高くするにっれて抵抗領域５′の
占有面積の割合いが増加して面積利用効率が悪くなる。
′とそれを接続する配線層６′とが平面的に配置されて
いるので、素子密度を高くするにっれて抵抗領域５′の
占有面積の割合いが増加して面積利用効率が悪くなる。
例えば、２５６ＫｂのスタティックＲＡＭの場合では、
抵抗領域５′の長さを１〜２μｍとしその両脇の配線層
６′の長さをそれぞれ２μｍとすると合計で５〜６μｍ
必要となってしまうし、もしこれらの長さを４μｍ以下
にしようとすると抵抗領域５′の長さを確保することも
できなくなる。即ち、素子を高密度にしてより一層高集
積化をはかるにつれて抵抗領域の部分の占有面積の割合
いが一段と増大し高密度化を阻害するようになる。
抵抗領域５′の長さを１〜２μｍとしその両脇の配線層
６′の長さをそれぞれ２μｍとすると合計で５〜６μｍ
必要となってしまうし、もしこれらの長さを４μｍ以下
にしようとすると抵抗領域５′の長さを確保することも
できなくなる。即ち、素子を高密度にしてより一層高集
積化をはかるにつれて抵抗領域の部分の占有面積の割合
いが一段と増大し高密度化を阻害するようになる。
又、半導体装置の高集積化に伴なって低消費電力化も進
展しているが、この場合、抵抗領域５′を一層高抵抗に
する必要があり、従来構造で占有面積を増やさずに高抵
抗化をはかろうとすると多結晶シリコン層を薄くしたり
細くしたりしなければならず、同じ多結晶シリコン層か
らなる配線層部分の抵抗値が増大し特性が損われたり製
造方法が非常に難しくなったりする。
展しているが、この場合、抵抗領域５′を一層高抵抗に
する必要があり、従来構造で占有面積を増やさずに高抵
抗化をはかろうとすると多結晶シリコン層を薄くしたり
細くしたりしなければならず、同じ多結晶シリコン層か
らなる配線層部分の抵抗値が増大し特性が損われたり製
造方法が非常に難しくなったりする。
上述した従来の半導体装置では、平面的に配置した所定
のパターンの多結晶シリコン層に抵抗領域の部分と配線
層の部分とを形成しているので、内部回路の高密度化に
伴い占有面積の割合いが増大してその妨げになるばかり
か、占有面積を増加せずにより高抵抗の抵抗領域を実現
しようとすると配線層の方まで好ましくない影響を及ぼ
したり製造方法が非常に難しくなったりすることになり
高集積化・低消費電力化の進展を阻害するという欠点が
ある。
のパターンの多結晶シリコン層に抵抗領域の部分と配線
層の部分とを形成しているので、内部回路の高密度化に
伴い占有面積の割合いが増大してその妨げになるばかり
か、占有面積を増加せずにより高抵抗の抵抗領域を実現
しようとすると配線層の方まで好ましくない影響を及ぼ
したり製造方法が非常に難しくなったりすることになり
高集積化・低消費電力化の進展を阻害するという欠点が
ある。
本発明の半導体装置は、層間絶縁膜を介して順次積層し
た第１及び第２の導体層を、前記層間絶縁膜に形成した
接続用開口部に充填した多結晶半導体からなる抵抗領域
によって接続して成る。
た第１及び第２の導体層を、前記層間絶縁膜に形成した
接続用開口部に充填した多結晶半導体からなる抵抗領域
によって接続して成る。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例の断面図である。
この実施例は、半導体基板１表面の絶縁膜２上に所定の
パターンの膜厚が４０００人程度０モリブデンシリサイ
ド層からなる配線層３を設け、この上に接続用の開孔部
を有する膜厚５０００〜１００００人の絶縁膜４を設け
、接続用の開孔部に充填した多結晶シリコン層からなる
高抵抗の抵抗領域５を設け、更にこの抵抗領域５を介し
て配線層３と接続した膜厚が約４０００人のモリブデン
シリサイド層からなる配線層６を絶縁膜４の上に設けた
構造をしている６ 第２図は本発明の第２の実施例の断面図である。
パターンの膜厚が４０００人程度０モリブデンシリサイ
ド層からなる配線層３を設け、この上に接続用の開孔部
を有する膜厚５０００〜１００００人の絶縁膜４を設け
、接続用の開孔部に充填した多結晶シリコン層からなる
高抵抗の抵抗領域５を設け、更にこの抵抗領域５を介し
て配線層３と接続した膜厚が約４０００人のモリブデン
シリサイド層からなる配線層６を絶縁膜４の上に設けた
構造をしている６ 第２図は本発明の第２の実施例の断面図である。
この実施例は、下層の配線層が多結晶シリコン層からな
る配線層３ａとモリブデンシリサイド層からなる配線層
３ｂとの積層からなる。
る配線層３ａとモリブデンシリサイド層からなる配線層
３ｂとの積層からなる。
第３図（ａ）〜（Ｃ）は本発明の半導体装置の製造方法
の一実施例を説明するための断面図である。
の一実施例を説明するための断面図である。
この実施例では、先ず、第３図（ａ）に示すように、半
導体基板１表面に形成した絶縁膜２上に所定のパターン
の膜厚約４０００人のモリブデンシリサイド層からなる
配線層３を形成し、これをＣＶＤ法等により成長した膜
厚５０００〜１００００人の層間の絶縁膜４で覆う。
導体基板１表面に形成した絶縁膜２上に所定のパターン
の膜厚約４０００人のモリブデンシリサイド層からなる
配線層３を形成し、これをＣＶＤ法等により成長した膜
厚５０００〜１００００人の層間の絶縁膜４で覆う。
次に、第３図（ｂ）に示すように、絶縁膜４の所定の位
置に接続用の開孔部を形成した後、ＣＶＤ法等により多
結晶シリコン層５ａを形成しこれにより開孔部を充填す
る。
置に接続用の開孔部を形成した後、ＣＶＤ法等により多
結晶シリコン層５ａを形成しこれにより開孔部を充填す
る。
次に、第３図（Ｃ）に示すように、等方性エツチングに
より多結晶シリコン層５ａを除去し、開口部の部分のみ
に多結晶シリコン層を残しこの多結晶シリコン層からな
る抵抗領域５を形成する。
より多結晶シリコン層５ａを除去し、開口部の部分のみ
に多結晶シリコン層を残しこの多結晶シリコン層からな
る抵抗領域５を形成する。
最後に膜厚４０００人程度０モリブデンシリサイド層か
らなる上層の配線層６を形成すれば、第１図に示す本発
明の第１の実施例の半導体装置ができる。
らなる上層の配線層６を形成すれば、第１図に示す本発
明の第１の実施例の半導体装置ができる。
ここで、抵抗領域５に接する配線層３．３ｂ及び６とし
てモリブデンシリサイド層を用いているが、抵抗領域５
の多結晶シリコン層に不純物が入らなければ良いので、
他の高融点金属（チタン、タングステン等）及びその珪
化物あるいはＴｉＮ、ＴｉＷなどのバリヤメタルでも良
い。
てモリブデンシリサイド層を用いているが、抵抗領域５
の多結晶シリコン層に不純物が入らなければ良いので、
他の高融点金属（チタン、タングステン等）及びその珪
化物あるいはＴｉＮ、ＴｉＷなどのバリヤメタルでも良
い。
以上説明したよに本発明では、層間の絶縁膜の開孔部に
埋込んだ多結晶シリコン層により抵抗領域を形成してい
るので、従来の平面的に形成した場合よりも占有面積の
小さい面積利用効率の良いものが可能になると共に配線
層の導電率に影響を与えることがないので、高密度化・
高集積化により適した抵抗を容易に実現出来るという効
果がある。
埋込んだ多結晶シリコン層により抵抗領域を形成してい
るので、従来の平面的に形成した場合よりも占有面積の
小さい面積利用効率の良いものが可能になると共に配線
層の導電率に影響を与えることがないので、高密度化・
高集積化により適した抵抗を容易に実現出来るという効
果がある。
抵抗領域、５ａ五多結晶シリコン層、６．６′・・・配
線層、７．８・・・絶縁膜。
線層、７．８・・・絶縁膜。
Claims (1)
- 層間絶縁膜を介して順次積層した第１及び第２の導体層
を、前記層間絶縁膜に形成した接続用開口部に充填した
多結晶半導体からなる抵抗領域によって接続したことを
特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24501588A JPH0290668A (ja) | 1988-09-28 | 1988-09-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24501588A JPH0290668A (ja) | 1988-09-28 | 1988-09-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290668A true JPH0290668A (ja) | 1990-03-30 |
Family
ID=17127306
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24501588A Pending JPH0290668A (ja) | 1988-09-28 | 1988-09-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0290668A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04365370A (ja) * | 1991-06-13 | 1992-12-17 | Nec Corp | 半導体集積回路 |
| US5789783A (en) * | 1996-04-02 | 1998-08-04 | Lsi Logic Corporation | Multilevel metallization structure for integrated circuit I/O lines for increased current capacity and ESD protection |
| US6667537B1 (en) * | 1997-10-27 | 2003-12-23 | Seiko Epson Corporation | Semiconductor devices including resistance elements and fuse elements |
| US6696733B2 (en) | 1997-10-27 | 2004-02-24 | Seiko Epson Corporation | Semiconductor devices including electrode structure |
| WO2009099012A1 (ja) * | 2008-02-04 | 2009-08-13 | Alps Electric Co., Ltd. | 半導体装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627951A (en) * | 1979-08-14 | 1981-03-18 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
| JPS63152148A (ja) * | 1986-12-16 | 1988-06-24 | Sharp Corp | 半導体素子 |
-
1988
- 1988-09-28 JP JP24501588A patent/JPH0290668A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5627951A (en) * | 1979-08-14 | 1981-03-18 | Nippon Telegr & Teleph Corp <Ntt> | Semiconductor device |
| JPS63152148A (ja) * | 1986-12-16 | 1988-06-24 | Sharp Corp | 半導体素子 |
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| US6667537B1 (en) * | 1997-10-27 | 2003-12-23 | Seiko Epson Corporation | Semiconductor devices including resistance elements and fuse elements |
| US6696733B2 (en) | 1997-10-27 | 2004-02-24 | Seiko Epson Corporation | Semiconductor devices including electrode structure |
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