WO2009099012A1 - 半導体装置及びその製造方法 - Google Patents

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resistor layer
insulating barrier
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PCT/JP2009/051615
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Shigeaki Yamauchi
Kiyoshi Sato
Tetsuya Fukuda
Teruo Igarashi
Masahiro Kubo
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Alps Electric Co., Ltd.
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01L—MEASURING FORCE, STRESS, TORQUE, WORK, MECHANICAL POWER, MECHANICAL EFFICIENCY, OR FLUID PRESSURE
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    • G01L9/0042—Constructional details associated with semiconductive diaphragm sensors, e.g. etching, or constructional details of non-semiconductive diaphragms
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    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Definitions

  • the present invention relates to a semiconductor device, and more particularly, to a semiconductor device in which a resistor is formed on a substrate and a method of manufacturing the same.
  • a bridge circuit is used in order to eliminate, as much as possible, fluctuation of a sensor output due to environmental changes in the circuit.
  • a semiconductor device such as a semiconductor pressure sensor
  • two sets of series-connected piezoresistors are connected in parallel as fixed resistances, and a midpoint voltage is obtained as a sensor output from between the series-connected piezoresistors.
  • Circuits and embedded resistors may be formed on the silicon substrate to compensate for temperature sensors, such as temperature characteristics.
  • the method of manufacturing a resistor on a silicon substrate is proposed by patent document 1 etc. as a manufacturing method of a semiconductor.
  • the resistance value can not be changed or adjusted in the middle of the manufacturing process. For example, in the wafer manufacturing process for manufacturing a semiconductor on a substrate, when a resistor for adjustment is manufactured in the same process as the semiconductor, the resistance value can not be adjusted thereafter.
  • the present invention for achieving the above object is directed to a wiring layer formed on a silicon substrate at a predetermined interval, a passivation film formed on the silicon substrate and both wiring layers, and a passivation film between the two wirings. And an electrode layer formed on the resistor layer and electrically connecting each wiring layer and the resistor layer, the resistor between the two electrode layers on the resistor layer. It is characterized in that an insulating barrier layer which determines the planar size of the body layer is formed.
  • the resistor layer is preferably composed of a metal layer containing Ni and a Ta layer formed thereon.
  • the insulating barrier layer is formed in a predetermined region on the resistor layer, the electrode layer is formed on the insulating barrier layer and the resistor layer, and the electrode layer is the insulating barrier layer. It is divided up.
  • a contact hole for electrically connecting the electrode layer and the resistor layer to the wiring layer is preferably formed to be tapered toward the wiring layer so as to have a small diameter.
  • the contact hole is preferably covered with the resistor layer so that the wiring layer is not exposed.
  • the resistance value of the electrode layer is smaller than the resistance value of the resistor.
  • the resistor is preferably covered with the insulating barrier layer and the electrode layer.
  • the present invention is a semiconductor pressure sensor in which a cavity is formed in one silicon substrate of an SOI substrate in which two silicon substrates are bonded with an oxide film interposed therebetween, and a diaphragm is formed by the other silicon substrate and the oxide film.
  • the present invention is applied to a semiconductor device in which the other silicon substrate is the silicon substrate.
  • a sensitive resistance element is formed along the contour of the diaphragm so as to form a bridge circuit in the diaphragm portion of the other silicon substrate, and the resistor layer is formed in the bridge circuit.
  • a resistive element for adjusting a point voltage a pair is formed at diagonal positions sandwiching the middle point of the bridge circuit. According to this configuration, the resistance value of the resistance element can be more accurately adjusted and changed.
  • the resistance layer is formed on the passivation film on the semiconductor substrate in which the wiring layers are formed at predetermined intervals on the silicon substrate, and the passivation film is formed on the silicon substrate and the wiring layer. Determining the planar size of the resistor layer between the electrode layers on the resistor layer, and removing the region other than the region where the resistor layer is used as the resistor layer.
  • a step of forming a contact hole in the passivation film on both the wirings is included before the step of forming the resistor layer.
  • the step of forming the insulating barrier layer after forming a resist layer in a region other than the region used as a resistor layer, a silicon oxide film is formed on the entire surface, and a resist layer and a silicon oxide film on the resist layer are formed. It is preferable to include a step of removing by lift-off.
  • the insulating barrier layer is formed by the lift-off process, it is preferable to include a process of forming a Ta layer on the uppermost layer of the resistor layer before the lift-off process. By forming the Ta layer, the resistor layer is not scraped in the lift-off process.
  • the insulating barrier layer that defines the planar shape of the resistor is provided on the resistor, the length of the resistor can be easily and accurately adjusted.
  • FIG. 1 is a view showing an embodiment of a semiconductor device to which the present invention is applied.
  • FIG. 2 is a cross-sectional view taken along line II-II of FIG.
  • (A) is a cross-sectional view taken along line III-III in FIG. 1
  • (B) is a plan view of the cut portion.
  • (A) to (F) are cross-sectional views similar to the cross-sectional view of FIG. 3 showing the manufacturing process of the same semiconductor device.
  • (G) to (J) are cross-sectional views similar to the cross-sectional view of FIG. 3 showing a manufacturing process after the manufacturing process shown in FIG. (A) to (F) are cross-sectional views showing the manufacturing steps of the semiconductor device according to the second embodiment.
  • (G) to (K) are cross-sectional views showing a manufacturing process after the manufacturing process according to the second embodiment shown in FIG.
  • FIG. 1 is a view showing an embodiment of a semiconductor sensor in which the semiconductor device of the present invention is applied to a semiconductor sensor.
  • two sets of series resistance elements R1 and R4 and series resistance elements R2 and R3 connected in series are a node GND connected to the ground and an input node Vin from a constant current power supply (not shown) Are connected in parallel, and a constant current supplied from a constant current source via the input node Vin flows to the series resistance elements R1 and R4 and the series resistance elements R2 and R3.
  • the midpoint voltage Vout1 generated between the series resistance elements R1 and R4 and the midpoint voltage Vout2 generated between the series resistance elements R2 and R3 are taken out as sensor outputs.
  • the resistance elements R1 to R4 in this embodiment are piezo elements sensitive to pressure, but a sensitive resistance element such as a magnetoresistive element sensitive to magnetism can be used.
  • FIG. 1 is a plan view of the semiconductor pressure sensor 1
  • FIG. 2 is a cross-sectional view taken along the line II-II in FIG. 1
  • FIG. 3A is a cross-sectional view taken along the line III-III in FIG. ) Is a plan view of the same part.
  • the semiconductor pressure sensor 1 has a rectangular shape in a plan view, and a central rectangular portion forms a diaphragm 21.
  • Piezo elements 22 as resistance elements R1 to R4 are formed on each side of the diaphragm 21, and each of the piezo elements 22 is conducted by a wire 23.
  • a pad 24 connected to the wire 23 is provided between the piezo elements 22.
  • a resistor 25 (correction resistance element dR2) is formed between the piezoelectric element 22 (R2) on the upper left side of FIG. 1 and the pad 24 (Vout2), which are opposite positions sandwiching the middle point.
  • a resistor 25 (a correction resistance element dR2) is formed between the lower right piezoelectric element 22 (R2) and the pad 24 (Vout1).
  • the wiring 23 is usually formed of Al-Si.
  • the resistor 25 is formed of a metal resistive film having a small TCR, such as a nickel iron chromium alloy (NiFeCr) film. More preferably, tantalum (Ta) is deposited on the uppermost layer (on the NiFeCr film).
  • the resistor 25 is provided for offsetting the output voltage in the present embodiment, but as another example, one provided for temperature correction is also conceivable.
  • the semiconductor pressure sensor 1 is formed of an SOI (silicon-on-insulator) substrate 10 on which a piezo element 22, a wire 23 and a pad 24 are formed.
  • SOI substrate 10 includes a first silicon substrate 11 and the second silicon substrate 13 are bonded together via a silicon oxide film (Si0 2) 12 is an oxide film.
  • a passivation film (PSV) 14 made of silicon nitride Si 3 N 4 or the like is formed on the circuit surface (upper surface) of the first silicon substrate 11, and a bridge circuit is formed under the passivation film 14.
  • a piezo element 22 as a sensitive resistance element, a wire 23 conducted to the piezo element 22 and a pad 24 are formed. Each pad 24 is exposed from the passivation film 14.
  • FIGS. 3 to 5 are cross-sectional views equivalent to the cross section taken along the cutting line III-III of FIG.
  • Wirings 23 are formed at predetermined intervals on the circuit surface of the first silicon substrate 11, and a passivation film 14 is formed on the entire surface of the first silicon substrate 11 and the wiring 23 (FIG. 3, FIG. 4A). .
  • a contact hole 14a is formed in the passivation film 14 on the wiring 23 by chemical dry etching or the like (FIG. 4B).
  • the contact hole 14 a is preferably formed in a tapered shape (conical shape) which has a smaller diameter toward the wiring 23 in the cross section.
  • the resistor 25 is formed on the entire surface of the passivation film 14 between the wirings 23 and on both the wirings 23 (FIG. 4C).
  • the resistor 25 is electrically connected to the wiring 23 at the contact hole 14a.
  • the resistor 25 is preferably formed of a low TCR material such as a metal containing Ni, such as NiCr or NiFeCr.
  • a region to be used as a resistor is patterned on the resistor 25 by the resist layer 31 (FIG. 4 (D)).
  • the resistor 25 in the region where the resist layer 31 is not formed is removed by milling, and then the resist layer 31 is removed (FIG. 4E). By this milling step, the resistor 25 having a predetermined pattern is formed (FIG. 3 (B)).
  • a silicon oxide film 26 as an insulating barrier layer is formed on the resistor 25 between the two wires 23 to regulate the planar shape (FIG. 4F).
  • the silicon oxide film 26 is formed, for example, by ion etching or lift-off.
  • a resist layer is formed on a region other than the region used as the resistor 25 on the resistor 25, and then a silicon oxide film is formed on the whole, and the resist layer and the resist layer The upper silicon oxide film is removed by a lift-off method.
  • An electrode 27 is formed on the entire surface of the silicon oxide film 26 and the resistor 25 (FIG. 5 (G)).
  • the electrode 27 is preferably formed of, for example, Al--Cu, which is a low sheet resistance.
  • the resist layer 32 is patterned on the electrode 27 in a region to be used as an electrode (FIG. 5H).
  • a resist layer 32 is formed in the region including the edge of the silicon oxide film 26 from the top of each hole 14a.
  • the electrode 27 in the region where the resist layer 32 is not formed is removed by wet etching or the like, and then the resist layer 32 is removed (FIG. 5 (I)).
  • the electrodes 27 are formed conductively on both ends of the resistor 25 (FIG. 3B).
  • a passivation film 14 is formed to cover the entire exposed silicon oxide film 26, the electrode 27, and the passivation film 14 (FIG. 3, FIG. 5 (J)).
  • the portion covered with the silicon oxide film 26, that is, the resistor 25 immediately below the silicon oxide film 26 not in contact with the low resistance electrode 27 is the “correction resistance”.
  • the resistance value of the resistor 25 can be changed. Since the silicon oxide film 26 can be formed by patterning, its shape error is small, and the resistance value can be set and adjusted with high accuracy.
  • the Ta layer 25a is formed as a second resistor layer on the NiFeCr resistor 25 prior to the lift-off process, as shown in FIGS. 3 to 5.
  • FIGS. 3 to 5 the structure and manufacturing process of a second embodiment of the present invention are shown in FIG. 6 and FIG.
  • the Ta layer 25a is formed as a second resistor layer on the NiFeCr resistor 25 prior to the lift-off process, as shown in FIGS. 3 to 5.
  • other structures and manufacturing processes are the same. Therefore, only different structures and processes will be described.
  • FIGS. 7G to 7K are the same as the steps of FIGS. 4F and 5G to 5J.
  • the present invention is also applicable to other semiconductor sensors having a resistor layer.
  • the pressure sensitive sensor element is used in the embodiment of the present invention, the present invention can also use a sensor element sensitive to other physical quantities such as acceleration, magnetic field, magnetism, for example, a magnetoresistive element.
  • the semiconductor device of the present invention can be used for a semiconductor pressure sensor or the like in which a resistor is formed on a substrate.

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Abstract

　抵抗値の調整が容易な半導体装置及びその製造方法を得る。 　シリコン基板上に所定間隔で形成された配線層と、前記シリコン基板上及び前記両配線層上に形成されたパッシベーション膜と、前記両配線間の前記パッシベーション膜上に形成された抵抗体層と、前記抵抗体層上に形成された、各配線層と抵抗体層とを導通する電極層とを備え、前記抵抗体層上に、前記両電極層間における該抵抗体層の平面的な大きさを決める絶縁バリア層を形成した。

Description

半導体装置及びその製造方法
　本発明は、半導体装置にかかり、より具体的には、基板上に抵抗体が形成された半導体装置及びその製造方法に関する。
　従来、半導体圧力センサ等の半導体装置では、センサ出力が環境、回路内の温度変化により変動するのを極力排除するために、ブリッジ回路が使用されている。例えば、半導体装置では固定抵抗として、直列接続したピエゾ抵抗体を二組並列接続し、直列接続したピエゾ抵抗体の間から中点電圧をセンサ出力として得ていた。温度特性など温度センサを補償するために、回路と組み込み抵抗体をシリコン基板に形成することがある。なお、抵抗体をシリコン基板上に製造する方法は、半導体の製造方法として特許文献１等によって提案されている。
特開平７-３３５８３１号公報
　補正用の抵抗体は、半導体センサの仕様によって抵抗値を異ならせることが望まれる場合がある。しかし、従来の抵抗体の構造では、製造工程の途中でこの抵抗値を変更したり調整することができなかった。例えば、基板に半導体を製造するウエハ製造工程において、半導体と同じ工程で調整用の抵抗体を製造すると、その後の抵抗値の調整ができなかった。
　かかる従来技術の問題に鑑みて本発明は、抵抗値の調整が容易な半導体装置及びその製造方法を得ることを目的とする。
　前記目的を達成する本発明は、シリコン基板上に所定間隔で形成された配線層と、前記シリコン基板上及び前記両配線層上に形成されたパッシベーション膜と、前記両配線間の前記パッシベーション膜上に形成された抵抗体層と、前記抵抗体層上に形成された、各配線層と抵抗体層とを導通する電極層とを備え、前記抵抗体層上に、前記両電極層間における該抵抗体層の平面的な大きさを決める絶縁バリア層が形成されていること、に特徴を有する。
　前記抵抗体層は、Ｎｉを含む金属層と、その上に形成したＴａ層により構成することが好ましい。
　より実際的には、前記抵抗体層上の所定領域に前記絶縁バリア層が形成され、この絶縁バリア層及び前記抵抗体層上に前記電極層が形成され、前記電極層は、前記絶縁バリア層上で分断される。
　前記パッシベーション膜には、前記電極層及び抵抗体層と前記配線層とを導通するコンタクトホールが、前記配線層側に小径となるようにテーパさせて形成されていることが好ましい。
　前記コンタクトホールは、前記配線層が露出しないように前記抵抗体層で覆うことが好ましい。
　実際的には、前記電極層の抵抗値は、前記抵抗体の抵抗値よりも小さくする。
　前記抵抗体は、前記絶縁バリア層及び電極層で覆うことが好ましい。
　本発明は、２枚のシリコン基板が酸化膜を挟んで貼り合わされたＳＯＩ基板の一方のシリコン基板にキャビティーが形成され、他方のシリコン基板及び酸化膜によってダイアフラムが形成された半導体圧力センサであって、この他方のシリコン基板が前記シリコン基板である半導体装置に適用することが好ましい。この半導体装置において、前記他方のシリコン基板のダイアフラム部分には感応抵抗素子が、ブリッジ回路を構成するように前記ダイアフラムの輪郭に沿って形成されていて、前記抵抗体層は、前記ブリッジ回路の中点電圧を調整する抵抗素子として、前記ブリッジ回路の中点を挟んだ対角位置に一対形成される。この構成によれば、抵抗素子の抵抗値をより正確に調整し、変更することができる。
　本発明の製造方法による態様では、シリコン基板上に所定間隔で配線層が形成され、該シリコン基板上及び配線層上にパッシベーション膜が形成された半導体基板上に、前記パッシベーション膜上に抵抗体層を形成する工程と、前記抵抗体層を抵抗体層として利用する領域以外の領域を除去する工程と、前記抵抗体層上に、前記電極層間における該抵抗体層の平面的な大きさを決める絶縁バリア層を形成する工程と、前記絶縁バリア層及び前記固定抵抗体層上に電極層を形成する工程と、前記電極層を、前記配線層上の所定領域以外の領域を除去する工程と、を有することを有することに特徴を有する。
　実際的には、前記抵抗体層を形成する工程の前に、前記両配線上のパッシベーション膜にコンタクトホールを形成する工程を含む。
　前記絶縁バリア層を形成する工程は、抵抗体層として利用する領域以外の領域にレジスト層を形成した後、全体にシリコン酸化膜を成膜し、レジスト層及び該レジスト層上のシリコン酸化膜をリフトオフで除去する工程を含む異が好ましい。前記絶縁バリア層をリフトオフ工程で形成する場合は、リフトオフ工程の前に、前記抵抗体層の最上層にＴａ層を成膜する工程を含むことが好ましい。Ｔａ層を形成することで、リフトオフ工程において抵抗体層が削られることが無くなる。
　以上の通り本発明によれば、抵抗体の上に、抵抗体の平面形状を定める絶縁バリア層を設けたので、抵抗体の長さの調整が容易に、しかも正確にできる。
本発明を適用した半導体装置の実施形態を示す図である。 図１の切断線II-IIに沿う断面図である。 （Ａ）は図1の切断線III-IIIに沿う断面図、（Ｂ）は同切断部分の平面図である。 （Ａ）乃至（Ｆ）は同半導体装置の製造工程を示す、図３の断面図同様部分の断面図である。 （Ｇ）乃至（Ｊ）は、図４に示した製造工程の後の製造工程を示す、図３の断面図同様部分の断面図である。 （Ａ）乃至（Ｆ）は同第二の実施形態にかかる半導体装置の製造工程を示す断面図である。 （Ｇ）乃至（Ｋ）は、図６に示した第二の実施形態にかかる製造工程の後の製造工程を示す断面図である。
符号の説明
１０　ＳＯＩ基板
１１　第１シリコン基板（他方のシリコン基板）
１２　シリコン酸化膜
１３　第２シリコン基板（一方のシリコン基板）
１４　パッシベーション膜
２０　キャビティー
２１　ダイアフラム
２２　ピエゾ素子（感応抵抗素子）
２３　配線（配線層）
２５　抵抗体（抵抗体層）
２５ａ　Ｔａ層
２６　シリコン酸化膜（絶縁バリア層）
Ｒ１　Ｒ４　直列抵抗素子（ピエゾ素子）
Ｒ２　Ｒ３　直列抵抗素子(ピエゾ素子）
ｄＲ４　ｄＲ２　補正用抵抗素子（抵抗体）
Ｖout１　Ｖout２　中点電圧
　以下本発明について、図に示した実施形態に基づいて説明する。図１は、本発明の半導体装置を半導体センサに適用した半導体センサの実施形態を示す図である。この半導体センサは、直列に接続された直列抵抗素子Ｒ１、Ｒ４と直列抵抗素子Ｒ２、Ｒ３の２組が、グランドに接続されるノードＧＮＤと定電流電源（図示せず）からの入力ノードＶｉｎとの間に並列接続され、定電流電源から入力ノードＶｉｎを介して供給された定電流が、直列抵抗素子Ｒ１、Ｒ４と直列抵抗素子Ｒ２、Ｒ３に流れる。そうして直列抵抗素子Ｒ１、Ｒ４の間に生じる中点電圧Ｖout１及び直列抵抗素子Ｒ２、Ｒ３の間に生じる中点電圧Ｖout２が、センサ出力として取り出される。この実施形態の抵抗素子Ｒ１乃至Ｒ４は圧力に感応するピエゾ素子であるが、磁気に感応する磁気抵抗素子などの感応抵抗素子が使用できる。
　次に、半導体圧力センサ１に本発明を適用した、抵抗素子Ｒ１乃至Ｒ４がピエゾ素子である半導体圧力センサについて、図１乃至図３を参照して説明する。この実施形態では、補正用抵抗素子に特徴がある。図１は半導体圧力センサ１の平面図、図２は図１の切断線II-IIに沿う断面図、図３の（Ａ）は、図１の切断線III-IIIに沿う断面図、（Ｂ）は同部分の平面図である。
　この半導体圧力センサ１は、平面視矩形を呈していて、中央の矩形部分がダイアフラム２１を形成している。ダイアフラム２１の各辺上に、抵抗素子Ｒ１乃至Ｒ４としてピエゾ素子２２が形成され、各ピエゾ素子２２は配線２３によって導通されている。ピエゾ素子２２の間に、配線２３と接続されたパッド２４が設けられている。さらに中点を挟んだ対向位置である、図１の左上側のピエゾ素子２２（Ｒ２）とパッド２４（Ｖｏｕｔ２）との間に抵抗体２５（補正用抵抗素子ｄＲ２）が形成され、図１の右下側のピエゾ素子２２（Ｒ２）とパッド２４（Ｖｏｕｔ１）との間に抵抗体２５（補正用抵抗素子ｄＲ２）が形成されている。配線２３は、通常、Ａｌ-Ｓｉによって形成されている。抵抗体２５は、ＴＣＲの小さい金属抵抗膜、例えばニッケル鉄クロム合金（ＮｉＦｅＣｒ）膜で形成される。さらに好ましくは、最上層（ＮｉＦｅＣｒ膜の上）にはタンタル（Ｔａ）を成膜する。抵抗体２５は、本実施形態では出力電圧をオフセットさせるために設けているが、他の実施例としては、温度補正用に設けられたものも考えられる。
　半導体圧力センサ１の断面構造について、図２及び図３（Ａ）を参照して説明する。この半導体圧力センサ１は、ピエゾ素子２２、配線２３及びパッド２４が形成されたＳＯＩ（シリコン・オン・インシュレータ）基板１０から形成されている。ＳＯＩ基板１０は、第１シリコン基板１１と第２シリコン基板１３とが、酸化膜であるシリコン酸化膜（Ｓｉ０2）１２を介して貼り合わされている。第１シリコン基板１１の回路面（上側面）には、シリコンナイトライドＳｉ3Ｎ4などによるパッシベーション膜（ＰＳＶ）１４が形成されていて、このパッシベーション膜１４の下に、ブリッジ回路を形成するように、感応抵抗素子としてのピエゾ素子２２、ピエゾ素子２２に導通した配線２３及びパッド２４が形成されている。なお、各パッド２４は、パッシベーション膜１４から露出している。
　本発明の特徴である、抵抗体２５の構造及び製造方法について、さらに図３乃至図５を参照して説明する。図４及び図５は、図１の切断線III-IIIに沿う断面と同等の断面図である。
　第１シリコン基板１１の回路面には、配線２３が所定間隔で形成され、第１シリコン基板１１及び配線２３上の全面にパッシベーション膜１４が形成されている（図３、図４（Ａ））。
　配線２３上のパッシベーション膜１４に、ケミカルドライエッチング等によってコンタクトホール１４ａを形成する（図４（Ｂ））。このコンタクトホール１４ａは、その断面において、配線２３に向かって小径となるテーパ形状（すり鉢形状）に形成することが好ましい。
　配線２３間及び両配線２３上のパッシベーション膜１４上全面に、抵抗体２５を成膜する（図４（Ｃ））。抵抗体２５は、コンタクトホール１４ａ部分で配線２３と導通している。抵抗体２５は、Ｎｉを含む金属、例えばＮｉＣｒやＮｉＦｅＣｒなどの、低ＴＣＲ材料により形成することが好ましい。
　この抵抗体２５上に、抵抗体として使用する領域をレジスト層３１によりパターニングする（図４（Ｄ））。このレジスト層３１が形成されていない領域の抵抗体２５をミリングにより削除し、その後レジスト層３１を除去する（図４（Ｅ））。このミリング工程により、所定パターンの抵抗体２５が形成される（図３（Ｂ））。
　両配線２３間の抵抗体２５上に、平面形状を規制する、絶縁バリア層としてのシリコン酸化膜２６を形成する（図４（Ｆ））。シリコン酸化膜２６は、例えばイオンエッチング法またはリフトオフ法で形成する。リフトオフ法で形成する場合は、抵抗体２５上であって、抵抗体２５として利用する領域以外の領域にレジスト層を形成した後、全体にシリコン酸化膜を成膜し、レジスト層及び該レジスト層上のシリコン酸化膜をリフトオフ法で除去する。
　このシリコン酸化膜２６及び抵抗体２５上の全面に電極２７を形成する（図５（Ｇ））。電極２７は、低シート抵抗体である、例えばＡｌ-Ｃｕによって形成することが好ましい。
　そうして、電極２７上であって、電極として使用する領域に、レジスト層３２をパターニングする（図５（Ｈ））。この実施形態では、各ホール１４ａの上部からシリコン酸化膜２６の縁部を含む領域にレジスト層３２を形成してある。
　レジスト層３２が形成されていない領域の電極２７をウエットエッチング等により除去し、その後レジスト層３２を除去する（図５（Ｉ））。このウエットエッチング工程により、抵抗体２５の両端部に電極２７が導通形成される（図３（Ｂ））。
　さらに、露出したシリコン酸化膜２６、電極２７及びパッシベーション膜１４全面を覆
うように、パッシベーション膜１４を形成する（図３、図５（Ｊ））。
　この実施形態では、シリコン酸化膜２６で覆われていている部分、つまり、低抵抗の電極２７と接触していないシリコン酸化膜２６の直下部分の抵抗体２５が「補正用抵抗」となる。このシリコン酸化膜２６の長さを変えれば、抵抗体２５の抵抗値を変えることができる。シリコン酸化膜２６はパターニングによって形成できるので、その形状誤差は小さく、高精度に抵抗値の設定、調整が可能になる。
　次に、本発明の第二の実施形態の構造及び製造工程を、図６及び図７に示した。第二の実施形態は、リフトオフ工程の前に、ＮｉＦｅＣｒによる抵抗体２５の上に、第２抵抗体層としてＴａ層２５ａを形成したことが、図３乃至図５に示した第一の実施形態と相違するが、他の構造、製造工程は同一である。そこで、相違する構造及び工程についてのみ説明する。
　図６の（Ａ）乃至（Ｅ）は、図４の（Ａ）乃至（Ｅ）の工程と同様である。抵抗体２５を成膜した後に、抵抗体２５の上に、第２抵抗体層としてＴａ層２５ａを成膜する。このＴａ層２５ａの上に、シリコン酸化膜２６を成膜する（図６（Ｆ））。このようにシリコン酸化膜２６を形成する前にＴａ層２５ａを形成することで、リフトオフ工程においてシリコン酸化膜２６を除去する領域の抵抗体２５が削られることがなく、該シリコン酸化膜２６により、抵抗体２５の長さをより正確に規制することができる。その後の、図７（Ｇ）乃至（Ｋ）の工程は、図４の（Ｆ）、図５の（Ｇ）乃至（Ｊ）の工程と同様である。
　本発明を半導体圧力センサに適用した実施形態を示したが、本発明は、抵抗体層を有する他の半導体センサにも適用できる。
　本発明の実施形態では圧力に感応する感応抵抗素子を使用したが、本発明は、加速度、磁場、磁気等他の物理量に感応する感応抵抗素子、例えば磁気抵抗効果素子を使用することもできる。
　本発明の半導体装置は、半導体圧力センサなど、基板上に抵抗体が形成された半導体装置に利用できる。

Claims (13)

  1. 　シリコン基板上に所定間隔で形成された配線層と、
    　前記シリコン基板上及び前記両配線層上に形成されたパッシベーション膜と、
    　前記両配線間の前記パッシベーション膜上に形成された抵抗体層と、
    　前記抵抗体層上に形成された、各配線層と抵抗体層とを導通する電極層とを備え、
    　前記抵抗体層上に、前記両電極層間における該抵抗体層の平面的な大きさを決める絶縁バリア層が形成されていることを特徴とする半導体装置。
  2. 　請求の範囲１記載の半導体装置において、前記抵抗体層は、Ｎｉを含む金属層と、その上に形成されたＴａ層からなる半導体装置。
  3. 　請求の範囲１または２記載の半導体装置において、前記抵抗体層上の所定領域に前記絶縁バリア層が形成され、この絶縁バリア層及び前記抵抗体層上に前記電極層が形成され、前記電極層は、前記絶縁バリア層上で分断されている半導体装置。
  4. 　請求の範囲１乃至３のいずれかに記載の半導体装置において、前記パッシベーション膜には、前記電極層及び抵抗体層と前記配線層とを導通するコンタクトホールが、前記配線層側に小径となるようにテーパさせて形成されている半導体装置。
  5. 　請求の範囲４記載の半導体装置において、前記コンタクトホールは、前記配線層が露出しないように前記抵抗体層で覆われている半導体センサ。
  6. 　請求の範囲１乃至５のいずれかに記載の半導体装置において、前記電極層は、前記抵抗体よりも抵抗値が小さい半導体装置。
  7. 　請求の範囲１乃至６のいずれかに記載の半導体装置において、前記抵抗体は、前記絶縁バリア層及び電極層で覆われている半導体装置。
  8. 　請求の範囲１乃至７のいずれかに記載の半導体装置は、２枚のシリコン基板が酸化膜を挟んで貼り合わされたＳＯＩ基板の一方のシリコン基板にキャビティーが形成され、他方のシリコン基板及び酸化膜によってダイアフラムが形成された半導体圧力センサであって、この他方のシリコン基板上に前記各層が形成されている半導体装置。
  9. 　請求の範囲８記載の半導体装置において、前記他方のシリコン基板のダイアフラム部分には感応抵抗素子が、ブリッジ回路を構成するように前記ダイアフラムの輪郭に沿って形成されていて、前記抵抗体層は、前記ブリッジ回路の中点電圧を調整する抵抗素子として、前記ブリッジ回路の中点を挟んだ対角位置に一対形成されている半導体装置。
  10. 　シリコン基板上に所定間隔で配線層が形成され、該シリコン基板上及び配線層上にパッシベーション膜が形成された半導体基板上に、
    　前記パッシベーション膜上に抵抗体層を形成する工程と、
    　前記抵抗体層を抵抗体層として利用する領域以外の領域を除去する工程と、
    　前記抵抗体層上に、前記電極層間における該抵抗体層の平面的な大きさを決める絶縁バリア層を形成する工程と、
    　前記絶縁バリア層及び前記固定抵抗体層上に電極層を形成する工程と、
    　前記電極層を、前記配線層上の所定領域以外の領域を除去する工程と、を有することを特徴とする半導体装置の製造方法。
  11. 　請求の範囲１０記載の半導体装置の製造方法において、前記抵抗体層を形成する工程の前に、前記両配線上のパシベーション膜にコンタクトホールを形成する工程を含む半導体装置の製造方法。
  12. 　請求の範囲１０または１１記載の半導体装置の製造方法において、前記絶縁バリア層を形成する工程は、抵抗体層として利用する領域以外の領域にレジスト層を形成した後、全体にシリコン酸化膜を成膜し、レジスト層及び該レジスト層上のシリコン酸化膜をリフトオフで除去する工程を含む半導体装置の製造方法。
  13. 　請求の範囲１２記載の半導体装置の製造方法において、前記絶縁バリア層を形成する前に、前記抵抗体層の最上層にＴａ層を成膜する工程を含む半導体装置の製造方法。
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