JP7015754B2 - 半導体装置 - Google Patents
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Description
R=(k+1)×Rxy_lower+2k×Rz+k×Rxy_upper
と表される。これは、抵抗素子が上層導電層32で他素子と接続された場合の式である。同様に、下層導電層31で他素子と接続された場合には、抵抗素子の抵抗値Rは、
R=k×Rxy_lower+2k×Rz+(k+1)×Rxy_upper
と表される。
Rz≫Rxy_lower+Rxy_upper
の関係が成立するものとする。配線層に形成され、Z方向成分を主抵抗とする本実施例の抵抗素子はモールドパッケージプロセスによって半導体基板に生じる応力の影響をほとんど受けない。このため、本実施例の抵抗素子の配置位置には制限がなく、また、抵抗素子が所望の抵抗値になるよう下層導電層31、層間導電層33及び上層導電層32を直列接続すればよく、個々の導電層の配置や個数についても制限はない。
Claims (20)
- 半導体基板と、
前記半導体基板上に形成され、少なくとも第1の配線層及び第2の配線層を含む複数の配線層を有し、
前記複数の配線層において抵抗素子が形成されており、
前記抵抗素子は、前記第1の配線層に形成される第1導電層、前記第2の配線層に形成される第2導電層及び前記第1導電層と前記第2導電層とを接続する層間導電層の繰り返しパターンを有し、
前記層間導電層は複数種類の材質で形成され、前記複数種類の材質には少なくとも1つの正の温度係数を有する材質と少なくとも1つの負の温度係数を有する材質が含まれる半導体装置。 - 請求項1において、
前記抵抗素子は、第1エリア及び第2エリアに前記繰り返しパターンが形成されており、
前記第1エリアに形成された前記繰り返しパターン及び前記第2エリアに形成された前記繰り返しパターンは直列接続され、
前記第1エリアに形成される前記層間導電層の材質と前記第2エリアに形成される前記層間導電層の材質とは異なる半導体装置。 - 請求項2において、
前記抵抗素子は、第3エリアに前記繰り返しパターンが形成されており、
前記第1エリアに形成された前記繰り返しパターン、前記第2エリアに形成された前記繰り返しパターン及び前記第3エリアに形成された前記繰り返しパターンは直列接続されるとともに、前記第3エリアに形成された前記繰り返しパターンと並列にバイパススイッチが設けられ、
前記第3エリアに形成される前記層間導電層の材質は、前記第1エリアまたは前記第2エリアに形成される前記層間導電層の材質である半導体装置。 - 請求項2において、
前記複数の配線層は、前記第1の配線層と前記第2の配線層との間に第3の配線層を有し、
前記第1エリアに形成される前記層間導電層は、前記第1の配線層と前記第3の配線層との間に形成されるとともに、前記第2の配線層と前記第3の配線層との間には形成されておらず、
前記第2エリアに形成される前記層間導電層は、前記第2の配線層と前記第3の配線層との間に形成されるとともに、前記第1の配線層と前記第3の配線層との間には形成されていない半導体装置。
- 請求項3において、
前記複数の配線層は、前記第1の配線層と前記第2の配線層との間に第3の配線層を有し、
前記第3エリアに形成される前記層間導電層の材質は前記第1エリアに形成される前記層間導電層の材質であって、前記第1の配線層と前記第3の配線層との間に形成されるとともに、前記第2の配線層と前記第3の配線層との間には形成されていない、または、前記第3エリアに形成される前記層間導電層の材質は前記第2エリアに形成される前記層間導電層の材質であって、前記第2の配線層と前記第3の配線層との間に形成されるとともに、前記第1の配線層と前記第3の配線層との間には形成されていない半導体装置。
- 請求項1において、
前記複数の配線層は、前記第1の配線層と前記第2の配線層との間に第3の配線層を有し、
前記第1の配線層と前記第2の配線層との間に形成される前記層間導電層の材質と前記第2の配線層と前記第3の配線層との間に形成される前記層間導電層の材質とは異なる半導体装置。 - 請求項6において、
前記抵抗素子は、前記第1導電層、前記第3の配線層に形成される第3導電層及び前記第1導電層と前記第3導電層とを接続する層間導電層のパターンまたは、前記第2導電層、前記第3導電層及び前記第2導電層と前記第3導電層とを接続する層間導電層のパターンを含む半導体装置。 - 請求項6において、
前記層間導電層は、前記第3の配線層に形成されるランディングパッドと、前記第1導電層と前記ランディングパッドとを接続する第1ビアと、前記第2導電層と前記ランディングパッドとを接続する第2ビアとを有し、
前記ランディングパッドの径、前記第1ビアの径及び前記第2ビアの径とは互いに異なる半導体装置。 - 請求項6において、
前記抵抗素子に直列接続され、前記第1導電層、前記第3の配線層に形成される第3導電層及び前記第1導電層と前記第3導電層とを接続する層間導電層の繰り返しパターンを有する第1補正ブロック、及び前記抵抗素子に直列接続される前記第2導電層、前記第3導電層及び前記第2導電層と前記第3導電層とを接続する層間導電層の繰り返しパターンを有する第2補正ブロックの少なくともいずれか一方を有し、
前記第1補正ブロック及び前記第2補正ブロックには、それぞれ並列にバイパススイッチが設けられる半導体装置。 - 請求項1において、
複数の前記抵抗素子を用いたトリミング回路を有する半導体装置。 - 半導体基板と、
前記半導体基板上に形成される複数の配線層と、
容量と前記複数の配線層において形成された抵抗素子を含むトリミング回路とを含む発振回路とを有し、
前記発振回路の発振周波数は、前記容量の容量値と前記トリミング回路に含まれる前記抵抗素子の抵抗値の関数で表され、
前記抵抗素子は前記半導体基板に垂直な方向を主抵抗とし、前記主抵抗は複数種類の材質で形成され、
前記関数の温度係数を0とするように、前記主抵抗における前記複数種類の材質の割合が決定される半導体装置。 - 請求項11において、
前記関数の1次の温度係数及び2次の温度係数の少なくともいずれか一方を0とするように、前記主抵抗における前記複数種類の材質の割合が決定される半導体装置。 - 請求項11において、
所定周期において、前記発振回路が発振するクロックの数をカウントするカウンタを有する半導体装置。 - 請求項13において、
前記所定周期はリファレンスクロックにより決定される半導体装置。 - 請求項11において、
前記複数の配線層は、少なくとも第1の配線層及び第2の配線層を含み、
前記抵抗素子は、前記第1の配線層に形成される第1導電層、前記第2の配線層に形成される第2導電層及び前記第1導電層と前記第2導電層とを接続する層間導電層の繰り返しパターンを有し、
前記層間導電層は前記複数種類の材質で形成される半導体装置。 - 半導体基板と、
前記半導体基板上に形成され、第1の配線層、第2の配線層及び第3の配線層を含む複数の配線層と、
容量と前記複数の配線層において形成された抵抗素子を含むトリミング回路とを含む発振回路と、
所定周期において、前記発振回路が発振するクロックの数をカウントするカウンタとを有し、
前記抵抗素子は、前記第3の配線層に複数形成される感圧導電層と、前記第1の配線層と前記第2の配線層との間に形成される接続部とを有し、複数の前記感圧導電層は前記接続部を介して直列に接続され、
前記接続部は、前記第1の配線層に形成される第1導電層、前記第2の配線層に形成される第2導電層及び前記第1導電層と前記第2導電層とを接続する層間導電層の繰り返しパターンを有し、
前記発振回路の発振周波数は、前記容量の容量値と前記トリミング回路に含まれる前記抵抗素子の抵抗値の関数で表され、
前記関数の温度係数を0とするように、前記感圧導電層の材質及び前記層間導電層の材質の割合が決定される圧力センサ。 - 請求項16において、
前記接続部の前記層間導電層は複数種類の材質で形成され、
前記関数の1次の温度係数及び2次の温度係数を0とするように、前記感圧導電層の材質及び前記層間導電層における前記複数種類の材質の割合が決定される圧力センサ。 - 半導体基板と、
前記半導体基板上に形成され、第1の配線層、第2の配線層及び第3の配線層を含む複数の配線層と、
電源電圧を第1抵抗及び第2抵抗により抵抗分割した電位点の電位を検出するAD変換器とを有し、
前記第1抵抗は、前記第1の配線層に形成される第1導電層、前記第2の配線層に形成される第2導電層及び前記第1導電層と前記第2導電層とを接続する層間導電層の繰り返しパターンを有し、
前記第2抵抗は、前記第3の配線層に形成され、
前記第2抵抗及び前記第1抵抗の前記層間導電層の材質は、前記半導体基板に対してピエゾ効果が発生する材質である圧力センサ。 - 請求項18において、
前記材質は、結晶点群が(1, 2, m, 222, mm2, 4, -4, 422, 4mm, -42m, 3, 32, 3m, 6, -6, 622, 6mm, -62m, 23, -43m)の物質である圧力センサ。 - 請求項19において、
前記材質はタングステンである圧力センサ。
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