JPH03104118A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03104118A JPH03104118A JP24071389A JP24071389A JPH03104118A JP H03104118 A JPH03104118 A JP H03104118A JP 24071389 A JP24071389 A JP 24071389A JP 24071389 A JP24071389 A JP 24071389A JP H03104118 A JPH03104118 A JP H03104118A
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- thin film
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- Pending
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法に係り、特に薄膜抵抗体を有した
半導体装置の製造方法に関し、薄膜抵抗体抵抗値の精度
の向上と薄膜抵抗体と配線(電極)とのコンタクトを向
上させる、半導体装置の製造方法を提供することを目的
とし、(イ)半導体基板(1)上に開口(3)を有する
第lの絶縁層(2)を形成する工程、(ロ)前記半導体
基板(1)上の露出面に薄膜抵抗体(4)を形成する工
程、 (ハ)前記薄膜抵抗体(4)上にアルミニウムを被着し
、パターニングすることによりアルミニウム配線(5)
を形成する工程、 (二)全上面に第2の絶縁N(8)を形成する工程、 (ホ)前記第2の絶縁層の少なくとも一部をフレオン系
のガスで反応性イオンエッチングにより除去する工程、 を含むことを構或とする。
半導体装置の製造方法に関し、薄膜抵抗体抵抗値の精度
の向上と薄膜抵抗体と配線(電極)とのコンタクトを向
上させる、半導体装置の製造方法を提供することを目的
とし、(イ)半導体基板(1)上に開口(3)を有する
第lの絶縁層(2)を形成する工程、(ロ)前記半導体
基板(1)上の露出面に薄膜抵抗体(4)を形成する工
程、 (ハ)前記薄膜抵抗体(4)上にアルミニウムを被着し
、パターニングすることによりアルミニウム配線(5)
を形成する工程、 (二)全上面に第2の絶縁N(8)を形成する工程、 (ホ)前記第2の絶縁層の少なくとも一部をフレオン系
のガスで反応性イオンエッチングにより除去する工程、 を含むことを構或とする。
本発明は半導体装置の製造方法に係り、特に薄膜抵抗体
を有した半導体装置の製造方法に関する。
を有した半導体装置の製造方法に関する。
?従来の技術〕
従来、薄膜抵抗体を有した半導体装置の製造方法は第2
A図から第2Cに示す方法で一般に行われていた。すな
わちまず第2A図に示すようにシリコン等の半導体基板
l上に開口(コンタクトホール)3を有するSiO■か
らなる絶縁層2を形威し、次に例えばCrSiOからな
る薄膜抵抗体(抵抗層)4を露出全面にスパッタ法によ
り被着し、次に所定の位置だけにCrSiO抵抗体を残
すために、パターニングされたレジスト10をマスクと
してSiCl4,Cltガス等を用いてドライエンチン
グを行なう(第2B図)。その後レジスト10を02プ
ラズマを用いてドライ剥離を行う。
A図から第2Cに示す方法で一般に行われていた。すな
わちまず第2A図に示すようにシリコン等の半導体基板
l上に開口(コンタクトホール)3を有するSiO■か
らなる絶縁層2を形威し、次に例えばCrSiOからな
る薄膜抵抗体(抵抗層)4を露出全面にスパッタ法によ
り被着し、次に所定の位置だけにCrSiO抵抗体を残
すために、パターニングされたレジスト10をマスクと
してSiCl4,Cltガス等を用いてドライエンチン
グを行なう(第2B図)。その後レジスト10を02プ
ラズマを用いてドライ剥離を行う。
次に第2C図に示すように全面にAlをスバッタ法で被
着した後、リン酸でエッチングすることによりAJ配線
5を形戊する。
着した後、リン酸でエッチングすることによりAJ配線
5を形戊する。
このようにして薄膜抵抗体4を有した半導体装置が形成
される。
される。
〔発明が解決しようとする課題〕
上記第2A図に示したCrSiO薄膜抵抗体形成後のレ
ジスト5のドライ剥離(02プラズマエッチング)にお
いて、レジスト除去後も一部には該抵抗体にプラズマが
当たりダメージを与え、その結果、該CrSiO抵抗体
の抵抗値がウェハー内分布においてバラツキ、精度が低
下し、しかもAJとCrSiOのコンタクトが大きくな
った。
ジスト5のドライ剥離(02プラズマエッチング)にお
いて、レジスト除去後も一部には該抵抗体にプラズマが
当たりダメージを与え、その結果、該CrSiO抵抗体
の抵抗値がウェハー内分布においてバラツキ、精度が低
下し、しかもAJとCrSiOのコンタクトが大きくな
った。
本発明は薄膜抵抗体抵抗値の精度の向上と薄膜抵抗体と
配線(電極)とのコンタクトを向上させる、半導体装置
の製造方法を提供することを目的とする。
配線(電極)とのコンタクトを向上させる、半導体装置
の製造方法を提供することを目的とする。
上記課題は本発明によれば
(イ)半導体基板(1)上に開口(3)を有する第1の
絶縁層(2)を形成する工程、(口)前記半導体基板(
1)上の露出面に薄膜抵抗体(4)を形成する工程、 (ハ)前記薄膜抵抗体(4)上にアルミニウムを被着し
、パターニングすることによりアルξニウム配線層(5
)を形成する工程、 (二)全上面に第2の絶縁層(8)を形成する工程、 (ホ)前記第2の絶縁層の少なくとも一部をフレオン系
のガスで反応性イオンエッチングにより除去する工程、 を含むことを特徴とする半導体装置の製造方法によって
解決される。
絶縁層(2)を形成する工程、(口)前記半導体基板(
1)上の露出面に薄膜抵抗体(4)を形成する工程、 (ハ)前記薄膜抵抗体(4)上にアルミニウムを被着し
、パターニングすることによりアルξニウム配線層(5
)を形成する工程、 (二)全上面に第2の絶縁層(8)を形成する工程、 (ホ)前記第2の絶縁層の少なくとも一部をフレオン系
のガスで反応性イオンエッチングにより除去する工程、 を含むことを特徴とする半導体装置の製造方法によって
解決される。
本発明によれば薄膜抵抗体をPSG等の絶縁層で保護す
るように形成しているためレジストのドライ剥離( 0
2プラズマ)の際、生じた該抵抗体へのダメージを完
全に防止することができる。
るように形成しているためレジストのドライ剥離( 0
2プラズマ)の際、生じた該抵抗体へのダメージを完
全に防止することができる。
本発明では薄膜抵抗体及び,B層はフレオン系ガスのR
IEによってはエッチングされず、PSGMのみが選沢
的にエッチングされる。
IEによってはエッチングされず、PSGMのみが選沢
的にエッチングされる。
本発明では薄膜抵抗体としてはCrSiOの他、Ta−
Sing , NiCr , TaN , Cr及び
Ta等が用いられる。
Sing , NiCr , TaN , Cr及び
Ta等が用いられる。
またRTE用のフレオン系ガスとしてはCF4+CHF
3系等が有効である。
3系等が有効である。
また薄膜抵抗体を保護するPSG層の厚さは400〜6
00人程度が好ましい。
00人程度が好ましい。
?実施例〕
以下本発明の実施例を図面に基づいて説明する。
第lA図ないし第IE図は本発明の1実施例を説明する
ための工程断面図である。
ための工程断面図である。
まず第IA図に示すようにシリコンからなる半導体基板
1上に熱酸化によってSiO■からなる絶縁層2を約4
000人の厚さに形威し、フォトリソグラフィー技術を
用いて該絶縁層(第1)2に開口(コンタクトホール)
3を形成する。この開口3は5 4 X 5 I!Ia
の正方形とした。
1上に熱酸化によってSiO■からなる絶縁層2を約4
000人の厚さに形威し、フォトリソグラフィー技術を
用いて該絶縁層(第1)2に開口(コンタクトホール)
3を形成する。この開口3は5 4 X 5 I!Ia
の正方形とした。
次に第IB図に示すように、全面にCrSiOからなる
薄膜抵抗体4を約1000人の厚さに、更にその上にA
l配線層5を約1−の厚さに連続的にスパッタリング(
スパッタ法)により形成する。
薄膜抵抗体4を約1000人の厚さに、更にその上にA
l配線層5を約1−の厚さに連続的にスパッタリング(
スパッタ法)により形成する。
次に第IC図に示すようにフォトリソ技術を用いて/l
配線N5をウェントエッチングし所定の配線パターンを
形成する。
配線N5をウェントエッチングし所定の配線パターンを
形成する。
次に第ID図に示すようにCND法によりPSGを或長
させ約500人の厚さにPSG層8を形成し、所定の位
置にレジスト9を被覆し、フレオン系のガス例えばCF
.+CHF.系等を用いてRIE(反応性イオンエッチ
ング)を行ない、露出PSG層のみを選択的にエッチン
グ除去しCrSiOからなる薄膜抵抗体4をパターニン
グする.次にレジスト9を02プラズマによりドライ剥
離する。
させ約500人の厚さにPSG層8を形成し、所定の位
置にレジスト9を被覆し、フレオン系のガス例えばCF
.+CHF.系等を用いてRIE(反応性イオンエッチ
ング)を行ない、露出PSG層のみを選択的にエッチン
グ除去しCrSiOからなる薄膜抵抗体4をパターニン
グする.次にレジスト9を02プラズマによりドライ剥
離する。
このようにして得られた本実施例の半導体装置と従来方
法によって得られた半導体装置における、Kelvin
法のコンタクト抵抗(4X4pa0)とシート抵抗のウ
ェハー内分布のそれぞれ比較したデータを第1表に示す
。
法によって得られた半導体装置における、Kelvin
法のコンタクト抵抗(4X4pa0)とシート抵抗のウ
ェハー内分布のそれぞれ比較したデータを第1表に示す
。
第1表より本発明の結果は従来方法に比較し、コンタク
ト抵抗値は大きくなく、しかもシート抵抗のウェハー内
分布もバラツキが極めて少ないことがわかる。
ト抵抗値は大きくなく、しかもシート抵抗のウェハー内
分布もバラツキが極めて少ないことがわかる。
以上説明したように本発明によれば半導体装置の薄膜抵
抗体抵抗値の精度の向上と薄膜抵抗体と配線電極とのコ
ンタクトを向上させることができる。
抗体抵抗値の精度の向上と薄膜抵抗体と配線電極とのコ
ンタクトを向上させることができる。
第I八図ないし第IE図は本発明のl実施例を説明する
ための工程断面図であり、 第2A図ないし第2C図は従来技術を説明するための工
程断面図である。 ・・・半導体基板、 2・・・絶縁層(第1)、・
・・開口窓、 4・・・薄膜抵抗体、・・・A
1配線層、 ・・・PSG層(第2の絶縁N)、 10・・・レジスト。 第1A図
ための工程断面図であり、 第2A図ないし第2C図は従来技術を説明するための工
程断面図である。 ・・・半導体基板、 2・・・絶縁層(第1)、・
・・開口窓、 4・・・薄膜抵抗体、・・・A
1配線層、 ・・・PSG層(第2の絶縁N)、 10・・・レジスト。 第1A図
Claims (1)
- 【特許請求の範囲】 1、(イ)半導体基板(1)上に開口(3)を有する第
1の絶縁層(2)を形成する工程、 (ロ)前記半導体基板(1)上の露出面に薄膜抵抗体(
4)を形成する工程、 (ハ)前記薄膜抵抗体(4)上にアルミニウムを被着し
、パターニングすることによりアルミニウム配線層(5
)を形成する工程、 (ニ)全上面に第2の絶縁層(8)を形成する工程、 (ホ)前記第2の絶縁層の少なくとも一部をフレオン系
のガスで反応性イオンエッチングにより除去する工程、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24071389A JPH03104118A (ja) | 1989-09-19 | 1989-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24071389A JPH03104118A (ja) | 1989-09-19 | 1989-09-19 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03104118A true JPH03104118A (ja) | 1991-05-01 |
Family
ID=17063603
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24071389A Pending JPH03104118A (ja) | 1989-09-19 | 1989-09-19 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03104118A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5336631A (en) * | 1993-05-26 | 1994-08-09 | Westinghouse Electric Corporation | Method of making and trimming ballast resistors and barrier metal in microwave power transistors |
US5989970A (en) * | 1994-06-08 | 1999-11-23 | Nippondenso Co., Ltd. | Method for fabricating semiconductor device having thin-film resistor |
US6242792B1 (en) | 1996-07-02 | 2001-06-05 | Denso Corporation | Semiconductor device having oblique portion as reflection |
US6274452B1 (en) | 1996-11-06 | 2001-08-14 | Denso Corporation | Semiconductor device having multilayer interconnection structure and method for manufacturing the same |
KR100602864B1 (ko) * | 2003-06-11 | 2006-07-20 | 가부시키가이샤 리코 | 금속 박막 저항체를 구비한 반도체 장치 및 그 제조 방법 |
WO2009099012A1 (ja) * | 2008-02-04 | 2009-08-13 | Alps Electric Co., Ltd. | 半導体装置及びその製造方法 |
-
1989
- 1989-09-19 JP JP24071389A patent/JPH03104118A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5336631A (en) * | 1993-05-26 | 1994-08-09 | Westinghouse Electric Corporation | Method of making and trimming ballast resistors and barrier metal in microwave power transistors |
US5989970A (en) * | 1994-06-08 | 1999-11-23 | Nippondenso Co., Ltd. | Method for fabricating semiconductor device having thin-film resistor |
US6242792B1 (en) | 1996-07-02 | 2001-06-05 | Denso Corporation | Semiconductor device having oblique portion as reflection |
US6274452B1 (en) | 1996-11-06 | 2001-08-14 | Denso Corporation | Semiconductor device having multilayer interconnection structure and method for manufacturing the same |
KR100602864B1 (ko) * | 2003-06-11 | 2006-07-20 | 가부시키가이샤 리코 | 금속 박막 저항체를 구비한 반도체 장치 및 그 제조 방법 |
WO2009099012A1 (ja) * | 2008-02-04 | 2009-08-13 | Alps Electric Co., Ltd. | 半導体装置及びその製造方法 |
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