KR100602864B1 - 금속 박막 저항체를 구비한 반도체 장치 및 그 제조 방법 - Google Patents

금속 박막 저항체를 구비한 반도체 장치 및 그 제조 방법 Download PDF

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Abstract

본 발명은 금속 박막 저항체의 막두께에 관계없이 공정수를 증가시키지 않고 금속 박막 저항체의 미세화 및 저항값의 안정화를 실현할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것을 목적으로 한다.
제1 층간 절연막(5)상에 금속 박막 저항체(23)의 양단부의 형성 예정 영역에 대응하여 배선 패턴(11)을 형성하고, 배선 패턴(11)상을 포함한 제1 층간 절연막(5)상에 제2 층간 절연막(19)을 형성하며, 제2 층간 절연막(19)에 금속 박막 저항체(23)의 양단부의 형성 예정 영역 및 배선 패턴(11)에 대응하여 접속 구멍(21)을 형성하고, 접속 구멍(21)내를 포함한 제2 층간 절연막(19)상에 금속 박막(37)을 형성하며, 금속 박막 저항체(23)의 형성 영역을 획정하기 위한 레지스터 패턴(39)을 형성하고, 접속 구멍(21)에 금속 박막(37)이 잔존하도록 금속 박막(37)을 패터닝하여 금속 박막 저항체(23)를 형성한다.
실리콘 기판 소자, 분리 산화막, 제1 층간 절연막, 금속 재료 패턴, 고융점 금속막

Description

금속 박막 저항체를 구비한 반도체 장치 및 그 제조 방법{SEMICONDUCTOR APPARATUS INCLUDING A THIN-METAL-FILM RESISTOR ELEMENT AND A METHOD OF MANUFACTURING THE SAME}
도 1A 내지 1F는 종래의 반도체 장치 제조 방법의 일례를 설명하기 위한 공정 단면도.
도 2A 내지 2F는 종래의 반도체 장치 제조 방법의 다른 일례를 설명하기 위한 공정 단면도.
도 3A 내지 3E는 종래의 반도체 장치 제조 방법의 또 다른 일례를 설명하기 위한 공정 단면도.
도 4A 내지 4K는　본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이며, 도 4K는 제1 실시예에 따른 반도체 장치를 나타낸 도면.
도 5는 본 발명에 따라 형성한 금속 박막 저항체의 시이트 저항과 막두께의 관계를 나타내는 도면으로서, 종축은 시이트 저항(Ω／□), 횡축은 CrSi 막두께(Å)를 나타낸다.
도 6은 본 발명에 따라 형성한 금속 박막 저항체의 시이트 저항에 대한 웨이퍼면내의 63 개소에서의 측정 결과의 표준 편차(σ)를 평균값(AVE)으로 나눈 값(σ ／AVE)과 막두께의 관계를 나타내는 도면으로서, 종축은 σ／AVE(%), 횡축은 CrSi 막두께(Å)를 나타낸다.
도 7A는 금속 박막 저항체용의 금속 박막을 형성하기 전에 Ar 스퍼터 에칭 처리를 실시한 경우의 CrSi 박막 저항체의 시이트 저항과, 금속 박막 저항체의 기초막을 형성 후 경과한 시간의 관계를 나타내고, 도 7B는 Ar 스퍼터 에칭 처리를 하지 않은 경우의 CrSi 박막 저항체의 시이트 저항과, 금속 박막 저항체의 기초막을 형성 후 경과한 시간의 관계를 나타내는 도면으로서, 종축은 시이트 저항(Ω／□), 횡축은 기초막 형성 후 경과 시간(시간)을 나타낸다.
도 8은 Ar 스퍼터 에칭량과 시이트 저항의 관계를 나타내는 도면으로서, 종축은 시이트 저항(Ω／□), 횡축은 에칭량(열산화막 에칭 환산량)(Å)을 나타낸다.
도 9는 금속 박막 저항체용의 CrSi 박막을 형성한 후에, 온도 25℃, 습도 45%의 대기중에 방치한 시간과, 형성 직후의 시이트 저항으로부터의 시이트 저항 변화율(ΔR/R0)의 관계를 나타내는 도면으로서, 종축은 ΔR/R0(%), 횡축은 방치 시간(시간)을 나타낸다.
도 10은 접속 구멍 형성시에 접속 구멍 저부에 고융점 금속막을 잔존시킨 샘플과 완전히 제거한 샘플에 대하여, 열처리에 기인하는 금속 박막 저항과 금속 배선의 접촉 저항의 변동을 조사한 결과를 나타내는 도면으로서, 종축은 열처리전의 접촉 저항값으로 규격화시킨 값, 횡축은 열처리 횟수를 나타낸다.
도 11은 본 발명의 제2 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도.
도 12는 본 발명의 제3 실시예에 따른 반도체 장치 및 그 제조 방법을 설명하기 위한 단면도.
도 13은 본 발명의 제4 실시예에 따른 제조 방법을 설명하기 위한 공정 단면도이며, 도 13D는 제4 실시예에 따른 반도체 장치를 나타내는 도면.
도 14는 CrSiN막 형성용 가스의 N2 분압과 CrSiN막 저항율의 관계를 나타내는 도면으로서, 종축은 저항율ρ(mohmcm), 횡축은 N2 분압(%)을 나타낸다.
도 15A 내지 15D는 본 발명의 제5 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이며, 도 15D는 제5 실시예에 따른 반도체 장치를 나타내는 도면.
도 16은 아날로그 회로인 정전압 발생 회로를 구비한 반도체 장치의 일 실시예를 나타내는 회로도.
도 17은 아날로그 회로인 전압 검출 회로를 구비한 반도체 장치의 제1 실시예를 나타내는 회로도.
도 18은 아날로그 회로인 분할 저항 회로를 구비한 반도체 장치의 일 실시예를 나타내는 회로도.
도 19는 분할 저항 회로의 퓨즈 소자 부분의 레이아웃예를 나타내는 도면.
도 20은 분할 저항 회로의 금속 박막 저항체 부분의 레이아웃예를 나타내는 도면.
도 21은 아날로그 회로인 전압 검출 회로를 구비한 반도체 장치의 제2 실시 예를 설명하기 위한 회로도.
도 22는 아날로그 회로인 전압 검출 회로를 구비한 반도체 장치의 제2 실시예를 설명하기 위한 블록도.
도 23은 아날로그 회로인 전압 검출 회로를 구비한 반도체 장치의 제3 실시예를 설명하기 위한 회로도.
도 24는 아날로그 회로인 전압 검출 회로를 구비한 반도체 장치의 제3 실시예를 설명하기 위한 블록도.
도 25는 아날로그 회로인 전압 검출 회로를 구비한 반도체 장치의 제3 실시예의 지연 회로 동작을 설명하기 위한 타이밍도.
* 도면의 주요 부분에 대한 부호의 설명 *
　　1　　　 실리콘 기판
　　3　　　 소자 분리 산화막
　　5　　　 제1 층간 절연막
　　7　　　 금속 재료 패턴
　　9　　　 고융점 금속막
　　11　　　 배선 패턴
　　13, 17 플라스마 CVD 산화막
　　15　　　 SOG막
　　19　　　 제2 층간 절연막
　　21　　　 접속 구멍
　　23　　　 CrSi 박막 저항체
　　25　　　 실리콘 산화막
　　27　　　 실리콘 질화막
　　29　　　 보호막
　　31　　　 배선용 금속막
　　33　　　 고융점 금속막
　　35, 39 레지스터 패턴
　　36　　　 개구부
　　37　　　 CrSi 박막
　　41, 43　　 CrSiN막
　　44　　　 제2 층간 절연막
　　45　　　 폴리실리콘 패턴
　　46　　　 제2 층간 절연막
　　47　　　 고융점 금속막
　　49　　　 배선 패턴
　　51　　　 직류 전원
　　53　　　 부하
　　55　　　 정전압 발생 회로
　　57　　　 입력 단자
　　59　　　 기준 전압 발생 회로
　　61, 62 연산 증폭기
　　63　　　 P채널 MOS 트랜지스터
　　65　　　 출력 단자
　　67　　　 전압 검출 회로
　　68　　　 전류원
　　69　　　 입력 단자
　　70　　　 지연 회로
　　71　　　 출력 단자
　　72　　　 배선 패턴
　　R1, R2　　 분할 저항 소자
　　Rbottom, RT0, RT1,··· , RTm, Rtop　　 저항 소자
　　RL0, RL1,··· , RLm　　 퓨즈 소자
　　NodeL, NodeM　　 단자
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이고, 특히, 절연막상에 형성된 금속 박막으로 이루어지는 금속 박막 저항체를 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
금속 박막 저항체를 구비한 반도체 장치는 예컨대, 마이크로 컴퓨터, 카메 라, 비디오 기기, 통신기, 호출기, 계산기, 전자 수첩, 리모콘, 휴대 기기 전반에 사용된다.
아날로그 집적 회로에 있어서, 저항 소자는 중요한 소자로서 널리 이용되고 있다. 근래, 저항 소자 중에서도 금속 박막으로 이루어지는 저항체(금속 박막 저항체라고 한다)가 그 저항값의 온도 의존성(이하 TCR이라고 함)이 낮음으로 인하여 주목을 받고 있다. 금속 박막 저항체의 재료로서는, 예컨대 크롬 실리콘(CrSi)이나 니켈 크롬(NiCr), 질화 탄탈(TaN), 크롬 실리사이드(CrSi2), 질화 크롬 실리사이드(CrSiN), 크롬 실리콘 옥시(CrSi0) 등이 이용된다.
금속 박막 저항체를 구비한 반도체 장치에 있어서, 고도의 집적화 요구를 만족시키기 위하여, 보다 높은 시이트 저항을 목표로서 1000Å(옹스트롬) 이하의 얇은 막두께로 금속 박막 저항체를 형성하는 것이 대부분이다.
종래, 금속 박막 저항체의 전기적 접속을 이루는 방법으로서 아래와 같은 방법이 있다.
1) 금속 박막 저항체에 직접 금속 배선을 접속하는 방법(예컨대, 특허 공개 공보 2002－124639호 참조).
2) 금속 박막 저항체를 형성한 후, 층간 절연막을 형성하고 그 층간 절연막에 접속 구멍을 형성하며, 접속 구멍을 통하여 금속 배선을 접속하는 방법(예컨대, 특허 공개 공보 2002－261237호, 특허 공보 제 2699559호 참조).
3) 금속 박막 저항체층 상에 배리어(barrier) 막을 형성하고, 그 배리어 막에 금속 배선을 접속하는 방법(예컨대, 특허 공보 제 2932940호, 특허 공보 제 3185677호 참조).
상기 1) 내지 3)의 금속 박막 저항체의 전기적 접속을 이루는 구체적인 방법을 아래에 나타낸다.
도 1A 내지 1F를 참조하여 상기 1)의 금속 박막 저항체상에 직접 금속 배선을 형성하는 방법을 설명한다.
(1) 소자 분리 산화막(3) 및 트랜지스터 소자 등(도시는 생략)의 형성이 완료된 웨이퍼형의 실리콘 기판(1) 상에 트랜지스터의 게이트 전극과 금속 배선의 제1 층간 절연막(5)이 되는 BPSG(Borophospho silicate grass)막을 형성하여 리플로우(reflow) 공정 등을 수행한다(도 1A 참조).
(2) 실리콘 기판(1)상 전면에 금속 박막 저항체를 형성하기 위한 금속 박막(73)을 20∼500Å정도의 막두께로 형성한다(도 1B 참조).
(3) 금속 박막(73)상에 금속 박막 저항체의 형성 영역을 획정하기 위한 레지스터 패턴(75)을 형성하고, 레지스터 패턴(75)을 마스크로서 금속 박막(73)을 패터닝하여 금속 박막 저항체(77)를 형성한다(도 1C 참조).
(4) 레지스터 패턴(75)을 제거한 후, 금속 박막 저항체(77)상을 포함한 제1 층간 절연막(5)상 전면에 AlSiCu막으로 이루어지는 배선용 금속막(79)을 형성한다. 금속 박막 저항체(77)의 양단부에 배선용 금속막(79)을 잔존시키도록 패터닝하기 위한 레지스터 패턴(81)을 배선용 금속막(79) 상에 형성한다(도 1D 참조).
(5) 습식 에칭 기술에 의하여 레지스터 패턴(81)을 마스크로서 배선용 금속막(79)을 패터닝하여 금속 배선 패턴(83)을 형성한다(도 1E 참조). 일반적인 반도 체 장치의 제조 공정에서는 배선용 금속막(79)의 에칭 처리에 건식 에칭 기술이 이용되지만, 배선용 금속막(79)의 바로 아래에 막두께가 얇은 금속 박막 저항체(77)가 존재하는 상황에서는 오버 에칭에 의하여 금속 박막 저항체(77)가 에칭되기 때문에 건식 에칭 기술을 사용할 수 없다. 따라서, 배선용 금속막(79)을 습식 에칭 기술에 의하여 패터닝할 필요가 있다.
(6) 레지스터 패턴(81)을 제거함으로써 금속 박막 저항체(77)와, 금속 박막 저항체(77)의 전기적 접속을 이루기 위한 금속 배선 패턴(83)의 형성이 완료된다(도 1F 참조).
도 2A 내지 2F를 참조하여 상기 2)의 금속 박막 저항체를 형성한 후, 층간 절연막을 형성하고 그 층간 절연막에 접속 구멍을 형성하며, 접속 구멍을 통하여 금속 배선을 접속하는 방법에 대하여 설명한다.
(1) 도 1A 내지 1C를 참조하여 설명한 상기 공정 (1) 내지 (3)과 동일 양태로 하여 실리콘 기판(1)상에 소자 분리 산화막(3), 제1 층간 절연막(5) 및 금속 박막 저항체(77)를 형성한다(도 2A 참조).
(2) 금속 박막 저항체(77)상을 포함한 제1 층간 절연막(5)상에 금속 배선과의 층간 절연막이 되는 CVD(chemical vapor deposition) 산화막(85)을 2000Å 정도의 막두께로 형성한다(도 2B 참조).
(3) CVD 산화막(85)상에 금속 박막 저항체(77)의 양단부에 대응하여 개구부를 구비하는 금속 배선 접속용의 접속 구멍을 형성하기 위한 레지스터 패턴(87)을 형성한다. 습식 에칭 기술에 의하여 레지스터 패턴(87)을 마스크로서 CVD 산화막(85)을 선택적으로 제거하여 접속 구멍(89)을 형성한다(도 2C 참조). 일반적인 반도체 장치의 제조 공정에서는 접속 구멍(89)의 형성에 건식 에칭 기술이 이용되지만, 금속 박막 저항체(77)가 1000Å보다 얇은 경우에는, 접속 구멍(89)이 금속 박막 저항체(77)를 관통하는 것을 방지하기 곤란하므로 습식 에칭 기술에 의하여 접속 구멍(89)을 형성할 필요가 있다.
(4) 접속 구멍(89)내를 포함한 CVD 산화막(85)상에 AlSiCu막으로 이루어지는 배선용 금속막(91)을 형성한다(도 2D 참조).
(5) 배선용 금속막(91)상에 배선용 금속막(91)이 금속 박막 저항체(77)의 양단부에 잔존 가능하게 패터닝하기 위한 레지스터 패턴(93)을 형성한다(도 2E 참조).
(6) 건식 에칭 기술에 의하여 레지스터 패턴(93)을 마스크로서 배선용 금속막(91)을 패터닝하여 금속 배선 패턴(95)을 형성한다. 이 때, 배선용 금속막(91) 아래에는 CVD 산화막(85)이 형성되어 있으므로, 건식 에칭 기술을 이용하여도 금속 박막 저항체(77)가 에칭되지 않는다.
레지스터 패턴(93)을 제거함으로써 금속 박막 저항체(77)와, 금속 박막 저항체(77)의 전기적 접속을 이루기 위한 금속 배선 패턴(95)의 형성이 완료된다(도 2F 참조).
도 3A 내지 3E를 참조하여 상기 3)의 금속 박막 저항체층 상에 배리어 막을 형성하고, 그 배리어 막에 금속 배선을 접속하는 방법을 설명한다.
(1) 도 1A 내지 1C를 참조하여 설명한 상기 공정 (1) 내지 (3)과 동일 양태 로 하여 실리콘 기판(1)상에 소자 분리 산화막(3), 제1 층간 절연막(5) 및 금속 박막 저항체(77)를 형성한다(도 3A 참조).
(2) 금속 박막 저항체(77)상을 포함한 제1 층간 절연막(5)상에 금속 배선과의 배리어 막이 되는 TiW 등의 고융점 금속막(97)을 형성하고, 나아가 그 위에 AlSi막이나 AlSiCu막 등의 배선용 금속막(99)을 형성한다(도 3B 참조).
(3) 배선용 금속막(99)상에 배선용 금속막(99)이 금속 박막 저항체(77)의 양단부에 잔존 가능하게 패터닝하기 위한 레지스터 패턴(101)을 형성한다(도 3C 참조).
(4) 건식 에칭 기술에 의하여 레지스터 패턴(101)을 마스크로서 배선용 금속막(99)을 패터닝하여 금속 배선 패턴(103)을 형성한다(도 3D 참조). 이 때, 배선용 금속막(99) 아래에는 고융점 금속막(97)이 형성되어 있으므로, 건식 에칭 기술을 이용하여도 금속 박막 저항체(77)가 에칭되지 않는다.
(5) 레지스터 패턴(101)을 제거한 후, 습식 에칭 기술에 의하여 금속 배선 패턴(103)을 마스크로서 고융점 금속막(97)을 선택적으로 제거하여 고융점 금속막 패턴(105)을 형성한다. 이것에 의하여 금속 박막 저항체(77)와, 금속 박막 저항체(77)의 전기적 접속을 이루기 위한 금속 배선 패턴(103) 및 고융점 금속막 패턴(105)의 형성이 완료된다(도 3E 참조). 여기서, 금속 박막 저항체(77)의 바로 위쪽에 고융점 금속막(97)이 있으므로, 건식 에칭 기술에 의한 고융점 금속막(97)의 패터닝은 곤란하다.
또, 금속 박막 저항체는 아니지만, 최상층 배선 전극상에 절연막을 통하여 형성된 동시에 그 최상층 배선 전극과 선으로 연결되어 있는 저항체를 구비한 반도체 집적 회로 장치가 개시되어 있다(예컨대, 특허 공개 공보 소 58－148443호 참조). 상기 공보에는 상기 저항체가 박막이라고는 기재되어 있지 않다. 또, 상기 공보의 도 1에는 절연막상에서 저항체와 Al 전극이 서로 측면에서 전기적으로 접속되어 있는 구조가 기재되어 있지만, 저항체와 Al 전극에 대하여 서로 측면에서 전기적으로 접속시키는 것은 프로세스적으로 불가능하고, 가령 이와 같은 측면에서의 전기적 접속이 가능하다고 하여도, 저항체가 박막인 경우에는 접촉 면적이 작아지므로 접촉 저항이 너무 커져 회로로서 기능하지 않는다고 생각된다.
상기 1)의 방법에서는, 위에서 설명한 바와 같이, 금속 박막 저항체(77)상에 직접 금속 배선 패턴(83)을 형성하고 있지만, 도 1E를 참조하여 설명한 상기 공정 (5)에서 배선용 금속막(79)의 패터닝을 건식 에칭 기술로서는 수행할 수 없어 미세 패턴의 형성이 곤란하고, 고도의 회로 집적화 실현에 방해가 된다는 문제가 있었다.
또, 금속 박막 저항체(77)는 일반적으로 산화되기 쉽고, 금속 박막 저항체(77)의 표면이 산화된 상태에서 배선용 금속막(79)을 형성하여도, 금속 박막 저항체(77)와 금속 배선 패턴(83)의 양호한 전기적 접속을 이룰 수 없다는 문제가 있었다. 일반적인 반도체 장치의 제조 공정에서는, 실리콘 기판 표면 등의 자연 산화막을 불화수소산 수용액으로 제거함으로써 금속 배선과의 양호한 전기적 접속을 이룰 수 있지만, 금속 박막 저항체(77)는 불화수소산에 적지 않게 에칭되기 때문에 도 1D를 참조하여 설명한 상기 공정 (4)에서 배선용 금속막(79)을 형성하기 전에 불화수소산에 의한 산화막 제거 처리를 수행하면 금속 박막 저항체(77)의 저항값 변동을 초래할 우려가 있었다.
상기 2)의 방법에서는, 금속 박막 저항체(77) 위에 층간 절연막(85)을 형성함으로써 도 2F를 참조하여 설명한 상기 공정 (6)에서 배선용 금속막(91)의 패터닝을 건식 에칭 기술에 의하여 수행할 수 있다.
그러나, 도 2C를 참조하여 설명한 상기 공정 (3)에서 금속 박막 저항체(77)와 금속 배선 패턴(95)을 전기적으로 접속하기 위한 접속 구멍(89)의 형성에 대해서는, 위에서 설명한 바와 같이, 습식 에칭 기술에 의하여 구멍을 형성할 필요가 있어 미세화에 의한 고도의 집적화 실현에 방해가 된다. 나아가, 접속 구멍(89)을 형성하기 위한 습식 에칭 처리에서 불화수소산 수용액을 사용하지만, 불화수소산에 의하여 금속 박막 저항체(77)가 에칭되는 것을 방지하려면, 금속 박막 저항체(77)상에 배리어 막을 형성 및 패터닝하는 공정을 신규로 추가하는 등의 대책이 필요하여 공정수가 증가한다는 문제가 있었다.
상기 3)의 방법에서는, 도 3D를 참조하여 설명한 상기 공정 (4)와 같이, 배선용 금속막의 에칭 처리를 건식 에칭 기술에 의하여 수행할 수 있고, 또한 접속 구멍의 형성도 불필요하다. 그러나, 도 3E를 참조하여 설명한 상기 공정 (5)에서는 위에서 설명한 바와 같이, 금속 박막 저항체(77)의 길이를 실질적으로 결정하는 고융점 금속막 패턴(105)을 형성하기 위한 고융점 금속막(97)의 패터닝을 습식 에칭 기술에 의하여 수행할 필요가 있으므로, 고융점 금속막(97)은 희망하는 에칭 영역 보다 넓게 에칭되어 금속 박막 저항체(77)의 실질적인 길이가 불균일하게 되고 결과적으로 저항값의 변동을 크게 함과 동시에, 미세화가 곤란하게 된다는 문제가 있었다.
나아가, 도 3B를 참조하여 설명한 상기 공정 (2)에서 고융점 금속막(97)보다 먼저 형성되어 있는 금속 박막 저항체(77)의 표면은 산화되어 있고, 고융점 금속막(97)과의 전기적 접속을 양호하게 하기 위해서는, 불화수소산 수용액에 의한 금속 박막 저항체(77) 표면의 산화막 제거가 필요하지만, 고융점 금속막(97)을 형성하기 전에 불화수소산에 의한 산화막 제거 처리를 수행하게 되면, 금속 박막 저항체(77)의 저항값이 변동되는 원인이 될 우려가 있었다.
이와 같이, 종래의 제조 방법에서는 금속 박막 저항체의 막두께가 얇음으로 인하여 어느 한 공정에서 습식 에칭 처리가 필요하게 되어, 미세화의 방해로 되거나 저항값의 변동을 초래시키는 원인이 되었다.
나아가, 금속 박막 저항체가 산화되기 쉽고 금속 배선과의 양호한 전기적 접속을 이루는 것이 곤란하므로, 금속 박막 저항체 전용의 배리어 막 형성 공정의 추가나, 불화수소산 수용액에 의한 표면 산화막 제거 처리가 필요하여 공정수가 증가하거나 저항값의 변동을 초래시키는 원인이 되었다.
본 발명은 금속 박막 저항체를 구비한 반도체 장치 및 그 제조 방법에 있어서, 금속 박막 저항체의 미세화 및 저항값의 안정화를 실현하는 것을 목적으로 하는 것이다.
본 발명에 따른 반도체 장치는 절연막상에 형성된 금속 박막 저항체를 구비한 반도체 장치로서, 상기 절연막의 하층에 상기 금속 박막 저항체의 양단부에 대응하여 배선 패턴을 구비하고, 상기 절연막에 상기 금속 박막 저항체의 양단부 및 상기 배선 패턴에 대응하여 접속 구멍을 마련하며, 상기 금속 박막 저항체는 상기 절연막상으로부터 상기 접속 구멍의 내벽 및 상기 배선 패턴상에 걸쳐서 형성되어 있는 것이다.
또, 본 발명에 따른 반도체 장치는 절연막상에 형성된 금속 박막 저항체를 구비한 반도체 장치에 있어서, 상기 절연막의 하층에 상기 금속 박막 저항체의 양단부에 대응하여 배선 패턴을 구비하고, 상기 절연막에 상기 금속 박막 저항체의 양단부 및 상기 배선 패턴에 대응하여 접속 구멍을 마련하며, 상기 금속 박막 저항체는 상기 접속 구멍내에서 상기 배선 패턴에 직접 접속되어 있는 것이다.
본 발명의 반도체 장치에서는 금속 박막 저항체의 양단부는 금속 박막 저항체보다 하층측에 있는 배선 패턴에 대응하여 절연막에 형성된 접속 구멍내에 형성되어 있고, 접속 구멍내에서 금속 박막 저항체와 배선 패턴의 전기적 접속이 형성되어 있으므로, 금속 박막 저항체를 형성한 후에 습식 에칭 기술에 의한 패터닝을 수행할 필요는 없다. 나아가, 금속 박막 저항체와 배선 패턴의 접촉면이 대기에 노출되지 않기 때문에, 금속 박막 저항체에 대한 표면 산화막 제거 처리 및 에칭 방지용 배리어 막 형성을 수행하지 않아도 금속 박막 저항체와 배선 패턴의 양호한 전기적 접속을 안정하게 이룰 수 있다. 이것에 의하여, 금속 박막 저항체의 막두께에 관계없이 공정수를 증가시키지 않고 금속 박막 저항체의 미세화 및 저항값의 안 정화를 실현할 수 있다.
본 발명에 따른 반도체 장치의 제1 제조 방법은 절연막상에 금속 박막 저항체를 구비한 반도체 장치의 제조 방법이며, 아래의 공정 (A) 내지 (E)를 포함한다.
(A) 기초 절연막상에 금속 박막 저항체의 양단부의 형성 예정 영역에 대응하여 배선 패턴을 형성하는 공정,
(B) 상기 배선 패턴상을 포함한 상기 기초 절연막상에 절연막을 형성하는 공정,
(C) 상기 절연막에 금속 박막 저항체의 양단부의 형성 예정 영역 및 상기 배선 패턴에 대응하여 접속 구멍을 형성하는 공정,
(D) 상기 접속 구멍내를 포함한 상기 절연막상에 금속 박막을 형성하는 공정,
(E) 상기 접속 구멍에 상기 금속 박막이 잔존하도록 상기 금속 박막을 패터닝하여 금속 박막 저항체를 형성하는 공정.
본 발명에 따른 반도체 장치의 제1 제조 방법에서는 배선 패턴 및 접속 구멍을 형성한 후 (공정 (A) 내지 (C)), 금속 박막 저항체를 형성하여 접속 구멍내에서 금속 박막 저항체와 배선 패턴의 전기적 접속을 형성하므로(공정 (D) 및 (E)), 금속 박막 저항체를 형성한 후에 습식 에칭 기술에 의한 패터닝을 수행할 필요는 없다. 나아가, 금속 박막 저항체와 배선 패턴의 접촉면이 대기에 노출되지 않기 때문에, 금속 박막 저항체에 대한 표면 산화막 제거 처리 및 에칭 방지용 배리어 막 형성을 수행하지 않아도 금속 박막 저항체와 배선 패턴의 양호한 전기적 접속을 안정 하게 이룰 수 있다. 이것에 의하여 금속 박막 저항체의 막두께에 관계없이 공정수를 증가시키지 않고 금속 박막 저항체의 미세화 및 저항값의 안정화를 실현할 수 있다.
일반적으로, 금속 박막 저항체는 기초막의 조성이나 기초막 형성으로부터의 경과 시간 등에 따라 저항값이 변동하는 등 기초막의 영향을 받게 된다는 문제가 있었다.
본 발명의 반도체 장치의 제2 제조 방법은 금속 박막 저항체를 형성하기 위한 금속 박막을 절연막상에 형성하기 전에, Ar 스퍼터 에칭 기술에 의하여 상기 절연막에 에칭 처리를 수행하는 공정을 포함한다. 이것에 의하여 금속 박막 저항체가 시이트 저항의 기초막에 대한 의존성의 경감 및 시간 경과에 따른 변화의 절감을 도모할 수 있고 금속 박막 저항체 저항값의 안정화를 실현할 수 있다.
또한, 본 발명의 제1 제조 방법에 있어서, 상기 공정 (D)에서 상기 금속 박막을 형성하기 전에, Ar 스퍼터 에칭 기술에 의하여 상기 절연막에 대하여 에칭 처리를 실시하는 것이 바람직하다. 나아가, Ar 스퍼터 에칭 기술에 의한 에칭 처리 후에 진공을 파괴하지 않고 연속하여 금속 박막 저항체용의 금속 박막을 형성하는 것이 바람직하다.
그 결과, 금속 박막 저항체의 시이트 저항의 기초막 의존성의 경감 및 시간 경과에 따른 변화의 절감을 도모할 수 있어 더욱 금속 박막 저항체의 저항값의 안정화를 도모할 수 있다.
스퍼터 에칭 기술에 의한 상기 에칭 처리를 포함한 본 발명의 제1 제조 방법 및 제2 제조 방법에 있어서, 상기 에칭 처리를 열산화막 에칭 환산량으로 25Å 이상의 막두께만큼 수행하는 것을 예로 들 수 있다. 다만, Ar 스퍼터 에칭 기술에 의한 상기 절연막에 대한 에칭량은 이것에 한정되는 것은 아니다.
본 발명의 반도체 장치에서의 금속 박막 저항체의 막두께, 및 본 발명의 제1 제조 방법 및 제2 제조 방법에 있어서, 금속 박막 저항체용으로 형성하는 금속 박막의 막두께는 5∼1000Å, 바람직하게는 20∼500Å인 것을 예로 들 수 있다.
본 발명의 반도체 장치 및 제1 제조 방법에 의하면, 위에서 설명한 바와 같이, 금속 박막 저항체를 형성한 후에 습식 에칭 기술에 의한 패터닝을 수행할 필요는 없고, 나아가 금속 박막 저항체의 배선 패턴과의 접촉면이 대기에 노출되지 않아 금속 박막 저항체에 대한 표면 산화막 제거 처리 및 에칭 방지용 배리어 막 형성을 수행하지 않아도, 금속 박막 저항체와 배선 패턴의 양호한 전기적 접속을 안정하게 이룰 수 있으므로, 상기와 같은 막두께의 금속 박막 저항체를 구비한 반도체 장치 및 그 제조 방법에 적용하여도 공정수를 증가시키지 않고 금속 박막 저항체의 미세화 및 저항값의 안정화를 실현할 수 있다.
또, 본 발명의 제2 제조 방법에 의하면, 상술한 바와 같이 금속 박막 저항체의 시이트 저항의 기초막 의존성의 경감을 도모할 수 있으므로, 상기와 같은 막두께의 금속 박막 저항체를 구비한 반도체 장치의 제조 방법에 적용하여도 금속 박막 저항체의 저항값의 안정화를 실현할 수 있다.
본 발명의 반도체 장치 및 제2 제조 방법에 있어서, 상기 절연막은 평탄화 처리가 실시되어 있는 것이 바람직하고, 본 발명의 제1 제조 방법의 상기 공정 (B) 에 있어서, 상기 절연막의 윗면을 평탄화하기 위한 평탄화 처리 공정을 포함하는 것이 바람직하다. 그 결과, 금속 박막 저항체의 기초막인 상기 절연막의 단차에 기인하여 금속 박막 저항체의 저항값이 변동되는 것을 방지할 수 있다.
또, 금속 박막 저항체와 금속 배선이 직접 접촉하는 구조에서는 300∼400℃ 정도의 비교적 저온의 열처리에도 접촉 저항이 크게 변동하므로, 금속 박막 저항체와 금속 배선 사이에 TiW 등의 배리어막을 형성하는 것이 바람직하다.
이에, 본 발명의 반도체 장치에 있어서, 상기 배선 패턴은 금속 재료 패턴과 상기 금속 재료 패턴의 적어도 윗면에 형성된 고융점 금속막에 의하여 구성되거나, 또는 폴리실리콘 패턴과 상기 폴리실리콘 패턴의 적어도 윗면에 형성된 고융점 금속막에 의하여 구성되는 것이 바람직하다.
본 발명에 따른 반도체 장치의 제1 제조 방법에 있어서, 상기 공정 (A)에서 상기 배선 패턴으로서 금속 재료 패턴과 상기 금속 재료 패턴의 적어도 윗면에 형성된 고융점 금속막으로 이루어지는 것을 형성하거나, 또는 폴리실리콘 패턴과 상기 폴리실리콘 패턴의 적어도 윗면에 형성된 고융점 금속막으로 이루어지는 것을 형성하는 것이 바람직하다.
상술한 반도체 장치의 양태 및 제조 방법들에 의하면, 금속 박막 저항체와 금속 배선 또는 폴리실리콘 배선 사이에 고융점 금속막을 개재시킬 수 있으므로, 금속 박막 저항체와 배선 패턴의 접촉 저항의 변동을 절감시킬 수 있어 저항값의 정밀도 및 제품 수율의 향상을 도모할 수 있다.
나아가, 배선 패턴이 금속 재료 패턴과 고융점 금속막에 의하여 형성되는 경 우에는, 금속 재료 패턴의 윗면에 형성되는 반사 방지막으로서의 고융점 금속을 금속 재료 패턴과 금속 박막 저항체의 배리어막으로서 겸용하도록 하고, 또는 배선 패턴이 폴리실리콘 패턴과 고융점 금속막에 의하여 형성되는 경우에는, 폴리실리콘 패턴의 저저항 소자화를 목적으로 하여 형성되는 고융점 금속막을 폴리실리콘 패턴과 금속 박막 저항체의 배리어막으로서 겸용하도록 하면, 종래 기술에 비하여 제조 공정이 증가되지 않기 때문에, 제조 비용의 증대를 방지하고 또한 금속 박막 저항체와 배선 패턴의 접촉 저항을 안정시킬 수 있다.
나아가, 본 발명의 제1 제조 방법에 있어서, 상기 고융점 금속막을 500∼3000Å의 막두께로 형성하는 것을 예로 들 수 있다. 이것에 의하여 상기 공정 (D)에서 상기 금속 박막을 형성하기 전에, Ar 스퍼터 에칭 기술에 의하여 상기 절연막에 대하여 에칭 처리를 실시하는 공정을 포함하는 경우에, 접속 구멍내에 고융점 금속을 충분히 잔존시킬 수 있다.
본 발명의 반도체 장치에 있어서, 상기 금속 박막 저항체의 윗면을 덮는 금속 질화막을 구비하고 상기 금속 박막 저항체의 윗면과 상기 금속 질화막의 사이에는 금속 산화막이 형성되어 있지 않은 것이 바람직하다.
본 발명의 반도체 장치의 제1 제조 방법에 있어서, 상기 공정 (D)에서 상기 금속 박막을 무산소 분위기중에서 형성한 후, 연속하여 무산소 분위기중에서 상기 금속 박막상에 금속 질화막을 형성하고, 상기 공정 (E)에서 상기 금속 질화막 및 상기 금속 박막을 패터닝하여 금속 질화막 패턴 및 상기 금속 박막 저항체로 이루어지는 적층 패턴을 형성하는 것이 바람직하다. 상기 금속 질화막을 형성할 때의 스퍼터 가스중의 질소 분압은 예컨대 18∼90%로 할 수 있다.
이것에 의하여 금속 박막 저항체 표면의 산화를 제거할 수 있어 금속 박막 저항체의 저항값의 안정화 및 정밀도의 향상을 도모할 수 있다.
본 발명의 반도체 장치 및 제1 제조 방법에 있어서, 상기 배선 패턴을 예컨대 최상층의 배선 패턴으로 할 수 있다. 최상층의 배선 패턴상에 금속 박막 저항체를 배치함으로써, 예컨대 금속 박막 저항체의 레이아웃 변경을 금속 박막 저항체 및 최상층의 배선 패턴의 레이아웃 변경에 의하여 실현할 수 있는 등 설계의 자유도를 향상시킬 수 있다.
또, 최상층의 배선 패턴상에 형성된 절연막상에 금속 박막 저항체를 배치함으로써, 금속 박막 저항체의 상층에는 절연성 재료로 이루어지는 최종 보호막이 형성되므로 금속 박막 저항체의 상층에 최종 보호막 이외의 절연막도 형성되어 있는 경우에 비하여 금속 박막 저항체상의 절연성 재료의 막두께를 얇게 하여 막두께 변동을 작게 할 수 있다. 이것에 의하여, 금속 박막 저항체에 레이저를 조사하여 트리밍 처리를 실시할 때에, 금속 박막 저항체상의 절연성 재료에서의 레이저의 간섭의 변동을 작게 하여 금속 박막 저항체가 받는 레이저 에너지의 변동을 작게 할 수 있고 트리밍의 정확성을 향상시킬 수 있다. 나아가, 트리밍 처리시의 레이저 조사에 기인하는 금속 박막 저항체의 온도 상승 등에 대한 방열 능력을 향상시킬 수 있다.
본 발명의 반도체 장치가 적용되는 반도체 장치의 일례로서 2개 이상의 저항 소자에 의한 분할에 의하여 전압 출력을 얻고, 퓨즈 소자의 차단에 의하여 전압 출 력을 조정할 수 있는 분할 저항 회로를 구비한 반도체 장치를 들 수 있다. 그 분할 저항 회로를 구성하는 저항 소자는 본 발명의 반도체 장치를 구성하는 금속 박막 저항체에 의하여 구성된다.
본 발명의 반도체 장치를 구성하는 금속 박막 저항체에 의하면, 저항 소자의 미세화 및 저항값의 안정화를 도모할 수 있으므로, 분할 저항 회로의 형성 면적의 축소화 및 출력 전압의 정밀도의 향상을 도모할 수 있다.
본 발명의 반도체 장치가 적용되는 반도체 장치의 다른 예로서 입력 전압을 분할하여 분할 전압을 공급하기 위한 분할 저항 회로와, 기준 전압을 공급하기 위한 기준 전압 발생 회로와 상기 분할 저항 회로로부터의 분할 전압과 상기 기준 전압 발생 회로로부터의 기준 전압을 비교하기 위한 비교 회로를 구비한 전압 검출 회로를 구비한 반도체 장치를 들 수 있다. 그 전압 검출 회로를 구성하는 분할 저항 회로는 본 발명의 반도체 장치를 구성하는 금속 박막 저항체가 적용된 저항 소자를 구비하고 있다.
본 발명의 반도체 장치를 구성하는 금속 박막 저항체가 적용된 분할 저항 회로에 의하면, 형성 면적의 축소화 및 출력 전압의 정밀도 향상을 도모할 수 있으므로, 전압 검출 회로의 형성 면적의 축소화 및 전압 검출 능력의 정밀도의 향상을 도모할 수 있다.
본 발명의 반도체 장치가 적용되는 반도체 장치의 또 다른 예로서 입력 전압의 출력을 제어하는 출력 드라이버와, 출력 전압을 분할하여 분할 전압을 공급하기 위한 분할 저항 회로와, 기준 전압을 공급하기 위한 기준 전압 발생 회로와 상기 분할 저항 회로로부터의 분할 전압과 상기 기준 전압 발생 회로로부터의 기준 전압을 비교하고 비교 결과에 따라 상기 출력 드라이버의 동작을 제어하기 위한 비교 회로를 구비한 정전압 발생 회로를 구비한 반도체 장치를 들 수 있다. 그 정전압 발생 회로를 구성하는 분할 저항 회로는 본 발명의 반도체 장치를 구성하는 금속 박막 저항체가 적용된 저항 소자를 구비하고 있다.
본 발명의 반도체 장치를 구성하는 금속 박막 저항체가 적용된 분할 저항 회로에 의하면, 형성 면적의 축소화 및 출력 전압의 정밀도 향상을 도모할 수 있으므로, 정전압 발생 회로의 형성 면적의 축소화 및 출력 전압의 안정화를 도모할 수 있다.
실시예
도 4A 내지 4K는 본 발명의 제1 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 공정 단면도이다. 도 4K는 반도체 장치의 제1 실시예를 나타내고 있다. 도 4A 내지 4K에서는 동일 기판상에 트랜지스터 소자나 용량 소자 등이 형성되어 있지만, 그러한 소자의 도시는 생략하고 있다. 우선, 도 4K를 참조하여 반도체 장치의 제1 실시예를 설명한다.
실리콘 기판(1)상에는 소자 분리 산화막(3)이 형성되어 있다. 소자 분리 산화막(3)의 형성 영역을 포함한 실리콘 기판(1)상에는 BPSG(Borophospho silicate grass)막 또는 PSG(phospho silicate glass) 막으로 이루어지는 제1 층간 절연막(기초 절연막)(5)이 형성되어 있다. 제1 층간 절연막(5)상에 금속 재료 패턴(7)과 금속 재료 패턴(7) 표면에 형성된 고융점 금속막(9)으로 이루어지는 배선 패턴(11) 이 형성되어 있다. 금속 재료 패턴(7)은 예컨대, AlSiCu막에 의하여 형성되어 있다. 고융점 금속막(9)은 예컨대 TiN막에 의하여 형성되어 있고 반사 방지막 겸 배리어막으로서 기능하는 것이다.
배선 패턴(11)의 형성 영역을 포함한 제1 층간 절연막(5)상에 하층측으로부터 순서로 플라스마 CVD 산화막(13), SOG(spin on glass) 막(15), 플라스마 CVD 산화막(17)으로 이루어지는 제2 층간 절연막(19)이 형성되어 있다. 제2 층간 절연막(19)에 금속 박막 저항체의 양단부 및 배선 패턴(11)에 대응하여 접속 구멍(21)이 형성되어 있다.
제2 층간 절연막(19)상에 접속 구멍(21, 21)간의 영역으로부터 접속 구멍(21)의 내벽 및 배선 패턴(11)상에 걸쳐서 CrSi 박막 저항체(금속 박막 저항체)(23)가 형성되어 있다. CrSi 박막 저항체(23)의 양단부는 접속 구멍(21)내에서 배선 패턴(11)과 전기적으로 접속되어 있다.
CrSi 박막 저항체(23)의 형성 영역을 포함한 제2 층간 절연막(19)상에 하층측이 실리콘 산화막(25), 상층측이 실리콘 질화막(27)으로 이루어지는 최종 보호막으로서의 보호막(29)이 형성되어 있다.
아래에, 도 4A 내지 4K를 참조하여 제조 방법의 제1 실시예를 구체적으로 설명한다.
(1) 예컨대, 상압(常壓) CVD 장치를 이용하여 소자 분리 산화막(3) 및 트랜지스터 소자 등(도시는 생략)의 형성이 완료된 웨이퍼형의 실리콘 기판(1)상에 BPSG막 또는 PSG막으로 이루어지는 제1 층간 절연막(5)을 약 8000Å의 막두께로 형 성한다. 그 후, 리플로우 등의 열처리를 수행하여 제1 층간 절연막(5)의 표면을 평탄화한다(도 4A 참조).
(2) 예컨대, DC 마그네트론 스퍼터링 장치를 이용하여 제1 층간 절연막(5)상에 AlSiCu막으로 이루어지는 배선용 금속막(31)을 약 5000Å의 막두께로 형성하고, 나아가 그 위에 공지의 기술인 반사 방지막으로서의 고융점 금속막(33), 여기에서는 TiN막을 약 800Å의 막두께로 진공중에서 연속적으로 형성한다(도 4B 참조). 여기서, 고융점 금속막(33)은 최종적으로는 후속 공정에서 배선용 금속막(31)으로부터 형성되는 금속 재료 패턴과 금속 박막 저항체와의 접촉 저항을 안정시키기 위한 배리어막으로서도 기능하기 때문에, 배선용 금속막(31)과 고융점 금속막(33)을 진공중에서 연속적으로 형성하는 것이 바람직하다.
(3) 공지의 사진 제판 기술 및 에칭 기술에 의하여 고융점 금속막(33) 및 배선용 금속막(31)을 패터닝하여 금속 배선 패턴(7) 및 고융점 금속막(9)으로 이루어지는 배선 패턴(11)을 형성한다(도 4C 참조). 이 때, 배선용 금속막(31)상에 반사 방지막으로서 기능하는 고융점 금속막(33)이 형성되어 있으므로, 배선 패턴(11)의 형성 영역을 획정하기 위한 레지스터 패턴의 변화 등을 최소한으로 억제할 수 있다.
또, 이 단계에서는 종래 기술과 같이 금속 박막 저항체는 형성되지 않고, 배선 패턴(11)의 기초막은 제1 층간 절연막(5)에 의하여 형성되어 있으므로, 고융점 금속막(33) 및 배선용 금속막(31)의 패터닝을 건식 에칭 기술에 의하여 충분한 오버 에칭으로써 수행할 수 있는 바, 종래 기술의 문제점으로 되어 있는 습식 에칭 기술에 의한 패터닝을 적용할 필요가 없어 회로의 미세화에 영향주지 않는다.
(4) 예컨대, 플라스마 CVD법에 의하여 배선 패턴(11)의 형성 영역을 포함한 제1 층간 절연막(5)상에 플라스마 CVD 산화막(13)을 6000Å 정도의 막두께로 형성한다(도 4D 참조).
(5) 공지의 기술인 SOG의 코팅 처리 및 에치백 처리를 수행함으로써, 플라스마 CVD 산화막(13)상에 SOG막(15)을 형성하고 평탄화한 후, SOG막(15)으로부터의 성분 확산을 방지하기 위한 플라스마 CVD 산화막(17)을 2000Å 정도의 막두께로 형성함으로써 플라스마 CVD 산화막(13), SOG막(15) 및 플라스마 CVD 산화막(17)으로 이루어지는 제2 층간 절연막(19)을 형성한다(도 4E 참조).
(6) 공지의 사진 제판 기술에 의하여 금속 박막 저항체의 양단부의 형성 예정 영역 및 배선 패턴(11)에 대응하여 제2 층간 절연막(19)에 접속 구멍을 형성하기 위한 레지스터 패턴(35)을 형성한다. 레지스터 패턴(35)에는 금속 박막 저항체의 양단부의 형성 예정 영역 및 배선 패턴(11)에 대응하여 개구부(36)가 형성되어 있다(도 4F 참조).
(7) 예컨대, 병행 평판형 플라스마 에칭 장치에 의하여 RF 파워：700 W(와트), Ar：500 sccm(standard cc/분), CHF3：500 sccm, CF4：500 sccm, 압력：3.5 Torr(톨)의 조건하에 레지스터 패턴(35)을 마스크로서 제2 층간 절연막(19)을 선택적으로 제거하여 제2 층간 절연막(19)에 접속 구멍(21)을 형성한다. 접속 구멍(21)의 저부에는 반사 방지막 겸 배리어막으로서의 고융점 금속막(9)이 약 600Å의 막 두께로 잔존하고 있다.
그 후, 레지스터 패턴(35)을 제거한다(도 4G 참조).
여기서, 접속 구멍(21) 형성 후에, 접속 구멍(21)의 측벽 등에 부착되어 있는 에칭시의 부생성물 제거 공정을 수행하여도 좋다. 또, 접속 구멍(21) 내부에서의 금속 박막 저항체의 표면피복률(step coverage)을 개선하는 목적으로 에칭 조건의 변경에 따른 테이퍼 에칭이나, 습식 에칭 기술과 건식 에칭 기술을 조합한 에칭 처리 등에 의하여 접속 구멍(21) 형상의 개선을 수행하여도 좋다.
또, 상기 공정 (7)에 있어서, 플라스마 에칭 조건을 최적화함으로써 제2 층간 절연막(19)의 에칭 비율에 대한 고융점 금속막(9)의 에칭 비율을 더욱 낮게 억제하는 것은 충분히 가능하고, 접속 구멍(21)의 저부에 남는 고융점 금속막(9)의 막두께를 이 실시예보다 크게 할 수도 있다. 나아가, 고융점 금속막(9)의 형성 시점에서의 막두께를 낮게 억제하면서 접속 구멍(21) 형성 후의 고융점 금속막(9)의 잔존 막두께를 확보하는 것도 가능하다. 이와 같이, 접속 구멍(21)을 형성하는 상기 공정 (7)을 금속 박막 저항체가 형성되지 않은 단계에서 수행하므로, 금속 박막 저항체가 얇음으로 인한 제약을 전혀 받지 않고 접속 구멍(21)을 가공할 수 있고, 건식 에칭 기술의 적용에 따른 미세화를 충분히 추구할 수 있다.
(8) 예컨대, 멀티 챔버 스퍼터링 장치의 Ar 스퍼터 에칭 챔버에서 진공중, DC 바이어스：1250 V, Ar：20 sccm, 압력：8.5 mTorr(미리톨), 처리 시간：20초의 조건하에 접속 구멍(21)내를 포함한 제2 층간 절연막(19)의 표면에 대하여 Ar 스퍼터 에칭 처리를 수행한다. 이 에칭 조건은 1000℃, 습식 분위기에서 형성한 열산화 막을 약 50Å만 에칭하는 조건과 동등하다. 이 처리를 수행한 후의 접속 구멍(21) 저부에 잔존하는 고융점 금속막(9)의 막두께는 500Å정도이었다.
계속하여 Ar 스퍼터 에칭 완료 후에 진공을 파괴하지 않고 연속하여 금속 박막 저항체용의 CrSi 박막(금속 박막)(37)을 형성한다. 여기에서는 반도체 웨이퍼를 Ar 스퍼터 에칭 챔버로부터 CrSi 타겟이 장착된 스퍼터 챔버에 이송한 후, Si/Cr=80/20wt%(중량 퍼센트)의 CrSi 타겟을 사용하여 DC 파워：0.7 KW(킬로와트), Ar：85 sccm, 압력：8.5 mTorr, 처리 시간：9초의 조건하에 처리를 수행하여 접속 구멍(21)내를 포함한 제2 층간 절연막(19)상 전면에 CrSi 박막(37)을 약 50Å의 막두께로 형성한(도 2(h) 참조).
이와 같이, 금속 박막 저항체용의 CrSi 박막(37)을 형성하기 전에, 접속 구멍(21)내를 포함한 제2 층간 절연막(19)에 대하여 Ar 스퍼터 에칭 처리를 수행함으로써 접속 구멍(21)의 내부를 청정함과 동시에, 접속 구멍(21) 저부의 고융점 금속막(9) 표면에 형성되어 있는 극소량의 자연 산화막을 제거할 수 있다. 이것에 의하여, 배선 패턴(11)과 CrSi 박막(37)의 양호한 전기적 접속을 이룰 수 있다.
나아가, 상기 Ar 스퍼터 에칭 처리를 수행함으로써 후속 공정에서 CrSi 박막(37)으로부터 형성되는 CrSi 박막 저항체의 기초막 의존성을 개선할 수 있다. 이 효과에 대해서는 후술한다.
(9) 사진 제판 기술에 의하여 CrSi 박막(37)상에 금속 박막 저항체의 형성 영역을 획정하기 위한 레지스터 패턴(39)을 형성한다. 예컨대, RIE(반응성 이온 에칭) 장치를 이용하여 레지스터 패턴(39)을 마스크로서 CrSi 박막(37)을 패터닝하여 CrSi 박막 저항체(23)를 형성한다(도 4I 참조).
(10) 레지스터 패턴(39)을 제거한다(도 4J 참조). 여기서, CrSi 박막 저항체(23)는 접속 구멍(21)내에서 배선 패턴(11)과 전기적으로 접속되어 있으므로, 종래 기술과 같이 금속 박막 저항체 윗면에서 전기적 접속을 이루기 위하여 불화수소산 수용액에 의한 CrSi 박막 저항체(23) 표면의 금속 산화막 제거 처리를 수행할 필요는 없다.
(11) 예컨대, 플라스마 CVD법에 의하여 CrSi 박막 저항체(23)의 형성 영역을 포함한 제2 층간 절연막(19)상에 보호막으로서의 실리콘 산화막(25) 및 실리콘 질화막(27)을 순차적으로 형성한다. 이상에 의하여 반도체 장치의 제조 공정이 완료된다(도 4K 참조).
상기 실시예에 의하면, 배선 패턴(11) 및 접속 구멍(21)을 형성한 후, CrSi 박막 저항체(23)를 형성하고 접속 구멍(21)내에서 CrSi 박막 저항체(23)와 배선 패턴(11)의 전기적 접속을 형성하므로, CrSi 박막 저항체(23)를 패터닝한 후에 습식 에칭 기술에 의한 패터닝을 수행할 필요는 없다.
나아가, CrSi 박막 저항체(23)와 배선 패턴(11)의 접촉면이 대기에 노출되지 않으므로, CrSi 박막 저항체(23)에 대한 표면 산화막 제거 처리 및 에칭 방지용 배리어막 형성을 수행하지 않아도 CrSi 박막 저항체(23)와 배선 패턴(11)의 양호한 전기적 접속을 안정하게 이룰 수 있다.
이것에 의하여, CrSi 박막 저항체(23)의 막두께에 관계없이 공정수를 증가시키지 않고 CrSi 박막 저항체(23)의 미세화 및 저항값의 안정화를 실현할 수 있다.
나아가, CrSi 박막 저항체(23)와 금속 재료 패턴(7) 사이에 배리어막으로서 기능하는 고융점 금속막(9)을 개재시키고 있으므로, CrSi 박막 저항체(23)와 배선 패턴(11)의 접촉 저항의 변동을 절감시킬 수 있어 저항값의 정밀도 및 제품 수율의 향상을 도모할 수 있다.
나아가, 고융점 금속막(9)은 배리어막 겸 반사 방지막으로서도 기능하고 있는 바, 종래 기술에 비하여 제조 공정을 증가시키지 않고 고융점 금속막(9)을 형성할 수 있으므로, 제조 비용의 증대를 방지하고 또한 금속 박막 저항체와 배선 패턴의 접촉 저항을 안정시킬 수 있다.
도 5 및 도 6을 참조하여 상기 실시예와 같은 구성으로 형성한 금속 박막 저항체의 특성에 대하여 조사한 결과를 나타낸다. 도 5는 금속 박막 저항체의 시이트 저항과 막두께의 관계를 나타내고, 종축은 시이트 저항(Ω／□), 횡축은 CrSi 막두께(Å)를 나타낸다. 도 6은 금속 박막 저항체의 시이트 저항에 대한 웨이퍼면내의 63 개소에서의 측정 결과의 표준 편차(σ)를 평균값(AVE)으로 나눈 값(σ／AVE)과 CrSi 막두께의 관계를 나타내고, 종축은 σ／AVE(%), 횡축은 CrSi 막두께(Å)를 나타낸다.
금속 박막 저항체의 형성 조건은 다음과 같다.
멀티 챔버 스퍼터링 장치를 이용하여 DC 파워：0.7 KW, Ar：85 sccm, 압력：8.5 mTorr, 타겟：Si/Cr = 50/50wt% 및 80/20wt%의 2종류에 대하여, 퇴적 시간을 조정함으로써 CrSi 박막을 25∼500Å의 막두께로 샘플을 작성하였다. 또한, Si/Cr = 50/50wt%의 샘플에 대해서는 막두께가 500Å의 것은 작성하지 않았다.
또, CrSi 박막 형성전의 Ar 스퍼터 에칭 처리는 상기 멀티 챔버 스퍼터링 장치를 이용하여 DC 바이어스：1250 V, Ar：20 sccm, 압력：8.5 mTorr, 처리 시간：160초의 조건하에 수행하였다. 이것은 1000℃, 습식 분위기에서 형성한 열산화막을 400Å만 에칭 제거하는데 상당한 처리이다.
또, 본 샘플에서는 금속 박막 저항체에 접속하는 하층의 금속 배선으로서 막두께가 5000Å인 AlSiCu막을 이용하고 AlSiCu막과 CrSi 박막간의 접속 구멍 저부에는 AlSiCu막상의 TiN막이 형성되어 있지 않은 구조를 채용하였다.
시이트 저항의 측정은 폭이 0.5 ㎛(마이크로 미터), 길이가 50 ㎛의 띠모양 패턴을 0.5 ㎛의 간격으로 20개 배치한 중의 1개 금속 박막 저항체의 양단에 1 V의 전압을 인가하여 전류값을 측정하는 2 단자법으로 수행하였다.
또, 금속 배선과 CrSi 박막 저항체를 연결하는 접속 구멍의 평면 치수는 0.6 ㎛ 0.6 ㎛이었다.
도 5에 나타낸 바와 같이, 타겟(Si/Cr = 50/50wt%과 Si/Cr = 80/20wt%)의 조성에 관계없이 200Å이상의 막두께로부터 25Å의 아주 얇은 막두께까지 막두께와 시이트 저항의 선형성(線形性)이 유지되어 있고, 종래 기술로는 형성할 수 없는 미세한 치수의 금속 박막 저항체를 얇은 막두께로 형성할 수 있다는 것을 알 수 있다.
또, 웨이퍼면내 63 개소에서의 시이트 저항의 변동을 나타내는 도 6을 참조하여도, 타겟(Si/Cr = 50/50wt%과 Si/Cr = 80/20wt%)의 양쪽 모두 저항값의 변동은 막두께의 영향을 거의 받지 않고, 저항값의 변동도 매우 작고 안정되어 있다는 것 이 판명되었다. 이에 따라, 본 발명의 구조를 채용하면, 아주 미세한 금속 박막 저항체 패턴을 금속 박막 저항체의 막두께에 관계없이 안정하게 형성할 수 있다.
도 7A 및 7B는 금속 박막 저항체용의 금속 박막을 형성하기 전에 Ar 스퍼터 에칭 처리를 수행한 경우 및 수행하지 않은 경우의 CrSi 박막 저항체의 시이트 저항과 금속 박막 저항체의 기초막을 형성한 후 경과한 시간과의 관계를 나타내는 도면으로서, 도 7A는 Ar 스퍼터 에칭 처리를 수행한 경우, 도 7B는 수행하지 않은 경우를 나타낸다. 도면에 있어서, 종축은 시이트 저항(Ω／□), 횡축은 기초막 형성 후 경과 시간(시간)을 나타낸다.
도 7A, 7B의 샘플에 대하여, 기초막으로서 플라스마 CVD법에 따라 2000Å의 막두께로 형성한 플라스마 SiN막과 플라스마 NSG(non-doped silicate glass) 막의 2개의 실리콘 웨이퍼를 준비하고, 이러한 실리콘 웨이퍼로 형성한 CrSi 박막 저항체를 이용하여 CrSi 박막 저항체의 시이트 저항을 4 단자법에 따라 측정하였다.
기초막의 플라스마 SiN막은 병행 평판형 플라스마 CVD 장치를 이용하여 온도：360℃, 압력：5.5 Torr, RF 파워：200 W, SiH4：70 sccm, N2：3500 sccm, NH3 ：40 sccm의 조건하에 형성하였다.
플라스마 NSG막은 병행 평판형 플라스마 CVD 장치를 이용하여 온도：400℃, 압력：3.0 Torr, RF 파워：250 W, SiH4：16 sccm, N2O：1000 sccm의 조건하에 형성하였다.
CrSi 박막 저항체는 멀티 챔버 스퍼터링 장치를 이용하여 Si/Cr = 80/20wt% 의 타겟, DC 파워：0.7 KW, Ar：85 sccm, 압력：8.5 mTorr, 퇴적 시간：13초의 조건하에 처리를 수행하여 100Å의 막두께로 형성하였다.
Ar 스퍼터 에칭 처리를 수행한 샘플에는 상기 멀티 챔버 스퍼터링 장치를 이용하여 DC 바이어스：1250 V, Ar：20 sccm, 압력：8.5 mTorr, 처리 시간：80초의 조건하에 수행하였다. 이것은 1000℃, 습식 분위기에서 형성한 열산화막을 200Å만큼 에칭 제거하는데 상당한 처리이다.
도 7B에 나타낸 바와 같이, CrSi 박막의 형성전에 Ar 스퍼터 에칭 처리를 수행하지 않은 경우, 기초막의 차이(SiN막과 NSG막)에 의하여 시이트 저항에 크게 차이가 난다는 것이 판명되었다. 나아가, 기초막을 형성해서 CrSi 박막 저항체를 형성하기까지에 경과한 시간의 영향을 크게 받고 있다는 것이 판명되었다.
이것에 대하여, 도 7A에 나타낸 바와 같이, Ar 스퍼터 에칭 처리를 수행한 경우, 기초막의 종류 및 경과 시간 모두가 CrSi 박막 저항체의 시이트 저항에 거의 영향을 주지 않는다는 것을 알 수 있다.
이에 따라, Ar 스퍼터 에칭 처리를 수행한 후, 진공중에서 연속하여 금속 박막 저항체용의 금속 박막을 형성함으로써 앞 공정으로부터의 경과 시간이나 제품마다 상이한 기초막의 차이 등에 의하여 발생하는 저항값의 변동을 대폭 개선할 수 있다는 것이 판명되었다.
도 8은 Ar 스퍼터 에칭량과 시이트 저항의 관계를 나타내는 도면이다. 종축은 시이트 저항(Ω／□), 횡축은 에칭량(열산화막 에칭 환산량)(Å)을 나타낸다. 도 8의 샘플에 있어서, 기초막 및 CrSi 박막 저항체는 도 7A, 7B의 샘플 형성과 같 은 조건하에 형성한 플라스마 NSG막 및 CrSi 박막 저항체를 이용하였다. 또한, 막 형성으로부터 일주간 경과한 플라스마 NSG막에 대하여 Ar 스퍼터 에칭을 수행한 후, 그 플라스마 NSG막 상에 CrSi 박막 저항체를 형성하였다. Ar 스퍼터 에칭의 조건에 대해서는 에칭량 이외는 도 7A, 7B의 샘플과 같은 조건하에 수행하였다. 그리고, 습식 분위기에서 형성한 열산화막 에칭 환산량으로 0Å(Ar 스퍼터 에칭 없음), 25Å, 50Å, 100Å, 200Å, 400Å, 1000Å이 되도록 조정하였다. CrSi 박막 저항체의 시이트 저항을 4 단자법에 따라 측정하였다.
도 8의 결과로부터, Ar 스퍼터 에칭은 습식 분위기에서 형성한 열산화막 에칭 환산량으로 25Å이상의 막두께만큼 수행하면, CrSi 박막 저항체의 저항값 안정화의 효과를 얻을 수 있다는 것이 판명되었다. 또한, 도 8에서는 Ar 스퍼터 에칭 조건하에 열산화막 에칭 환산량으로 1000Å의 막두께만큼 에칭한 것까지만 샘플을 제작하였지만, 열산화막 에칭 환산량으로 1000Å이상의 막두께만큼 에칭한 경우에도, 금속 박막 저항체의 형성 영역에 기초막이 잔존하고 있다면, 상기 Ar 스퍼터 에칭의 효과를 얻을 수 있다고 예상할 수 있다.
나아가, Ar 스퍼터 에칭 처리의 효과는 기초막 뿐만 아니라, CrSi 박막의 저항값 자체의 안정성에도 영향을 준다는 것이 판명되었다.
　 도 9는 CrSi 박막을 형성한 후에, 온도 25℃, 습도 45%의 대기중에 방치한 시간과 형성 직후의 시이트 저항(R0)에서의 시이트 저항 변화율(ΔR/R0)의 관계를 나타내는 도면으로서, 종축은 ΔR/R0(%), 횡축은 방치 시간(시간)을 나타낸다.
도 9의 샘플에 있어서, 기초막 및 CrSi 박막 저항체는 도 7A, 7B의 샘플 형성과 같은 조건하에 형성한 플라스마 NSG막 및 CrSi 박막 저항체를 이용하였다.
Ar 스퍼터 에칭에 대해서는, 처리를 하지 않은 것(Ar 에칭 없음), 처리 시간 40초이고 열산화막 환산으로 100Å인 것(Ar 에칭량 100Å), 처리 시간 80초이고 열산화막 환산으로 200Å인 것(Ar 에칭량 200Å)의 세 종류를 준비하였다.
Ar 스퍼터 에칭 처리를 하지 않은 샘플(Ar 에칭 없음:도면의 A)에서는 형성 후부터 시간이 경과함에 따라 저항값이 상승하고, 300시간 이상 방치한 경우에, 3% 이상이나 저항값이 변동하고 있다는 것이 판명되었다.
이것에 대하여, Ar 스퍼터 에칭 처리를 한 샘플(Ar 에칭량 100Å:도면의 B, 및 Ar 에칭량 200Å:도면의 C)에서는 저항값의 변화율이 큰 폭으로 감소하여 300시간 이상 방치하여도 형성 직후의 시이트 저항 1%에서 벗어나지 않았다.
나아가, 도면의 B와 C를 비교하면, Ar 스퍼터 에칭량 여부의 영향은 작으므로 약간의 에칭량으로 효과가 있다는 것이 판명되었다.
이상, 도 5 내지 도 9를 참조하여 기초막의 시이트 저항에 대한 영향이나 대기 방치 시간의 영향에 대한 본 발명의 효과를 설명하였지만, 이러한 효과는 샘플로서 사용한 타겟이 Si/Cr = 50/50 wt% 또는 80/20 wt%의 CrSi 박막 저항에 한정되는 것은 아니다. 또한, Si/Cr = 50/50∼90/10 wt%의 타겟으로 형성한 CrSi 박막 및 CrSiN막 모두에서 상기와 같은 효과가 관찰되었다.
또, Ar 스퍼터 에칭 방법도 상기에서 사용한 DC 바이어스 스퍼터 에칭법에 한정되는 것은 아니다.
도 10은 접속 구멍 형성시에 접속 구멍 저부에 고융점 금속막을 잔존시킨 샘플과 완전히 제거한 샘플에 대하여, 열처리에 기인하는 금속 박막 저항과 금속 배선의 접촉 저항의 변동을 조사한 결과를 나타내는 도면이다. 종축은 열처리전의 접촉 저항값으로 규격화한 값을 나타내고, 횡축은 열처리 횟수를 나타낸다.
도 10의 샘플에 대하여, 접속 구멍 형성시의 건식 에칭 시간을 조정함으로써 접속 구멍 저부의 고융점 금속막을 500Å 정도 잔존시킨 샘플과 고융점 금속막을 완전히 제거한 샘플을 작성하였다.
고융점 금속막에는 TiN막을 사용하였다.
CrSi 박막 저항체는 Si/Cr = 80/20 wt%, DC 파워：0.7 KW, Ar：85 sccm, 압력：8.5 mTorr, 퇴적 시간：6초의 조건하에 50Å의 막두께로 형성하였다.
CrSi 박막 형성전의 Ar 스퍼터 에칭 처리는 DC 바이어스：1250 V, Ar：20 sccm, 압력：8.5 mTorr, 처리 시간：160초의 조건하에 수행하였다. 이것은 1000℃, 습식 분위기에서 형성한 열산화막을 400Å만큼 에칭 제거하는데 상당한 처리이다.
접속 구멍의 평면 치수는 0.6 ㎛ 0.6 ㎛이고, 접촉 저항 측정 방법은 4 단자법을 이용하였다.
상술한 샘플에 대하여 350℃, 질소 분위기중에서 30분간의 열처리를 추가함으로써 접촉 저항이 어떻게 변화하는지 여부를 조사하였다.
TiN막을 접속 구멍 저부에 구비하는 샘플(도면에서 D)은 열처리를 2회 추가하여도 거의 열처리전의 접촉 저항으로부터 변화하지 않는다. 이것에 대하여, TiN막을 완전히 제거한 샘플(도면에서 E)은 2회의 열처리 추가로 접촉 저항이 열처리 전에 비하여 20% 이상 변동하고 있다. 이것은 TiN막이 CrSi 박막과 금속 배선의 상호 작용에 따른 저항 변동을 방지하는 배리어 막으로서의 기능을 구비한다는 것을 의미하고 있다.
CrSi 박막 저항체와 금속 배선 사이에 TiN막을 존재시킴으로써 예컨대, 소결(sintering)이나 CVD 등 제조 공정에서 수행되는 열처리로 인한 접촉 저항의 변동을 아주 작게 할 수 있음과 동시에, 후속 공정인 조립 작업에서 수행되는 납땜 처리 등의 열처리에서의 접촉 저항의 변동을 방지할 수 있다. 이것에 의하여, 설정한 그대로의 접촉 저항을 안정하게 얻을 수 있음과 동시에, 조립 전후의 접촉 저항의 변동을 방지할 수 있어 제품의 고정밀화 및 제품 수율을 향상시킬 수 있다.
도 4A 내지 4K를 참조하여 설명한 제조 방법의 실시예에서는 상기 공정 (2)에서 배선용 금속막(31)과 고융점 금속막(33)을 진공중에서 연속적으로 형성하고 있지만, 본 발명은 이것에 한정되는 것은 아니다.
예컨대, 배선용 금속막(31)을 형성하고, 일단 대기에 노출시킨 후 고융점 금속막(33)을 형성한 경우에는, 배선용 금속막(31) 표면에 형성되는 자연 산화막의 영향으로 배선용 금속막(31)과 고융점 금속막(33)의 사이에 전기적 도통을 확보하는 것이 곤란하게 된다.
이와 같은 경우, 배선용 금속막(31) 및 고융점 금속막(33)을 패터닝하여 형성한 금속 재료 패턴(7) 및 고융점 금속막(9)으로 이루어지는 배선 패턴(11)상의 제2 층간 절연막(19)에 접속 구멍(21)을 형성하는 단계에서 접속 구멍(21) 저부의 고융점 금속막(9)을 전부 제거함으로써 배선 패턴(11)과 CrSi 박막 저항체(23)간의 전기적 접속을 이룰 수 있다.
또, 상기 공정 (2)에 있어서, 반사 방지막 겸 배리어 막으로서 기능하는 고융점 금속막(33)을 800Å의 막두께로 형성하고 있지만, 본 발명은 이것에 한정되는 것은 아니다.
일반적으로, 반사 방지막으로서의 고융점 금속막은 500Å 이하의 막두께로 형성되지만, 본 발명의 반도체 장치의 제조 방법에 있어서, 접속 구멍(21)의 저부에 배리어 막으로서의 고융점 금속막(9)을 잔존시키고자 하는 경우에는, 접속 구멍(21) 형성시의 오버 에칭(상기 공정 (7) 참조)이나 금속 박막 형성시의 Ar 스퍼터 에칭 처리(상기 공정 (8) 참조)에서 고융점 금속막(9)의 막 소모가 약간 초래되기 때문에, 배리어 막으로서의 기능을 안정적으로 얻기 위하여 500Å 이상의 막두께로 형성하는 것이 바람직하다.
다만, 상술한 바와 같이, 접속 구멍(21) 형성용의 에칭 조건이나 Ar 스퍼터 에칭 조건을 최적화함으로써, 고융점 금속막(9)의 막두께가 500Å 이하이어도 고융점 금속막(9)의 막 소모를 최소한으로 억제하여 배리어 막으로서의 기능을 발휘시키는 것은 가능하다.
또, 상기 공정 (8)에 있어서, CrSi 박막(37)의 형성 직전에 Ar 스퍼터 에칭 처리를 수행하고 있지만, 배리어 막으로서의 고융점 금속막(9)이 접속 구멍(21) 저부에 잔존하고 있는 경우에는, TiN막으로 이루어지는 고융점 금속막(9)은 대기에 노출되어도 AlSiCu막처럼 견고한 자연 산화막을 형성하지 않기 때문에, 상기 Ar 스퍼터 에칭 처리를 수행하지 않아도 CrSi 박막(37)과 배선 패턴(11)의 전기적 접속 을 이룰 수 있다. 다만, 상술한 바와 같이 CrSi 박막(37)의 형성 직전에 Ar 스퍼터 에칭 처리를 수행함으로써 CrSi 박막 저항체(23)의 저항값의 안정성을 개선할 수 있으므로, Ar 스퍼터 에칭 처리를 수행하는 것이 바람직하다.
또, 상술한 실시예에서는 제2 층간 절연막(19)으로서 SOG막(15)의 형성 및 에치백 기술을 이용하여 평탄화한 것을 이용하고 있지만, 금속 박막 저항체의 기초가 되는 절연막은 이것에 한정되는 것은 아니다. 금속 박막 저항체의 기초가 되는 절연막으로서는, 예컨대 공지의 기술인 CMP(chemical mechanical polish) 기술을 이용하여 평탄화 처리를 수행한 절연막이나, 평탄화 처리를 수행하지 않은 플라스마 CVD 산화막 등, 다른 절연막이어도 좋다. 다만, 아날로그 저항 소자 중에는 TCR(온도 의존성) 뿐만 아니라, 페어성(paring characteristics)이나 비 정밀도(relative accuracy)도 중요하게 되는 구성으로 사용되는 경우도 많기 때문에, 특히, 본 발명의 반도체 장치를 구성하는 금속 박막 저항체를 아날로그 저항 소자에 적용하는 경우에는, 금속 박막 저항체의 기초가 되는 절연막은 평탄화 처리가 되어 있는 것이 바람직하다.
도 11은 금속 박막 저항체의 기초가 되는 절연막이 상기와 같이 설명한 실시예와는 상이한 구조를 구비한 반도체 장치 및 그 제조 방법의 제2 실시예를 설명하기 위한 단면도이다. 도 11에서는 동일 기판상에 트랜지스터 소자나 용량 소자 등이 형성되어 있지만, 그러한 소자의 도시는 생략한다. 도 4A 내지 4K와 동일 기능을 수행하는 부분에는 동일 부호를 부여하고 그 부분의 상세한 설명은 생략한다.
도 11에 나타낸 바와 같이, 실리콘 기판(1)상에는 소자 분리 산화막(3), 제1 층간 절연막(5), 금속 재료 패턴(7) 및 고융점 금속막(9)으로 이루어지는 배선 패턴(11)이 형성되어 있다.
배선 패턴(11)의 형성 영역을 포함한 제1 층간 절연막(5)상에 SOG막으로 이루어지는 제2 층간 절연막(44)이 형성되어 있다. 제2 층간 절연막(19)에 금속 박막 저항체의 양단부 및 배선 패턴(11)에 대응하여 접속 구멍(21)이 형성되어 있다.
제2 층간 절연막(44)상에 접속 구멍(21, 21)간의 영역으로부터 접속 구멍(21)의 내벽 및 배선 패턴(11)상에 걸쳐서 CrSi 박막 저항체(23)가 형성되어 있다. CrSi 박막 저항체(23)의 형성 영역을 포함한 제2 층간 절연막(44)상에 실리콘 산화막(25) 및 실리콘 질화막(27)으로 이루어지는 보호막(29)이 형성되어 있다.
제2 층간 절연막(44)의 형성 방법에 대하여 설명하면, SOG를 예컨대 4000Å의 막두께로 도포한 후, 열처리를 실시하여 제2 층간 절연막(44)을 형성한다. 이것에 의하여, SOG막으로 이루어지는 제2 층간 절연막(44) 표면의 단차를 경감할 수 있다.
도 12는 금속 박막 저항체의 기초가 되는 절연막이 상기와 같이 설명한 실시예와는 또 다른 구조를 구비한 반도체 장치 및 그 제조 방법의 제3 실시예를 설명하기 위한 단면도이다. 도 12에서는 동일 기판상에 트랜지스터 소자나 용량 소자 등이 형성되어 있지만, 그러한 소자의 도시는 생략한다. 도 4A 내지 4K와 동일 기능을 수행하는 부분에는 동일 부호를 부여하고 그 부분의 상세한 설명은 생략한다.
이 제3 실시예가 도 4K를 참조하여 설명한 실시예 및 도 11을 참조하여 설명한 실시예와 상이한 점은, 제2 층간 절연막(46)이 CMP법에 의하여 평탄화되어 있는 것이다. 제2 층간 절연막(46)의 재료는 예컨대 플라스마 CVD 산화막이다. 이것에 의하여, CrSi 박막 저항체(23)의 기초막인 제2 층간 절연막(46)의 평탄성을 더욱 향상시킬 수 있다.
제2 층간 절연막(46)의 형성 방법의 일례를 설명하면, 플라스마 CVD 산화막을 약 10000Å의 막두께로 형성하고, CMP법에 의하여 약 4000Å의 막두께까지 연마하여 평탄화한다.
또, CrSi 박막 저항체의 기초가 되는 절연막으로서 HDP(high-density-plasma)－CVD법에 의하여 형성된 CVD 절연막을 이용하여도 좋다. 예컨대, 약 8000Å의 막두께로 형성한 HDP－CVD막을 약 4000Å의 막두께로 에치백함으로써 양호한 평탄성을 구비한 절연막을 형성할 수 있다.
또, 상술한 실시예에서는 CrSi 박막 저항체(23) 위에 보호막(29)을 형성하고 있지만, 본 발명은 이것에 한정되는 것은 아니고, 예컨대, 제2층째의 금속 배선을 형성하기 위한 층간 절연막 등, CrSi 박막 저항체(23)상의 막은 어떠한 절연막이어도 좋다.
도 13A 내지 13D는 제조 방법의 제4 실시예를 설명하기 위한 공정 단면도이다. 도 13D는 반도체 장치의 제4 실시예를 나타내고 있다. 도 13A 내지 13D에서는 동일 기판상에 트랜지스터 소자나 용량 소자 등이 형성되어 있지만, 그러한 소자의 도시는 생략한다. 도 4A 내지 4K와 동일 기능을 수행하는 부분에는 동일 부호를 부여하고 그 부분의 상세한 설명은 생략한다. 우선, 도 13D를 참조하여 반도체 장치의 제4 실시예를 설명한다.
실리콘 기판(1)상에 소자 분리 산화막(3), 제1 층간 절연막(5), 금속 재료 패턴(7) 및 고융점 금속막(9)으로 이루어지는 배선 패턴(11), 및 플라스마 CVD 산화막(13), SOG막(15) 및 플라스마 CVD 산화막(17)으로 이루어지는 제2 층간 절연막(19)이 형성되어 있다. 제2 층간 절연막(19)에 금속 박막 저항체의 양단부 및 배선 패턴(11)에 대응하여 접속 구멍(21)이 형성되어 있다.
제2 층간 절연막(19)상에 접속 구멍(21, 21)간의 영역으로부터 접속 구멍(21)의 내벽 및 배선 패턴(11)상에 걸쳐서 CrSi 박막 저항체(23)가 형성되어 있다. CrSi 박막 저항체(23)의 윗면에 CrSiN막(금속 질화막)(41)이 형성되어 있다. CrSi 박막 저항체(23)와 CrSiN막(41) 사이에 CrSiO(금속 산화막)은 형성되어 있지 않다.
도시는 생략하지만, CrSi 박막 저항체(23)의 형성 영역을 포함한 제2 층간 절연막(19)상에 층간 절연막 또는 보호막이 형성되어 있다.
도 13A 내지 13D를 참조하여 제조 방법의 실시예를 설명한다.
(1) 도 4A 내지 4G를 참조하여 설명한 상기 공정 (1) 내지 (7)과 동일 양태의 공정에 의하여 소자 분리 산화막(3)의 형성이 완료된 웨이퍼형의 실리콘 기판(1)상에 제1 층간 절연막(5), 금속 배선 패턴(7) 및 고융점 금속막(9)으로 이루어지는 배선 패턴(11), 및 플라스마 CVD 산화막(13), SOG막(15) 및 플라스마 CVD 산화막(17)으로 이루어지는 제2 층간 절연막(19)을 형성하고, 제2 층간 절연막(19)에 접속 구멍(21)을 형성한다(도 13A 참조).
(2) 도 4H를 참조하여 설명한 상기 공정 (8)과 같은 공정에 의하여 예컨대, 멀티 챔버 스퍼터링 장치의 Ar 스퍼터 에칭 챔버에서 진공중 접속 구멍(21)내를 포함한 제2 층간 절연막(19)의 윗면에 대하여 Ar 스퍼터 에칭 처리를 수행하고, 계속하여 Ar 스퍼터 에칭 완료 후에 진공을 파괴하지 않고 연속하여 금속 박막 저항체용의 CrSi 박막(37)을 형성한다.
나아가, CrSi 박막(37)을 형성한 후, 진공을 파괴하지 않고 연속하여 CrSi 박막(37)상에 CrSiN막(43)을 형성한다. 여기에서는 CrSi 박막(37)의 형성에 이용한 Si/Cr = 80/20 wt%의 CrSi 타겟을 사용하고 DC 파워：0.7 KW(킬로와트), Ar＋N2(아르곤과 질소의 혼합 가스)：85 sccm, 압력：8.5 mTorr, 처리 시간：6초의 조건하에 처리를 수행하여 CrSi 박막(37)상에 CrSiN막(43)을 약 50Å의 막두께로 형성한다(도 13B 참조).
(3) 도 2I를 참조하여 설명한 상기 공정 (9)와 동일 양태로 하여 사진 제판 기술에 의하여 CrSiN막(43)상에 금속 박막 저항체의 형성 영역을 획정하기 위한 레지스터 패턴(39)을 형성하고, RIE(반응성 이온 에칭) 장치를 이용하여 레지스터 패턴(39)을 마스크로서 CrSiN막(43) 및 CrSi 박막(37)을 패터닝하여 CrSiN막(41) 및 CrSi 박막 저항체(23)로 이루어지는 적층 패턴을 형성한다(도 13C 참조).
(4) 레지스터 패턴(39)을 제거한다(도 13D 참조). 상술한 실시예와 마찬가지로, CrSi 박막 저항체(23)는 배선 패턴(11)과 전기적으로 접속되어 있으므로, 종래 기술과 같이 불화수소산 수용액에 의한 CrSi 박막 저항체(23) 표면의 금속 산화막 제거 처리를 수행할 필요는 없다. 나아가, CrSi 박막 저항체(23)의 윗면은 CrSiN막(41)에 의하여 덮여 있으므로, 대기 등 산소를 포함한 분위기중에 노출되어도 CrSi 박막 저항체(23)의 윗면이 산화되지 않는다.
그 후, 도시는 생략하지만, CrSi 박막 저항체(23) 및 CrSiN막(41)의 형성 영역을 포함한 제2 층간 절연막(19)상에 층간 절연막 또는 보호막을 형성한다.
일반적으로, 금속 박막은 산소와의 반응성이 높고, 금속 박막을 대기에 노출시킨 상태로 장시간 방치하면 저항값이 변동하게 된다는 것은 이미 알려져 있다.
이 실시예에서는 CrSi 박막 저항체(23)의 윗면에 CrSiN막(41)을 형성함으로써 CrSi 박막 저항체(23)의 윗면이 대기에 노출되어 CrSi 박막 저항체(23)의 저항값이 변동하는 것을 방지하고 있다. 여기서, CrSi 박막 저항체(23)를 형성하기 위한 CrSi 박막(37)이 성막된 단계에서 CrSi 박막(37)과 배선 패턴(11)의 전기적 접속은 완료되어 있기 때문에, CrSi 박막(37)상에 새로운 박막이 성형되어도 특성상 아무런 영향도 주지 않게 된다.
도 14는 CrSiN막 형성용 가스의 N2 분압과 CrSiN막의 저항율의 관계를 나타내는 도면으로서, 종축은 저항율 ρ(mohmcm(밀리 옴센티미터)), 횡축은 N2 분압(%)을 나타낸다. 여기에서는 타겟：Si/Cr = 50/50 wt%, DC 파워：0.7 KW, Ar＋N2：85 sccm, 압력：8.5 mTorr, 처리 시간：6초의 조건하에 Ar＋N2 가스의 N2 분압을 조정하여 CrSiN막을 형성하였다.
N2 분압을 18% 이상 첨가하여 리액티브 스퍼터에 의하여 형성된 CrSiN막은 N2를 전혀 첨가하지 않는 가스를 이용한 경우(N2 분압이 0%)에 비하여 10배 이상의 높은 저항율을 보여준다. 따라서, N2 분압을 18% 이상으로 설정하여 CrSiN막을 성막하도록 하면, CrSi 박막 저항체상에 직접 CrSiN막을 형성하여도 CrSi 박막 저항체 전체의 저항값은 CrSi 박막이 결정하게 되어, CrSiN막은 저항값에 거의 영향을 주지 않게 된다. 여기서, N2 분압의 상한은 90% 정도이다. N2 분압을 90%보다 크게 설정한 경우, 스퍼터링 속도의 대폭적인 저하를 초래하여 생산 효율이 저하하므로 바람직하지 않다.
또한, CrSiN막은 N2 분압을 예컨대, 6∼11% 정도 첨가하여 리액티브 스퍼터에 의하여 형성하도록 하면, CrSiN막 자체를 금속 박막 저항체로서 사용하는 것도 가능하다.
또, 상술한 실시예에서는 CrSi 박막 저항체(23)상에 CrSiN막(41)을 형성하고 있지만, CrSi 박막 저항체(23)상에 CVD계의 절연막, 예컨대 실리콘 질화막 등을 형성하여도 좋다. 그러나, 일반적인 멀티 챔버 스퍼터 장치에는 CVD 챔버가 접속되지 않고, CVD계의 절연막을 진공중에서 연속하여 CrSi 박막 저항체(23)상에 형성하기 위해서는, 대응하는 새로운 설비를 구입할 필요가 있어 제조 비용에 큰 영향을 주게 된다.
상기 실시예와 같이, CrSi 박막 저항체(23)용의 CrSi 박막(37)상에 CrSiN막(43)을 형성하는 구성이면, 새로운 장치를 구입하지 않고 기존의 멀티 챔버 스퍼터 장치를 이용하여 CrSi 박막 저항체(23)의 내산화(耐酸化) 커버막이 되는 CrSiN막(43)을 진공을 파괴하지 않고 형성할 수 있다.
상술한 실시예에서는 고융점 금속막(9, 33)으로서 TiN막을 이용한 것을 예로 하고 있지만, 배선 패턴을 구성하는 고융점 금속막은 이것에 한정되는 것은 아니고, 예컨대 TiW나 WSi 등 다른 고융점 금속막을 이용하여도 좋다.
또, 상기 실시예에서는 금속 배선으로서 배선 패턴(11)을 추가로 구비한 반도체 장치에 본 발명을 적용하고 있지만, 본 발명은 이것에 한정되는 것은 아니고, 다층 금속 배선 구조의 반도체 장치에 본 발명을 적용할 수도 있다. 그 경우, 금속 박막 저항체의 전기적 접속을 얻기 위한 금속 박막 저항체의 하층의 금속 배선은 몇 층째의 금속 배선이어도 좋다. 다층 금속 배선 구조의 반도체 장치에 본 발명을 적용하는 경우, 금속 박막 저항체 하층의 배선 패턴(금속 배선), 즉 금속 박막 저항체와 전기적으로 접속되는 배선 패턴이 최상층의 배선 패턴이 되도록 하면, 예컨대 금속 박막 저항체의 레이아웃 변경을 금속 박막 저항체 및 최상층의 배선 패턴의 레이아웃 변경에 의하여 실현할 수 있는 등, 설계의 자유도를 향상시킬 수 있다. 또, 최상층의 배선 패턴상에 형성된 절연막상에 금속 박막 저항체를 배치함으로써 금속 박막 저항체의 상층에는 절연성 재료로 이루어지는 최종 보호막이 형성되므로, 금속 박막 저항체의 상층에 최종 보호막 이외의 절연막도 형성되어 있는 경우에 비하여 금속 박막 저항체상의 절연성 재료의 막두께를 얇게 하여 막두께 변동을 작게 할 수 있다. 이것에 의하여, 금속 박막 저항체에 레이저를 조사하여 트리밍 처리를 실시할 때에, 금속 박막 저항체상의 절연성 재료에서의 레이저 간섭의 변동을 작게 하여 금속 박막 저항체가 받는 레이저 에너지의 변동을 작게 할 수 있 고 트리밍의 정확성을 향상시킬 수 있다. 나아가, 트리밍 처리시의 레이저 조사에 기인하는 금속 박막 저항체의 온도 상승 등에 대하여 방열 능력을 향상시킬 수 있다.
또, 상술한 실시예에서는 배선 패턴(11)으로서 금속 재료 패턴(7)의 윗면에 고융점 금속막(9)이 형성된 것을 이용하고 있지만, 본 발명은 이것에 한정되는 것은 아니고, 배선 패턴으로서 윗면에 고융점 금속막이 형성되어 있지 않은 금속 재료 패턴으로 이루어지는 것을 이용하여도 좋다. 이 경우, 금속 재료 패턴으로서 예컨대 Al계 합금을 이용한 경우에는, 금속 재료 패턴 표면에 견고한 자연 산화막이 형성되므로, 접속 구멍을 형성한 후 금속 박막 저항체용의 금속 박막을 형성하기 전에, 접속 구멍 저부의 금속 재료 패턴 표면의 자연 산화막을 제거하는 공정을 수행하는 것이 바람직하다. 그 자연 산화막 제거 공정은 금속 박막 저항체의 저항값이 시간이 경과함에 따라 변화되는 것을 억제하는 것을 목적으로 한 상기 Ar 스퍼터 에칭 처리를 겸하여 수행하여도 좋다. 또, 배선 패턴은 Al계 합금을 포함하는 것에 한정되는 것은 아니고, 이른바 다마신(damascene)법에 의하여 형성된 Cu 배선 등 다른 금속 재료로 이루어지는 배선 패턴이어도 좋다.
또, 상술한 실시예에서는 CrSi 박막 저항체(23)의 전위를 취하기 위한 배선 패턴(11)으로서 금속 재료 패턴(7) 및 고융점 금속막(9)으로 이루어지는 것을 이용하고 있지만, 금속 재료 패턴(7) 대신에 폴리실리콘 패턴을 이용할 수도 있다.
도 15A 내지 15D는 제조 방법의 제5 실시예를 설명하기 위한 공정 단면도이다. 도 15D는 반도체 장치의 제5 실시예를 나타내고 있다. 도 15A 내지 15D에서는 동일 기판상에 트랜지스터 소자나 용량 소자 등이 형성되어 있지만, 그러한 소자의 도시는 생략하고 있다. 도 4A 내지 4K와 동일 기능을 수행하는 부분에는 동일 부호를 부여하고, 그 부분의 상세한 설명은 생략한다. 우선, 도 15D를 참조하여 반도체 장치의 실시예를 설명한다.
실리콘 기판(1)상에는 소자 분리 산화막(3)이 형성되어 있다. 실리콘 기판(1)상에 형성된 산화막(도시는 생략)상 및 소자 분리 산화막(3)상에는 폴리실리콘 패턴(45)과 폴리실리콘 패턴(45)상에 형성된 고융점 금속막(47)으로 이루어지는 배선 패턴(49)이 형성되어 있다. 고융점 금속막(47)은 예컨대 WSi 또는 TiSi에 의하여 형성된다.
배선 패턴(49) 및 소자 분리 산화막(3)의 형성 영역을 포함한 실리콘 기판(1)상에 제1 층간 절연막(5)이 형성되어 있다. 제1 층간 절연막(5)에 금속 박막 저항체의 양단부 및 배선 패턴(49)에 대응하여 접속 구멍(21)이 형성되어 있다.
제1 층간 절연막(5)상에 접속 구멍(21, 21)간의 영역으로부터 접속 구멍(21)의 내벽 및 배선 패턴(49)상에 걸쳐서 CrSi 박막 저항체(23)가 형성되어 있다.
도시는 생략하지만, CrSi 박막 저항체(23)의 형성 영역을 포함한 제1 층간 절연막(5)상에 층간 절연막, 금속 배선 및 보호막이 형성되어 있다.
도 15A 내지 15D를 참조하여 제조 방법의 실시예를 구체적으로 설명한다.
(1) 실리콘 기판(1)상에 소자 분리 산화막(3)을 형성하고, 소자 분리 산화막(3) 이외의 실리콘 기판(1) 표면에 트랜지스터의 게이트 산화막 등의 산화막(도시는 생략)을 형성한 후, 실리콘 기판(1)상 전면에 폴리실리콘 막을 형성 한다. 예컨대, 트랜지스터의 게이트 전극을 형성함과 동시에, 저저항화한 폴리실리콘 패턴(45)을 형성한다. 폴리실리콘 패턴(45)상을 포함한 실리콘 기판(1)상 전면에 고융점 금속막을 형성하는데, 폴리실리콘 패턴(45)의 살리사이드(SALICIDE:Self Align Silicide)화를 수행하여 폴리실리콘 패턴(45)상에 TiSi나 Wsi 등의 고융점 금속막(47)을 형성하여 배선 패턴(49)을 형성한다(도 15A 참조).
(2) 도 1A를 참조하여 설명한 상기 공정 (1)과 동일 양태로 하여 배선 패턴(49)상을 포함한 실리콘 기판(1)상 전면에 제1 층간 절연막(5)을 형성한다(도 15B 참조).
(3) 공지의 사진 제판 기술에 의하여 금속 박막 저항체의 양단부 및 배선 패턴(49)에 대응하여 제1 층간 절연막(5)에 접속 구멍을 형성하기 위한 레지스터 패턴(도시는 생략)을 형성한다. 그 레지스터 패턴을 마스크로서 제1 층간 절연막(5)을 선택적으로 제거하여 제1 층간 절연막(5)에 접속 구멍(21)을 형성한다. 접속 구멍(21)의 저부에는 고융점 금속막(47)이 잔존하고 있다. 그 후, 레지스터 패턴을 제거한다(도 15C 참조).
(4) 도 2H 및 2I를 참조하여 설명한 상기 공정 (8) 및 (9)와 같은 공정에 의하여 예컨대, 멀티 챔버 스퍼터링 장치의 Ar 스퍼터 에칭 챔버에서 진공중 접속 구멍(21)내를 포함한 제2 층간 절연막(19)의 윗면에 Ar 스퍼터 에칭 처리를 수행하고, 계속하여 Ar 스퍼터 에칭 처리 완료 후에 진공을 파괴하지 않고 연속적으로 금속 박막 저항체용의 금속 박막을 형성하고, 금속 박막을 패터닝하여 CrSi 박막 저항체(23)를 형성한다(도 15D 참조).
그 후, 도시를 생략하지만, CrSi 박막 저항체(23)의 형성 영역을 포함한 제1 층간 절연막(5)상에 층간 절연막, 금속 배선 및 보호막을 형성한다.
이 실시예에 있어서도, 도 4A 내지 4K를 참조하여 설명한 실시예와 마찬가지로, CrSi 박막 저항체(23)를 패터닝한 후에 습식 에칭 기술에 의한 패터닝을 수행할 필요는 없고, 나아가 CrSi 박막 저항체(23)와 배선 패턴(49)의 접촉면이 대기에 노출되지 않으므로, CrSi 박막 저항체(23)와 배선 패턴(49)의 양호한 전기적 접속을 안정하게 이룰 수 있으며, CrSi 박막 저항체(23)의 막두께에 관계없이 공정수를 증가시키지 않고 CrSi 박막 저항체(23)의 미세화 및 저항값의 안정화를 실현할 수 있다.
나아가, CrSi 박막 저항체(23)와 폴리실리콘 패턴(45) 사이에 배리어 막으로서 기능하는 고융점 금속막(47)을 개재시키고 있으므로, CrSi 박막 저항체(23)와 배선 패턴(49)의 접촉 저항의 변동을 절감시킬 수 있어 저항값의 정밀도 및 제품 수율의 향상을 도모할 수 있다.
나아가, 고융점 금속막(47)은 폴리실리콘 패턴(45)의 저저항화에도 기여하고 있는 바, 종래 기술에 비하여 제조 공정을 증가시키지 않고 고융점 금속막(47)을 형성할 수 있으므로, 제조 비용의 증대를 방지하고, 또한 금속 박막 저항체와 배선 패턴의 접촉 저항을 안정시킬 수 있게 된다.
또, 상술한 제조 방법의 실시예에서는 CrSi 박막 저항체(23)용의 금속 박막을 형성하기 전에 Ar 스퍼터 에칭 처리를 수행하고 있으므로, 앞 공정으로부터의 경과 시간이나 제품마다 상이한 기초막의 차이 등에 의하여 발생하는 저항값의 변 동을 절감시킬 수 있다.
도 15A 내지 15D에 나타낸 실시예에 있어서, 도 13A 내지 13D에 나타낸 실시예와 마찬가지로 CrSi 박막 저항체(23)상에 CrSiN막을 형성하도록 하여도 좋다.
또, 도 4A 내지 도 15D에 나타낸 상술한 실시예 및 샘플에서는 금속 박막 저항체의 재료로서 CrSi를 이용한 예를 나타내고 있지만, 본 발명은 이것에 한정되는 것은 아니고, 금속 박막 저항체의 재료로서는 예컨대, NiCr, TaN, CrSi2, CrSiN, CrSi, CrSi0 등 다른 재료를 이용하여도 좋다.
본 발명의 반도체 장치를 구성하는 금속 박막 저항체, 및 본 발명의 제조 방법에 의하여 형성된 금속 박막 저항체는 예컨대 아날로그 회로를 구비한 반도체 장치에 적용할 수 있다. 아래에, 본 발명에 따른 금속 박막 저항체를 구비하는 아날로그 회로를 구비한 반도체 장치의 실시예에 대하여 설명한다.
도 16은 아날로그 회로인 정전압 발생 회로를 구비한 반도체 장치의 일 실시예를 나타내는 회로도이다.
직류 전원(51)으로부터의 전원을 부하(53)에 안정하게 공급하기 위하여, 정전압 발생 회로(55)가 마련되어 있다. 정전압 발생 회로(55)는 직류 전원(51)이 접속되는 입력 단자(Vbat)(57), 기준 전압 발생 회로(Vref)(59), 연산 증폭기(비교 회로)(61), 출력 드라이버를 구성하는 P채널 MOS 트랜지스터(이하, PMOS로 간략함)(63), 분할 저항 소자(R1, R2) 및 출력 단자(Vout)(65)를 구비하고 있다.
정전압 발생 회로(55)의 연산 증폭기(61)에서는 출력 단자가 PMOS(63)의 게이트 전극에 접속되고 반전 입력 단자(－)에 기준 전압 발생 회로(59)로부터 기준 전압(Vref)이 인가되며, 비반전 입력 단자(＋)에 출력 전압(Vout)을 저항 소자(R1)와 저항 소자(R2)로 분할한 전압이 인가되어 저항 소자(R1, R2)의 분할 전압이 기준 전압(Vref)과 동일하게 되도록 제어된다.
도 17은 아날로그 회로인 전압 검출 회로를 구비한 반도체 장치의 일 실시예를 나타내는 회로도이다.
전압 검출 회로(67)에 있어서, 61은 연산 증폭기로서, 그 반전 입력 단자(－)에 기준 전압 발생 회로(59)가 접속되어 기준 전압(Vref)이 인가된다. 입력 단자(Vsens)(69)로부터 입력되는 측정해야 할 단자의 전압이 분할 저항 소자(R1)와 분할 저항 소자(R2)에 의하여 분할되어 연산 증폭기(61)의 비반전 입력 단자(＋)에 입력된다. 연산 증폭기(61)의 출력은 출력 단자(Vout)(71)를 통하여 외부로 출력된다.
전압 검출 회로(67)에서는 측정해야 할 단자의 전압이 높아 분할 저항 소자(R1)와 분할 저항 소자(R2)에 의하여 분할된 전압이 기준 전압(Vref)보다 높을 때에는 연산 증폭기(61)의 출력이 고 레벨을 유지하고, 측정해야 할 단자의 전압이 하강하여 분할 저항 소자(R1)와 분할 저항 소자(R2)에 의하여 분할된 전압이 기준 전압(Vref) 이하로 되면, 연산 증폭기(61)의 출력이 저 레벨로 된다.
일반적으로, 도 16에 나타낸 정전압 발생 회로나 도 17에 나타낸 전압 검출 회로에서는 제조 프로세스의 변동에 기인하여 기준 전압 발생 회로로부터의 기준 전압(Vref)이 변동하므로, 그 변동에 대응하기 위하여, 분할 저항 소자로서 퓨즈 소자의 차단에 의하여 저항값을 조정 가능한 저항 소자 회로(분할 저항 회로라고 함)를 이용하여 분할 저항 소자의 저항값을 조정하고 있다.
도 18은 본 발명의 금속 박막 저항체가 적용되는 분할 저항 회로의 일례를 나타내는 회로도이다. 도 19 및 도 20은 그 분할 저항 회로의 레이아웃예를 나타내는 도면으로서, 도 19는 퓨즈 소자 부분의 레이아웃예를 나타내고, 도 20은 저항 소자 부분의 레이아웃예를 나타낸다.
도 18에 나타낸 바와 같이, 저항 소자(Rbottom), m＋1개(m는 정의 정수)의 저항 소자(RT0, RT1,···, RTm), 저항 소자(Rtop)가 직렬로 접속되어 있다. 저항 소자(RT0, RT1,···, RTm)에는 각 저항 소자에 대응하여 퓨즈 소자(RL0, RL1,···, RLm)가 병렬로 접속되어 있다.
도 19에 나타낸 바와 같이, 퓨즈 소자(RL0, RL1,···, RLm)는 예컨대, 시이트 저항이 20Ω∼40Ω인 폴리실리콘 패턴에 의하여 형성되어 있다.
저항 소자(RT0, RT1,···, RTm)의 값은 저항 소자(Rbottom)측으로부터 순서로 이진수적으로 증가하도록 설정되어 있다. 즉, 저항 소자(RTn)의 저항값은 저항 소자(RT0)의 저항값을 단위값으로 할 때 그 단위값의 2n배이다.
예컨대, 도 20에 나타낸 바와 같이, CrSi 박막으로 이루어지는 CrSi 박막 저항체(23)를 이용하여 저항 소자(RT0)가 1개의 CrSi 박막 저항체(23)를 단위 저항으로 할 때, 저항 소자(RTn)는 2n개의 CrSi 박막 저항체(23)에 의하여 구성된다. CrSi 박막 저항체(23)는 예컨대, 도 4K, 도 13D 또는 도 15D에 나타낸 것이 이용된다.
도 19 및 도 20에 있어서, 부호 A－A간, 부호 B－B간, 부호 C－C간, 부호 D －D, 부호 E－E, 부호 F－F 및 부호 G－G간은 각각 금속 배선 패턴(72)에 의하여 전기적으로 접속되어 있다.
이와 같이, 저항 소자 비의 정밀도가 중시되는 분할 저항 회로에서는 제조 공정에서의 제작 정밀도를 향상시키기 위하여, 한 쌍의 저항 소자 및 퓨즈 소자로 이루어지는 단위 저항 소자가 직렬로 접속되어 사다리형으로 배치되어 있다.
이러한 분할 저항 회로에서는 임의의 퓨즈 소자(RL0, RL1,···, RLm)를 레이저 빔으로 차단함으로써, 소망하는 직렬 저항값을 얻을 수 있다.
본 발명의 반도체 장치를 구성하는 금속 박막 저항체에서는 금속 박막 저항체의 미세화 및 저항값의 안정화를 실현할 수 있으므로, 도 18에 나타낸 분할 저항 회로의 형성 면적의 축소화 및 출력 전압의 정밀도 향상을 도모할 수 있다.
도 18에 나타낸 분할 저항 회로를 도 16에 나타낸 정전압 발생 회로의 분할 저항 소자(R1, R2)에 적용하는 경우, 예컨대 저항 소자(Rbottom)단을 접지하고 저항 소자(Rtop)단을 PMOS(63)의 드레인에 접속한다. 나아가, 저항 소자(Rbottom, RT0)간의 단자(NodeL), 또는 저항 소자(Rtop, RTm)간의 단자(NodeM)를 연산 증폭기(61)의 비반전 입력 단자에 접속한다.
본 발명을 구성하는 금속 박막 저항체를 적용한 분할 저항 회로에 의하여 분할 저항 소자(R1, R2)의 출력 전압의 정밀도를 향상시킬 수 있으므로, 정전압 발생 회로(55)의 출력 전압의 안정성을 향상시킬 수 있다. 나아가, 분할 저항 회로 형성 면적의 축소화에 따라 정전압 발생 회로(55) 형성 면적의 축소화를 실현할 수 있다.
또, 도 18에 나타낸 분할 저항 회로를 도 17에 나타낸 전압 검출 회로의 분할 저항 소자(R1, R2)에 적용하는 경우, 예컨대 저항 소자(Rbottom)단을 접지하고 저항 소자(Rtop)단을 입력 단자(69)에 접속한다. 나아가, 저항 소자(Rbottom, RT0)간의 단자(NodeL), 또는 저항 소자(Rtop, RTm)간의 단자(NodeM)를 연산 증폭기(61)의 비반전 입력 단자에 접속한다.
본 발명을 구성하는 금속 박막 저항체를 적용한 분할 저항 회로에 의하여 분할 저항 소자(R1, R2)의 출력 전압의 정밀도를 향상시킬 수 있으므로, 전압 검출 회로(67)의 전압 검출 능력 정밀도를 향상시킬 수 있다. 나아가, 분할 저항 회로 형성 면적의 축소화에 따라 전압 검출 회로(67) 형성 면적의 축소화를 실현할 수 있다.
도 21은 아날로그 회로인 전압 검출 회로를 구비한 반도체 장치의 제2 실시예를 설명하기 위한 회로도이고, 도 22는 아날로그 회로인 전압 검출 회로를 구비한 반도체 장치의 제2 실시예를 설명하기 위한 블록도이다.
도 22의 블록도의 전류원(68)은 도 21의 회로도의 디프레션 트랜지스터(M1), 및 PMOS 트랜지스터(M2, M3)로 구성되어 있다.
기준 전류는 디프레션 트랜지스터(M1)의 0 바이어스 전류를 이용하여 PMOS 트랜지스터(M2)와 PMOS 트랜지스터(M3)의 전류 미러 회로에 의하여 전류의 방향을 반전시키고 있다.
도 22의 블록도의 기준 전압(Vref)(59)은 NMOS 트랜지스터(M4)의 드레인에 전류원(68)의 전류를 흘려 보냈을 때의 임계값 전압을 이용하고 있다.
도 22의 블록도의 연산 증폭기(비교 회로:AMP)(61)는 NMOS 트랜지스터(M4), PMOS 트랜지스터(M5), NMOS 트랜지스터(M6) 및 디프레션 트랜지스터(M7)로 구성되어 있다.
PMOS 트랜지스터(M5)와 NMOS 트랜지스터(M6)는 반전 증폭 회로를 구성하고, 0 바이어스된 디프레션 트랜지스터(M7)가 반전 증폭 회로의 바이어스 전류를 설정하고 있다.
또, NMOS 트랜지스터(M4)의 게이트가 비반전 입력 단자(＋)를 구성하고, PMOS 트랜지스터(M5)의 게이트가 반전 입력 단자(－)를 구성한다.
PMOS 트랜지스터(M8)와 NMOS 트랜지스터(M9)는 인버터를 구성하고, 연산 증폭기(61)의 출력을 반전시킴과 동시에, 출력 버퍼의 역할을 담당하고 있다.
트랜지스터(M8, M9)의 소스 사이에 설치된 저항 소자(R4)는 트랜지스터(M8, M9)로 이루어지는 인버터의 출력이 저 레벨로부터 고 레벨로 이행할 때에 다소 지연을 발생시켜 동작의 타이밍을 조절하고 있다.
NMOS 트랜지스터(M10)는 트랜지스터(M8, M9)로 이루어지는 인버터의 출력이 고 레벨로 된 경우에 온(ON)되고, 저항 소자(R3)를 단락시켜 검출 전압에 히스테리시스를 부여하고 있다.
NMOS 트랜지스터(M11)는 트랜지스터(M8, M9)로 이루어지는 인버터의 출력을 반전시켜 출력 단자(도면의 OUT)로 출력시키기 위한 트랜지스터이다.
도 21의 회로도에 나타낸 NMOS 트랜지스터(M12)와 PMOS 트랜지스터(M13)는 출력 단자의 보호용 소자이다.
저항 소자(R1, R2, R3)는 VDD 전압 검출용 저항이다. 저항 소자(R1, R2)는 분할 저항 소자를 구성한다. 저항 소자(R1)와 저항 소자(R2)의 교점의 전압과 NMOS 트랜지스터(M4)의 임계값 전압(Vgs)을 비교한다.
저항 소자(R3)는 상술한 바와 같이 히스테리시스 생성용 소자이다.
　 저항 소자(R1, R2)로서는, 예컨대 도 18 내지 도 20을 참조하여 설명한 저항 소자 회로를 이용할 수 있다.
또, 저항 소자(R1, R2, R3, R4)의 일부 또는 전부에 본 발명의 반도체 장치를 구성하는 금속 박막 저항체를 적용할 수 있다.
도 21 및 도 22를 참조하여 상기 전압 검출 회로의 동작에 대하여 설명한다.
측정해야 할 단자의 전압(VDD)이 검출 전압보다 높은 경우, 저항 소자(R1)와 저항 소자(R2)의 교점의 전압이 연산 증폭기(61)의 NMOS 트랜지스터(M4)의 임계값 전압보다 높기 때문에, NMOS 트랜지스터(M4)는 온(ON)된다. 따라서, 트랜지스터(M5)와 트랜지스터(M6)의 게이트 전압이 하강하여 PMOS 트랜지스터(M5)는 온(ON), NMOS 트랜지스터(M6)는 오프(OFF)되므로, 연산 증폭기(61)의 출력은 고 레벨이 된다.
이 레벨이 트랜지스터(M8, M9)로 이루어지는 인버터에 의하여 저 레벨로 반전되어 NMOS 트랜지스터(M11)의 게이트에 입력되므로, NMOS 트랜지스터(M11)는 오프된다.
한편, 측정해야 할 단자의 전압(VDD)이 검출 전압보다 낮은 경우, 저항 소자(R1)와 저항 소자(R2)의 교점의 전압이 연산 증폭기(61)의 NMOS 트랜지스터(M4)의 임계값 전압보다 낮기 때문에, NMOS 트랜지스터(M4)는 오프된다. 따라서, 트랜지스터(M5)와 랜지스터(M6)의 게이트 전압이 상승하여 PMOS 트랜지스터(M5)는 오프되고, NMOS 트랜지스터(M6)는 온되므로, 연산 증폭기(61)의 출력은 저 레벨이 된다.
이 레벨이 트랜지스터(M8, M9)로 이루어지는 인버터에 의하여 고 레벨로 반전되어 NMOS 트랜지스터(M11)의 게이트에 입력되므로, NMOS 트랜지스터(M11)는 온된다.
도 23, 도 24 및 도 25는 아날로그 회로인 전압 검출 회로를 구비한 반도체 장치의 제3 실시예를 설명하기 위한 도면으로서, 도 23은 회로도, 도 24는 블록도, 도 25는 지연 회로의 동작을 설명하기 위한 타이밍도이다. 이 실시예는 도 21, 22를 참조하여 설명한 전압 검출 회로에 지연 회로를 마련한 것이다. 도 21, 22와 동일한 부분에는 동일 부호를 부여하고, 그 부분의 상세한 설명은 생략한다.
이 실시예는 도 21, 22를 참조하여 설명한 상기 실시예와 마찬가지로, 디프레션 트랜지스터(M1), 및 PMOS 트랜지스터(M2, M3)로 이루어지는 전류원(68)과 NMOS 트랜지스터(M4)의 드레인에 전류원(68)의 전류를 흘려 보냈을 때의 임계값 전압을 이용하여 얻은 기준 전압(Vref)(59)과 저항 소자(R1, R2, R3)와 NMOS 트랜지스터(M10, M11)를 구비하고 있다.
NMOS 트랜지스터(M4), PMOS 트랜지스터(M5), NMOS 트랜지스터(M6) 및 디프레션 트랜지스터(M7)와 PMOS 트랜지스터(M20)의 정전류 부하와 NMOS 트랜지스터(M21)로 이루어지는 인버터 회로를 포함한 연산 증폭기(비교 회로:AMP)(62)가 마련되어 있다.
연산 증폭기(62)의 출력 단자에는 지연 회로(70)가 접속되어 있다. 지연 회로(70)는 MOS 트랜지스터(M22)로부터 MOS 트랜지스터(M33)까지의 12개의 트랜지스터와 저항 소자(R4)를 이용하여 구성되어 있다. 다만, MOS 트랜지스터(M27)로부터 MOS 트랜지스터(M29)의 3개의 MOS 트랜지스터는 검출 전압이 높은 IC인 경우에, NMOS 트랜지스터(M31)와 치환하여 사용하는 것이다.
CD 단자와 VSS 단자간에 외부 부착된 콘덴서(C)의 충전은 PMOS 트랜지스터(M25)와 저항 소자(R4)를 통하여 수행된다. NMOS 트랜지스터(M22)가 온되고, NMOS 트랜지스터(M26)가 오프될 때, 콘덴서(C)에 충전 전류가 공급되고, NMOS 트랜지스터(M22)가 오프되고, NMOS 트랜지스터(M26)가 온될 때에는 충전 전류는 공급되지 않는다.
콘덴서(C)의 방전은 NMOS 트랜지스터(M23)와 NMOS 트랜지스터(M24) 중 어느 한쪽이 온될 때에 수행된다. 콘덴서(C)의 충전 전압은 NMOS 트랜지스터(M22)가 온될 때 NMOS 트랜지스터(M31)의 게이트에서 검출한다.
지연 회로(70)의 출력은 저항 소자(R5), 인버터(INV), NMOS 트랜지스터(M11)로 구성된 2단의 인버터로 구성되는 출력 회로에 유도된다.
저항 소자(R1, R2)로서는, 예컨대 도 18 내지 도 20을 참조하여 설명한 저항 소자 회로를 이용할 수 있다.
또, 저항 소자(R1, R2, R3, R4, R5)의 일부 또는 전부에 본 발명의 반도체 장치를 구성하는 금속 박막 저항체를 적용할 수 있다.
이 실시예의 동작에 대하여 설명한다. 지연 회로(70) 이외의 동작은 도 21, 22를 참조하여 설명한 실시예와 동일 양태이므로 설명을 생략한다. 도 25를 참조하여 지연 회로(70)의 동작을 설명한다.
측정해야 할 단자의 전압(VDD)이 검출 전압보다 낮은 경우(T1), 연산 증폭기(62)의 출력(도 23의 P1점)은 고 레벨이 되므로 NMOS 트랜지스터(M23)는 온되고, 드레인 전압은 저 레벨이 되고 콘덴서(C)의 전압은 0 V이다. NMOS 트랜지스터(M26)의 드레인(도 23의 P2점)은 저 레벨이 되고 나아가 NMOS 트랜지스터(M31)의 게이트에 접속되어 있으므로, NMOS 트랜지스터(M31)는 오프되고 NMOS 트랜지스터(M31)의 드레인(도 23의 P3점)은 고 레벨이 된다. NMOS 트랜지스터(M31)의 드레인은 NMOS 트랜지스터(M33)의 게이트에 접속되어 있으므로, NMOS 트랜지스터(M33)는 온되고 드레인(도 23의 P4점)은 저 레벨이 된다. NMOS 트랜지스터(M33)의 드레인은 NMOS 트랜지스터(M24)의 게이트에 접속되어 있으므로 NMOS 트랜지스터(M24)는 오프된다. 또, NMOS 트랜지스터(M33)의 드레인의 전압은 저항 소자(R5)를 통하여 인버터(INV)로 반전되어 NMOS 트랜지스터(M11)의 게이트를 고 레벨로 하므로, 출력 트랜지스터를 구성하는 NMOS 트랜지스터(M11)를 온한다.
측정해야 할 단자의 전압(VDD)이 검출 전압보다 낮은 경우에서 높은 경우로 변화했을 때(도 25의 T2 및 T3 구간), 연산 증폭기(62)의 출력(도 23의 P1점)은 고 레벨로부터 저 레벨로 변화하고, NMOS 트랜지스터(M23)는 온으로부터 오프로 변화한다. NMOS 트랜지스터(M24)는 상술한 바와 같이 오프이며, NMOS 트랜지스터(M22)의 게이트 전압(도 23의 P3점)은 고 레벨이기 때문에 NMOS 트랜지스터(M22)는 온되 고, 연산 증폭기(62)의 출력에 접속되어 있는 NMOS 트랜지스터(M26)의 게이트는 저 레벨이 되었으므로 NMOS 트랜지스터(M26)는 오프된다. 따라서, 콘덴서(C)에는 PMOS 트랜지스터(M25) → 저항 소자(R4) → NMOS 트랜지스터(M22)를 통하여 충전 전류가 공급된다. 또한, 저항 소자(R4)의 값을 변경함으로써 지연 시간을 변경할 수 있다.
콘덴서(C)의 전압이 상승하면, 동시에 NMOS 트랜지스터(M22)의 드레인 전압도 상승한다(도 25의 P2점 및 CD 단자의 파형을 참조). NMOS 트랜지스터(M22)의 드레인 전압(도 23의 P2점)이 NMOS 트랜지스터(M31)의 임계값 전압을 초과하면, NMOS 트랜지스터(M31)가 온된다. NMOS 트랜지스터(M31)가 온되면, NMOS 트랜지스터(M31)의 드레인 전압(도 23의 P3점)은 저 레벨이 된다. NMOS 트랜지스터(M31)의 드레인 전압은 NMOS 트랜지스터(M22)의 게이트 전압이기 때문에, NMOS 트랜지스터(M22)는 오프되어 콘덴서(C)의 충전이 정지된다.
NMOS 트랜지스터(M31)의 드레인 전압은 NMOS 트랜지스터(M33)의 게이트에도 접속되어 있으므로, NMOS 트랜지스터(M33)가 오프되어 NMOS 트랜지스터(M33)의 드레인 전압(도 23의 P4점)은 고 레벨이 된다. NMOS 트랜지스터(M33)의 드레인은 NMOS 트랜지스터(M24)의 게이트에 접속되어 있으므로 NMOS 트랜지스터(M24)가 온되어 콘덴서(C)의 전하를 방전시켜 콘덴서(C)의 전압은 0 V로 저하된다.
NMOS 트랜지스터(M33)의 드레인은 저항 소자(R5)를 통하여 인버터(INV)로 반전되어 NMOS 트랜지스터(M11)의 게이트를 저 레벨로 하므로, 출력 트랜지스터를 구성하는 NMOS 트랜지스터(M11)를 오프한다.
상기와 같이, 콘덴서(C)가 0 V로부터 NMOS 트랜지스터(M31)의 임계값 전압까 지의 충전 시간이 지연 시간으로 된다. 이 시간은 콘덴서(C)의 용량과 저항 소자(R4)의 값에 의하여 대체로 결정된다.
측정해야 할 단자의 전압(VDD)이 검출 전압보다 높은 경우에서 낮은 경우로 변화했을 때(도 25의 T4 구간), 연산 증폭기(62)의 출력(도 23의 P1점)은 저 레벨로부터 고 레벨로 변화한다. NMOS 트랜지스터(M23)는 오프로부터 온으로 변화하므로, 콘덴서(C)의 전압은 0 V인 대로이다. 연산 증폭기(62)의 출력에 접속되어 있는 NMOS 트랜지스터(M26)의 게이트는 고 레벨이 되므로 NMOS 트랜지스터(M26)는 온된다. 따라서, NMOS 트랜지스터(M26)의 드레인 전압(도 23의 P2점)은 저 레벨이 되어 NMOS 트랜지스터(M31)를 오프한다.
NMOS 트랜지스터(M31)가 오프되면, NMOS 트랜지스터(M31)의 드레인(도 23의 P3점)은 고 레벨이 되어 NMOS 트랜지스터(M22)는 온되지만, NMOS 트랜지스터(M23)가 온되어 있으므로, 콘덴서(C)의 충전은 수행되지 않는다.
또, NMOS 트랜지스터(M31)가 오프되어 있으므로 NMOS 트랜지스터(M33)는 온되고, NMOS 트랜지스터(M33)의 드레인(도 23의 P4점)은 저 레벨이 되어 NMOS 트랜지스터(M24)를 오프한다. 또, 저항 소자(R5), 인버터(INV)를 통하여 NMOS 트랜지스터(M11)의 게이트를 고 레벨로 하므로, NMOS 트랜지스터(M11)는 온된다.
상기와 같이, VDD가 검출 전압보다 높은 경우에서 낮은 경우로 변화할 때에는 지연 회로(70)는 작동하지 않는다.
본 발명을 구성하는 금속 박막 저항체를 적용한 분할 저항 회로가 적용되는 반도체 장치는 정전압 발생 회로를 구비한 반도체 장치 및 전압 검출 회로를 구비 한 반도체 장치에 한정되는 것은 아니고, 분할 저항 회로를 구비한 반도체 장치이면 적용할 수 있다.
또, 본 발명을 구성하는 금속 박막 저항체가 적용되는 반도체 장치는 분할 저항 회로를 구비한 반도체 장치에 한정되는 것은 아니고, 금속 박막 저항체를 구비한 반도체 장치이면 본 발명을 적용할 수 있다. 예컨대, 본 발명을 구성하는 금속 박막 저항체는 저항체 자체에 레이저광을 조사하여 차단 또는 변화시켜 저항값을 조정하기 위한 저항체로서 이용할 수도 있다.
이상, 본 발명의 실시예를 설명했지만, 본 발명은 이들에 한정되는 것은 아니고, 치수, 형상, 재료, 배치 등은 일례로서, 특허 청구 범위에 기재된 본 발명의 범위내에서 여러 가지로 변경이 가능하다.
청구항 1 및 3에 기재된 반도체 장치에서는 절연막상에 형성된 금속 박막 저항체를 구비한 반도체 장치에 있어서, 절연막의 하층에 금속 박막 저항체의 양단부에 대응하여 배선 패턴을 구비하고 절연막에 금속 박막 저항체의 양단부 및 배선 패턴에 대응하여 접속 구멍이 마련되어 있고, 금속 박막 저항체는 절연막상으로부터 접속 구멍의 내벽 및 배선 패턴상에 걸쳐서 형성되도록 하였다.
청구항 2 및 3에 기재된 반도체 장치에서는 절연막의 하층에 금속 박막 저항체의 양단부에 대응하여 배선 패턴을 구비하고 절연막에 금속 박막 저항체의 양단부 및 배선 패턴에 대응하여 접속 구멍을 마련하며, 금속 박막 저항체는 접속 구멍내에서 배선 패턴에 직접 접속되도록 하였다.
이것에 의하여 금속 박막 저항체를 형성한 후에 습식 에칭 기술에 의한 패터닝을 수행할 필요가 없고, 나아가 금속 박막 저항체에 대한 표면 산화막 제거 처리 및 에칭 방지용 배리어막 형성을 수행하지 않아도 금속 박막 저항체와 배선 패턴의 양호한 전기적 접속을 안정하게 얻을 수 있으므로, 금속 박막 저항체의 막두께에 관계없이 공정수를 증가시키지 않고 금속 박막 저항체의 미세화 및 저항값의 안정화를 실현할 수 있다.
청구항 4에 기재된 반도체 장치에서는 금속 박막 저항체의 기초막인 절연막은 평탄화 처리가 되어 있도록 했으므로, 상기 절연막의 단차에 기인하여 금속 박막 저항체의 저항값이 변동되는 것을 방지할 수 있다.
청구항 5에 기재된 반도체 장치에서는 배선 패턴은 금속 재료 패턴과 금속 재료 패턴의 적어도 윗면에 형성된 고융점 금속막에 의하여 구성되도록 하고,
청구항 6에 기재된 반도체 장치에서는 배선 패턴은 폴리실리콘 패턴과 폴리실리콘 패턴의 적어도 윗면에 형성된 고융점 금속막에 의하여 구성되도록 했으므로, 제조 공정을 증가시키지 않아도 금속 박막 저항체와 금속 배선 또는 폴리실리콘 배선 사이에 고융점 금속막을 개재시킬 수 있고, 금속 박막 저항체와 배선 패턴의 접촉 저항의 변동을 절감시킬 수 있어 저항값의 정밀도 및 제품 수율의 향상을 도모할 수 있다.
청구항 7에 기재된 반도체 장치에서는 금속 박막 저항체의 윗면을 덮는 금속 질화막을 구비하고 금속 박막 저항체의 윗면과 금속 질화막의 사이에는 금속 산화막이 형성되어 있지 않도록 했으므로, 금속 박막 저항체의 저항값 안정화 및 정밀 도 향상을 도모할 수 있다.
청구항 8에 기재된 반도체 장치에서는 금속 박막 저항체와 전기적으로 접속되어 있는 배선 패턴은 최상층의 배선 패턴이 되도록 했으므로, 설계의 자유도를 향상시킬 수 있다. 나아가, 금속 박막 저항체의 상층에 최종 보호막 이외의 절연막도 형성되어 있는 경우에 비하여 금속 박막 저항체상의 절연성 재료의 막두께를 얇게 하여 막두께 변동을 작게 할 수 있어 트리밍의 정확성을 향상시킬 수 있다. 나아가, 트리밍 처리시의 레이저 조사에 기인하는 금속 박막 저항체의 온도 상승 등에 있어서 방열 능력을 향상시킬 수 있다.
청구항 9 및 10에 기재된 반도체 장치에서는 2개 이상의 저항에 의한 분할에 의하여 전압 출력을 얻고, 퓨즈 소자의 차단에 의하여 전압 출력을 조정할 수 있는 분할 저항 회로를 구비한 반도체 장치에 있어서, 분할 저항 회로를 구성하는 저항 소자는 본 발명의 반도체 장치를 구성하는 금속 박막 저항체에 의하여 구성되도록 했으므로, 본 발명의 반도체 장치를 구성하는 금속 박막 저항체에 의하여 저항 소자의 미세화 및 저항값의 안정화를 도모할 수 있고 분할 저항 회로의 형성 면적의 축소화 및 출력 전압의 정밀도의 향상을 도모할 수 있다.
청구항 11에 기재된 반도체 장치에서는 입력 전압을 분할하여 분할 전압을 공급하기 위한 분할 저항 회로와, 기준 전압을 공급하기 위한 기준 전압 발생 회로와, 상기 분할 저항 회로로부터의 분할 전압과 상기 기준 전압 발생 회로로부터의 기준 전압을 비교하기 위한 비교 회로를 구비한 전압 검출 회로를 구비한 반도체 장치에 있어서, 분할 저항 회로로서 청구항 9 및 10에 기재된 분할 저항 회로를 구 비하도록 했으므로, 본 발명의 반도체 장치를 구성하는 저항체가 적용된 분할 저항 회로에서는 형성 면적의 축소화 및 출력 전압의 정밀도의 향상을 도모할 수 있어 전압 검출 회로의 형성 면적의 축소화 및 전압 검출 능력의 정밀도의 향상을 도모할 수 있다.
청구항 12에 기재된 반도체 장치에서는 입력 전압의 출력을 제어하는 출력 드라이버와, 출력 전압을 분할하여 분할 전압을 공급하기 위한 분할 저항 회로와, 기준 전압을 공급하기 위한 기준 전압 발생 회로와, 상기 분할 저항 회로로부터의 분할 전압과 상기 기준 전압 발생 회로로부터의 기준 전압을 비교하고 비교 결과에 따라 상기 출력 드라이버의 동작을 제어하기 위한 비교 회로를 구비한 정전압 발생 회로를 구비한 반도체 장치에 있어서, 분할 저항 회로로서 청구항 9 및 10에 기재된 분할 저항 회로를 구비하도록 했으므로, 본 발명의 반도체 장치를 구성하는 저항체가 적용된 분할 저항 회로에서는 형성 면적의 축소화 및 출력 전압의 정밀도의 향상을 도모할 수 있어 정전압 발생 회로의 형성 면적의 축소화 및 출력 전압의 안정화를 도모할 수 있다.
청구항 13 및 14에 기재된 반도체 장치의 제조 방법에서는 기초 절연막상에 배선 패턴을 형성하는 공정(A), 기초 절연막상에 절연막을 형성하는 공정(B), 절연막에 금속 박막 저항체의 양단부의 형성 예정 영역 및 배선 패턴에 대응하여 접속 구멍을 형성하는 공정(C), 접속 구멍내를 포함한 절연막상에 금속 박막을 형성하는 공정(D), 접속 구멍에 금속 박막을 잔존시키도록 금속 박막을 패터닝하여 금속 박막 저항체를 형성하는 공정(E)을 포함하도록 했으므로, 금속 박막 저항체를 형성한 후에 습식 에칭 기술에 의한 패터닝을 수행할 필요가 없고, 나아가 금속 박막 저항체에 대한 표면 산화막 제거 처리 및 에칭 방지용 배리어막 형성을 수행하지 않아도 금속 박막 저항체와 배선 패턴의 양호한 전기적 접속을 안정하게 이룰 수 있으며, 금속 박막 저항체의 막두께에 관계없이 공정수를 증가시키지 않고 금속 박막 저항체의 미세화 및 저항값의 안정화를 실현할 수 있다.
청구항 15에 기재된 반도체 장치의 제조 방법에서는 상기 공정(B)에서 금속 박막 저항체의 기초막인 절연막의 윗면을 평탄화하기 위한 평탄화 처리 공정을 포함하도록 했으므로, 상기 절연막의 단차에 기인하여 금속 박막 저항체의 저항값이 변동되는 것을 방지할 수 있다.
청구항 16, 17 및 18에 기재된 반도체 장치의 제조 방법에서는 상기 공정(D)에서 금속 박막을 형성하기 전에, Ar 스퍼터 에칭 기술에 의하여 절연막에 대하여 에칭 처리를 실시하도록 했으므로, 금속 박막 저항체의 시이트 저항의 기초막 의존성의 경감 및 시간 경과에 따른 변화의 절감을 도모할 수 있어 더욱 금속 박막 저항체의 저항값의 안정화를 도모할 수 있다.
청구항 19에 기재된 반도체 장치의 제조 방법에서는 상기 공정(A)에서 배선 패턴으로서 금속 재료 패턴과 금속 재료 패턴의 적어도 윗면에 형성된 고융점 금속막으로 이루어지는 것을 형성하고,
청구항 20에 기재된 반도체 장치의 제조 방법에서는 상기 공정(A)에서 배선 패턴으로서 폴리실리콘 패턴과 폴리실리콘 패턴의 적어도 윗면에 형성된 고융점 금속막으로 이루어지는 것을 형성하도록 했으므로, 제조 공정을 추가하지 않아도 금 속 박막 저항체와 금속 배선 또는 폴리실리콘 배선 사이에 고융점 금속막을 개재시킬 수 있고, 금속 박막 저항체와 배선 패턴의 접촉 저항의 변동을 절감시킬 수 있어 저항값의 정밀도 및 제품 수율의 향상을 도모할 수 있다.
청구항 21에 기재된 반도체 장치의 제조 방법에서는 청구항 19 또는 20에 기재된 반도체 장치의 제조 방법에 있어서, 고융점 금속막을 500∼3000Å의 막두께로 형성하도록 했으므로, 상기 공정(D)에서 금속 박막을 형성하기 전에, Ar 스퍼터 에칭 기술에 의하여 절연막에 대하여 에칭 처리를 실시하는 공정을 포함한 경우에, 접속 구멍내에 고융점 금속을 충분히 잔존시킬 수 있다.
청구항 22 및 23에 기재된 반도체 장치의 제조 방법에서는 상기 공정(D)에서 금속 박막을 무산소 분위기중에서 형성한 후, 연속하여 무산소 분위기중에서 금속 박막상에 금속 질화막을 형성하고, 상기 공정(E)에서 금속 질화막 및 금속 박막을 패터닝하여 금속 질화막 패턴 및 금속 박막 저항체로 이루어지는 적층 패턴을 형성하도록 했으므로, 금속 박막 저항체 윗면의 산화를 없앨 수 있어 금속 박막 저항체의 저항값 안정화 및 정밀도 향상을 도모할 수 있다.
청구항 24에 기재된 반도체 장치의 제조 방법에서는 금속 박막 저항체와 전기적으로 접속되어 있는 배선 패턴은 최상층의 배선 패턴이 되도록 했으므로, 설계의 자유도를 향상시킬 수 있다. 나아가, 금속 박막 저항체의 상층에 최종 보호막 이외의 절연막도 형성되어 있는 경우에 비하여, 금속 박막 저항체상의 절연성 재료의 막두께를 얇게 하여 막두께 변동을 작게 할 수 있고 트리밍의 정확성을 향상시킬 수 있다. 나아가, 트리밍 처리시의 레이저 조사에 기인하는 금속 박막 저항체의 온도 상승 등에 있어서 방열 능력을 향상시킬 수 있다.
본원 발명의 반도체 장치의 제조 방법에서는 금속 박막 저항체를 형성하기 위한 금속 박막을 상기 절연막상에 형성하기 전에, Ar 스퍼터 에칭 기술에 의하여 상기 절연막에 대하여 에칭 처리를 실시하는 공정을 포함하도록 했으므로, 금속 박막 저항체의 시이트 저항의 기초막 의존성의 경감 및 시간이 경과함에 따른 변화를 절감할 수 있어 금속 박막 저항체의 저항값의 안정화를 실현할 수 있다.
본원 발명의 반도체 장치의 제조 방법에서는 금속 박막 저항체의 기초막인 절연막은 평탄화 처리가 되어 있도록 했으므로, 상기 절연막의 단차에 기인하여 금속 박막 저항체의 저항값이 변동되는 것을 방지할 수 있다.

Claims (28)

  1. 절연막상에 형성된 금속 박막 저항체를 구비한 반도체 장치에 있어서,
    상기 절연막의 하층에 상기 금속 박막 저항체의 양단부에 대응하여 배선 패턴을 구비하고, 상기 절연막에 상기 금속 박막 저항체의 양단부 및 상기 배선 패턴에 대응하여 접속 구멍을 마련하며, 상기 금속 박막 저항체는 상기 절연막상으로부터 상기 접속 구멍의 내벽 및 상기 배선 패턴상에 걸쳐서 형성되어 있는 것을 특징으로 하는 반도체 장치.
  2. 절연막상에 형성된 금속 박막 저항체를 구비한 반도체 장치에 있어서,
    상기 절연막의 하층에 상기 금속 박막 저항체의 양단부에 대응하여 배선 패턴을 구비하고, 상기 절연막에 상기 금속 박막 저항체의 양단부 및 상기 배선 패턴에 대응하여 접속 구멍을 마련하며, 상기 금속 박막 저항체는 상기 접속 구멍내에서 상기 배선 패턴에 직접 접속되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서, 상기 금속 박막 저항체의 막두께는 5Å∼1000Å인 것을 특징으로 하는 반도체 장치.
  4. 제1항 또는 제2항에 있어서, 상기 절연막은 평탄화 처리가 되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서, 상기 배선 패턴은 금속 재료 패턴과 상기 금속 재료 패턴의 적어도 윗면에 형성된 고융점 금속막에 의하여 구성되는 것을 특징으로 하는 반도체 장치.
  6. 제1항 또는 제2항에 있어서, 상기 배선 패턴은 폴리실리콘 패턴과 상기 폴리실리콘 패턴의 적어도 윗면에 형성된 고융점 금속막에 의하여 구성되는 것을 특징으로 하는 반도체 장치.
  7. 제1항 또는 제2항에 있어서, 상기 금속 박막 저항체의 윗면을 덮는 금속 질화막을 구비하고, 상기 금속 박막 저항체의 윗면과 상기 금속 질화막의 사이에는 금속 산화막이 형성되어 있지 않는 것을 특징으로 하는 반도체 장치.
  8. 제1항 또는 제2항에 있어서, 상기 배선 패턴은 최상층의 배선 패턴인 것을 특징으로 하는 반도체 장치.
  9. 2개 이상의 저항 소자에 의한 분할에 의하여 전압 출력을 얻고, 퓨즈 소자의 차단에 의하여 전압 출력을 조정할 수 있는 분할 저항 회로를 구비한 반도체 장치에 있어서,
    상기 분할 저항 회로에 이용되는 저항체는 절연막상에 형성된 금속 박막 저 항체로서, 상기 절연막의 하층에 상기 금속 박막 저항체의 양단부에 대응하여 배선 패턴을 구비하고, 상기 절연막에 상기 금속 박막 저항체의 양단부 및 상기 배선 패턴에 대응하여 접속 구멍을 마련하며, 상기 금속 박막 저항체는 상기 절연막상으로부터 상기 접속 구멍의 내벽 및 상기 배선 패턴상에 걸쳐서 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 2개 이상의 저항 소자에 의한 분할에 의하여 전압 출력을 얻고, 퓨즈 소자의 차단에 의하여 전압 출력을 조정할 수 있는 분할 저항 회로를 구비한 반도체 장치에 있어서,
    상기 분할 저항 회로에 이용되는 저항체는 절연막상에 형성된 금속 박막 저항체로서, 상기 절연막의 하층에 상기 금속 박막 저항체의 양단부에 대응하여 배선 패턴을 구비하고, 상기 절연막에 상기 금속 박막 저항체의 양단부 및 상기 배선 패턴에 대응하여 접속 구멍을 마련하며, 상기 금속 박막 저항체는 상기 접속 구멍내에서 상기 배선 패턴에 직접 접속되어 있는 것을 특징으로 하는 반도체 장치.
  11. 입력 전압을 분할하여 분할 전압을 공급하기 위한 분할 저항 회로와, 기준 전압을 공급하기 위한 기준 전압 발생 회로와, 상기 분할 저항 회로로부터의 분할 전압과 상기 기준 전압 발생 회로로부터의 기준 전압을 비교하기 위한 비교 회로를 구비한 전압 검출 회로를 구비한 반도체 장치에 있어서,
    상기 분할 저항 회로로서 제9항 또는 제10항에 기재한 분할 저항 회로를 구 비하는 것을 특징으로 하는 반도체 장치.
  12. 입력 전압의 출력을 제어하는 출력 드라이버와, 출력 전압을 분할하여 분할 전압을 공급하기 위한 분할 저항 회로와, 기준 전압을 공급하기 위한 기준 전압 발생 회로와, 상기 분할 저항 회로로부터의 분할 전압과 상기 기준 전압 발생 회로로부터의 기준 전압을 비교하고, 비교 결과에 따라 상기 출력 드라이버의 동작을 제어하기 위한 비교 회로를 구비하는 정전압 발생 회로를 구비한 반도체 장치에 있어서,
    상기 분할 저항 회로로서 제9항 또는 제10항에 기재의 분할 저항 회로를 구비하는 것을 특징으로 하는 반도체 장치.
  13. 절연막상에 금속 박막 저항체를 구비한 반도체 장치의 제조 방법에 있어서,
    (A) 기초 절연막상에 금속 박막 저항체 양단부의 형성 예정 영역에 대응하여 배선 패턴을 형성하는 공정,
    (B) 상기 배선 패턴상을 포함한 상기 기초 절연막상에 절연막을 형성하는 공정,
    (C) 상기 절연막에 상기 금속 박막 저항체 양단부의 형성 예정 영역 및 상기 배선 패턴에 대응하여 접속 구멍을 형성하는 공정,
    (D) 상기 접속 구멍내를 포함한 상기 절연막상에 금속 박막을 형성하는 공정,
    (E) 상기 접속 구멍에 상기 금속 박막이 잔존하도록 상기 금속 박막을 패터닝하여 금속 박막 저항체를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제13항에 있어서, 상기 공정 (D)에서는 상기 금속 박막을 5Å∼1000Å의 막두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제13항에 있어서, 상기 공정 (B)는 상기 절연막의 윗면을 평탄화하기 위한 평탄화 처리 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제13항에 있어서, 상기 공정 (D)에서는 상기 금속 박막을 형성하기 전에, Ar 스퍼터 에칭 기술에 의하여 상기 절연막에 대하여 에칭 처리를 실시하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제16항에 있어서, 상기 공정 (D)에서는 상기 Ar 스퍼터 에칭 기술에 의하여 상기 절연막에 대하여 에칭 처리를 실시한 후, 진공을 파괴하지 않고 연속하여 상기 금속 박막을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제16항에 있어서, Ar 스퍼터 에칭 기술에 의한 상기 에칭 처리를 열산화막 에칭 환산량으로 25Å 이상의 막두께만큼 실시하는 것을 특징으로 하는 반도체 장 치의 제조 방법.
  19. 제13항에 있어서, 상기 공정 (A)에서는 상기 배선 패턴으로서 금속 재료 패턴과 상기 금속 재료 패턴의 적어도 윗면에 형성된 고융점 금속막으로 이루어지는 배선 패턴을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제13항에 있어서, 상기 공정 (A)에서는 상기 배선 패턴으로서 폴리실리콘 패턴과 상기 폴리실리콘 패턴의 적어도 윗면에 형성된 고융점 금속막으로 이루어지는 배선 패턴을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  21. 제19항 또는 제20항에 있어서, 상기 고융점 금속막을 500∼3000Å의 막두께로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  22. 제13항에 있어서, 상기 공정 (D)에서는 상기 금속 박막을 무산소 분위기 중에서 형성한 후, 연속하여 무산소 분위기 중에서 상기 금속 박막상에 금속 질화막을 형성하고,
    상기 공정 (E)에서는 상기 금속 질화막 및 상기 금속 박막을 패터닝하여 금속 질화막 패턴 및 상기 금속 박막 저항체로 이루어지는 적층 패턴을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제22항에 있어서, 상기 금속 질화막을 형성할 때의 스퍼터 가스 중의 질소 분압은 18∼90%인 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제13항에 있어서, 상기 배선 패턴은 최상층의 배선 패턴인 것을 특징으로 하는 반도체 장치의 제조 방법.
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