JPS58148443A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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JPS58148443A
JPS58148443A JP57032161A JP3216182A JPS58148443A JP S58148443 A JPS58148443 A JP S58148443A JP 57032161 A JP57032161 A JP 57032161A JP 3216182 A JP3216182 A JP 3216182A JP S58148443 A JPS58148443 A JP S58148443A
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JP
Japan
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circuit device
integrated circuit
electric capacity
film
resistance body
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Pending
Application number
JP57032161A
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English (en)
Inventor
Seiichi Iwamatsu
誠一 岩松
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
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Publication date
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Publication of JPS58148443A publication Critical patent/JPS58148443A/ja
Pending legal-status Critical Current

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    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0688Integrated circuits having a three-dimensional layout

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  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路装置に関する。
従来、半4体集積回路装置においては、半導体基板表面
にトランジスタ、ダイオード等の活性素子や、抵抗体、
電気容量体等の不活性素子を絶縁膜を介して等して形成
し、更に中間配線層等も形成して、最終的に外部取出し
も可能なムを等の配線層を形成して成っている。
しかし、上記従来技術においては、電気抵抗値や電気容
量値に高い精度を要する場合には、分割して形成された
抵抗体や電気容量体との結線数を変えることにより対応
しているとはい先、より一層高い精度を要する場合には
向かない構成となっているという欠点がある。
そこで、本発明では、高い精度を有する抵抗体あるいは
電気容量体を半導体集積図路中に容易に形成できる構成
を提供することを目的とする。
上記目的を達成するための本発明の基本的な構成は、半
導体基板表面にはトランジスタ等からなる#!!1の集
積回路装置が形成され、少なくとも該第1の集積回路装
置の最上層配線電極の上に絶縁属を介して、第1の集積
回路装置と結線された抵抗体および電気容量体、あるい
は抵抗体または電気容量体を第2の回路装置として形成
して成る事を特許とする。
以下、実施例を用いて本発明の詳細な説明する。
第1図は本発明による牛導体集棟@路装置の要部を示す
模式断面図である。1はP型81基板、2はS10.膜
、3はゲート酸化膜、4.5はN型拡散層、6はPo1
y s 1よりなるゲート電極、7e8e9,10はA
/、電極であり、以上でMO8型電界効果トランジスタ
等を含む第1の集積回路装置が形成されて居り、11は
GVDSiO。
からなる層間絶縁膜であり、その上に0vSi(クロム
シリサイFl#l’?抵゛抗体12とAt電極13およ
び14にはさまれた誘電体[15からなる111気容菫
体が地電極9と結線されて形成された第2の回路装置で
あり、16は保護被膜としての0VDSio、[である
この様に抵抗体や電気容量体を半導体集積回路装置の最
上層部に設けることにより、抵抗体や電気容量体のトリ
ミングが最終工程で可能となり、高いM度の抵抗値や電
気容量値をもった抵抗体や電気容量体が得られる効果が
ある。
【図面の簡単な説明】
第1図は本発明による半導体集積@鮎装置の要部を示す
模式断面図である。 1・・・・・・半導体基板 2、、tl、16・・・・・・絶縁膜 3・・・・・・ゲート誘電体膜 4.5・・・・・・拡散層 6・・・・・・ゲート電極 7.8,9.10,15.14・・・・・・電 極12
・・・・・・抵抗体 15・・・・・・#stt体展 以上

Claims (1)

    【特許請求の範囲】
  1. 半導体基板表面にはトランジスタ等からなる第1の集積
    回路装置が形成され、少なくとも該第1の集積回路装置
    の最上層配線電極の上に絶縁属を介して、第1の集積回
    路装置と結線された抵抗体および電気容量体、あるいは
    抵抗体または電気容量体を第2の回路装置として形成し
    て成る事を特徴とする半導体集積回路装置。
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