JP2850345B2 - マスタスライス方式の半導体集積回路装置 - Google Patents
マスタスライス方式の半導体集積回路装置Info
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- JP2850345B2 JP2850345B2 JP1030578A JP3057889A JP2850345B2 JP 2850345 B2 JP2850345 B2 JP 2850345B2 JP 1030578 A JP1030578 A JP 1030578A JP 3057889 A JP3057889 A JP 3057889A JP 2850345 B2 JP2850345 B2 JP 2850345B2
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- bipolar transistor
- master slice
- integrated circuit
- semiconductor integrated
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- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本願の発明は、基本素子としてバイポーラトランジス
タ素子を含んでいるマスタスライス方式の半導体集積回
路装置に関するものである。
タ素子を含んでいるマスタスライス方式の半導体集積回
路装置に関するものである。
〔発明の概要〕 本願の発明は、上記の様なマスタスライス方式の半導
体集積回路装置において、基本素子を含む内部セルを素
子分離領域のみを介して敷き詰め、バイポーラトランジ
スタ素子間の素子分離領域上に抵抗層を形成し、使用す
るバイポーラトランジスタ素子や抵抗層に対してのみ電
極窓を開口して電気的接続を行い、使用しないバイポー
ラトランジスタ素子上や抵抗層上を配線領域とすること
によって、高集積化が可能であり回路のレイアウトも容
易である様にしたものである。
体集積回路装置において、基本素子を含む内部セルを素
子分離領域のみを介して敷き詰め、バイポーラトランジ
スタ素子間の素子分離領域上に抵抗層を形成し、使用す
るバイポーラトランジスタ素子や抵抗層に対してのみ電
極窓を開口して電気的接続を行い、使用しないバイポー
ラトランジスタ素子上や抵抗層上を配線領域とすること
によって、高集積化が可能であり回路のレイアウトも容
易である様にしたものである。
基本素子としてバイポーラトランジスタ素子を含んで
いるマスタスライスの一従来例としては、第５図に示す
様なバイポーラマスタスライスがある。
いるマスタスライスの一従来例としては、第５図に示す
様なバイポーラマスタスライスがある。
この一従来例では、半導体チップ11の周辺に周辺セル
12が配置されており、これらの周辺セル12に囲まれて内
部セル13が島状に配置されている。従って、内部セル13
の周囲は配線領域14となっている。
12が配置されており、これらの周辺セル12に囲まれて内
部セル13が島状に配置されている。従って、内部セル13
の周囲は配線領域14となっている。
島状の１つの内部セル13では、第６図に示す様に、NP
Nバイポーラトランジスタ素子15、PNPバイポーラトラン
ジスタ素子16、MIS容量素子17、不純物拡散層で形成し
た抵抗素子18等が配置されている。そして、各々の内部
セル13では、特定用途に最適な様に各素子15〜18が配置
されている。
Nバイポーラトランジスタ素子15、PNPバイポーラトラン
ジスタ素子16、MIS容量素子17、不純物拡散層で形成し
た抵抗素子18等が配置されている。そして、各々の内部
セル13では、特定用途に最適な様に各素子15〜18が配置
されている。
なお、基本素子としてバイポーラトランジスタ素子を
含んでいるマスタスライスとしては、上述の様なバイポ
ーラマスタスライスの他に、Bi−MOSマスタスライス、B
i−CMOSマスタスライス（例えば、日経エレクトロニク
ス1988.4.18（no.445）p.227−241）等があるが、何れ
も第５図及び第６図に示した様な構成を有している。
含んでいるマスタスライスとしては、上述の様なバイポ
ーラマスタスライスの他に、Bi−MOSマスタスライス、B
i−CMOSマスタスライス（例えば、日経エレクトロニク
ス1988.4.18（no.445）p.227−241）等があるが、何れ
も第５図及び第６図に示した様な構成を有している。
ところが上述の様な一従来例では、各内部セル13は特
定用途には最適化されているもののその自由度は小さ
く、内部セル13の領域及び配線領域14も固定されてい
る。このため、回路設計の総合的な最適化を図ることが
できず、無駄な領域が生じてしまう。
定用途には最適化されているもののその自由度は小さ
く、内部セル13の領域及び配線領域14も固定されてい
る。このため、回路設計の総合的な最適化を図ることが
できず、無駄な領域が生じてしまう。
しかも、配線領域14は配線専用の領域であり、この配
線領域14には素子15〜18が全く配置されていない。従っ
て、上述の様な一従来例では高集積化が難しい。
線領域14には素子15〜18が全く配置されていない。従っ
て、上述の様な一従来例では高集積化が難しい。
また、第６図から明らかな様に、バイポーラトランジ
スタ素子15、16と抵抗素子18とは一般的には近接してい
ない。このため、素子15〜18の配置を回路記述のイメー
ジに近付けることができず、回路のレイアウトが容易で
ない。
スタ素子15、16と抵抗素子18とは一般的には近接してい
ない。このため、素子15〜18の配置を回路記述のイメー
ジに近付けることができず、回路のレイアウトが容易で
ない。
請求項１のマスタスライス方式の半導体集積回路装置
では、基本素子を含む内部セル13が素子分離領域22のみ
を介して敷き詰められており、バイポーラトランジスタ
素子15、16間の素子分離領域22上に少なくとも抵抗層21
が形成されており、使用されている前記バイポーラトラ
ンジスタ素子15、16では電極窓25が開口されて電気的接
続が行われており、使用されていない前記バイポーラト
ランジスタ素子15、16上は配線領域となっている。
では、基本素子を含む内部セル13が素子分離領域22のみ
を介して敷き詰められており、バイポーラトランジスタ
素子15、16間の素子分離領域22上に少なくとも抵抗層21
が形成されており、使用されている前記バイポーラトラ
ンジスタ素子15、16では電極窓25が開口されて電気的接
続が行われており、使用されていない前記バイポーラト
ランジスタ素子15、16上は配線領域となっている。
請求項２のマスタスライス方式の半導体集積回路装置
では、基本素子を含む内部セル13が素子分離領域22のみ
を介して敷き詰められており、バイポーラトランジスタ
素子15、16間の素子分離領域22上に少なくとも抵抗層21
が形成されており、使用されている前記抵抗層21では電
極窓25が開口されて電気的接続が行われており、使用さ
れていない前記抵抗層21上が配線領域となっている。
では、基本素子を含む内部セル13が素子分離領域22のみ
を介して敷き詰められており、バイポーラトランジスタ
素子15、16間の素子分離領域22上に少なくとも抵抗層21
が形成されており、使用されている前記抵抗層21では電
極窓25が開口されて電気的接続が行われており、使用さ
れていない前記抵抗層21上が配線領域となっている。
本願の発明によるマスタスライス方式の半導体集積回
路装置では、基本素子を含む内部セル13が素子分離領域
22のみを介して敷き詰められているので、内部セル13同
士の間に配線専用の領域が設けられておらず、従来の配
線専用の領域にもバイポーラトランジスタ素子15、16を
配置することができる。
路装置では、基本素子を含む内部セル13が素子分離領域
22のみを介して敷き詰められているので、内部セル13同
士の間に配線専用の領域が設けられておらず、従来の配
線専用の領域にもバイポーラトランジスタ素子15、16を
配置することができる。
また、バイポーラトランジスタ素子15、16間の素子分
離領域22上に抵抗層21が形成されているので、半導体チ
ップ11のサイズを増加させることなく抵抗層21を形成す
ることができる。
離領域22上に抵抗層21が形成されているので、半導体チ
ップ11のサイズを増加させることなく抵抗層21を形成す
ることができる。
また、使用されているバイポーラトランジスタ素子1
5、16や抵抗層21に対してのみ電極窓25が開口されて電
気的接続が行われており、使用されてないバイポーラト
ランジスタ素子15、16上や抵抗層21上が配線領域となっ
ているので、能動領域と配線領域とを自由に決定するこ
とができる。このため、回路設計の最適化を図ることが
でき、回路設計に際して無駄な領域をなくすことができ
る。
5、16や抵抗層21に対してのみ電極窓25が開口されて電
気的接続が行われており、使用されてないバイポーラト
ランジスタ素子15、16上や抵抗層21上が配線領域となっ
ているので、能動領域と配線領域とを自由に決定するこ
とができる。このため、回路設計の最適化を図ることが
でき、回路設計に際して無駄な領域をなくすことができ
る。
また、使用されていないバイポーラトランジスタ素子
15、16上や抵抗層21上が配線領域となっているので、内
部セル13同士の間に配線専用の領域が設けられておらず
且つバイポーラトランジスタ素子15、16間の素子分離領
域22上に抵抗層21が形成されていても、配線領域の確保
が可能である。
15、16上や抵抗層21上が配線領域となっているので、内
部セル13同士の間に配線専用の領域が設けられておらず
且つバイポーラトランジスタ素子15、16間の素子分離領
域22上に抵抗層21が形成されていても、配線領域の確保
が可能である。
また、バイポーラトランジスタ素子15、16間の素子分
離領域22上に抵抗層21が形成されているので、バイポー
ラトランジスタ素子15、16と抵抗層21とが近接してい
て、素子配置を回路記述のイメージに近付けることがで
きる。
離領域22上に抵抗層21が形成されているので、バイポー
ラトランジスタ素子15、16と抵抗層21とが近接してい
て、素子配置を回路記述のイメージに近付けることがで
きる。
以下、バイポーラマスタスライス方式の半導体集積回
路装置に適用した本願の発明の一実施例を、第１図〜第
４図を参照しながら説明する。
路装置に適用した本願の発明の一実施例を、第１図〜第
４図を参照しながら説明する。
第１図に示す様に、本実施例でも半導体チップ11の周
辺に周辺セル12が配置されているが、内部セル13は周辺
セル12に囲まれた状態で敷き詰められている。従って、
本実施例には配線専用の領域がない。
辺に周辺セル12が配置されているが、内部セル13は周辺
セル12に囲まれた状態で敷き詰められている。従って、
本実施例には配線専用の領域がない。
内部セル13の各列には、第２図に示す様に、夫々、NP
Nバイポーラトランジスタ素子15及び抵抗素子21、PNPバ
イポーラトランジスタ素子16及び抵抗素子21、MIS容量
素子17が配置されており、内部セル13の全体はこれらの
パターンの繰り返しになっている。
Nバイポーラトランジスタ素子15及び抵抗素子21、PNPバ
イポーラトランジスタ素子16及び抵抗素子21、MIS容量
素子17が配置されており、内部セル13の全体はこれらの
パターンの繰り返しになっている。
内部セル13の何れの列の間にも、第３図から明らかな
様に素子分離領域22しかなく、既述の様に配線専用の領
域がない。
様に素子分離領域22しかなく、既述の様に配線専用の領
域がない。
抵抗素子21は、第４図に示す様に、NPNバイポーラト
ランジスタ素子15同士の間及びPNPバイポーラトランジ
スタ素子16同士の間の素子分離領域22上であって層間絶
縁膜23内の多結晶Si層によって構成されている。
ランジスタ素子15同士の間及びPNPバイポーラトランジ
スタ素子16同士の間の素子分離領域22上であって層間絶
縁膜23内の多結晶Si層によって構成されている。
この様な本実施例におけるマスタスライスは、MIS容
量素子17の誘電体膜24のみが層間絶縁膜23から露出して
いる状態まで製造されている。
量素子17の誘電体膜24のみが層間絶縁膜23から露出して
いる状態まで製造されている。
従って配線工程は、回路中で使用する素子15〜17、21
に対する電極窓25の開口から開始する。そして配線26
は、回路中で使用しないために電極窓25が開口されてい
ない素子15〜17、21上や素子分離領域22上を通過させ
る。
に対する電極窓25の開口から開始する。そして配線26
は、回路中で使用しないために電極窓25が開口されてい
ない素子15〜17、21上や素子分離領域22上を通過させ
る。
なお、以上の様な本実施例はバイポーラマスタスライ
ス方式の半導体集積回路装置に本発明を適用したもので
あるが、第２図に示した素子15〜17、21の他に更にMOS
トランジスタが形成されこれらのパターンが繰り返され
て内部セル13が構成されているBi−MOSマスタスライス
方式の半導体集積回路装置や、上記のMOSトランジスタ
の代りにCMOSトランジスタを形成したBi−CMOSマスタス
ライス方式の半導体集積回路装置等にも本発明を適用す
ることができる。
ス方式の半導体集積回路装置に本発明を適用したもので
あるが、第２図に示した素子15〜17、21の他に更にMOS
トランジスタが形成されこれらのパターンが繰り返され
て内部セル13が構成されているBi−MOSマスタスライス
方式の半導体集積回路装置や、上記のMOSトランジスタ
の代りにCMOSトランジスタを形成したBi−CMOSマスタス
ライス方式の半導体集積回路装置等にも本発明を適用す
ることができる。
〔発明の効果〕 本願の発明によるマスタスライス方式の半導体集積回
路装置では、従来の配線専用の領域にもバイポーラトラ
ンジスタ素子を配置することができ、半導体チップのサ
イズを増加させることなく抵抗層を形成することがで
き、回路設計に際して無駄な領域をなくすことができ、
それにも拘らず、配線領域の確保が可能であるので、高
集積化が可能である。また、素子配置を回路記述のイメ
ージに近付けることができるので、回路のレイアウトも
容易であるので、集積度が高く且つ回路のレイアウトも
容易である様にしても、配線領域の確保が可能である。
路装置では、従来の配線専用の領域にもバイポーラトラ
ンジスタ素子を配置することができ、半導体チップのサ
イズを増加させることなく抵抗層を形成することがで
き、回路設計に際して無駄な領域をなくすことができ、
それにも拘らず、配線領域の確保が可能であるので、高
集積化が可能である。また、素子配置を回路記述のイメ
ージに近付けることができるので、回路のレイアウトも
容易であるので、集積度が高く且つ回路のレイアウトも
容易である様にしても、配線領域の確保が可能である。
第１図〜第４図は本願の発明の一実施例を示しており、
第１図は平面図、第２図は要部の拡大平面図、第３図及
び第４図は第２図の夫々III−III線及びIV−IV線に沿う
拡大側断面図である。 第５図及び第６図は本願の発明の一従来例を示してお
り、第５図は第１図に対応する平面図、第６図は第２図
に対応する要部の拡大平面図である。 なお図面に用いた符号において、 11……半導体チップ 15……NPNバイポーラトランジスタ素子 16……PNPバイポーラトランジスタ素子 21……抵抗素子 22……素子分離領域 25……電極窓 である。
第１図は平面図、第２図は要部の拡大平面図、第３図及
び第４図は第２図の夫々III−III線及びIV−IV線に沿う
拡大側断面図である。 第５図及び第６図は本願の発明の一従来例を示してお
り、第５図は第１図に対応する平面図、第６図は第２図
に対応する要部の拡大平面図である。 なお図面に用いた符号において、 11……半導体チップ 15……NPNバイポーラトランジスタ素子 16……PNPバイポーラトランジスタ素子 21……抵抗素子 22……素子分離領域 25……電極窓 である。
フロントページの続き (56)参考文献 特開 昭54−108588（ＪＰ，Ａ) 特開 昭56−36153（ＪＰ，Ａ) 特開 昭61−229346（ＪＰ，Ａ) 特開 昭64−73637（ＪＰ，Ａ) 特開 昭63−285951（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/118
Claims (2)
- 【請求項１】基本素子としてバイポーラトランジスタ素
子を含んでいるマスタスライス方式の半導体集積回路装
置において、 前記基本素子を含む内部セルが素子分離領域のみを介し
て敷き詰められており、 前記バイポーラトランジスタ素子間の素子分離領域上に
少なくとも抵抗層が形成されており、 使用されている前記バイポーラトランジスタ素子では電
極窓が開口されて電気的接続が行われており、 使用されていない前記バイポーラトランジスタ素子上は
配線領域となっているマスタスライス方式の半導体集積
回路装置。 - 【請求項２】基本素子としてバイポーラトランジスタ素
子を含んでいるマスタスライス方式の半導体集積回路装
置において、 前記基本素子を含む内部セルが素子分離領域のみを介し
て敷き詰められており、 前記バイポーラトランジスタ素子間の素子分離領域上に
少なくとも抵抗層が形成されており、 使用されている前記抵抗層では電極窓が開口されて電気
的接続が行われており、 使用されていない前記抵抗層上が配線領域となっている
マスタスライス方式の半導体集積回路装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030578A JP2850345B2 (ja) | 1989-02-09 | 1989-02-09 | マスタスライス方式の半導体集積回路装置 |
| DE69012848T DE69012848T2 (de) | 1989-02-09 | 1990-02-02 | Integrierte Halbleiterschaltungsanordnungen. |
| EP90301089A EP0382415B1 (en) | 1989-02-09 | 1990-02-02 | Semiconductor integrated circuit devices |
| KR1019900001390A KR0146955B1 (ko) | 1989-02-09 | 1990-02-06 | 마스타 슬라이스 방식의 반도체 집적회로장치 |
| US07/476,606 US5101258A (en) | 1989-02-09 | 1990-02-07 | Semiconductor integrated circuit device of master slice approach |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1030578A JP2850345B2 (ja) | 1989-02-09 | 1989-02-09 | マスタスライス方式の半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02209769A JPH02209769A (ja) | 1990-08-21 |
| JP2850345B2 true JP2850345B2 (ja) | 1999-01-27 |
Family
ID=12307739
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1030578A Expired - Fee Related JP2850345B2 (ja) | 1989-02-09 | 1989-02-09 | マスタスライス方式の半導体集積回路装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP2850345B2 (ja) |
| KR (1) | KR0146955B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2836318B2 (ja) * | 1991-10-18 | 1998-12-14 | 日本電気株式会社 | 半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54108588A (en) * | 1978-02-14 | 1979-08-25 | Nippon Telegr & Teleph Corp <Ntt> | Structure of large-scale integrated circuit chip |
| JPS5636153A (en) * | 1979-08-31 | 1981-04-09 | Mitsubishi Electric Corp | Semiconductor integrated circuit |
| GB8504725D0 (en) * | 1985-02-23 | 1985-03-27 | Standard Telephones Cables Ltd | Integrated circuits |
| JPS6473637A (en) * | 1987-09-14 | 1989-03-17 | Nec Corp | Semiconductor integrated circuit device |
-
1989
- 1989-02-09 JP JP1030578A patent/JP2850345B2/ja not_active Expired - Fee Related
-
1990
- 1990-02-06 KR KR1019900001390A patent/KR0146955B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR900013615A (ko) | 1990-09-06 |
| KR0146955B1 (ko) | 1998-11-02 |
| JPH02209769A (ja) | 1990-08-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |