JPH0691224B2 - マスタスライス方式の半導体集積回路装置 - Google Patents
マスタスライス方式の半導体集積回路装置Info
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- JPH0691224B2 JPH0691224B2 JP58008715A JP871583A JPH0691224B2 JP H0691224 B2 JPH0691224 B2 JP H0691224B2 JP 58008715 A JP58008715 A JP 58008715A JP 871583 A JP871583 A JP 871583A JP H0691224 B2 JPH0691224 B2 JP H0691224B2
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/118—Masterslice integrated circuits
- H01L27/11803—Masterslice integrated circuits using field effect technology
- H01L27/11807—CMOS gate arrays
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Description
【発明の詳細な説明】 本発明は、大規模集積回路〔LSI（Ｌarge Ｓcale Ｉnte
gration）〕，超大規模集積回路〔VLSI（Ｖery Ｌarge
Ｓcale Ｉntegration）〕などの半導体集積回路装置の
改良に関するものである。
gration）〕，超大規模集積回路〔VLSI（Ｖery Ｌarge
Ｓcale Ｉntegration）〕などの半導体集積回路装置の
改良に関するものである。
複数の半導体素子を１つの基本セルに区画し、半導体チ
ップ上に集積し、この基本セルもしくは基本セルの組合
せによって論理回路を構成してなる、所謂、マスタスラ
イス方式の半導体集積回路装置は、各種の論理機能に応
じた半導体集積回路を供給するために、その採用が強く
要望されつつある。
ップ上に集積し、この基本セルもしくは基本セルの組合
せによって論理回路を構成してなる、所謂、マスタスラ
イス方式の半導体集積回路装置は、各種の論理機能に応
じた半導体集積回路を供給するために、その採用が強く
要望されつつある。
かかるマスタスライス方式の半導体集積回路装置では、
それを構成する基本セルの配置形態を固定し、基本セル
間などの配線形態をコンピュータによって自動的に決定
もしくは変更する、所謂、自動配線によって、需要者の
要求に即応した機能を構成するものである。これによっ
て、半導体集積回路装置の回路機能に即応した各種の集
積回路装置を提供するものである。
それを構成する基本セルの配置形態を固定し、基本セル
間などの配線形態をコンピュータによって自動的に決定
もしくは変更する、所謂、自動配線によって、需要者の
要求に即応した機能を構成するものである。これによっ
て、半導体集積回路装置の回路機能に即応した各種の集
積回路装置を提供するものである。
このような、マスタスライス方式の半導体集積回路装置
では、何んらかの論理回路を構成する場合基本セル間に
設けられた配線領域の面積によって配線形態に制限を生
じることが極めて多かった。そのために、未配線となる
基本セルが生じ、この未配線となる基本セルを除去する
ように手動配線を施さなければならない欠点があった。
では、何んらかの論理回路を構成する場合基本セル間に
設けられた配線領域の面積によって配線形態に制限を生
じることが極めて多かった。そのために、未配線となる
基本セルが生じ、この未配線となる基本セルを除去する
ように手動配線を施さなければならない欠点があった。
このために、所望の基本セルまたは所定の基本セルを構
成するために設けられる半導体素子の一部（基本セルの
一部）を利用することが考えられる。この半導体素子の
一部とは、例えば絶縁ゲート型電界効果トランジスタ
〔以下、ＭSFET（Ｍetal xide Ｓemiconductor Ｆi
eld Ｅffect Ｔransistor）という〕のゲート電極であ
る。このゲート電極は、通常、両端部に端子となるよう
な部分が設けられており、かつ、該部分は基本セルの周
辺部に配置されている。従って、このようなゲート電極
を配線として有効に利用することは、基本セル間の配線
形態の制限を緩和し、論理回路の構成上極めて有利とな
る。
成するために設けられる半導体素子の一部（基本セルの
一部）を利用することが考えられる。この半導体素子の
一部とは、例えば絶縁ゲート型電界効果トランジスタ
〔以下、ＭSFET（Ｍetal xide Ｓemiconductor Ｆi
eld Ｅffect Ｔransistor）という〕のゲート電極であ
る。このゲート電極は、通常、両端部に端子となるよう
な部分が設けられており、かつ、該部分は基本セルの周
辺部に配置されている。従って、このようなゲート電極
を配線として有効に利用することは、基本セル間の配線
形態の制限を緩和し、論理回路の構成上極めて有利とな
る。
しかしながら、基本セル間の配線中にゲート電極を挿入
すると、配線間に高抵抗を付加したことになる。これ
は、基本セル間の配線材料よりもゲート電極材料の方が
抵抗値が高いためである。これによって、半導体集積回
路装置の動作速度を著しく低減し、半導体集積回路装置
の性能上好ましくないという欠点があった。
すると、配線間に高抵抗を付加したことになる。これ
は、基本セル間の配線材料よりもゲート電極材料の方が
抵抗値が高いためである。これによって、半導体集積回
路装置の動作速度を著しく低減し、半導体集積回路装置
の性能上好ましくないという欠点があった。
従って、本発明の目的は、前記欠点を除去し、論理回路
等の構成をするための配線形態に制限を受けることな
く、かつ、動作速度等の性能が低減することがない半導
体集積回路装置を提供することにある。
等の構成をするための配線形態に制限を受けることな
く、かつ、動作速度等の性能が低減することがない半導
体集積回路装置を提供することにある。
以下、一実施例とともに、本発明を詳細に説明する。
なお、全図において、同様の機能を有するものは同一記
号を付け、そのくり返しの説明は省略する。
号を付け、そのくり返しの説明は省略する。
本実施例は、相捕型の絶縁ゲート型電界効果トランジス
タ〔（CMＳ（Ｃomplementary Ｍatal xide Ｓemico
nductor）〕からなり、かつ、３入力型NANDゲート回路
を構成し得るような基本セルを用いて説明をする。
タ〔（CMＳ（Ｃomplementary Ｍatal xide Ｓemico
nductor）〕からなり、かつ、３入力型NANDゲート回路
を構成し得るような基本セルを用いて説明をする。
第１図は、本発明の半導体集積回路装置を説明するため
の概要図である。
の概要図である。
第１図において、１は半導体集積回路装置であり、シリ
コン単結晶などからなる半導体基板２によって構成され
ている。３は半導体基板２の中央部分に設けられた基本
セルであり、１つの基本セルもしくは複数の基本セルの
組合せによって論理回路を構成するためのものである。
基本セルは、その一部もしくは全てが複数のCMＳから
なる半導体素子によって構成されている。４は半導体基
板２の周辺部に設けられた外部端子であり、半導体集積
回路装置１外部から内部の複数の論理回路からなる集積
回路へ、または、反対方向への信号の授受をするための
ものである。５は外部端子の周辺部で、かつ、外部端子
４と集積回路間に設けられた入出力バッファ回路であ
り、外部端子４から集積回路へ、または、その反対方向
への信号レベルを制御するためのものである。
コン単結晶などからなる半導体基板２によって構成され
ている。３は半導体基板２の中央部分に設けられた基本
セルであり、１つの基本セルもしくは複数の基本セルの
組合せによって論理回路を構成するためのものである。
基本セルは、その一部もしくは全てが複数のCMＳから
なる半導体素子によって構成されている。４は半導体基
板２の周辺部に設けられた外部端子であり、半導体集積
回路装置１外部から内部の複数の論理回路からなる集積
回路へ、または、反対方向への信号の授受をするための
ものである。５は外部端子の周辺部で、かつ、外部端子
４と集積回路間に設けられた入出力バッファ回路であ
り、外部端子４から集積回路へ、または、その反対方向
への信号レベルを制御するためのものである。
基本セル３の列Ｌの相互間の空間には図示されていない
が、論理機能を与えるための相互配線が与えられてい
る。相互配線は、CMＳのゲート電極を与えるための第
１層目の多結晶シリコン層に加え、第２層目の配線およ
び第３層目の配線によって構成される。これらの３層の
配線層は、互いに層間絶縁膜（図示されていない）によ
って電気的に分離されている。第２層目の配線層と第３
層目の配線層の材料には、ゲート電極として使用される
多結晶シリコンに比べ抵抗率が低い、アルミニウムのよ
うな低抵抗材料が用いられる。後述する第２図の説明か
ら明らかにされるように、基本セルのゲート電極を構成
する多結晶シリコンの第１層目の電極は、所定の方向
（Ｙ方向）に、所定のピッチを以って配列され、第２層
目の配線層はこれと交差する方向（Ｘ方向）に、所定の
ピッチを以って配列され、さらに、第３層目の配線層
は、第２層目の配線層と交差する方向（Ｙ方向）に所定
のピッチを以って配列されている。
が、論理機能を与えるための相互配線が与えられてい
る。相互配線は、CMＳのゲート電極を与えるための第
１層目の多結晶シリコン層に加え、第２層目の配線およ
び第３層目の配線によって構成される。これらの３層の
配線層は、互いに層間絶縁膜（図示されていない）によ
って電気的に分離されている。第２層目の配線層と第３
層目の配線層の材料には、ゲート電極として使用される
多結晶シリコンに比べ抵抗率が低い、アルミニウムのよ
うな低抵抗材料が用いられる。後述する第２図の説明か
ら明らかにされるように、基本セルのゲート電極を構成
する多結晶シリコンの第１層目の電極は、所定の方向
（Ｙ方向）に、所定のピッチを以って配列され、第２層
目の配線層はこれと交差する方向（Ｘ方向）に、所定の
ピッチを以って配列され、さらに、第３層目の配線層
は、第２層目の配線層と交差する方向（Ｙ方向）に所定
のピッチを以って配列されている。
すなわち、相互配線のための多層配線層は、互いに隣接
する２つの層が直交するように配列される。そして、論
理機能の異なる各種の集積回路装置を与えるためのマス
タスライス方式としては、半導体素子領域に対する配線
層のコンタクトホールの位置および配線層相互間の層間
絶縁膜に与えられるスルーホールの位置を適宜選択し、
これによって、相互配線の配線形態を変更することがで
きる。このようなマスタスライス方式では、第１層、第
２層、第３層の各配線層の位置、ならびに、コンタクト
ホールおよびスルーホールの位置を仮想座標で表示する
ことによって、コンピュータによる自動配線が可能であ
る。
する２つの層が直交するように配列される。そして、論
理機能の異なる各種の集積回路装置を与えるためのマス
タスライス方式としては、半導体素子領域に対する配線
層のコンタクトホールの位置および配線層相互間の層間
絶縁膜に与えられるスルーホールの位置を適宜選択し、
これによって、相互配線の配線形態を変更することがで
きる。このようなマスタスライス方式では、第１層、第
２層、第３層の各配線層の位置、ならびに、コンタクト
ホールおよびスルーホールの位置を仮想座標で表示する
ことによって、コンピュータによる自動配線が可能であ
る。
第２図は、第１図に示した本発明の半導体集積回路装置
における基本セル部およびその周辺部の配線を示す平面
図である。本発明に従って、所定の論理機能を与えるシ
ステム配線の一部に所定の基本セルの一部を利用して配
線を施した例を示している。以下、この構造について説
明する。なお、説明を簡単にするために、各層間に設け
られるべき絶縁膜は図示しない。
における基本セル部およびその周辺部の配線を示す平面
図である。本発明に従って、所定の論理機能を与えるシ
ステム配線の一部に所定の基本セルの一部を利用して配
線を施した例を示している。以下、この構造について説
明する。なお、説明を簡単にするために、各層間に設け
られるべき絶縁膜は図示しない。
第２図において、３は半導体基板１上に設けられた所定
の基本セルであり、論理回路の一部として機能を有し、
かつ、配線形態による制限を緩和するためのものであ
る。所定の基本セル３は、Ｎ型の不純物を有するＮ型領
域７とＰ型の不純物を有するＰ型領域８とによって構成
されている。9,10,11はＮ型領域７およびＰ型領域８上
に設けられた第１層目のゲート電極であり、その両端に
は配線と接続するための端子となる部分を設けるように
なっている。ゲート電極9,10,11は、それに電圧を印加
することによってゲート電極下部のＮ型領域７およびＰ
型領域８の表面近傍にチャンネル領域を形成するための
ものである。このゲート電極は、ソース，ドレイン領域
の形成のための熱処理に耐え得る材料に選択され、か
つ、安定したCMSFETのしきい値電圧（Ｖth）を与え得
る材料に選択される。この最も好ましい材料として多結
晶シリコンが選択される。この場合、多結晶シリコンの
抵抗率が大きいためにゲート電極が高抵抗となる。12は
ゲート電極9,10,11の両側部のＮ型領域７に設けられたP
+型の不純物を有する半導体領域であり、導電性を有し
ている。13はゲート電極9,10,11の両側部のＰ型領域８
に設けられたN+型の不純物を有する半導体領域であり、
導電性を有している。14は第２層目の横方向（以下、Ｘ
という）配線であり、ＶDD電圧電源と接続されてＶDD電
圧が印加されるようになっている。Ｘ配線14は、コンタ
クトホールＣを介して半導体領域12に接続されている。
15はＸ配線であり、接地電位とされている。Ｘ配線15
は、コンタクトホールＣを介して半導体領域13と接続さ
れている。配線16は、ゲート電極10によって構成される
ＭSFET Q1のドレイン（Ｄ）側の半導体領域12とコン
タクトホールＣによって一端が接続され、ゲート電極11
によって構成されるＭSFET Q2のドレイン（Ｄ）側の
半導体領域12とコンタクトホールＣによって接続され、
さらにその他端は直角におれ曲って、ゲート電極11によ
って構成されるＭSFET Q3のドレイン（Ｄ）側の半導
体領域13とコンタクトホールＣによって接続されてい
る。18は一端が配線16とスルーホールＴによって接続さ
れているＸ配線であり、他端が他の基本セルに接続され
所定の基本セル６の信号を前記他の基本セルへ出力する
ためのものである。
の基本セルであり、論理回路の一部として機能を有し、
かつ、配線形態による制限を緩和するためのものであ
る。所定の基本セル３は、Ｎ型の不純物を有するＮ型領
域７とＰ型の不純物を有するＰ型領域８とによって構成
されている。9,10,11はＮ型領域７およびＰ型領域８上
に設けられた第１層目のゲート電極であり、その両端に
は配線と接続するための端子となる部分を設けるように
なっている。ゲート電極9,10,11は、それに電圧を印加
することによってゲート電極下部のＮ型領域７およびＰ
型領域８の表面近傍にチャンネル領域を形成するための
ものである。このゲート電極は、ソース，ドレイン領域
の形成のための熱処理に耐え得る材料に選択され、か
つ、安定したCMSFETのしきい値電圧（Ｖth）を与え得
る材料に選択される。この最も好ましい材料として多結
晶シリコンが選択される。この場合、多結晶シリコンの
抵抗率が大きいためにゲート電極が高抵抗となる。12は
ゲート電極9,10,11の両側部のＮ型領域７に設けられたP
+型の不純物を有する半導体領域であり、導電性を有し
ている。13はゲート電極9,10,11の両側部のＰ型領域８
に設けられたN+型の不純物を有する半導体領域であり、
導電性を有している。14は第２層目の横方向（以下、Ｘ
という）配線であり、ＶDD電圧電源と接続されてＶDD電
圧が印加されるようになっている。Ｘ配線14は、コンタ
クトホールＣを介して半導体領域12に接続されている。
15はＸ配線であり、接地電位とされている。Ｘ配線15
は、コンタクトホールＣを介して半導体領域13と接続さ
れている。配線16は、ゲート電極10によって構成される
ＭSFET Q1のドレイン（Ｄ）側の半導体領域12とコン
タクトホールＣによって一端が接続され、ゲート電極11
によって構成されるＭSFET Q2のドレイン（Ｄ）側の
半導体領域12とコンタクトホールＣによって接続され、
さらにその他端は直角におれ曲って、ゲート電極11によ
って構成されるＭSFET Q3のドレイン（Ｄ）側の半導
体領域13とコンタクトホールＣによって接続されてい
る。18は一端が配線16とスルーホールＴによって接続さ
れているＸ配線であり、他端が他の基本セルに接続され
所定の基本セル６の信号を前記他の基本セルへ出力する
ためのものである。
19は基本セル間の配線領域に設けられたＸ配線であり、
一端が他の基本セルＡに接続され、該基本セルＡからの
出力信号を伝達するためのものである。20は基本セル間
の他の配線領域に設けられたＸ配線であり、一端が他の
基本セルＢに接続され、該基本セルＢに前記基本セルＡ
からの出力信号を伝達するためのものである。
一端が他の基本セルＡに接続され、該基本セルＡからの
出力信号を伝達するためのものである。20は基本セル間
の他の配線領域に設けられたＸ配線であり、一端が他の
基本セルＢに接続され、該基本セルＢに前記基本セルＡ
からの出力信号を伝達するためのものである。
21は縦方向（以下Ｙという）配線であり、所定の基本セ
ル３のゲート電極９上部に絶縁膜を介して設けられ、ス
ルーホールＴによって一端がＸ配線20の他端と接続さ
れ、他端がＸ配線19の他端と接続されている。さらに、
Ｙ配線21とゲート電極９とは、コンタクトホールC1によ
って接続されている。これによって、前記他の基本セル
Ａと他の基本セルＢとは電気的に接続され、かつ、基本
セルA,B間の配線と接続して論理回路の一部となってい
る。前記すべてのＸ配線は一工程によって同時に形成さ
れ、かつ、前記すべてのＹ配線は他の一工程によって同
時に形成されるようになっている。前記Ｘ配線およびＹ
配線は、アルミニウム（Al），モリブデン（Mo）やチタ
ン（Ti）などの高融点金属配線材料，シリコン（Si）の
化合物であるシリサイドなどの低抵抗配線材料を用いれ
ばよい。
ル３のゲート電極９上部に絶縁膜を介して設けられ、ス
ルーホールＴによって一端がＸ配線20の他端と接続さ
れ、他端がＸ配線19の他端と接続されている。さらに、
Ｙ配線21とゲート電極９とは、コンタクトホールC1によ
って接続されている。これによって、前記他の基本セル
Ａと他の基本セルＢとは電気的に接続され、かつ、基本
セルA,B間の配線と接続して論理回路の一部となってい
る。前記すべてのＸ配線は一工程によって同時に形成さ
れ、かつ、前記すべてのＹ配線は他の一工程によって同
時に形成されるようになっている。前記Ｘ配線およびＹ
配線は、アルミニウム（Al），モリブデン（Mo）やチタ
ン（Ti）などの高融点金属配線材料，シリコン（Si）の
化合物であるシリサイドなどの低抵抗配線材料を用いれ
ばよい。
これによって、所定の基本セル３は論理回路の一部とし
て構成され、かつ、その一部の配線として用いることが
できる。
て構成され、かつ、その一部の配線として用いることが
できる。
なお、本発明は、前記実施例に限定されることなく、そ
の要旨を変更しない範囲において種々変更し得ることは
勿論である。例えば、前記実施例は基本セルの一部の半
導体素子を用いたが、全べての半導体素子を用いてもよ
いことは勿論である。
の要旨を変更しない範囲において種々変更し得ることは
勿論である。例えば、前記実施例は基本セルの一部の半
導体素子を用いたが、全べての半導体素子を用いてもよ
いことは勿論である。
以上説明したように、本発明によれば、半導体集積回路
装置において、論理回路の構成に用いる所定の基本セル
の少なくとも一部を利用して、基本セル間の配線を施す
ことができる。これによって、基本セル間の配線形態が
制限されることなく、容易に任意の論理回路を構成する
ことができる。
装置において、論理回路の構成に用いる所定の基本セル
の少なくとも一部を利用して、基本セル間の配線を施す
ことができる。これによって、基本セル間の配線形態が
制限されることなく、容易に任意の論理回路を構成する
ことができる。
さらに、全べての基本セル間の配線を低抵抗配線にする
ことが実現できる。従って、動作速度を向上し、半導体
集積回路装置の性能を向上することができる。
ことが実現できる。従って、動作速度を向上し、半導体
集積回路装置の性能を向上することができる。
第１図は、本発明の半導体集積回路装置を説明するため
の概要図、 第２図は、本発明の一実施例を説明するための半導体集
積回路装置の要部平面図である。 図中、１……半導体集積回路装置、２……半導体基板、
３……基本セル、４……外部端子、５……入出力バッフ
ァ回路、６……所定の基本セル、７……Ｎ型領域、８…
…Ｐ型領域、9,10,11……ゲート電極、12,13……半導体
領域、14〜21……配線、C,C1……コンタクトホール、Ｔ
……スルーホールである。
の概要図、 第２図は、本発明の一実施例を説明するための半導体集
積回路装置の要部平面図である。 図中、１……半導体集積回路装置、２……半導体基板、
３……基本セル、４……外部端子、５……入出力バッフ
ァ回路、６……所定の基本セル、７……Ｎ型領域、８…
…Ｐ型領域、9,10,11……ゲート電極、12,13……半導体
領域、14〜21……配線、C,C1……コンタクトホール、Ｔ
……スルーホールである。
Claims (1)
- 【請求項１】基本セルが、複数の相補型の絶縁ゲート型
電界効果トランジスタと、該相補型の絶縁ゲート型電界
効果トランジスタを構成するゲート電極上であって該ゲ
ート電極と略直交方向に延在されて設けられてなる複数
の第１の金属配線と、を含み、上記第１の金属配線の長
辺方向と略同一方向に複数配置された上記基本セルから
なる基本セル列がそれぞれ配線領域を介して上記ゲート
電極の長辺方向と略同一方向に複数配置され、所要の論
理機能に応じて上記基本セル間が配線されてなるマスタ
スライス方式の半導体集積回路装置であって、 上記基本セル列を挟んで配置された上記配線領域は上記
第１の金属配線と平行して延在されて設けられた第３の
金属配線を有し、 上記ゲート電極はその長辺方向における両端において端
子部を有し、 論理ゲート回路を構成する所定の基本セルのゲート電極
の上に重ねられてその長辺方向に延長され且つ第１の金
属配線と別層で設けられると共に上記端子部にて当該ゲ
ート電極と接続され、更に上記所定の基本セルを挟んで
設けられた両側の配線領域の第３の金属配線に共通接続
された第２の金属配線を含み、当該所定の基本セルとこ
れを挟んだ両側の基本セル列の基本セルとが第２及び第
３の金属配線にて接続されてなるものであることを特徴
とするマスタスライス方式の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58008715A JPH0691224B2 (ja) | 1983-01-24 | 1983-01-24 | マスタスライス方式の半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58008715A JPH0691224B2 (ja) | 1983-01-24 | 1983-01-24 | マスタスライス方式の半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59135744A JPS59135744A (ja) | 1984-08-04 |
| JPH0691224B2 true JPH0691224B2 (ja) | 1994-11-14 |
Family
ID=11700627
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58008715A Expired - Lifetime JPH0691224B2 (ja) | 1983-01-24 | 1983-01-24 | マスタスライス方式の半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691224B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197849A (ja) * | 1984-10-18 | 1986-05-16 | Fujitsu Ltd | ゲ−トアレイｌｓｉ装置 |
| JPH0693480B2 (ja) * | 1985-03-29 | 1994-11-16 | 株式会社東芝 | 半導体集積回路装置 |
| JPS6327037A (ja) * | 1986-07-18 | 1988-02-04 | Nec Corp | 半導体集積回路装置 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4006492A (en) * | 1975-06-23 | 1977-02-01 | International Business Machines Corporation | High density semiconductor chip organization |
| JPS5345985A (en) * | 1976-10-06 | 1978-04-25 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPS6018143B2 (ja) * | 1976-12-23 | 1985-05-09 | 富士通株式会社 | 半導体集積回路の製造方法 |
| JPS5553440A (en) * | 1978-10-16 | 1980-04-18 | Mitsubishi Electric Corp | Large-scale integrated circuit |
| JPS57186350A (en) * | 1981-05-13 | 1982-11-16 | Hitachi Ltd | Semiconductor integrated circuit device |
-
1983
- 1983-01-24 JP JP58008715A patent/JPH0691224B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59135744A (ja) | 1984-08-04 |
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